JP6194147B2 - 半導体装置 - Google Patents

Description

半導体装置及び半導体装置の作製方法に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置
全般をいい、電気光学装置、半導体回路及び電子機器は全て半導体装置である。

基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）とも
いう）を構成する技術が注目されている。該トランジスタは、集積回路（ＩＣ）や画像表
示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可
能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として
酸化物半導体が注目されている。

例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛
（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている（特許文献１参照。
）。

また、半導体装置の動作速度を高速化させるために、微細加工技術が開発されている。し
かし、半導体装置の微細加工が進むと、チャネル長は短く、ゲート絶縁層などに代表され
る各種の絶縁層は薄くなる。そのため、半導体装置におけるリーク電流は増えつつあり、
動的な待機電力は増加の傾向にある。

また、半導体装置の微細加工が進むほど、ゲート電極と、ソース電極及びドレイン電極と
、が重畳することによって形成される寄生容量の影響が大きくなるため、好ましくない。
またゲート電極と、ソース電極及びドレイン電極と、が重畳する箇所はリーク電流増加の
原因となることがある。そのため、ゲート電極と、ソース電極及びドレイン電極と、が重
畳しない半導体装置が検討されている（特許文献２参照。）。しかし、特許文献２に記載
の方法は、シリサイドを形成させることが必要であり、酸化物半導体を用いた半導体装置
には適用することができない。

特開２００６−１６５５２８号公報 特開平１１−１６３３３５号公報

本発明の一態様は、微細な構造であり、高い電気特性（例えば、高いオン電流や電界効果
移動度）を有する半導体装置及びその作製方法を提供することを課題の一とする。

また、半導体装置の微細化に伴って作製工程における歩留まりの低下が懸念される。

本発明の一態様は、微細な構造であり、高い電気特性を有する半導体装置を歩留まりよく
提供することを課題の一とする。

本発明の一態様は、酸化物半導体膜、ゲート絶縁膜及びゲート電極を覆う導電膜において
、ゲート電極の側面に形成される導電膜の膜厚が、ゲート電極上及び酸化物半導体膜上に
形成される導電膜の膜厚より小さくなることを特徴とする。これにより、導電膜を等方性
エッチングして、少なくともゲート電極の側面を露出させ、且つ酸化物半導体膜上の導電
膜を残存させることで、ソース電極及びドレイン電極を形成させることを技術思想とする
。

本発明の一態様は、酸化物半導体膜と、酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁
膜上のゲート電極と、ゲート電極上の導電膜と、酸化物半導体膜及びゲート絶縁膜の側面
に接するソース電極及びドレイン電極と、を有し、ソース電極及びドレイン電極の上面の
高さは、ゲート電極の上面の高さより低く、導電膜、ソース電極及びドレイン電極は、同
一の金属元素を有する半導体装置である。

また、上記半導体装置において、ゲート電極の側面を覆う側壁絶縁膜を形成してもよい。
該側壁絶縁膜はゲート電極と、ソース電極及びドレイン電極と、のスペーサーとして機能
する。そのため、該半導体装置においてゲート電極と、ソース電極及びドレイン電極と、
が接触するのを防ぐことができる。さらに、ゲート電極と、ソース電極及びドレイン電極
と、のオフセット領域を形成することができるため、半導体装置のオフ電流を低減させる
ことができる。

また、ゲート電極及び導電膜の間に、絶縁膜を形成してもよい。該絶縁膜は、ゲート電極
加工時にハードマスクとして機能することができる。

上記に示す本発明の一態様により、ゲート電極と、ソース電極及びドレイン電極と、が重
畳しない、微細な半導体装置を形成することができる。そのため、寄生容量の形成を抑制
し、高い電気特性を有する半導体装置を形成できる。

また、本発明の一態様は、酸化物半導体膜を形成し、酸化物半導体膜上にゲート絶縁膜を
形成し、ゲート絶縁膜上に酸化物半導体膜と重畳するゲート電極を形成し、酸化物半導体
膜、ゲート絶縁膜及びゲート電極を覆う導電膜を形成し、導電膜を等方性エッチングして
、少なくともゲート電極の側面を露出させることによって、ソース電極及びドレイン電極
を形成する半導体装置の作製方法である。

また、導電膜を形成する前に、ゲート電極の側面を覆う側壁絶縁膜を形成してもよい。該
側壁絶縁膜はゲート電極と、ソース電極及びドレイン電極と、のスペーサーとして機能す
る。そのため、該半導体装置においてゲート電極と、ソース電極及びドレイン電極と、が
接触するのを防ぐことができる。さらに、ゲート電極と、ソース電極及びドレイン電極と
、のオフセット領域を形成することができるため、半導体装置のオフ電流を低減させるこ
とができる。

また、側壁絶縁膜を形成した場合、導電膜を等方性エッチングして、少なくとも側壁絶縁
膜を露出させることによって、ソース電極及びドレイン電極を形成することができる。

また、ゲート電極及び導電膜の間に、絶縁膜を形成してもよい。該絶縁膜はゲート電極加
工時にハードマスクとして機能することができる。

本発明の一態様に示す半導体装置の作製方法により、ソース電極及びドレイン電極の分離
を、マスクを用いての加工を用いずに行うことができる。そのため、マスクの形成におけ
るパターニング工程におけるバラツキによる歩留まりの低下を抑制することができる。さ
らに、ソース電極及びドレイン電極の分離に研磨処理（例えば化学的機械研磨法（ＣＭＰ
：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ））を用いる方法も考
えられるが、本発明の一態様に示すウェットエッチングと比べ、バラツキによる歩留まり
の低下が懸念される。

本発明の一態様により、微細な構造であり、高い電気特性（例えば、高いオン電流や電界
効果移動度）を有する半導体装置及びその作製方法を提供することができる。

また本発明の一態様により、微細な構造であり、高い電気特性を有する半導体装置を歩留
まりよく作製することができる。

本発明の一態様に係るトランジスタの一例を示す上面図及び断面図。 本発明の一態様に係るトランジスタの作製工程の一例を示す断面図。 本発明の一態様に係るトランジスタの作製工程の一例を示す断面図。 本発明の一態様に係るトランジスタの一例を示す上面図及び断面図。 本発明の一態様に係るトランジスタの作製工程の一例を示す断面図。 本発明の一態様に係るトランジスタの作製工程の一例を示す断面図。 本発明の一態様に係るトランジスタの一例を示す上面図及び断面図。 本発明の一態様に係るトランジスタの作製工程の一例を示す断面図。 本発明の一態様に係るトランジスタの作製工程の一例を示す断面図。 本発明の一態様に係るトランジスタの一例を示す上面図及び断面図。 本発明の一態様に係るトランジスタの作製工程の一例を示す断面図。 本発明の一態様に係るトランジスタの作製工程の一例を示す断面図。 本発明の一態様に係るトランジスタを用いた半導体記憶装置の一例を示す回路図及び電気特性を示す図。 本発明の一態様に係るトランジスタを用いた半導体記憶装置の一例を示す回路図及び電気特性を示す図。 本発明の一態様に係るトランジスタを用いたＣＰＵの具体例を示すブロック図及びその一部の回路図。 本発明の一態様に係るトランジスタを有する電子機器の一例を示す斜視図。

本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様
々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実
施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の
構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間
で共通して用い、その繰り返しの説明は省略する。

なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明
瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない
。

また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるため
に付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「
第２の」または「第３の」などと適宜置き換えて説明することができる。

（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置であるトランジスタ及びその作製方
法について図１乃至図３を用いて説明する。

図１は、本発明の一態様に係る半導体装置であるトランジスタの上面図及び断面図である
。図１（Ａ）に示すトランジスタの上面図に示す一点鎖線Ａ−Ｂに対応するＡ−Ｂ断面を
図１（Ｂ）に示す。なお、図１（Ａ）は、煩雑になるのを防ぐため、層間絶縁膜１１２及
びゲート絶縁膜１０８などを省略して示す。

図１（Ｂ）に示すトランジスタは、基板１００と、基板１００上に設けられた下地絶縁膜
１０２と、下地絶縁膜１０２上に設けられたチャネル形成領域１０６ａ、ソース領域及び
ドレイン領域１０６ｂを有する酸化物半導体膜１０６と、酸化物半導体膜１０６における
チャネル形成領域１０６ａ上のゲート絶縁膜１０８と、ゲート絶縁膜１０８上のゲート電
極１１０と、ゲート絶縁膜１０８の側面、ソース領域及びドレイン領域１０６ｂに接する
ソース電極及びドレイン電極１０４と、ゲート電極１１０上の導電膜１０５と、ソース電
極及びドレイン電極１０４、ゲート絶縁膜１０８、ゲート電極１１０及び導電膜１０５上
の層間絶縁膜１１２と、を有する。なお、下地絶縁膜１０２を設けない構造としても構わ
ない。

また、特に図示しないが、層間絶縁膜１１２にコンタクトホールを形成してソース電極及
びドレイン電極１０４の一部を露出させ、該ソース電極及びドレイン電極１０４と接続す
る配線を設けてもよい。

本実施の形態における酸化物半導体膜１０６は、チャネル形成領域１０６ａと、該チャネ
ル形成領域１０６ａより低抵抗であるソース領域及びドレイン領域１０６ｂを有する。こ
のようにソース領域及びドレイン領域１０６ｂを設けることによって、ソース電極及びド
レイン電極１０４との接触抵抗を低減することができ、それにより半導体装置のオン特性
を向上させることができる。ただし、このようにソース領域及びドレイン領域１０６ｂが
形成された酸化物半導体膜１０６に限定されるものではなく、酸化物半導体膜の抵抗を下
げるためのドーパントを添加しない構成としてもよい。

また、該ソース領域及びドレイン領域１０６ｂは、リン、ホウ素、窒素及びフッ素から選
ばれた一種以上の元素を含んでいる。以上の元素を酸化物半導体膜に添加させることによ
って、酸化物半導体膜の抵抗値を低下させることができる。

基板１００に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有
している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板
などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半
導体基板、多結晶半導体基板、ＧａＮなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に
半導体素子が設けられたものを、基板１００として用いると好ましい。

また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトラン
ジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トラン
ジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、
非可とう性基板とトランジスタとの間に剥離層を設けるとよい。

下地絶縁膜１０２は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコ
ン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イ
ットリウム、酸化ガリウム、酸化ランタン、酸化セシウム、酸化タンタル及び酸化マグネ
シウムの一種以上を選択して、単層または積層で用いればよい。

また、下地絶縁膜１０２は十分な平坦性を有することが好ましい。具体的には、平均面粗
さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下
となるように下地となる膜を設ける。上述の数値以下のＲａとすることで、酸化物半導体
膜に結晶領域が形成されやすくなる。なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されてい
る中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面か
ら指定面までの偏差の絶対値を平均した値」と表現でき、数式１にて定義される。

なお、数式１において、Ｓ_０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ
１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ_０
は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ
Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。

酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、
例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下
、シリコンが２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲
で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒
素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０
原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子
％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後
方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔ
ｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ ｓ
ｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。
また、構成元素の組成は、その合計が１００原子％を超えない値をとる。

また、下地絶縁膜１０２は、加熱処理により酸素を放出する絶縁膜を用いると好ましい。

「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏ
ｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての
酸素の放出量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは３．０×１０^２０
ａｔｏｍｓ／ｃｍ^３以上であることをいう。

ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下
に説明する。

ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、測定
したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算すること
ができる。標準試料の基準値は、所定の原子を含む試料の、スペクトルの積分値に対する
原子の密度の割合である。

例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び
絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（Ｎ_Ｏ２）は、数式２で求める
ことができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全て
が酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ_３ＯＨがあるが、存在す
る可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１
７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在
比率が極微量であるため考慮しない。

Ｎ_Ｈ２は、標準試料から脱離した水素分子を密度で換算した値である。Ｓ_Ｈ２は、標準試
料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、Ｎ
_Ｈ２／Ｓ_Ｈ２とする。Ｓ_Ｏ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値であ
る。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式２の詳細に関
しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、
電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料と
して１×１０^１６ａｔｏｍｓ／ｃｍ^３の水素原子を含むシリコンウェハを用いて測定する
。

また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。

なお、Ｎ_Ｏ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の２倍となる。

酸化物半導体膜を用いたトランジスタの場合、下地絶縁膜から酸化物半導体膜に酸素が供
給されることで、酸化物半導体膜と下地絶縁膜との界面準位密度を低減できる。この結果
、トランジスタの動作などに起因して、酸化物半導体膜と下地絶縁膜との界面にキャリア
が捕獲されることを抑制することができ、信頼性の高いトランジスタを得ることができる
。

さらに、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半
導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、ト
ランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そこで、下地絶縁膜から
酸化物半導体膜に酸素が十分に供給され、好ましくは酸化物半導体膜に酸素が過剰に含ま
れていることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導
体膜の酸素欠損密度を低減することができる。

酸化物半導体膜１０６に用いる材料としては、少なくともインジウム（Ｉｎ）あるいは亜
鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化
物半導体膜１０６を用いたトランジスタの電気特性のばらつきを減らすためのスタビライ
ザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビラ
イザーとしてスズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、チタン（Ｔｉ
）またはジルコニウム（Ｚｒ）を有することが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化
物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物
、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、
Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉ
ｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ
−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−
Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用
いることができる。

酸化物半導体膜１０６は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質な
どの状態をとる。

好ましくは、酸化物半導体膜１０６は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当
該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界
は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリ
ーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移
動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及
びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５
°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°
以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
を低減することが可能である。よって、当該トランジスタは、信頼性が高い。

ゲート絶縁膜１０８は、プラズマＣＶＤ法又はスパッタリング法等により形成することが
でき、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸
化ハフニウム、酸化ガリウム、酸化マグネシウム、酸化タンタル、酸化イットリウム、酸
化ジルコニウム、酸化ランタン及び酸化ネオジムを含む材料から一種以上選択して、単層
または積層して用いればよい。

ゲート電極１１０は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅
、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を
用いて形成することができる。また、ゲート電極１１０としてリン等の不純物元素をドー
ピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイ
ド膜を用いてもよい。ゲート電極１１０は、単層構造としてもよいし、積層構造としても
よい。

また、ゲート電極１１０は、酸化インジウム酸化スズ、酸化タングステンを含むインジウ
ム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム
酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を
添加したインジウム錫酸化物などの導電性材料を適用することもできる。

また、ゲート絶縁膜１０８と接するゲート電極１１０の一層として、窒素を含む金属酸化
物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や
、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ
膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができ
る。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕
事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧
をプラスにすることができる。

ソース電極及びドレイン電極１０４は、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃ
ｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）か
ら選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタ
ン膜、窒化モリブデン膜、窒化タングステン膜等）を用いることができる。また、Ａｌ、
Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜
またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等
）を積層させた構成としても良い。また、導電性の金属酸化物で形成しても良い。導電性
の金属酸化物としては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛
（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ_２Ｏ_３―ＳｎＯ_２、ＩＴＯと略記する）、酸
化インジウム酸化亜鉛（Ｉｎ_２Ｏ_３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリ
コンを含ませたものを用いることができる。

導電膜１０５は、ソース電極及びドレイン電極１０４と同様の材料により形成される。

層間絶縁膜１１２は、下地絶縁膜１０２と同様の材料により形成する。

層間絶縁膜１１２は、比誘電率が小さく、かつ十分な厚さを有すると好ましい。例えば、
比誘電率が３．８程度である酸化シリコン膜を用い、３００ｎｍ以上１０００ｎｍ以下の
厚さとすればよい。層間絶縁膜１１２の表面は、大気成分などの影響でわずかに固定電荷
を有し、その影響により、トランジスタのしきい値電圧が変動することがある。そのため
、層間絶縁膜１１２は、表面に生じる電荷の影響が十分に小さくなるような範囲の比誘電
率及び厚さとすることが好ましい。同様の理由で、層間絶縁膜１１２上に樹脂膜を形成す
ることで、表面に生じる電荷の影響を低減しても構わない。

（トランジスタの作製方法）
次に、図１（Ｂ）に示したトランジスタの作製方法について、図２及び図３を用いて説明
する。

まず、基板１００上に下地絶縁膜１０２を成膜する。下地絶縁膜１０２は、化学気相成長
（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング
法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法
またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）
法で成膜すればよく、スパッタリング法を用いると好ましい。なお、基板１００によって
は、下地絶縁膜１０２を設けなくても構わない。

次に、下地絶縁膜１０２上に酸化物半導体膜を成膜する。酸化物半導体膜の成膜は、ＣＶ
Ｄ法、スパッタリング法、ＭＢＥ法またはＰＬＤ法で成膜すればよく、スパッタリング法
を用いると好ましい。

酸化物半導体膜の成膜において、酸化物半導体膜中に水素又は水がなるべく含まれないよ
うにするために、酸化物半導体膜の成膜前処理として、スパッタリング装置の処理室で基
板を予備加熱し、基板及び下地絶縁膜１０２に吸着した水素、水分などの不純物を脱離さ
せることが好ましい。

また、酸化物半導体膜を成膜する前に、下地絶縁膜１０２表面に平坦化処理を行ってもよ
い。平坦化処理としては、特に限定されないが、ＣＭＰ処理、ドライエッチング処理、プ
ラズマ処理を用いることができる。

プラズマ処理としては、逆スパッタリングを行うことができる。逆スパッタリングとは、
例えばアルゴン雰囲気下において、基板側にＲＦ電源を用いて電圧を印加し、基板近傍に
プラズマを形成して被処理面を改質する方法である。なお、アルゴン雰囲気に代えて窒素
、ヘリウム、酸素などを用いてもよい。

なお、酸化物半導体膜は、成膜時に酸素が多く含まれるような条件（例えば、酸素１００
％の雰囲気下でスパッタリング法により成膜を行う等）により成膜することが好ましい。

酸化物半導体膜を成膜後、加熱処理を行ってもよい。該加熱処理を行うと、酸化物半導体
膜の結晶化度が高まる。また、酸化物半導体膜中の不純物（水素及び水分など）の濃度を
低減し、欠陥密度を低減することができる。

加熱処理は、酸化性雰囲気、不活性雰囲気、減圧雰囲気及び乾燥空気雰囲気を１種、また
は２種以上組み合わせて行えばよい。好ましくは、不活性雰囲気または減圧雰囲気にて加
熱処理を行い、その後酸化性雰囲気または乾燥空気雰囲気にて加熱処理を行う。加熱処理
の温度は、１５０℃以上６５０℃以下、好ましくは２５０℃以上５００℃以下、さらに好
ましくは３００℃以上４５０℃以下の温度で行えばよい。加熱処理は、抵抗加熱方式、ラ
ンプヒータ方式、加熱ガス方式などを適用すればよい。

酸化性雰囲気とは、酸化性ガスを含む雰囲気をいう。酸化性ガスとは、酸素、オゾンまた
は亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、熱処理
装置に導入する酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上
、好ましくは９Ｎ（９９．９９９９９９９％）以上とする。酸化性雰囲気には、酸化性ガ
スと不活性ガスが混合されていてもよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ
以上含まれる雰囲気とする。酸化性雰囲気で加熱処理を行うことで、酸化物半導体膜の酸
素欠損密度を低減することができる。

不活性雰囲気とは、窒素、希ガスなどの不活性ガスを主成分とする雰囲気をいう。具体的
には、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満である雰囲気とする。不活性雰囲気
で加熱処理を行うことで、酸化物半導体膜に含まれる不純物濃度を低減することができる
。

減圧雰囲気とは、処理室の圧力が１０Ｐａ以下の雰囲気をいう。減圧雰囲気で加熱処理を
行うことで、不活性雰囲気よりもさらに酸化物半導体膜に含まれる不純物濃度を低減する
ことができる。

乾燥空気雰囲気とは、露点−４０℃以下、好ましくは露点−５０℃以下の酸素２０％程度
及び窒素８０％程度含まれる雰囲気をいう。酸化性雰囲気の一種であるが、比較的低コス
トであるため量産に適している。

次に、酸化物半導体膜を加工して酸化物半導体膜１０３を形成する（図２（Ａ）参照。）
。なお、「加工する」とは、特に断りがない限り、フォトリソグラフィ法によって形成し
たレジストマスクを用い、エッチング処理を行って、所望の形状の膜を得ることをいう。

なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよ
く、両方を用いてもよい。酸化物半導体膜のウェットエッチングに用いるエッチング液と
しては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７
Ｎ（関東化学社製）を用いてもよい。また、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐ
ｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング装置によるドライエッチングを
行ってもよい。

また、酸化物半導体膜に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのい
ずれかを含む）を導入して膜中に酸素を供給してもよい。

酸化物半導体膜に酸素を導入して膜中に酸素を供給することによって、酸化物半導体膜に
おける酸素欠損を補償し、真性半導体に近づけることができる。それにより、該酸化物半
導体膜を用いたトランジスタの閾値をプラスシフトさせ、さらに信頼性を向上させること
ができる。

酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマ処理などを用い
ることができる。

次に、酸化物半導体膜１０３上にゲート絶縁膜を成膜する。ゲート絶縁膜は、ＣＶＤ法、
スパッタリング法、ＭＢＥ法、ＰＬＤ法で成膜すればよく、特にスパッタリング法を用い
ると好ましい。

次に、ゲート絶縁膜上に導電膜を成膜し、ゲート絶縁膜及び導電膜をエッチングにより加
工して、ゲート絶縁膜１０８及びゲート電極１１０を形成する（図２（Ｂ）参照。）。

次に、ゲート電極１１０をマスクにして、酸化物半導体膜１０３に対してドーパントを添
加する。該ドーパントが添加された酸化物半導体膜１０３は低抵抗化される。このように
酸化物半導体膜１０３にドーパントを添加することによって、ドーパントが添加されて低
抵抗化したソース領域及びドレイン領域１０６ｂと、ドーパントが添加されていないチャ
ネル形成領域１０６ａと、を有する酸化物半導体膜１０６が形成される（図２（Ｃ）参照
。）。

ドーパントは、酸化物半導体膜の抵抗を低下させる不純物であり、リン（Ｐ）、ホウ素（
Ｂ）、窒素（Ｎ）及びフッ素（Ｆ）から選ばれた一種以上の元素を用いることができる。

ドーパントを添加する方法としては、イオン注入法、イオンドーピング法などを用いるこ
とができる。また、その際に基板１００を加熱しながら行ってもよい。

なお、ドーパントを添加する処理は、複数回行ってもよく、ドーパントの種類も複数種用
いてもよい。

また、ドーパント添加後に加熱処理を行ってもよい。加熱する条件としては、３００℃以
上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うこ
とが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行って
もよい。

次に、酸化物半導体膜１０６、ゲート絶縁膜１０８及びゲート電極１１０を覆う導電膜を
成膜し、フォトリソグラフィ工程により該導電膜を選択的にエッチングして加工し、導電
膜１０７を形成させる（図３（Ａ）参照。）。なお、該エッチングでは、ゲート電極１１
０側面の導電膜１０７の除去は行わない。

導電膜１０７は、ソース電極及びドレイン電極１０４と同様の材料により形成する。導電
膜１０７の形成は、スパッタリング法を用いて行うことが好ましい。特に、ロングスロー
スパッタリング法又はコリメータスパッタリング法を用いることが好ましい。さらに、導
電膜１０７の形成時における圧力を極力低い状態で行うことが好ましい。それにより、ス
パッタ粒子の直進性を高めることができ、形成される導電膜の段差被覆性を低くすること
ができる。

このように導電膜１０７を形成させることによって、酸化物半導体膜１０６及びゲート電
極１１０上面に形成される導電膜１０７の膜厚より、ゲート電極１１０の側面に形成され
る導電膜１０７の膜厚を小さくすることができる。さらに、条件を最適化することによっ
て、ゲート電極１１０の側面には、導電膜１０７がほとんど形成されないようにすること
もできる。

次に、ゲート電極１１０の側面を露出させるように、導電膜１０７を等方性エッチングに
より除去する（図３（Ｂ）参照。）。ゲート電極１１０の側面に形成される導電膜１０７
の膜厚より、酸化物半導体膜１０６及びゲート電極１１０上面に形成される導電膜１０７
の膜厚は大きいため、ゲート電極１１０の側面を露出させるための等方性エッチング後に
おいて、酸化物半導体膜１０６上にはソース電極及びドレイン電極１０４が、ゲート電極
１１０上面には導電膜１０５が形成される。

また、本実施の形態においては、ゲート電極１１０の側面における導電膜１０７の除去と
ともに、等方性エッチング後において、ゲート電極１１０と、ソース電極及びドレイン電
極１０４と、が接触しないように、等方性エッチングの加減が必要である。

導電膜１０７の等方性エッチングには、薬液を用いたウェットエッチング処理が好ましい
。なお、導電膜１０７をエッチングできる薬液であればよく、特に限定されるものではな
い。また、ドライエッチングによっても、エッチング条件を適切なものにすること（例え
ば、基板側に電圧を印加しないなど）により、等方性エッチングを行うことができる。

次に、ソース電極及びドレイン電極１０４、ゲート絶縁膜１０８、ゲート電極１１０及び
導電膜１０５上に層間絶縁膜１１２を形成する（図３（Ｃ）参照。）。層間絶縁膜１１２
は、ＣＶＤ法、スパッタリング法、ＭＢＥ法、ＰＬＤ法またはスピンコート法で成膜すれ
ばよく、下地絶縁膜１０２と同様の材料によって形成することができる。また特に図示し
ないが、層間絶縁膜１１２にコンタクトホールを形成し、ソース電極及びドレイン電極１
０４の一部を露出させて、ソース電極及びドレイン電極１０４と接続する配線を設けても
よい。また、層間絶縁膜１１２上に樹脂膜を設ける構成としても構わない。

以上のような本実施の形態により、微細な構造であり、高い電気特性（例えば、高いオン
電流や電界効果移動度）を有する半導体装置及びその作製方法を提供することができる。

また本実施の形態により、微細な構造であり、高い電気特性を有する半導体装置を歩留ま
りよく作製することができる。

本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、実施の形態１とは異なる構造のトランジスタ及びその作製方法につい
て図４乃至図６を用いて説明する。

図４は、本発明の一態様に係る半導体装置であるトランジスタの上面図及び断面図である
。図４（Ａ）に示すトランジスタの上面図に示す一点鎖線Ａ−Ｂに対応するＡ−Ｂ断面を
図４（Ｂ）に示す。なお、図４（Ａ）は、煩雑になるのを防ぐため、層間絶縁膜１１２及
びゲート絶縁膜１０８などを省略して示す。

図４（Ｂ）に示すトランジスタは、基板１００と、基板１００上に設けられた下地絶縁膜
１０２と、下地絶縁膜１０２上に設けられたチャネル形成領域１０６ａ、ソース領域及び
ドレイン領域１０６ｂを有する酸化物半導体膜１０６と、酸化物半導体膜１０６における
チャネル形成領域１０６ａ上のゲート絶縁膜１０８と、ゲート絶縁膜１０８上のゲート電
極１０９と、ゲート電極１０９上の絶縁膜１１１と、ゲート絶縁膜１０８の側面、ソース
領域及びドレイン領域１０６ｂに接するソース電極及びドレイン電極１０４と、絶縁膜１
１１上の導電膜１０５と、ソース電極及びドレイン電極１０４、ゲート絶縁膜１０８、ゲ
ート電極１０９、絶縁膜１１１及び導電膜１０５上の層間絶縁膜１１２と、を有する。な
お、下地絶縁膜１０２を設けない構造としても構わない。

また、特に図示しないが、層間絶縁膜１１２にコンタクトホールを形成してソース電極及
びドレイン電極１０４の一部を露出させ、該ソース電極及びドレイン電極１０４と接続す
る配線を設けてもよい。

本実施の形態における酸化物半導体膜１０６は、チャネル形成領域１０６ａと、該チャネ
ル形成領域１０６ａより低抵抗であるソース領域及びドレイン領域１０６ｂを有する。こ
のようにソース領域及びドレイン領域１０６ｂを設けることによって、ソース電極及びド
レイン電極１０４との接触抵抗を低減することができ、それにより半導体装置のオン特性
を向上させることができる。ただし、このようにソース領域及びドレイン領域１０６ｂが
形成された酸化物半導体膜１０６に限定されるものではなく、酸化物半導体膜の抵抗を下
げるためのドーパントを添加しない構成としてもよい。

また、該ソース領域及びドレイン領域１０６ｂは、リン、ホウ素、窒素及びフッ素から選
ばれた一種以上の元素を含んでいる。以上の元素を酸化物半導体膜に添加させることによ
って、酸化物半導体膜の抵抗値を低下させることができる。

ゲート電極１０９は、実施の形態１のゲート電極１１０と同様の材料を用いて形成すれば
よい。

絶縁膜１１１は、下地絶縁膜１０２と同様の材料を用いて形成すればよい。絶縁膜１１１
は、ゲート電極１０９を加工する際のハードマスクとして機能することができる。

その他の構成は、実施の形態１の説明を参酌する。

（トランジスタの作製方法）
次に、図４（Ｂ）に示したトランジスタの作製方法について、図５及び図６を用いて説明
する。

まず、基板１００上に、実施の形態１と同様にして下地絶縁膜１０２を成膜する。なお、
基板１００によっては、下地絶縁膜１０２を設けなくても構わない。

次に、下地絶縁膜１０２上に酸化物半導体膜を成膜する。酸化物半導体膜の成膜は、ＣＶ
Ｄ法、スパッタリング法、ＭＢＥ法またはＰＬＤ法で成膜すればよく、スパッタリング法
を用いると好ましい。酸化物半導体膜は、実施の形態１と同様にして形成すればよい。

酸化物半導体膜を成膜後、実施の形態１と同様にして加熱処理を行ってもよい。

次に、酸化物半導体膜を加工して酸化物半導体膜１０３を形成する（図５（Ａ）参照。）
。

また、酸化物半導体膜に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのい
ずれかを含む）を導入して膜中に酸素を供給してもよい。

酸化物半導体膜に酸素を導入して膜中に酸素を供給することによって、酸化物半導体膜に
おける酸素欠損を補償し、真性半導体に近づけることができる。それにより、該酸化物半
導体膜を用いたトランジスタの閾値をプラスシフトさせ、さらに信頼性を向上させること
ができる。

酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマ処理などを用い
ることができる。

次に、酸化物半導体膜１０３上にゲート絶縁膜を成膜する。ゲート絶縁膜は、ＣＶＤ法、
スパッタリング法、ＭＢＥ法、ＰＬＤ法で成膜すればよく、特にスパッタリング法を用い
ると好ましい。

次に、ゲート絶縁膜上に導電膜及び絶縁膜を積層させて形成し、ゲート絶縁膜、導電膜及
び絶縁膜をエッチングにより加工して、ゲート絶縁膜１０８、ゲート電極１０９及び絶縁
膜１１１を形成する（図５（Ｂ）参照。）。

次に、ゲート電極１０９及び絶縁膜１１１をマスクにして、酸化物半導体膜１０３に対し
てドーパントを添加する。該ドーパントが添加された酸化物半導体膜１０３は低抵抗化さ
れる。このように酸化物半導体膜１０３にドーパントを添加することによって、ドーパン
トが添加されて低抵抗化したソース領域及びドレイン領域１０６ｂと、ドーパントが添加
されていないチャネル形成領域１０６ａと、を有する酸化物半導体膜１０６が形成される
（図５（Ｃ）参照。）。

ドーパントは、酸化物半導体膜の抵抗を低下させる不純物であり、リン（Ｐ）、ホウ素（
Ｂ）、窒素（Ｎ）及びフッ素（Ｆ）から選ばれた一種以上の元素を用いることができる。

ドーパントを添加する方法としては、イオン注入法、イオンドーピング法などを用いるこ
とができる。また、その際に基板１００を加熱しながら行ってもよい。

なお、ドーパントを添加する処理は、複数回行ってもよく、ドーパントの種類も複数種用
いてもよい。

また、ドーパント添加後に加熱処理を行ってもよい。加熱する条件としては、３００℃以
上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うこ
とが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行って
もよい。

次に、酸化物半導体膜１０６、ゲート絶縁膜１０８、ゲート電極１０９及び絶縁膜１１１
を覆う導電膜１０７を成膜し、フォトリソグラフィ工程により該導電膜を選択的にエッチ
ングにより加工することで、導電膜１０７を形成する（図６（Ａ）参照。）。なお、該エ
ッチングでは、ゲート電極１０９側面の導電膜１０７の除去は行わない。

導電膜１０７は、実施の形態１におけるソース電極及びドレイン電極１０４と同様の材料
により形成する。導電膜１０７の形成は、スパッタリング法を用いて行うことが好ましい
。特に、ロングスロースパッタリング法又はコリメータスパッタリング法を用いることが
好ましい。さらに、導電膜１０７の形成時における圧力を極力低い状態で行うことが好ま
しい。それにより、スパッタ粒子の直進性を高めることができ、形成される導電膜の段差
被覆性を低くすることができる。

このように導電膜１０７を形成させることによって、酸化物半導体膜１０６及び絶縁膜１
１１上面に形成される導電膜１０７の膜厚より、ゲート電極１０９及び絶縁膜１１１の側
面に形成される導電膜１０７の膜厚を小さくすることができる。さらに、条件を最適化す
ることによって、ゲート電極１０９及び絶縁膜１１１の側面には、導電膜１０７がほとん
ど形成されないようにすることもできる。

次に、ゲート電極１０９及び絶縁膜１１１の側面を露出させるように、導電膜１０７を等
方性エッチングにより除去する（図６（Ｂ）参照。）。ゲート電極１０９及び絶縁膜１１
１の側面に形成される導電膜１０７の膜厚より、酸化物半導体膜１０６及び絶縁膜１１１
上面に形成される導電膜１０７の膜厚は大きいため、ゲート電極１０９及び絶縁膜１１１
の側面を露出させるための等方性エッチング後において、酸化物半導体膜１０６上にはソ
ース電極及びドレイン電極１０４が、絶縁膜１１１上面には導電膜１０５が形成される。

また、本実施の形態においては、ゲート電極１０９及び絶縁膜１１１の側面における導電
膜１０７の除去とともに、等方性エッチング後において、ゲート電極１０９と、ソース電
極及びドレイン電極１０４と、が接触しないように、等方性エッチングの加減が必要であ
る。

導電膜１０７の等方性エッチングには、薬液を用いたウェットエッチング処理が好ましい
。なお、導電膜１０７をエッチングできる薬液であればよく、特に限定されるものではな
い。また、ドライエッチングによっても、エッチング条件を適切なものにすること（例え
ば、基板側に電圧を印加しないなど）により、等方性エッチングを行うことができる。

次に、ソース電極及びドレイン電極１０４、ゲート絶縁膜１０８、ゲート電極１０９、絶
縁膜１１１及び導電膜１０５上に層間絶縁膜１１２を形成する（図６（Ｃ）参照。）。層
間絶縁膜１１２は、ＣＶＤ法、スパッタリング法、ＭＢＥ法、ＰＬＤ法またはスピンコー
ト法で成膜すればよく、下地絶縁膜１０２と同様の材料によって形成することができる。
また特に図示しないが、層間絶縁膜１１２にコンタクトホールを形成し、ソース電極及び
ドレイン電極１０４の一部を露出させて、ソース電極及びドレイン電極１０４と接続する
配線を設けてもよい。また、層間絶縁膜１１２上に樹脂膜を設ける構成としても構わない
。

以上のような本実施の形態により、微細な構造であり、高い電気特性（例えば、高いオン
電流や電界効果移動度）を有する半導体装置及びその作製方法を提供することができる。

また本実施の形態により、微細な構造であり、高い電気特性を有する半導体装置を歩留ま
りよく作製することができる。

本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２とは異なる構造のトランジスタ及びそ
の作製方法について図７乃至図９を用いて説明する。

図７は、本発明の一態様に係る半導体装置であるトランジスタの上面図及び断面図である
。図７（Ａ）に示すトランジスタの上面図に示す一点鎖線Ａ−Ｂに対応するＡ−Ｂ断面を
図７（Ｂ）に示す。なお、図７（Ａ）は、煩雑になるのを防ぐため、層間絶縁膜２１２及
びゲート絶縁膜２０８などを省略して示す。

図７（Ｂ）に示すトランジスタは、基板１００と、基板１００上に設けられた下地絶縁膜
１０２と、下地絶縁膜１０２上に設けられたチャネル形成領域２０６ａ、ソース領域及び
ドレイン領域２０６ｂを有する酸化物半導体膜２０６と、酸化物半導体膜２０６における
チャネル形成領域２０６ａ上のゲート絶縁膜２０８と、ゲート絶縁膜２０８上のゲート電
極２１０と、ゲート電極２１０の側面を覆う側壁絶縁膜２１３と、ゲート絶縁膜２０８の
側面、ソース領域及びドレイン領域２０６ｂに接するソース電極及びドレイン電極２０４
と、ゲート電極２１０及び側壁絶縁膜２１３上の導電膜２０５と、ソース電極及びドレイ
ン電極２０４、ゲート絶縁膜２０８、側壁絶縁膜２１３及び導電膜２０５上の層間絶縁膜
２１２と、を有する。なお、下地絶縁膜１０２を設けない構造としても構わない。

また、特に図示しないが、層間絶縁膜２１２にコンタクトホールを形成してソース電極及
びドレイン電極２０４の一部を露出させ、該ソース電極及びドレイン電極２０４と接続す
る配線を設けてもよい。

本実施の形態における酸化物半導体膜２０６は、実施の形態１における酸化物半導体膜１
０６と同様に形成することができ、チャネル形成領域２０６ａと、該チャネル形成領域２
０６ａより低抵抗であるソース領域及びドレイン領域２０６ｂを有する。このようにソー
ス領域及びドレイン領域２０６ｂを設けることによって、ソース電極及びドレイン電極２
０４との接触抵抗を低減することができ、それにより半導体装置のオン特性を向上させる
ことができる。ただし、このようにソース領域及びドレイン領域２０６ｂが形成された酸
化物半導体膜２０６に限定されるものではなく、酸化物半導体膜の抵抗を下げるためのド
ーパントを添加しない構成としてもよい。

また、該ソース領域及びドレイン領域２０６ｂは、リン、ホウ素、窒素及びフッ素から選
ばれた一種以上の元素を含んでいる。以上の元素を酸化物半導体膜に添加させることによ
って、酸化物半導体膜の抵抗値を低下させることができる。

ゲート絶縁膜２０８は、実施の形態１におけるゲート絶縁膜１０８と同様の材料により形
成すればよい。

ソース電極及びドレイン電極２０４は、実施の形態１におけるソース電極及びドレイン電
極１０４と同様の材料により形成すればよい。

ゲート電極２１０は、実施の形態１のゲート電極１１０と同様の材料を用いて形成すれば
よい。

導電膜２０５は、ソース電極及びドレイン電極２０４と同様の材料を用いて形成される。

層間絶縁膜２１２は、実施の形態１の層間絶縁膜１１２と同様の材料を用いて形成すれば
よい。

側壁絶縁膜２１３は、ゲート絶縁膜２０８と同様の材料により形成することができる。側
壁絶縁膜２１３は、ゲート電極２１０と、ソース電極及びドレイン電極２０４と、のスペ
ーサーとして機能する。そのため、本実施の形態に係る半導体装置において、ゲート電極
２１０と、ソース電極及びドレイン電極２０４と、が接触するのを防ぐことができる。さ
らに、ゲート電極２１０と、ソース電極及びドレイン電極２０４と、のオフセット領域を
形成することができるため、半導体装置のオフ電流を低減させることができる。

（トランジスタの作製方法）
次に、図７（Ｂ）に示したトランジスタの作製方法について、図８及び図９を用いて説明
する。

まず、基板１００上に、実施の形態１と同様にして下地絶縁膜１０２を成膜する。なお、
基板１００によっては、下地絶縁膜１０２を設けなくても構わない。

次に、下地絶縁膜１０２上に酸化物半導体膜を成膜する。酸化物半導体膜の成膜は、ＣＶ
Ｄ法、スパッタリング法、ＭＢＥ法またはＰＬＤ法で成膜すればよく、スパッタリング法
を用いると好ましい。酸化物半導体膜は、実施の形態１と同様にして形成すればよい。

酸化物半導体膜を成膜後、実施の形態１と同様にして加熱処理を行ってもよい。

次に、酸化物半導体膜を加工して酸化物半導体膜２０３を形成する。

また、酸化物半導体膜に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのい
ずれかを含む）を導入して膜中に酸素を供給してもよい。

酸化物半導体膜に酸素を導入して膜中に酸素を供給することによって、酸化物半導体膜に
おける酸素欠損を補償し、真性半導体に近づけることができる。それにより、酸化物半導
体膜を用いたトランジスタの閾値をプラスシフトさせ、さらに信頼性を向上させることが
できる。

酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマ処理などを用い
ることができる。

次に、酸化物半導体膜２０３上にゲート絶縁膜２０１を成膜する。ゲート絶縁膜は、ＣＶ
Ｄ法、スパッタリング法、ＭＢＥ法、ＰＬＤ法で成膜すればよく、特にスパッタリング法
を用いると好ましい。

次に、ゲート絶縁膜２０１上に導電膜を形成し、該導電膜をエッチングにより加工して、
ゲート電極２１０を形成する（図８（Ａ）参照。）。

次に、ゲート電極２１０をマスクにして、酸化物半導体膜２０３に対してドーパントを添
加する。該ドーパントが添加された酸化物半導体膜２０３は低抵抗化される。このように
酸化物半導体膜２０３にドーパントを添加することによって、ドーパントが添加されて低
抵抗化したソース領域及びドレイン領域２０６ｂと、ドーパントが添加されていないチャ
ネル形成領域２０６ａと、を有する酸化物半導体膜２０６が形成される（図８（Ｂ）参照
。）。

ドーパントは、酸化物半導体膜の抵抗を低下させる不純物であり、リン（Ｐ）、ホウ素（
Ｂ）、窒素（Ｎ）及びフッ素（Ｆ）から選ばれた一種以上の元素を用いることができる。

ドーパントを添加する方法としては、イオン注入法、イオンドーピング法などを用いるこ
とができる。また、その際に基板１００を加熱しながら行ってもよい。

なお、ドーパントを添加する処理は、複数回行ってもよく、ドーパントの種類も複数種用
いてもよい。

また、ドーパント添加後に加熱処理を行ってもよい。加熱する条件としては、３００℃以
上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うこ
とが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行って
もよい。

次に、ゲート絶縁膜２０１及びゲート電極２１０を覆う絶縁膜を成膜する。該絶縁膜は、
ゲート絶縁膜２０１と同様の材料を用いて形成することができ、ＣＶＤ法、スパッタリン
グ法、塗布法などにより形成すればよい。特に、膜質が良く、段差被覆性に優れるＣＶＤ
法を用いることが好ましい。

次に、該絶縁膜及びゲート絶縁膜２０１について異方性エッチングによる加工を行い、ゲ
ート絶縁膜２０８及び側壁絶縁膜２１３を形成させる（図８（Ｃ）参照。）。異方性エッ
チングは、ＩＣＰエッチング装置などを用いたドライエッチングにより行うことができる
。

側壁絶縁膜２１３は、ゲート電極２１０と、ソース電極及びドレイン電極２０４と、のス
ペーサーとして機能する。そのため、本実施の形態に係る半導体装置において、ゲート電
極２１０と、ソース電極及びドレイン電極２０４と、が接触するのを防ぐことができる。
さらに、ゲート電極２１０と、ソース電極及びドレイン電極２０４と、のオフセット領域
を形成することができるため、半導体装置のオフ電流を低減させることができる。

次に、酸化物半導体膜２０６、ゲート絶縁膜２０８、ゲート電極２１０及び側壁絶縁膜２
１３を覆う導電膜を成膜し、フォトリソグラフィ工程により該導電膜を選択的にエッチン
グにより加工することで、導電膜２０７を形成する（図９（Ａ）参照。）。なお、該エッ
チングでは、側壁絶縁膜２１３側面の導電膜２０７の除去は行わない。

導電膜２０７は、ソース電極及びドレイン電極２０４と同様の材料により形成する。導電
膜２０７の形成は、スパッタリング法を用いて行うことが好ましい。特に、ロングスロー
スパッタリング法又はコリメータスパッタリング法を用いることが好ましい。さらに、導
電膜２０７の形成時における圧力を極力低い状態で行うことが好ましい。それにより、ス
パッタ粒子の直進性を高めることができ、形成される導電膜の段差被覆性を低くすること
ができる。

このように導電膜２０７を形成させることによって、酸化物半導体膜２０６、ゲート電極
２１０及び側壁絶縁膜２１３上面に形成される導電膜２０７の膜厚より、側壁絶縁膜２１
３の側面に形成される導電膜２０７の膜厚を小さくすることができる。さらに、条件を最
適化することによって、側壁絶縁膜２１３の側面には、導電膜２０７がほとんど形成され
ないようにすることもできる。

次に、側壁絶縁膜２１３の側面を露出させるように、導電膜２０７を等方性エッチングに
より除去する（図９（Ｂ）参照。）。側壁絶縁膜２１３の側面に形成される導電膜２０７
の膜厚より、酸化物半導体膜２０６、ゲート電極２１０及び側壁絶縁膜２１３上面に形成
される導電膜２０７の膜厚は大きいため、側壁絶縁膜２１３の側面を露出させるための等
方性エッチング後において、酸化物半導体膜２０６上にはソース電極及びドレイン電極２
０４が、ゲート電極２１０及び側壁絶縁膜２１３上面には導電膜２０５が形成される。

導電膜２０７の等方性エッチングには、薬液を用いたウェットエッチング処理が好ましい
。なお、導電膜２０７をエッチングできる薬液であればよく、特に限定されるものではな
い。また、ドライエッチングによっても、エッチング条件を適切なものにすること（例え
ば、基板側に電圧を印加しないなど）により、等方性エッチングを行うことができる。

次に、ソース電極及びドレイン電極２０４、ゲート絶縁膜２０８、側壁絶縁膜２１３及び
導電膜２０５上に層間絶縁膜２１２を形成する（図９（Ｃ）参照。）。層間絶縁膜２１２
は、ＣＶＤ法、スパッタリング法、ＭＢＥ法、ＰＬＤ法またはスピンコート法で成膜すれ
ばよく、下地絶縁膜１０２と同様の材料によって形成することができる。また特に図示し
ないが、層間絶縁膜２１２にコンタクトホールを形成し、ソース電極及びドレイン電極２
０４の一部を露出させて、ソース電極及びドレイン電極２０４と接続する配線を設けても
よい。また、層間絶縁膜２１２上に樹脂膜を設ける構成としても構わない。

以上のような本実施の形態により、微細な構造であり、高い電気特性（例えば、高いオン
電流や電界効果移動度）を有する半導体装置及びその作製方法を提供することができる。

また本実施の形態により、微細な構造であり、高い電気特性を有する半導体装置を歩留ま
りよく作製することができる。

本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。

（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３とは異なる構造のトランジスタ及びそ
の作製方法について図１０乃至図１２を用いて説明する。

図１０は、本発明の一態様に係る半導体装置であるトランジスタの上面図及び断面図であ
る。図１０（Ａ）に示すトランジスタの上面図に示す一点鎖線Ａ−Ｂに対応するＡ−Ｂ断
面を図１０（Ｂ）に示す。なお、図１０（Ａ）は、煩雑になるのを防ぐため、層間絶縁膜
２１２及びゲート絶縁膜２０８などを省略して示す。

図１０（Ｂ）に示すトランジスタは、基板１００と、基板１００上に設けられた下地絶縁
膜１０２と、下地絶縁膜１０２上に設けられたチャネル形成領域２０６ａ、ソース領域及
びドレイン領域２０６ｂを有する酸化物半導体膜２０６と、酸化物半導体膜２０６におけ
るチャネル形成領域２０６ａ上のゲート絶縁膜２０８と、ゲート絶縁膜２０８上のゲート
電極２０９と、ゲート電極２０９上の絶縁膜２１１と、ゲート電極２０９及び絶縁膜２１
１の側面を覆う側壁絶縁膜２１３と、ゲート絶縁膜２０８の側面、ソース領域及びドレイ
ン領域２０６ｂに接するソース電極及びドレイン電極２０４と、絶縁膜２１１及び側壁絶
縁膜２１３上の導電膜２０５と、ソース電極及びドレイン電極２０４、ゲート絶縁膜２０
８、側壁絶縁膜２１３及び導電膜２０５上の層間絶縁膜２１２と、を有する。なお、下地
絶縁膜１０２を設けない構造としても構わない。

また、特に図示しないが、層間絶縁膜２１２にコンタクトホールを形成してソース電極及
びドレイン電極２０４の一部を露出させ、該ソース電極及びドレイン電極２０４と接続す
る配線を設けてもよい。

本実施の形態における酸化物半導体膜２０６は、実施の形態１における酸化物半導体膜１
０６と同様に形成することができ、チャネル形成領域２０６ａと、該チャネル形成領域２
０６ａより低抵抗であるソース領域及びドレイン領域２０６ｂを有する。このようにソー
ス領域及びドレイン領域２０６ｂを設けることによって、ソース電極及びドレイン電極２
０４との接触抵抗を低減することができ、それにより半導体装置のオン特性を向上させる
ことができる。ただし、このようにソース領域及びドレイン領域２０６ｂが形成された酸
化物半導体膜２０６に限定されるものではなく、酸化物半導体膜の抵抗を下げるためのド
ーパントを添加しない構成としてもよい。

また、該ソース領域及びドレイン領域２０６ｂは、リン、ホウ素、窒素及びフッ素から選
ばれた一種以上の元素を含んでいる。以上の元素を酸化物半導体膜に添加させることによ
って、酸化物半導体膜の抵抗値を低下させることができる。

ゲート絶縁膜２０８は、実施の形態１におけるゲート絶縁膜１０８と同様の材料により形
成すればよい。

ソース電極及びドレイン電極２０４は、実施の形態１におけるソース電極及びドレイン電
極１０４と同様の材料により形成すればよい。

ゲート電極２０９は、実施の形態１のゲート電極１１０と同様の材料を用いて形成すれば
よい。

絶縁膜２１１は、下地絶縁膜１０２と同様の材料を用いて形成すればよい。絶縁膜２１１
は、ゲート電極２０９を加工する際のハードマスクとして機能することができる。

導電膜２０５は、ソース電極及びドレイン電極２０４と同様の材料を用いて形成される。

層間絶縁膜２１２は、実施の形態１の層間絶縁膜１１２と同様の材料を用いて形成すれば
よい。

側壁絶縁膜２１３は、ゲート絶縁膜２０８と同様の材料により形成することができる。側
壁絶縁膜２１３は、ゲート電極２０９と、ソース電極及びドレイン電極２０４と、のスペ
ーサーとして機能する。そのため、本実施の形態に係る半導体装置において、ゲート電極
２０９と、ソース電極及びドレイン電極２０４と、が接触するのを防ぐことができる。さ
らに、ゲート電極２０９と、ソース電極及びドレイン電極２０４と、のオフセット領域を
形成することができるため、半導体装置のオフ電流を低減させることができる。

（トランジスタの作製方法）
次に、図１０（Ｂ）に示したトランジスタの作製方法について、図１１及び図１２を用い
て説明する。

まず、基板１００上に、実施の形態１と同様にして下地絶縁膜１０２を成膜する。なお、
基板１００によっては、下地絶縁膜１０２を設けなくても構わない。

次に、下地絶縁膜１０２上に酸化物半導体膜を成膜する。酸化物半導体膜の成膜は、ＣＶ
Ｄ法、スパッタリング法、ＭＢＥ法またはＰＬＤ法で成膜すればよく、スパッタリング法
を用いると好ましい。酸化物半導体膜は、実施の形態１と同様にして形成すればよい。

酸化物半導体膜を成膜後、実施の形態１と同様にして加熱処理を行ってもよい。

次に、酸化物半導体膜を加工して酸化物半導体膜２０３を形成する。

また、酸化物半導体膜２０３に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオ
ンのいずれかを含む）を導入して膜中に酸素を供給してもよい。

酸化物半導体膜に酸素を導入して膜中に酸素を供給することによって、酸化物半導体膜に
おける酸素欠損を補償し、真性半導体に近づけることができる。それにより、酸化物半導
体膜を用いたトランジスタの閾値をプラスシフトさせ、さらに信頼性を向上させることが
できる。

酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマ処理などを用い
ることができる。

次に、酸化物半導体膜２０３上にゲート絶縁膜２０１を成膜する。ゲート絶縁膜は、ＣＶ
Ｄ法、スパッタリング法、ＭＢＥ法、ＰＬＤ法で成膜すればよく、特にスパッタリング法
を用いると好ましい。

次に、ゲート絶縁膜２０１上に導電膜及び絶縁膜を形成し、該導電膜及び絶縁膜をエッチ
ングにより加工して、ゲート電極２０９及び絶縁膜２１１を形成する（図１１（Ａ）参照
。）。

次に、ゲート電極２０９及び絶縁膜２１１をマスクにして、酸化物半導体膜２０３に対し
てドーパントを添加する。該ドーパントが添加された酸化物半導体膜２０３は低抵抗化さ
れる。このように酸化物半導体膜２０３にドーパントを添加することによって、ドーパン
トが添加されて低抵抗化したソース領域及びドレイン領域２０６ｂと、ドーパントが添加
されていないチャネル形成領域２０６ａと、を有する酸化物半導体膜２０６が形成される
（図１１（Ｂ）参照。）。

ドーパントは、酸化物半導体膜の抵抗を低下させる不純物であり、リン（Ｐ）、ホウ素（
Ｂ）、窒素（Ｎ）及びフッ素（Ｆ）から選ばれた一種以上の元素を用いることができる。

ドーパントを添加する方法としては、イオン注入法、イオンドーピング法などを用いるこ
とができる。また、その際に基板１００を加熱しながら行ってもよい。

なお、ドーパントを添加する処理は、複数回行ってもよく、ドーパントの種類も複数種用
いてもよい。

また、ドーパント添加後に加熱処理を行ってもよい。加熱する条件としては、３００℃以
上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うこ
とが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行って
もよい。

次に、ゲート絶縁膜２０１、ゲート電極２０９及び絶縁膜２１１を覆う絶縁膜を成膜する
。該絶縁膜は、ゲート絶縁膜２０１と同様の材料を用いて形成することができ、ＣＶＤ法
、スパッタリング法、塗布法などにより形成すればよい。特に、膜質が良く、段差被覆性
に優れるＣＶＤ法を用いることが好ましい。

次に、該絶縁膜及びゲート絶縁膜２０１について異方性エッチングによる加工を行い、ゲ
ート絶縁膜２０８及び側壁絶縁膜２１３を形成させる（図１１（Ｃ）参照。）。異方性エ
ッチングは、ＩＣＰエッチング装置などを用いたドライエッチングにより行うことができ
る。

なお、特に図示しないが、上記異方性エッチングの際に絶縁膜２１１の一部がエッチング
されてもよい。

側壁絶縁膜２１３は、ゲート電極２０９と、ソース電極及びドレイン電極２０４と、のス
ペーサーとして機能する。そのため、本実施の形態に係る半導体装置において、ゲート電
極２０９と、ソース電極及びドレイン電極２０４と、が接触するのを防ぐことができる。
さらに、ゲート電極２０９と、ソース電極及びドレイン電極２０４と、のオフセット領域
を形成することができるため、半導体装置のオフ電流を低減させることができる。

次に、酸化物半導体膜２０６、ゲート絶縁膜２０８、絶縁膜２１１及び側壁絶縁膜２１３
を覆う導電膜を成膜し、フォトリソグラフィ工程により該導電膜を選択的にエッチングに
より加工することで、導電膜２０７を形成する（図１２（Ａ）参照。）。なお、該エッチ
ングでは、側壁絶縁膜２１３側面の導電膜１０７の除去は行わない。

導電膜２０７は、ソース電極及びドレイン電極２０４と同様の材料により形成する。導電
膜２０７の形成は、スパッタリング法を用いて行うことが好ましい。特に、ロングスロー
スパッタリング法又はコリメータスパッタリング法を用いることが好ましい。さらに、導
電膜２０７の形成時における圧力を極力低い状態で行うことが好ましい。それにより、ス
パッタ粒子の直進性を高めることができ、形成される導電膜の段差被覆性を低くすること
ができる。

このように導電膜２０７を形成させることによって、酸化物半導体膜２０６、絶縁膜２１
１及び側壁絶縁膜２１３上面に形成される導電膜２０７の膜厚より、側壁絶縁膜２１３の
側面に形成される導電膜２０７の膜厚を小さくすることができる。さらに、条件を最適化
することによって、側壁絶縁膜２１３の側面には、導電膜２０７がほとんど形成されない
ようにすることもできる。

次に、側壁絶縁膜２１３の側面を露出させるように、導電膜２０７を等方性エッチングに
より除去する（図１２（Ｂ）参照。）。側壁絶縁膜２１３の側面に形成される導電膜２０
７の膜厚より、酸化物半導体膜２０６、絶縁膜２１１及び側壁絶縁膜２１３上面に形成さ
れる導電膜２０７の膜厚は大きいため、側壁絶縁膜２１３の側面を露出させるための等方
性エッチング後において、酸化物半導体膜２０６上にはソース電極及びドレイン電極２０
４が、絶縁膜２１１及び側壁絶縁膜２１３上面には導電膜２０５が形成される。

導電膜２０７の等方性エッチングには、薬液を用いたウェットエッチング処理が好ましい
。なお、導電膜２０７をエッチングできる薬液であればよく、特に限定されるものではな
い。また、ドライエッチングによっても、エッチング条件を適切なものにすること（例え
ば、基板側に電圧を印加しないなど）により、等方性エッチングを行うことができる。

次に、ソース電極及びドレイン電極２０４、ゲート絶縁膜２０８、側壁絶縁膜２１３及び
導電膜２０５上に層間絶縁膜２１２を形成する（図１２（Ｃ）参照。）。層間絶縁膜２１
２は、ＣＶＤ法、スパッタリング法、ＭＢＥ法、ＰＬＤ法またはスピンコート法で成膜す
ればよく、下地絶縁膜１０２と同様の材料によって形成することができる。また特に図示
しないが、層間絶縁膜２１２にコンタクトホールを形成し、ソース電極及びドレイン電極
２０４の一部を露出させて、ソース電極及びドレイン電極２０４と接続する配線を設けて
もよい。また、層間絶縁膜２１２上に樹脂膜を設ける構成としても構わない。

以上のような本実施の形態により、微細な構造であり、高い電気特性（例えば、高いオン
電流や電界効果移動度）を有する半導体装置及びその作製方法を提供することができる。

また本実施の形態により、微細な構造であり、高い電気特性を有する半導体装置を歩留ま
りよく作製することができる。

本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。

（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４で示したトランジスタを用いて、半導
体記憶装置を作製する例について説明する。

揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択し
てキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内
容を保持するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が
ある。

不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間
にノードを有し、当該ノードに電荷を保持することで記憶を行うフラッシュメモリがある
。

上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１乃至実施の形態４
で示したトランジスタを適用することができる。

まずは、実施の形態１乃至実施の形態４で示したトランジスタを適用した揮発性メモリに
ついて図１３を用いて説明する。

メモリセルは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジス
タＴｒと、キャパシタＣと、を有する（図１３（Ａ）参照。）。

キャパシタＣに保持された電圧の時間変化は、トランジスタＴｒのオフ電流によって図１
３（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充
電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する
。この期間を保持期間Ｔ＿１とする。即ち、２値のメモリセルの場合、保持期間Ｔ＿１の
間にリフレッシュをする必要がある。

ここで、トランジスタＴｒに実施の形態１乃至実施の形態４で示したトランジスタを適用
すると、オフ電流が小さいため、保持期間Ｔ＿１を長くすることができる。即ち、リフレ
ッシュ期間を長くとることが可能となるため、消費電力を低減することができる。例えば
、オフ電流が１×１０^−２１Ａ以下、好ましくは１×１０^−２４Ａ以下となった酸化物半
導体膜を用いたトランジスタをＤＲＡＭに適用すると、電力を供給せずに数日間から数十
年間に渡ってデータを保持することが可能となる。

以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さい揮発性メモリ
を得ることができる。

また、実施の形態１乃至実施の形態４で示したオン特性の優れたトランジスタを適用する
ことで、キャパシタＣへの電荷の蓄積が速やかに行われ、高速動作が可能な半導体記憶装
置を得ることができる。

次に、実施の形態１乃至実施の形態４で示したトランジスタを適用した不揮発性メモリに
ついて図１４を用いて説明する。

図１４（Ａ）は、不揮発性メモリの回路図である。不揮発性メモリは、トランジスタＴｒ
＿１と、トランジスタＴｒ＿１のゲートと接続するワード線ＷＬ＿１と、トランジスタＴ
ｒ＿１のソースと接続するソース配線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジス
タＴｒ＿２のソースと接続するソース配線ＳＬ＿２と、トランジスタＴｒ＿２のドレイン
と接続するドレイン配線ＤＬ＿２と、キャパシタＣと、キャパシタＣの一端と接続する容
量配線ＣＬと、キャパシタＣの他端、トランジスタＴｒ＿１のドレイン及びトランジスタ
Ｔｒ＿２のゲートと接続するノードＮと、を有する。

なお、本実施の形態に示す不揮発性メモリは、ノードＮの電位に応じて、トランジスタＴ
ｒ＿２のしきい値電圧が変動することを利用したものである。例えば、図１４（Ｂ）は容
量配線ＣＬの電圧Ｖ_ＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉ_ｄ＿２との関
係を説明する図である。

ここで、ノードＮは、トランジスタＴｒ＿１を介して電圧を調整することができる。例え
ば、ＳＬ＿１の電位をＶＤＤとする。このとき、ＷＬ＿１の電位をＴｒ＿１のしきい値電
圧ＶｔｈにＶＤＤを加えた電位以上とすることで、ノードＮの電圧をＨＩＧＨにすること
ができる。また、ＷＬ＿１の電位をＴｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、ノ
ードＮの電位をＬＯＷにすることができる。

そのため、Ｎ＝ＬＯＷで示したＶ_ＣＬ−Ｉ_ｄ＿２カーブと、Ｎ＝ＨＩＧＨで示したＶ_ＣＬ
−Ｉ_ｄ＿２カーブのいずれかを得ることができる。即ち、Ｎ＝ＬＯＷでは、Ｖ_ＣＬ＝０Ｖ
にてＩ_ｄ＿２が小さいため、データ０となる。また、Ｎ＝ＨＩＧＨでは、Ｖ_ＣＬ＝０Ｖに
てＩ_ｄ＿２が大きいため、データ１となる。このようにして、データを記憶することがで
きる。

ここで、トランジスタＴｒ＿１に実施の形態１乃至実施の形態４で示したトランジスタを
適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、ノードＮ
に蓄積された電荷がトランジスタＴｒ＿１のソース及びドレイン間を意図せずにリークす
ることを抑制できる。そのため、長期間に渡ってデータを保持することができる。また、
本発明の一態様を用いることでトランジスタＴｒ＿１のしきい値電圧が調整されるため、
書き込みに必要な電圧を低減することが可能となり、フラッシュメモリなどと比較して消
費電力を低減することができる。

なお、トランジスタＴｒ＿２に、実施の形態１乃至実施の形態４で示したトランジスタを
適用しても構わない。該トランジスタは、オン特性に優れる。そのため、該トランジスタ
を用いた半導体記憶装置は高速動作が可能となる。

以上のように、本発明の一態様によって、長期間の信頼性が高く、消費電力の小さく、高
速動作が可能な半導体記憶装置を得ることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。

（実施の形態６）
実施の形態１乃至実施の形態４で示したトランジスタ、または実施の形態５に示した半導
体記憶装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ
Ｕｎｉｔ）を構成することができる。

図１５（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１５（Ａ）に示すＣ
ＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕ
ｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３
、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１
９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９
８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１
１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用い
る。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。
もちろん、図１５（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実
際のＣＰＵはその用途によって多種多様な構成を有している。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレ
ジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイ
ミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号Ｃ
ＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各
種回路に供給する。

図１５（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジ
スタ１１９６の記憶素子には、実施の形態５に示す半導体記憶装置を用いることができる
。

図１５（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１
からの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６
が有する記憶素子において、位相反転素子によるデータの保持を行うか、キャパシタによ
るデータの保持を行う。位相反転素子によってデータが保持されている場合、レジスタ１
１９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持
されている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６内の記憶
素子への電源電圧の供給を停止することができる。

電源停止に関しては、図１５（Ｂ）または図１５（Ｃ）に示すように、記憶素子群と、電
源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設
けることにより行うことができる。以下に図１５（Ｂ）及び図１５（Ｃ）の回路の説明を
行う。

図１５（Ｂ）及び図１５（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチン
グ素子に実施の形態１乃至実施の形態４に示すトランジスタ用いた構成の一例を示す。

図１５（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数
有する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には
、実施の形態５に示す記憶素子を用いることができる。記憶素子群１１４３が有するそれ
ぞれの記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電
位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有するそれぞれの記憶素子１
１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。

図１５（Ｂ）では、スイッチング素子１１４１として、酸化物半導体などのバンドギャッ
プの大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、その
ゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。

なお、図１５（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構
成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチ
ング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場
合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていても
よいし、直列と並列が組み合わされて接続されていてもよい。

また、図１５（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、
スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記
憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそ
れぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することがで
きる。

記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイ
ッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合に
おいてもデータを保持することが可能であり、消費電力の低減を行うことができる。例え
ば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を
停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減す
ることができる。

ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態７）
本実施の形態では、実施の形態１乃至実施の形態６に示すトランジスタ、半導体記憶装置
及びＣＰＵの一種以上を含む電子機器の例について説明する。

図１６（Ａ）は携帯型情報端末である。図１６（Ａ）に示す携帯型情報端末は、筐体９３
００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９
３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。

図１６（Ｂ）は、ディスプレイである。図１６（Ｂ）に示すディスプレイは、筐体９３１
０と、表示部９３１１と、を具備する。

図１６（Ｃ）は、デジタルスチルカメラである。図１６（Ｃ）に示すデジタルスチルカメ
ラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３
と、を具備する。

図１６（Ｄ）は２つ折り可能な携帯情報端末である。図１６（Ｄ）に示す２つ折り可能な
携帯情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６３３
、操作スイッチ９６３８、を有する。

表示部９６３１ａまたは／及び表示部９６３１ｂは、一部または全部をタッチパネルとす
ることができ、表示された操作キーに触れることでデータ入力などを行うことができる。

本発明の一態様を用いることで、電子機器の性能を高めることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。

１００ 基板
１０２ 下地絶縁膜
１０３ 酸化物半導体膜
１０４ ソース電極及びドレイン電極
１０５ 導電膜
１０６ 酸化物半導体膜
１０６ａ チャネル形成領域
１０６ｂ ソース領域及びドレイン領域
１０７ 導電膜
１０８ ゲート絶縁膜
１０９ ゲート電極
１１０ ゲート電極
１１１ 絶縁膜
１１２ 層間絶縁膜
２０１ ゲート絶縁膜
２０３ 酸化物半導体膜
２０４ ソース電極及びドレイン電極
２０５ 導電膜
２０６ 酸化物半導体膜
２０６ａ チャネル形成領域
２０６ｂ ソース領域及びドレイン領域
２０７ 導電膜
２０８ ゲート絶縁膜
２０９ ゲート電極
２１０ ゲート電極
２１１ 絶縁膜
２１２ 層間絶縁膜
２１３ 側壁絶縁膜
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３３ 留め具
９６３８ 操作スイッチ

Claims (3)

1. 基板上の酸化物半導体膜と、
   前記酸化物半導体膜上のゲート絶縁膜と、
   前記ゲート絶縁膜上のゲート電極と、
   前記酸化物半導体膜上面に接する領域と、前記ゲート絶縁膜の側面に接する領域とを有する第１の導電層と、
   前記酸化物半導体膜上面に接する領域と、前記ゲート絶縁膜の側面に接する領域とを有する第２の導電層と、を有し、
   前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを有し、
   前記第１の導電層及び前記第２の導電層の各々は、Ｔｉを有し、
   前記第１の導電層の前記基板表面からの高さと、前記第２の導電層の前記基板表面からの高さとは、前記ゲート電極上面の前記基板表面からの高さより低いことを特徴とする半導体装置。
2. 請求項１において、
   前記酸化物半導体膜において、前記第１の導電層と重なる領域と、前記第２の導電層と重なる領域とは、ドーパントを有することを特徴とする半導体装置。
3. 請求項２において、
   前記ドーパントは、リン、ホウ素、窒素、及びフッ素から選ばれた一種以上の元素を含むことを特徴とする半導体装置。

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