JP6187515B2 - 電源システム - Google Patents
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Description
本発明は、2つの直流電源を備え、これらの直流電源を負荷回路に対し直列又は並列に選択的に接続可能な電源システムに関する。
2つの直流電源、4つの半導体スイッチ、2つのリアクトル及び「4つの半導体スイッチのそれぞれを導通状態と遮断状態との間で切り替える制御部」を含む電源システム(以下、「従来装置」とも称呼される。)が特許文献1に記載されている。従来装置においては、4つの半導体スイッチのうち、特定の半導体スイッチを導通状態(オン状態)に維持することによって2つの直流電源が互いに並列に接続された状態にて負荷回路に電力を供給するパラレル接続モードが実行される。更に、従来装置においては、4つの半導体スイッチのうち、別の半導体スイッチを導通状態に維持することによって2つの直流電源が互いに直列に接続された状態にて負荷回路に電力を供給するシリーズ接続モードが実行される。
加えて、従来装置は、4つの半導体スイッチのうち、導通状態に維持されていない半導体スイッチを導通状態と遮断状態(オフ状態)との間で切り替え、以て、リアクトルに蓄積されるエネルギーを制御することによって2つの直流電源の出力電圧を昇圧し、その昇圧した電圧を負荷回路に印加することができる。
例えば、制御部は、負荷回路が要求する電圧(要求電圧)が低いときにはパラレル接続モードを実行し、要求電圧が高いときにはシリーズ接続モードを実行する。より具体的に述べると、制御部は、要求電圧が2つの直流電源の端子間電圧の和よりも低いとき、パラレル接続モードを実行する。一方、制御部は、要求電圧が2つの直流電源の端子間電圧の和よりも高いとき、シリーズ接続モードを実行する。
ところで、半導体スイッチが導通した状態でスイッチング不能に故障(以下、「短絡故障」とも称呼される。)したとき、更に、他の半導体スイッチが導通状態に制御されると、閉回路が形成されて半導体スイッチ及び直流電源等に過大な電流が流れ得る。過電流の発生によって、これらの装置が損傷を受ける虞がある。
そこで、過電流の発生を検出するため、4つの半導体スイッチのそれぞれが、過電流検出部を備える場合がある。制御部は、過電流検出部によって過電流の発生が検出されたとき、4つの半導体スイッチのそれぞれを遮断状態に制御することによって過電流の発生を解消させ、以て、装置の損傷発生を回避することが可能となる。
例えば、制御部が過電流の発生を検知するため、4つの過電流検出部の出力信号のそれぞれを制御部が備える演算処理部(例えば、CPU及びMCU)の入力ポートに接続すれば、演算処理部が備える4つの入力ポートが使用される。しかしながら、多数の入力ポートを備える演算処理部を使用することは電源システムの製造コスト増加に繋がるので、過電流発生の検知のために使用される入力ポート数が抑えられることが望ましい。
そこで、本発明の目的の一つは、過電流発生を検知するために使用される制御部の演算処理部が備える入力ポートの数を抑えながら、過電流の発生時にそれを検知し且つ半導体スイッチを遮断状態に制御することができる電源システムを提供することである。
上記目的を達成するための電源システム(以下、「本発明装置」とも称呼される。)は、「負荷回路が接続され、同負荷回路に対して直流電力を供給するために用いられる正極接続点及び負極接続点」と、特定給電線と、第1直流電源と、第2直流電源と、を備えている。更に、本発明装置は、第1ダイオード乃至第4ダイオードと、第1半導体スイッチ乃至第4半導体スイッチと、制御部と、を備えている。
前記特定給電線は、前記正極接続点と前記負極接続点とを接続する。更に、前記特定給電線は、同正極接続点と同負極接続点との間にある第1接続点、同第1接続点と同負極接続点との間にある第2接続点、同第2接続点と同負極接続点との間にある第3接続点、及び、同第3接続点と同負極接続点との間にある第4接続点を有する。
前記第1直流電源は、前記第1接続点に正極が接続され、前記第3接続点に負極が接続される。前記第2直流電源は、前記第2接続点に正極が接続され、前記第4接続点に負極が接続される。
前記第1ダイオードは、前記特定給電線の前記正極接続点と前記第1接続点との間の部分に介装され、カソードが同第1接続点側にあり且つアノードが同第2接続点側にある。前記第2ダイオードは、前記特定給電線の前記第1接続点と前記第2接続点との間の部分に介装され、カソードが同第1接続点側にあり且つアノードが同第2接続点側にある。
前記第3ダイオードは、前記特定給電線の前記第2接続点と前記第3接続点との間の部分に介装され、カソードが同第2接続点側にあり且つアノードが同第3接続点側にある。前記第4ダイオードは、前記特定給電線の前記第3接続点と前記第4接続点との間の部分に介装され、カソードが同第3接続点側にあり且つアノードが同第4接続点側にある。
前記第1半導体スイッチは、前記第1ダイオードに対して逆並列接続されている。前記第2半導体スイッチは、前記第2ダイオードに対して逆並列接続されている。前記第3半導体スイッチは、前記第3ダイオードに対して逆並列接続されている。前記第4半導体スイッチは、前記第4ダイオードに対して逆並列接続されている。加えて、前記第1半導体スイッチ乃至第4半導体スイッチのそれぞれは、それぞれを通る過電流を検出したときに検出信号を出力する過電流検出部を備えている。
前記制御部は、
前記第1半導体スイッチ乃至前記第4半導体スイッチのそれぞれを導通状態と遮断状態との間で切り替えることによって、前記第1直流電源と前記第2直流電源とを前記負荷回路に対して並列に接続するパラレル接続モードと、同第1直流電源と同第2直流電源とを同負荷回路に対して直列に接続するシリーズ接続モードと、を選択的に実行する。
前記第1半導体スイッチ乃至前記第4半導体スイッチのそれぞれを導通状態と遮断状態との間で切り替えることによって、前記第1直流電源と前記第2直流電源とを前記負荷回路に対して並列に接続するパラレル接続モードと、同第1直流電源と同第2直流電源とを同負荷回路に対して直列に接続するシリーズ接続モードと、を選択的に実行する。
更に、前記制御部は、
前記第1直流電源及び/又は前記第2直流電源の端子間電圧を昇圧して前記正極接続点及び前記負極接続点の間に印加し或いは前記正極接続点及び前記負極接続点の間の電圧を降圧して前記第1直流電源及び/又は前記第2直流電源に印加する。
前記第1直流電源及び/又は前記第2直流電源の端子間電圧を昇圧して前記正極接続点及び前記負極接続点の間に印加し或いは前記正極接続点及び前記負極接続点の間の電圧を降圧して前記第1直流電源及び/又は前記第2直流電源に印加する。
更に、前記制御部は、
前記第1半導体スイッチ乃至第4半導体スイッチのそれぞれを導通状態と遮断状態との間で切り替えるための制御信号を生成する演算処理部と、
前記制御信号を前記第1半導体スイッチ乃至第4半導体スイッチに対して送信し且つ前記検出信号を前記第1半導体スイッチ乃至第4半導体スイッチのそれぞれから受信する論理回路部と、
を備えている。
前記第1半導体スイッチ乃至第4半導体スイッチのそれぞれを導通状態と遮断状態との間で切り替えるための制御信号を生成する演算処理部と、
前記制御信号を前記第1半導体スイッチ乃至第4半導体スイッチに対して送信し且つ前記検出信号を前記第1半導体スイッチ乃至第4半導体スイッチのそれぞれから受信する論理回路部と、
を備えている。
前記論理回路部は、前記第1半導体スイッチ及び/又は前記第3半導体スイッチから前記検出信号を受信したときに第1過電流信号を前記演算処理部へ出力する。加えて、前記論理回路部は、前記第2半導体スイッチ及び/又は前記第4半導体スイッチから前記検出信号を受信したときに第2過電流信号を前記演算処理部へ出力する。換言すれば、演算処理部は、論理回路部から2つの過電流信号を受信し得る。
更に、前記論理回路部は、前記第1半導体スイッチ乃至第4半導体スイッチの少なくとも1つから前記検出信号を受信しているとき、前記制御信号に依らず前記第1半導体スイッチ乃至第4半導体スイッチのそれぞれを遮断状態に維持する遮断処理を実行する。
例えば、第2半導体スイッチに短絡故障が発生し且つ第3半導体スイッチが前記制御信号によって導通状態に制御されたとき、第1直流電源を含む閉回路が形成される(図8の太線B1を参照。)。この閉回路を流れる電流が過大となれば、第1過電流信号及び第2過電流信号が演算処理部に入力される。
或いは、第4半導体スイッチに短絡故障が発生し且つ第1半導体スイッチが前記制御信号によって導通状態に制御されたとき、第1直流電源を含む閉回路が形成される(図9の太線B2を参照。)。この閉回路を流れる電流が過大となれば、第1過電流信号及び第2過電流信号が演算処理部に入力される。
或いは、第3半導体スイッチに短絡故障が発生し且つ第4半導体スイッチが前記制御信号によって導通状態に制御されたとき、第1直流電源を含む閉回路が形成される(図10の太線B3を参照。)。この閉回路を流れる電流が過大となれば、第1過電流信号及び第2過電流信号が演算処理部に入力される。
或いは、第2半導体スイッチに短絡故障が発生し且つ第1半導体スイッチが前記制御信号によって導通状態に制御されたとき、第1直流電源を含む閉回路が形成される(図11の太線B4を参照。)。この閉回路を流れる電流が過大となれば、第1過電流信号及び第2過電流信号が演算処理部に入力される。
加えて、過電流発生時に前記検出信号を出力し得る「上記閉回路に含まれる2つの半導体スイッチ」のそれぞれが備える過電流検出部の一方が故障しても、他方の過電流検出部が出力する検出信号に基づいて、第1過電流信号及び第2過電流信号の一方が演算処理部に入力される。
一方、論理回路部は、第1過電流信号及び/又は第2過電流信号を演算処理部へ出力しているとき、即ち、第1半導体スイッチ乃至第4半導体スイッチの少なくとも1つに過電流が発生しているとき、遮断処理を実行する。即ち、論理回路部は、第1半導体スイッチ乃至第4半導体スイッチを遮断状態に維持する。
従って、本発明装置によれば、過電流発生検知のために使用される演算処理部の入力ポートの数を「4」から「2」に抑える一方で、種々の状況において過電流の発生を検知し得る。加えて、本発明装置によれば、過電流の発生時、第1半導体スイッチ乃至第4半導体スイッチを遮断状態に制御し、以て、過電流を解消させることができる。
例えば、本発明装置は、短絡故障の発生に伴う過電流の発生時、第1直流電源及び第2直流電源のうちの一方のみが出力する直流電力のみを負荷回路に供給する縮退運転を実行するように構成され得る。
そこで、本発明装置の一態様において、
前記演算処理部は、
所定の期間継続して前記第1過電流信号及び/又は前記第2過電流信号を受信したとき、遮断処理解除信号を前記論理回路部へ出力し、
前記論理回路部は、
前記演算処理部から前記遮断処理解除信号を受信しているとき、前記遮断処理を停止する、
ように構成されることが好適である。
前記演算処理部は、
所定の期間継続して前記第1過電流信号及び/又は前記第2過電流信号を受信したとき、遮断処理解除信号を前記論理回路部へ出力し、
前記論理回路部は、
前記演算処理部から前記遮断処理解除信号を受信しているとき、前記遮断処理を停止する、
ように構成されることが好適である。
過電流が発生したときに過電流検出部が故障し、その結果、過電流検出部が前記検出信号を継続して出力する場合がある。この場合、第1半導体スイッチ乃至第4半導体スイッチの全てが遮断状態に維持され続けるので、特定の半導体スイッチを導通状態に制御することができず、以て、上記縮退運転の実行に支障を来す虞がある。
しかしながら、本態様によれば、前記検出信号が継続して出力される場合、遮断処理解除信号によって演算処理部による第1半導体スイッチ乃至第4半導体スイッチの制御が可能となる。従って、この態様によれば、上記検出信号が継続して出力される場合であっても確実に縮退運転を実行することが可能となる。
(構成)
以下、図面を参照しながら本発明の実施形態に係る電源システム10(以下、「本システム」とも称呼される。)について説明する。本システムは、図1に概略構成が表された車両1に搭載されている。車両1は、電気自動車である。
以下、図面を参照しながら本発明の実施形態に係る電源システム10(以下、「本システム」とも称呼される。)について説明する。本システムは、図1に概略構成が表された車両1に搭載されている。車両1は、電気自動車である。
本システムは、第1給電部20、第2給電部30、スイッチ部40及びECU(電子制御ユニット)50を含んでいる。車両1は、更に、インバータ60及び電動機70を備えている。
第1給電部20は、第1蓄電池21、第1コンデンサ22、第1リアクトル23、第1システムメインリレー24(SMR1)を含んでいる。
第1蓄電池21は、充放電が可能なリチウムイオン電池である。第1蓄電池21の正極(P1)及び負極(N1)は、一対の給電線(PL1、NL1)のそれぞれの一端と接続されている。一対の給電線(PL1、NL1)のそれぞれの他端は、スイッチ部40に接続されている。
第1コンデンサ22は、一対の給電線(PL1、NL1)の間に接続されている。即ち、第1コンデンサ22は、第1蓄電池21と並列に接続されている。第1コンデンサ22は、第1蓄電池21の正極と負極との間の端子間電圧V1を平滑化する。
第1リアクトル23は、給電線(PL1)の第1コンデンサ22とスイッチ部40との間の部分に介装されている。
第1リアクトル23は、給電線(PL1)の第1コンデンサ22とスイッチ部40との間の部分に介装されている。
第1システムメインリレー24は、第1正極開閉器24a及び第1負極開閉器24bを含んでいる。第1正極開閉器24aは、給電線(PL1)の第1蓄電池21と第1コンデンサ22との間の部分に介装されている。第1負極開閉器24bは、給電線(NL1)の第1蓄電池21と第1コンデンサ22との間の部分に介装されている。第1システムメインリレー24は、第1蓄電池21に流れる電流を遮断することができる。
第2給電部30は、第2蓄電池31、第2コンデンサ32、第2リアクトル33、第2システムメインリレー34(SMR2)を含んでいる。
第2蓄電池31は、充放電が可能なリチウムイオン電池である。第2蓄電池31の正極(P2)及び負極(N2)は、一対の給電線(PL2、NL2)のそれぞれの一端と接続されている。一対の給電線(PL2、NL2)のそれぞれの他端は、スイッチ部40に接続されている。
第2コンデンサ32は、一対の給電線(PL2、NL2)の間に接続されている。即ち、第2コンデンサ32は、第2蓄電池31と並列に接続されている。第2コンデンサ32は、第2蓄電池31の正極と負極との間の端子間電圧V2を平滑化する。
第2リアクトル33は、給電線(PL2)の第2コンデンサ32とスイッチ部40との間の部分に介装されている。
第2リアクトル33は、給電線(PL2)の第2コンデンサ32とスイッチ部40との間の部分に介装されている。
第2システムメインリレー34は、第2正極開閉器34a及び第2負極開閉器34bを含んでいる。第2正極開閉器34aは、給電線(PL2)の第2蓄電池31と第2コンデンサ32との間の部分に介装されている。第2負極開閉器34bは、給電線(NL2)の第2蓄電池31と第2コンデンサ32との間の部分に介装されている。第2システムメインリレー34は、第2蓄電池31に流れる電流を遮断することができる。
スイッチ部40は、第1ダイオード41a〜第4ダイオード44a、第1IGBT41b(SW1)〜第4IGBT44b(SW4)及び給電線(FR)を含んでいる。
給電線(FR)は、接続点C0〜接続点C4を含んでいる。接続点C0〜接続点C4は、接続点C0、接続点C1、接続点C2、接続点C3及び接続点C4の順に並んでいる。給電線(FR)の一端にある接続点C0は、給電線(PH)の一端と接続されている。給電線(FR)の他端にある接続点C4は、給電線(NH)の一端と接続されている。
第1ダイオード41aは、給電線(FR)の接続点C0と接続点C1との間の部分に介装され、カソードが接続点C0側にあり且つアノードが接続点C1側にある。第1IGBT41bは、第1ダイオード41aに逆並列接続されている。
第2ダイオード42aは、給電線(FR)の接続点C1と接続点C2との間の部分に介装され、カソードが接続点C1側にあり且つアノードが接続点C2側にある。第2IGBT42bは、第2ダイオード42aに逆並列接続されている。
第3ダイオード43aは、給電線(FR)の接続点C2と接続点C3との間の部分に介装され、カソードが接続点C2側にあり且つアノードが接続点C3側にある。第3IGBT43bは、第3ダイオード43aに逆並列接続されている。
第4ダイオード44aは、給電線(FR)の接続点C3と接続点C4との間の部分に介装され、カソードが接続点C3側にあり且つアノードが接続点C4側にある。第4IGBT44bは、第4ダイオード44aに逆並列接続されている。
第1IGBT41b〜第4IGBT44bのそれぞれは、後述する図7に示される第1過電流検出部41c〜第4過電流検出部44cをそれぞれ備えている。第1過電流検出部41c〜第4過電流検出部44cのそれぞれは、対応する半導体スイッチ(第1IGBT41b〜第4IGBT44bの何れか)を流れる電流が所定の閾値を超えるとき、後述するECU50へ検出信号を出力する。第1過電流検出部41c〜第4過電流検出部44cのそれぞれの構成は、例えば、特開2010−244367号公報及び特開2014−187543号公報に記載されている。
接続点C1には第1給電部20の給電線(PL1)が接続されている。接続点C2には第2給電部30の給電線(PL2)が接続されている。接続点C3には第1給電部20の給電線(NL1)が接続されている。接続点C4には第2給電部30の給電線(NL2)が接続されている。
給電線(PH)の他端は正極接続点(P3)に接続されている。給電線(NH)の他端は負極接続点(N3)に接続されている。正極接続点(P3)及び負極接続点(N3)のそれぞれは、後述するインバータ60に接続されている。
スイッチ部40は、後述する第1IGBT41b〜第4IGBT44bの導通状態の制御によって、第1蓄電池21及び/又は第2蓄電池31の出力する直流電圧を昇圧し、その昇圧された電圧をインバータ60に印加する。
ECU50は、CPU51、ROM52、RAM53及びチップセット54を含んでいる。ECU50は、マイクロコンピュータである。CPU51は、電源システム10を制御するための種々の演算処理を実行する。ROM52は、CPU51が実行するプログラム及びマップ(ルックアップテーブル)等を記憶している。RAM53は、CPU51が参照するデータを一時的に記憶する。チップセット54は、論理回路を含む集積回路であって、ECU50に接続された種々のアクチュエータ及びセンサ等との通信を制御する。
ECU50は、第1IGBT41b〜第4IGBT44b、第1システムメインリレー24及び第2システムメインリレー34の状態(導通状態及び遮断状態)並びにインバータ60を制御する。ECU50は、後述する第1電圧センサ81及び第2電圧センサ82と接続されている。
インバータ60は、図示しない複数の半導体スイッチ(本例において、IGBT)を備え、スイッチ部40が正極接続点(P3)と負極接続点(N3)との間に出力した直流電力(高圧側電圧VH)を、U相、V相及びW相の3相交流電力に変換して電動機70に出力する。インバータ60は、便宜上「負荷回路」とも称呼される。
インバータ60は、電動機70が発電機として動作するとき、電動機70が出力した交流電力を直流電力に変換して正極接続点(P3)と負極接続点(N3)との間、即ち、スイッチ部40に出力する。この場合、スイッチ部40は、後述する第1IGBT41b〜第4IGBT44bの導通状態の制御によって、その直流電圧を降圧し、その降圧された電圧を第1蓄電池21及び/又は第2蓄電池31に印加する。その結果、第1蓄電池21及び/又は第2蓄電池31が充電される。
電動機70は、回転磁界を発生させる3相巻線(コイル)を備えるステータと、その回転磁界と吸引又は反発する磁気力によってトルクを発生させる永久磁石を備えるロータと、を含む。電動機70は、電動機として動作するとともに発電機として動作することも可能である。電動機70は、電動機として動作するとき、車両1の駆動力(車両を走行させるためのトルク)を発生させる。
第1電圧センサ81は、第1蓄電池21の端子間電圧V1を表す信号を発生させる。第2電圧センサ82は、第2蓄電池31の端子間電圧V2を表す信号を発生させる。
(作動)
ECU50は、第1IGBT41b〜第4IGBT44bの少なくとも1つにおいて過電流が発生しているとき、第1IGBT41b〜第4IGBT44bのそれぞれを遮断状態に制御する遮断処理を実行することによって過電流を解消させる。一方、ECU50のCPU51(以下、単に「CPU」とも称呼される。)は、第1過電流検出部41c〜第4過電流検出部44cの何れかの故障によって上記検出信号が出力され続けるとき、上記遮断処理を停止させる。
ECU50は、第1IGBT41b〜第4IGBT44bの少なくとも1つにおいて過電流が発生しているとき、第1IGBT41b〜第4IGBT44bのそれぞれを遮断状態に制御する遮断処理を実行することによって過電流を解消させる。一方、ECU50のCPU51(以下、単に「CPU」とも称呼される。)は、第1過電流検出部41c〜第4過電流検出部44cの何れかの故障によって上記検出信号が出力され続けるとき、上記遮断処理を停止させる。
先ず、CPUが実行する第1IGBT41b〜第4IGBT44bの状態(導通状態及び遮断状態)の制御について説明する。CPUは、車両1の作動中、第1システムメインリレー24及び第2システムメインリレー34を導通状態に維持する。
CPUは、第2IGBT42b及び第4IGBT44bの何れか一方を導通状態に維持することによって第1蓄電池21及び第2蓄電池31が互いに並列接続された状態でインバータ60に電力を供給するパラレル接続モードを実行する。パラレル接続モードを実行する要求があるとき、第1蓄電池21の端子間電圧V1及び第2蓄電池31の端子間電圧V2のそれぞれが、高圧側電圧VHとなる(即ち、V1=V2=VH)。更に、電圧V1及び電圧V2が後述する昇圧動作によって昇圧される場合、昇圧後の電圧V1及び昇圧後の電圧V2のそれぞれが、高圧側電圧VHと等しくなる。
或いは、CPUは、第3IGBT43bを導通状態に維持することによって第1蓄電池21及び第2蓄電池31が互いに直列接続された状態でインバータ60に電力を供給するシリーズ接続モードを実行する。シリーズ接続モードを実行する要求があるとき、第1蓄電池21の端子間電圧V1と第2蓄電池31の端子間電圧V2との和が高圧側電圧VHとなる(即ち、V1+V2=VH)。更に、電圧V1及び電圧V2が後述する昇圧動作によって昇圧される場合、昇圧後の電圧V1及び昇圧後の電圧V2の和が、高圧側電圧VHと等しくなる。
CPUは、パラレル接続モードとシリーズ接続モードとを選択的に実行する。図2は、電圧V1及び電圧V2並びに目標高圧側電圧VH*の間の大小関係に基づいて決定される接続モード及び昇圧動作の有無を示している。図3は、接続モードのそれぞれに対する第1IGBT41b〜第4IGBT44bの状態(導通状態及び遮断状態)を示している。パラレル接続モード及びシリーズ接続モードの詳細について以下に説明する。
1 パラレル接続モード
パラレル接続モードを実行する要求があるとき、CPUは、第1蓄電池21の端子間電圧V1と第2蓄電池31の端子間電圧V2との大小関係に応じて本システムの作動状態を切り替える。
パラレル接続モードを実行する要求があるとき、CPUは、第1蓄電池21の端子間電圧V1と第2蓄電池31の端子間電圧V2との大小関係に応じて本システムの作動状態を切り替える。
1−1 電圧V1<電圧V2の場合
パラレル接続モードを実行する要求があるとき、電圧V1が電圧V2よりも低ければ、CPUは、第2IGBT42bを導通状態に維持する。その結果、第1蓄電池21及び第2蓄電池31がインバータ60に対して並列に接続される。この場合における本システムの等価回路を図4に示す。第2IGBT42bを導通状態に維持することによって実現されるパラレル接続モードは「第1パラレル接続モード」とも称呼される。
パラレル接続モードを実行する要求があるとき、電圧V1が電圧V2よりも低ければ、CPUは、第2IGBT42bを導通状態に維持する。その結果、第1蓄電池21及び第2蓄電池31がインバータ60に対して並列に接続される。この場合における本システムの等価回路を図4に示す。第2IGBT42bを導通状態に維持することによって実現されるパラレル接続モードは「第1パラレル接続モード」とも称呼される。
(1a)この状態において、第3IGBT43bが導通状態にあり且つ第4IGBT44bが遮断状態にあるとき、第1蓄電池21の正極から第1リアクトル23を経て第1蓄電池21の負極へ電流が流れるので、第1リアクトル23にエネルギーが蓄積される。その後、第3IGBT43bが遮断状態に変化すると、第1リアクトル23に蓄積されたエネルギーが解放され、インバータ60に供給される。その結果、第1蓄電池21が発生させる電圧V1が昇圧後電圧Vpa1に昇圧され、昇圧後電圧Vpa1がインバータ60に印加される。即ち、この場合、第1給電部20及びスイッチ部40は、第3IGBT43bが下アーム素子として機能する昇圧チョッパ回路として作動する。
下アーム素子(即ち、第3IGBT43b)の通流率をデューティー比Dpa1とすると、昇圧後電圧Vpa1は下記式(1)により表される。
Vpa1={1/(1−Dpa1)}・V1 ……(1)
ここで、デューティー比(通流率)は、半導体スイッチが遮断状態から導通状態に切り替わった時点から、その後、遮断状態に切り替わり、再度、導通状態に切り替わる時点までの時間(即ち、スイッチング周期)に対して半導体スイッチが導通状態にある時間の比である。
Vpa1={1/(1−Dpa1)}・V1 ……(1)
ここで、デューティー比(通流率)は、半導体スイッチが遮断状態から導通状態に切り替わった時点から、その後、遮断状態に切り替わり、再度、導通状態に切り替わる時点までの時間(即ち、スイッチング周期)に対して半導体スイッチが導通状態にある時間の比である。
(1b)一方、第3IGBT43b及び第4IGBT44bが共に導通状態にあるとき、第2蓄電池31の正極から第2リアクトル33を経て第2蓄電池31の負極へ電流が流れるので、第1リアクトル23に加えて第2リアクトル33にもエネルギーが蓄積される。その後、第3IGBT43b及び第4IGBT44bの少なくとも一方が遮断状態に変化すると、第2リアクトル33に蓄積されたエネルギーが解放され、インバータ60に供給される。その結果、第2蓄電池31が発生させる電圧V2が昇圧後電圧Vpa2に昇圧され、昇圧後電圧Vpa2がインバータ60に印加される。即ち、この場合、第2給電部30及びスイッチ部40は、第3IGBT43b及び第4IGBT44bが下アーム素子として機能する昇圧チョッパ回路として作動する。
下アーム素子(即ち、第3IGBT43b及び第4IGBT44b)の通流率をデューティー比Dpa2とすると、昇圧後電圧Vpa2は下記式(2)により表される。
Vpa2={1/(1−Dpa2)}・V2 ……(2)
Vpa2={1/(1−Dpa2)}・V2 ……(2)
上記式(1)及び式(2)から理解されるように、第1蓄電池21の昇圧率Rv1(昇圧率Rv1=昇圧後電圧Vpa1/端子間電圧V1)は、デューティー比Dpa1が大きいほど大きくなる。更に、第2蓄電池31の昇圧率Rv2(昇圧率Rv2=昇圧後電圧Vpa2/端子間電圧V2)は、デューティー比Dpa2が大きいほど高くなる。
第3IGBT43b及び第4IGBT44bが共に導通状態である時間は、第3IGBT43bのみが導通状態である時間よりも短い或いは等しいので、デューティー比Dpa2は、デューティー比Dpa1以下である(即ち、Dpa1≧Dpa2)。従って、昇圧率Rv1≧昇圧率Rv2である。
一方、昇圧後電圧Vpa1及び昇圧後電圧Vpa2は、いずれも高圧側電圧VHと等しい(即ち、Vpa1=Vpa2=VH)。昇圧率Rv1≧昇圧率Rv2であるので、電圧V1及び電圧V2を共に高圧側電圧VHまで昇圧させるためには電圧V1≦電圧V2である必要がある。換言すれば、CPUは、パラレル接続モードの実行要求が発生しているとき、電圧V1が電圧V2よりも低ければ(即ち、V1<V2)、第1パラレル接続モードを選択する。他方、CPUは、パラレル接続モードの実行要求が発生しているとき、電圧V1が電圧V2よりも高ければ(即ち、V1>V2)、後述する第2パラレル接続モードを選択する。
(2a)インバータ60の発生させる直流電圧によって第1蓄電池21及び/又は第2蓄電池31が充電されるとき、第1IGBT41bが制御される。より具体的に述べると、第1IGBT41bが導通状態にあり且つ第4IGBT44bが遮断状態にあるとき、インバータ60が発生させる直流電圧(即ち、高圧側電圧VH)によって正極接続点(P3)から第2リアクトル33を経て負極接続点(N3)に電流が流れるので、第2リアクトル33にエネルギーが蓄積される。その後、第1IGBT41bが遮断状態に変化すると、第2リアクトル33に蓄積されたエネルギーが解放される。即ち、この場合、インバータ60の発生させる電圧が降圧され、その降圧された電圧が第2蓄電池31に印加される。即ち、第2給電部30及びスイッチ部40は、第1IGBT41bが上アーム素子として機能する降圧チョッパ回路として作動する。
(2b)第1IGBT41b及び第4IGBT44bが共に導通状態にあるとき、インバータ60が発生させる直流電圧によって正極接続点(P3)から第1リアクトル23を経て負極接続点(N3)に電流が流れるので、第2リアクトル33に加えて第1リアクトル23にもエネルギーが蓄積される。その後、第1IGBT41b及び第4IGBT44bの少なくとも一方が遮断状態に変化すると、第1リアクトル23に蓄積されたエネルギーが解放される。即ち、この場合、インバータ60の発生させる電圧が降圧され、その降圧された電圧が第1蓄電池21に印加される。換言すれば、第1給電部20及びスイッチ部40は、第1IGBT41b及び第4IGBT44bが上アーム素子として機能する降圧チョッパ回路として作動する。
1−2 電圧V1>電圧V2の場合
前述したように、パラレル接続モードを実行する要求がある場合、電圧V1が電圧V2よりも高ければ、CPUは、第4IGBT44bを導通状態に維持する。その結果、第1蓄電池21及び第2蓄電池31がインバータ60に対して並列に接続される。この場合における本システムの等価回路を図5に示す。第4IGBT44bを導通状態に維持することによって実現されるパラレル接続モードは「第2パラレル接続モード」とも称呼される。
前述したように、パラレル接続モードを実行する要求がある場合、電圧V1が電圧V2よりも高ければ、CPUは、第4IGBT44bを導通状態に維持する。その結果、第1蓄電池21及び第2蓄電池31がインバータ60に対して並列に接続される。この場合における本システムの等価回路を図5に示す。第4IGBT44bを導通状態に維持することによって実現されるパラレル接続モードは「第2パラレル接続モード」とも称呼される。
(1a)この状態において、第3IGBT43bが導通状態にあり且つ第2IGBT42bが遮断状態にあるとき、第2蓄電池31の正極から第2リアクトル33を経て第2蓄電池31の負極へ電流が流れるので、第2リアクトル33にエネルギーが蓄積される。その後、第3IGBT43bが遮断状態に変化すると、第2リアクトル33に蓄積されたエネルギーが解放され、インバータ60に供給される。その結果、第2蓄電池31が発生させる電圧V2が昇圧後電圧Vpb2に昇圧され、昇圧後電圧Vpb2がインバータ60に印加される。即ち、この場合、第2給電部30及びスイッチ部40は、第3IGBT43bが下アーム素子として機能する昇圧チョッパ回路として作動する。
下アーム素子(即ち、第3IGBT43b)の通流率をデューティー比Dpb2とすると、昇圧後電圧Vpb2は下記式(3)により表される。
Vpb2={1/(1−Dpb2)}・V2 ……(3)
Vpb2={1/(1−Dpb2)}・V2 ……(3)
(1b)一方、第2IGBT42b及び第3IGBT43bが共に導通状態にあるとき、第1蓄電池21の正極から第1リアクトル23を経て第1蓄電池21の負極へ電流が流れるので、第2リアクトル33に加えて第1リアクトル23にもエネルギーが蓄積される。その後、第2IGBT42b及び第3IGBT43bの少なくとも一方が遮断状態に変化すると、第1リアクトル23に蓄積されたエネルギーが解放され、インバータ60に供給される。その結果、第1蓄電池21が発生させる電圧V1が昇圧後電圧Vpb1に昇圧され、昇圧後電圧Vpb1がインバータ60に印加される。即ち、この場合、第1給電部20及びスイッチ部40は、第2IGBT42b及び第3IGBT43bが下アーム素子として機能する昇圧チョッパ回路として作動する。
下アーム素子(即ち、第2IGBT42b及び第3IGBT43b)の通流率をデューティー比Dpb1とすると、昇圧後電圧Vpb1は下記式(4)により表される。
Vpb1={1/(1−Dpb1)}・V1 ……(4)
Vpb1={1/(1−Dpb1)}・V1 ……(4)
(2a)インバータ60の発生させる直流電圧によって第1蓄電池21及び/又は第2蓄電池31を充電されるとき、第1IGBT41bが制御される。より具体的に述べると、第1IGBT41bが導通状態にあり且つ第2IGBT42bが遮断状態にあるとき、インバータ60が発生させる直流電圧(高圧側電圧VH)によって正極接続点(P3)から第1リアクトル23を経て負極接続点(N3)に電流が流れるので、によって第1リアクトル23にエネルギーが蓄積される。その後、第1IGBT41bが遮断状態に変化すると、第1リアクトル23に蓄積されたエネルギーが解放される。即ち、この場合、インバータ60の発生させる電圧が降圧され、その降圧された電圧が第1蓄電池21に印加される。即ち、第1給電部20及びスイッチ部40は、第1IGBT41bが上アーム素子として機能する降圧チョッパ回路として作動する。
(2b)第1IGBT41b及び第2IGBT42bが共に導通状態にあるとき、インバータ60が発生させる直流電圧によって正極接続点(P3)から第2リアクトル33を経て負極接続点(N3)に電流が流れるので、第1リアクトル23に加えて第2リアクトル33にもエネルギーが蓄積される。その後、第1IGBT41b及び第2IGBT42bの少なくとも一方が遮断状態に変化すると、第2リアクトル33に蓄積されたエネルギーが解放される。即ち、この場合、インバータ60の発生させる電圧が降圧され、その降圧された電圧が第2蓄電池31に印加される。換言すれば、第2給電部30及びスイッチ部40は、第1IGBT41b及び第2IGBT42bが上アーム素子として機能する降圧チョッパ回路として作動する。
2 シリーズ接続モード
シリーズ接続モードを実行する要求があるとき、CPUは、第3IGBT43bを導通状態に維持する。その結果、第1蓄電池21及び第2蓄電池31がインバータ60に対して直列に接続される。この場合における本システムの等価回路を図6に示す。
シリーズ接続モードを実行する要求があるとき、CPUは、第3IGBT43bを導通状態に維持する。その結果、第1蓄電池21及び第2蓄電池31がインバータ60に対して直列に接続される。この場合における本システムの等価回路を図6に示す。
(1a)この状態において、第2IGBT42bが導通状態にあるとき、第1蓄電池21の正極から第1リアクトル23を経て第1蓄電池21の負極へ電流が流れるので、第1リアクトル23にエネルギーが蓄積される。その後、第2IGBT42bが遮断状態に変化すると、第1リアクトル23に蓄積されたエネルギーが開放され、インバータ60に供給される。その結果、第1蓄電池21が発生させる電圧V1が昇圧後電圧Vs1に昇圧される。即ち、この場合、第1給電部20及びスイッチ部40は、第2IGBT42bが下アーム素子として機能する昇圧チョッパ回路として作動する。
下アーム素子(即ち、第2IGBT42b)の通流率をデューティー比Ds1とすると、昇圧後電圧Vs1は下記式(5)により表される。
Vs1={1/(1−Ds1)}・V1 ……(5)
Vs1={1/(1−Ds1)}・V1 ……(5)
(1b)一方、第4IGBT44bが導通状態にあるとき、第2蓄電池31の正極から第2リアクトル33を経て第2蓄電池31の負極へ電流が流れるので、第2リアクトル33にエネルギーが蓄積される。その後、第4IGBT44bが遮断状態に変化すると、第2リアクトル33に蓄積されたエネルギーが開放され、インバータ60に供給される。その結果、第2蓄電池31が発生させる電圧V2が昇圧後電圧Vs2に昇圧される。即ち、この場合、第2給電部30及びスイッチ部40は、第4IGBT44bが下アーム素子として機能する昇圧チョッパ回路として作動する。
下アーム素子(即ち、第4IGBT44b)の通流率をデューティー比Ds2とすると、昇圧後電圧Vs2は下記式(6)により表される。
Vs2={1/(1−Ds2)}・V2 ……(6)
Vs2={1/(1−Ds2)}・V2 ……(6)
シリーズ接続モードの実行時、高圧側電圧VHは、昇圧後電圧Vs1及び昇圧後電圧Vs2の和に等しい(即ち、VH=Vs1+Vs2)。即ち、昇圧後電圧Vs1及び昇圧後電圧Vs2の和に等しい電圧がインバータ60に印加される。
(2)インバータ60の発生させる直流電圧によって第1蓄電池21及び/又は第2蓄電池31が充電されるとき、第1IGBT41bが制御される。より具体的に述べると、第1IGBT41bが導通状態にあるとき、インバータ60が発生させる直流電圧(高圧側電圧VH)によって正極接続点(P3)から第1リアクトル23を経て負極接続点(N3)に電流が流れるので、第1リアクトル23にエネルギーが蓄積される。同様に、第1IGBT41bが導通状態にあるとき、正極接続点(P3)から第2リアクトル33を経て負極接続点(N3)に電流が流れるので、第2リアクトル33にエネルギーが蓄積される。
或いは、第1IGBT41b及び第4IGBT44bが共に導通状態にあるとき、第1リアクトル23にのみエネルギーが蓄積される。一方、第1IGBT41b及び第2IGBT42bが共に導通状態にあるとき、第2リアクトル33にのみエネルギーが蓄積される。
その後、第1IGBT41bが遮断状態に変化すると、第1リアクトル23及び第2リアクトル33のそれぞれに蓄積されたエネルギーが解放される。この場合、インバータ60の発生させる電圧が降圧され、その降圧された電圧が第1蓄電池21及び第2蓄電池31のそれぞれに印加される。即ち、この場合、第1給電部20及び/又は第2給電部30並びにスイッチ部40は、第1IGBT41bが上アーム素子として機能する降圧チョッパ回路として作動する。
3 パラレル接続モード及びシリーズ接続モードの選択
CPUは、高圧側電圧VHの目標値である目標高圧側電圧VH*に応じてパラレル接続モード及びシリーズ接続モードの何れか一方を接続モードとして選択する。CPUは、電動機70の要求出力が高くなるほど目標高圧側電圧VH*を高い値に設定する。
CPUは、高圧側電圧VHの目標値である目標高圧側電圧VH*に応じてパラレル接続モード及びシリーズ接続モードの何れか一方を接続モードとして選択する。CPUは、電動機70の要求出力が高くなるほど目標高圧側電圧VH*を高い値に設定する。
CPUは、目標高圧側電圧VH*が低いとき、パラレル接続モード(具体的には、第1パラレル接続モード及び第2パラレル接続モードの何れか一方)を選択する。CPUは、パラレル接続モードを実行する要求があるとき、電圧V1及び/又は電圧V2が目標高圧側電圧VH*よりも低ければ(即ち、V1<VH*及び/又はV2<VH*が成立すれば)、上述したパラレル接続モードにおける昇圧処理を実行する。
CPUは、目標高圧側電圧VH*が高くなるほど、デューティー比Dpa1及びデューティー比Dpa2、又は、デューティー比Dpb1及びデューティー比Dpb2を高い値に設定する。デューティー比が高くなるほど第1リアクトル23及び/又は第2リアクトル33に蓄積されるエネルギーが大きくなる。そのため、デューティー比が高いとき、蓄積されるエネルギーが第1リアクトル23及び/又は第2リアクトル33の容量(蓄積できるエネルギーの実質的な最大値)を越える可能性がある。
一方、デューティー比が同一であれば上記スイッチング周期が短くなるほど半導体スイッチ(本例において、上記下アーム素子)の導通状態が継続する時間が短くなるので、リアクトルに蓄積されるエネルギー量の最大値が小さくなる。そのため、デューティー比が高いとき、第1リアクトル23及び/又は第2リアクトル33に蓄積されるエネルギー量の最大値を低下させるため、半導体スイッチのスイッチング周期を短くする必要がある。
しかし、デューティー比が同一であればスイッチング周期が短くなるほど半導体スイッチが導通状態と遮断状態との間で切り替わる単位時間当たりの回数が増加するので、スイッチング損失が、スイッチング周期が長い場合と比較して大きくなる。換言すれば、デューティー比が高くなるとスイッチング損失が増大し得る。そこで、目標高圧側電圧VH*が電圧V1及び電圧V2の和よりも高くなると(即ち、電圧V1+電圧V2<目標高圧側電圧VH*が成立すれば)、CPUは、シリーズ接続モードを選択する。
シリーズ接続モードにおける昇圧処理が実行されるとき、デューティー比は、目標高圧側電圧VH*が同一であれば、パラレル接続モードにおいて昇圧処理を実行される場合と比較して小さくなる。その結果、目標高圧側電圧VH*が上昇した場合であっても、スイッチング損失の増大を回避することができる。
(チップセットの概要)
チップセット54が含む「第1IGBT41b〜第4IGBT44bの制御に用いられる論理回路」の概要を図7に示す。チップセット54と「CPU及び第1IGBT41b〜第4IGBT44b」との間で送受信される信号、並びに、チップセット54が内包する論理回路の間で送受信される信号は、電圧の高低によって構成される。
チップセット54が含む「第1IGBT41b〜第4IGBT44bの制御に用いられる論理回路」の概要を図7に示す。チップセット54と「CPU及び第1IGBT41b〜第4IGBT44b」との間で送受信される信号、並びに、チップセット54が内包する論理回路の間で送受信される信号は、電圧の高低によって構成される。
例えば、チップセット54から第1IGBT41b〜第4IGBT44bの何れかへ出力される信号が高い電圧であるとき、対応する半導体スイッチ(IGBT)は導通状態に制御される。一方、チップセット54から第1IGBT41b〜第4IGBT44bの何れかへ出力される信号が低い電圧(例えば、0V)であるとき、対応する半導体スイッチ(IGBT)は遮断状態に制御される。本明細書では便宜上、電圧の高い状態は値が「1」であると記載され、電圧の低い状態は値が「0」であると記載される。
CPUは、第1IGBT41b〜第4IGBT44bのそれぞれを導通状態と遮断状態との間で切り替えるため、これら半導体スイッチに対する制御信号Csを出力する。この制御信号Csのそれぞれは、AND回路91a〜AND回路91dに入力される。AND回路91a〜AND回路91dの出力のそれぞれは、第1IGBT41b〜第4IGBT44bにそれぞれ接続される。
AND回路91a〜AND回路91dのそれぞれの他方の入力は、後述するOR回路94a〜OR回路94dのそれぞれの出力が反転した値である。OR回路94a〜OR回路94dの出力は、後述する遮断処理が実行されているときに「1」となり、遮断処理が実行されていないときに「0」となる。
従って、遮断処理が実行されていないとき、対応する第1IGBT41b〜第4IGBT44bのそれぞれは、CPUが出力する制御信号Csによって制御される。一方、遮断処理が実行されているとき、第1IGBT41b〜第4IGBT44bの全ては、CPUが生成する制御信号Csに依らず、遮断状態に維持される。
第1過電流検出部41c〜第4過電流検出部44cのそれぞれは、対応する半導体スイッチに流れる電流が所定の閾値を超えるとき、検出信号を出力する。即ち、出力値が「1」となる。第1過電流検出部41c及び第3過電流検出部43cの出力はOR回路92aに入力される。第2過電流検出部42c及び第4過電流検出部44cの出力はOR回路92bに入力される。
OR回路92aの出力はAND回路93aに入力されると共に、CPUの入力ポートPiaに入力される。OR回路92bの出力はAND回路93bに入力されると共に、CPUの入力ポートPibに入力される。AND回路93aの他方の入力は、CPUの出力ポートPoaから出力される信号RG1である。AND回路93bの他方の入力は、CPUの出力ポートPobから出力される信号RG2である。CPUは、後述する遮断解除制御が実行される場合を除き、信号RG1及び信号RG2のそれぞれを「1」に制御している。
OR回路92aの出力は、第1過電流信号FCV1とも称呼される。OR回路92aの出力が「1」であるとき、第1過電流信号FCV1が「1」である、或いは、第1過電流信号FCV1が出力される、とも称呼される。OR回路92bの出力は、第2過電流信号FCV2とも称呼される。OR回路92bの出力が「1」であるとき、第2過電流信号FCV2が「1」である、或いは、第2過電流信号FCV2が出力される、とも称呼される。
信号RG1及び信号RG2は、便宜上「遮断処理解除信号」とも称呼される。具体的には、信号RG1及び/又は信号RG2が「0」であるとき、遮断処理解除信号が出力されている、とも称呼される。
AND回路93aの出力は、OR回路94a〜OR回路94dのそれぞれに接続されている。OR回路94a〜OR回路94dのそれぞれの他方の入力は、AND回路93bの出力である。
(過電流の発生例)
例えば、第2IGBT42bに短絡故障が発生している場合に第3IGBT43bが導通状態に制御されると、第1蓄電池21から第2IGBT42b及び第3IGBT43bを経て第1蓄電池21に至る閉回路が形成される。この閉回路は、図8の太線B1によって示される。閉回路を流れる電流が過大となれば、第3IGBT43b及び第1蓄電池21が損傷を受ける可能性がある。
例えば、第2IGBT42bに短絡故障が発生している場合に第3IGBT43bが導通状態に制御されると、第1蓄電池21から第2IGBT42b及び第3IGBT43bを経て第1蓄電池21に至る閉回路が形成される。この閉回路は、図8の太線B1によって示される。閉回路を流れる電流が過大となれば、第3IGBT43b及び第1蓄電池21が損傷を受ける可能性がある。
閉回路を流れる電流が過大となったとき、第2過電流検出部42c及び/又は第3過電流検出部43cが過電流の発生を検出し得る。第2過電流検出部42cが過電流を検出すれば、OR回路92bの出力が「1」となる、即ち、第1過電流信号FCV1がチップセット54からCPUへ出力される。一方、第3過電流検出部43cが過電流を検出すれば、OR回路92aの出力が「1」となる、即ち、第2過電流信号FCV2がチップセット54からCPUへ出力される。
仮に、過電流の発生に伴って第2過電流検出部42c及び第3過電流検出部43cの一方、又は、OR回路92a及びOR回路92bの一方、が故障しても、第1過電流信号FCV1及び第2過電流信号FCV2の一方はCPUへ出力される。太線B1によって示される閉回路は、第1リアクトル23にエネルギーを蓄積する昇圧チョッパ回路の下アーム素子(即ち、第2IGBT42b及び第3IGBT43b)を含んでいるので「下アームループ」とも称呼される。換言すれば、チップセット54の構成によれば、過電流検出部の1つが故障しても、CPUは第1リアクトル23に対する下アームループに発生する過電流を検知することができる。
或いは、第4IGBT44bに短絡故障が発生している場合に第1IGBT41bが導通状態に制御されると、インバータ60から第1IGBT41b、第1蓄電池21及び第4IGBT44bを経てインバータ60に至る閉回路が形成される。この閉回路は、図9の太線B2によって示される。閉回路を流れる電流が過大となれば、第1IGBT41b及び第1蓄電池21が損傷を受ける可能性がある。
閉回路を流れる電流が過大となれば、第1過電流検出部41c及び/又は第4過電流検出部44cが過電流の発生を検出し得る。第1過電流検出部41cが過電流を検出すれば、OR回路92aの出力が「1」となる、即ち、第1過電流信号FCV1がチップセット54からCPUへ出力される。一方、第4過電流検出部44cが過電流を検出すれば、OR回路92bの出力が「1」となる、即ち、第2過電流信号FCV2がチップセット54からCPUへ出力される。
仮に、過電流の発生に伴って第1過電流検出部41c及び第4過電流検出部44cの一方、又は、OR回路92a及びOR回路92bの一方、が故障しても、第1過電流信号FCV1及び第2過電流信号FCV2の一方はCPUへ出力される。太線B2によって示される閉回路は、第1リアクトル23にエネルギーを蓄積する降圧チョッパ回路の上アーム素子(即ち、第1IGBT41b及び第4IGBT44b)を含んでいるので、「上アームループ」とも称呼される。換言すれば、チップセット54の構成によれば、過電流検出部の1つが故障しても、CPUは第1リアクトル23に対する上アームループに発生する過電流を検知することができる。
或いは、第3IGBT43bに短絡故障が発生している場合に第4IGBT44bが導通状態に制御されると、第2蓄電池31から第3IGBT43b及び第4IGBT44bを経て第2蓄電池31に至る閉回路が形成される。この閉回路は、図10の太線B3によって示される。この閉回路を流れる電流が過大となれば、第4IGBT44b及び第2蓄電池31が損傷を受ける可能性がある。
閉回路を流れる電流が過大となれば、第3過電流検出部43c及び/又は第4過電流検出部44cが過電流の発生を検出し得る。第3過電流検出部43cが過電流を検出すれば、OR回路92aの出力が「1」となる、即ち、第1過電流信号FCV1がチップセット54からCPUへ出力される。一方、第4過電流検出部44cが過電流を検出すれば、OR回路92bの出力が「1」となる、即ち、第2過電流信号FCV2がチップセット54からCPUへ出力される。
仮に、過電流の発生に伴って第3過電流検出部43c及び第4過電流検出部44cの一方、又は、OR回路92a及びOR回路92bの一方、が故障しても、第1過電流信号FCV1及び第2過電流信号FCV2の一方はCPUへ出力される。太線B3によって示される閉回路は、第2リアクトル33にエネルギーを蓄積する昇圧チョッパ回路の下ターム素子(即ち、第3IGBT43b及び第4IGBT44b)を含んでいるので、「下アームループ」とも称呼される。換言すれば、チップセット54の構成によれば、過電流検出部の1つが故障しても、CPUは第2リアクトル33に対する下アームループに発生する過電流を検知することができる。
或いは、第2IGBT42bに短絡故障が発生している場合に第1IGBT41bが導通状態に制御されると、インバータ60から第1IGBT41b、第2IGBT42b及び第2蓄電池31を経てインバータ60に至る閉回路が形成される。この閉回路は、図11の太線B4によって示される。この閉回路を流れる電流が過大となれば、第1IGBT41b及び第2蓄電池31が損傷を受ける可能性がある。
閉回路を流れる電流が過大となれば、第1過電流検出部41c及び/又は第2過電流検出部42cが過電流の発生を検出し得る。第1過電流検出部41cが過電流を検出すれば、OR回路92aの出力が「1」となる、即ち、第1過電流信号FCV1がチップセット54からCPUへ出力される。一方、第2過電流検出部42cが過電流を検出すれば、OR回路92bの出力が「1」となる、即ち、第2過電流信号FCV2がチップセット54からCPUへ出力される。
仮に、過電流の発生に伴って第1過電流検出部41c及び第2過電流検出部42cの一方、又は、OR回路92a及びOR回路92bの一方、が故障しても、第1過電流信号FCV1及び第2過電流信号FCV2の一方はCPUへ出力される。太線B4によって示される閉回路は、第2リアクトル33にエネルギーを蓄積する昇圧チョッパ回路の上アーム素子(即ち、第1IGBT41b及び第2IGBT42b)を含んでいるので、「上アームループ」とも称呼される。換言すれば、チップセット54の構成によれば、過電流検出部の1つが故障しても、CPUは第2リアクトル33に対する上アームループに発生する過電流を検知することができる。
(過電流発生時の遮断処理)
上述したように、過電流が発生すると、第1IGBT41b〜第4IGBT44bを遮断状態に制御する遮断処理が実行される。より具体的に述べると、第1過電流検出部41c〜第4過電流検出部44cの少なくとも1つの出力が「1」となれば、第1過電流信号FCV1及び/又は第2過電流信号FCV2が「1」となる。このとき、遮断解除制御が実行されていなければ、遮断処理解除信号(即ち、信号RG1及び信号RG2)は「1」であるので、AND回路93a及び/又はAND回路93bの出力が「1」となる。
上述したように、過電流が発生すると、第1IGBT41b〜第4IGBT44bを遮断状態に制御する遮断処理が実行される。より具体的に述べると、第1過電流検出部41c〜第4過電流検出部44cの少なくとも1つの出力が「1」となれば、第1過電流信号FCV1及び/又は第2過電流信号FCV2が「1」となる。このとき、遮断解除制御が実行されていなければ、遮断処理解除信号(即ち、信号RG1及び信号RG2)は「1」であるので、AND回路93a及び/又はAND回路93bの出力が「1」となる。
その結果、OR回路94a〜OR回路94dの出力が「1」となるので、AND回路91a〜AND回路91dの出力は全て「0」となる。即ち、CPUが出力する制御信号Csに依らず、AND回路91a〜AND回路91dの出力は全て「0」となり、以て、第1IGBT41b〜第4IGBT44bが遮断状態に制御される。換言すれば、遮断処理が実行される。
遮断処理が実行されると、上述した下アームループ又は上アームループが解消されるので、過電流が解消される。その結果、第1過電流検出部41c〜第4過電流検出部44cの全ての出力が「0」になると、OR回路94a〜OR回路94dの出力が「1」となるので、第1IGBT41b〜第4IGBT44bは制御信号Csに従って制御される。即ち、遮断処理の実行が停止される。
(縮退運転の実行)
CPUは、過電流の発生を「チップセット54から受信する第1過電流信号FCV1及び/又は第2過電流信号FCV2」によって検知することができる。過電流が発生したとき、第1IGBT41b〜第4IGBT44bの何れかに短絡故障が発生している可能性が高い。そこで、CPUは、車両1の縮退運転を開始する。具体的には、CPUは、第1システムメインリレー24を遮断状態に制御し且つ第1IGBT41b及び第2IGBT42bを導通状態に制御する。
CPUは、過電流の発生を「チップセット54から受信する第1過電流信号FCV1及び/又は第2過電流信号FCV2」によって検知することができる。過電流が発生したとき、第1IGBT41b〜第4IGBT44bの何れかに短絡故障が発生している可能性が高い。そこで、CPUは、車両1の縮退運転を開始する。具体的には、CPUは、第1システムメインリレー24を遮断状態に制御し且つ第1IGBT41b及び第2IGBT42bを導通状態に制御する。
(過電流発生時の遮断処理)
ところで、過電流の発生に伴って第1過電流検出部41c〜第4過電流検出部44cの何れかが故障し、その結果、その故障した過電流検出部が検出信号を出力し続ける場合がある。この場合、上述した遮断処理が継続されるので、上記縮退運転を実行することが不可能となる。具体的には、第1IGBT41b及び第2IGBT42bを導通状態に制御することができない。
ところで、過電流の発生に伴って第1過電流検出部41c〜第4過電流検出部44cの何れかが故障し、その結果、その故障した過電流検出部が検出信号を出力し続ける場合がある。この場合、上述した遮断処理が継続されるので、上記縮退運転を実行することが不可能となる。具体的には、第1IGBT41b及び第2IGBT42bを導通状態に制御することができない。
そこで、第1過電流信号FCV1及び/又は第2過電流信号FCV2が所定時間以上継続して「1」である場合、CPUは、第1過電流検出部41c〜第4過電流検出部44cの何れかに故障が発生していると判断する。このとき、CPUは、上述した遮断処理の実行を強制的に停止させる遮断解除制御を実行する。
より具体的に述べると、第1過電流信号FCV1及び/又は第2過電流信号FCV2が所定時間以上継続して「1」であるとき、CPUは、信号RG1及び信号RG2を「1」から「0」に変更する。その結果、AND回路93a及びAND回路93bの出力が「0」となり、以て、OR回路94a〜OR回路94dの出力が「0」となる。そのため、第1IGBT41b〜第4IGBT44bのそれぞれはCPUが出力する制御信号Csに従って制御される。即ち、遮断処理の実行が停止される。
(具体的な作動)
過電流発生時の遮断処理実行におけるCPUの具体的な作動を、図12にフローチャートにより表された「過電流検出処理ルーチン」及び図13にフローチャートにより表された「縮退運転開始処理」ルーチンを参照しながら説明する。CPUは、これらのルーチンを所定の時間が経過する毎に実行する。
過電流発生時の遮断処理実行におけるCPUの具体的な作動を、図12にフローチャートにより表された「過電流検出処理ルーチン」及び図13にフローチャートにより表された「縮退運転開始処理」ルーチンを参照しながら説明する。CPUは、これらのルーチンを所定の時間が経過する毎に実行する。
即ち、適当なタイミングになると、CPUはステップ1200から処理を開始してステップ1205に進み、第1過電流検出フラグXfcv1の値が「0」であるか否かを判定する。なお、第1過電流検出フラグXfcv1の値は、CPUが実行する図示しないイニシャルルーチンにおいて「0」に設定される。イニシャルルーチンは、車両1の始動時に実行される。更に、このイニシャルルーチンによって、後述する第2過電流検出フラグXfcv2の値は「0」に設定され、信号RG1及び信号RG2は「1」に設定される。
(A)過電流が発生していないとき
この場合、第1過電流検出フラグXfcvの値は「0」であるので、CPUは、ステップ1205にて「Yes」と判定してステップ1210に進み、第1過電流信号FCV1が「1」であるか否かを判定する。現時点では過電流は発生していないので、第1過電流信号FCV1は「0」である。従って、CPUは、ステップ1210にて「No」と判定してステップ1220に進み、第2過電流検出フラグXfcv2の値が「0」であるか否かを判定する。
この場合、第1過電流検出フラグXfcvの値は「0」であるので、CPUは、ステップ1205にて「Yes」と判定してステップ1210に進み、第1過電流信号FCV1が「1」であるか否かを判定する。現時点では過電流は発生していないので、第1過電流信号FCV1は「0」である。従って、CPUは、ステップ1210にて「No」と判定してステップ1220に進み、第2過電流検出フラグXfcv2の値が「0」であるか否かを判定する。
この場合、第2過電流検出フラグXfcv2の値は「0」であるので、CPUは、ステップ1225にて「Yes」と判定してステップ1225に進み、第2過電流信号FCV2が「1」であるか否かを判定する。現時点では過電流は発生していないので、第2過電流信号FCV2は「0」である。従って、CPUは、ステップ1225にて「No」と判定してステップ1295に進み、本ルーチンを一旦終了する。
一方、適当なタイミングになると、CPUはステップ1300から処理を開始してステップ1305に進む。ステップ1305にてCPUは、第1過電流検出フラグXfcv1の値が「0」から「1」に変更された直後であるか或いは第2過電流検出フラグXfcv2の値が「0」から「1」に変更された直後であるか否かを判定する。現時点において、これらのフラグの値は「0」であるので、CPUは、ステップ1305にて「No」と判定してステップ1395に進み、本ルーチンを一旦終了する。
(B)第1IGBT41b又は第3IGBT43bにて過電流が発生した直後
この場合、第1過電流信号FCV1が「1」となるので、CPUは、ステップ1210にて「Yes」と判定してステップ1215に進み、第1過電流検出フラグXfcvの値を「1」に設定する。次いでCPUは、ステップ1220に進む。
この場合、第1過電流信号FCV1が「1」となるので、CPUは、ステップ1210にて「Yes」と判定してステップ1215に進み、第1過電流検出フラグXfcvの値を「1」に設定する。次いでCPUは、ステップ1220に進む。
CPUは、再度図12のルーチンを実行したとき、ステップ1205にて「No」と判定してステップ1235に進み、CPUが出力している信号RG1が「1」であるか否かを判定する。上述したように、信号RG1は「1」であるので、CPUは、ステップ1235にて「Yes」と判定してステップ1240に進む。
ステップ1240にてCPUは、第1過電流検出フラグXfcv1の値が「1」に変更された後、所定の時間が経過するまで第1過電流信号FCV1が「1」のままであったか否かを判定する。現時点では第1過電流検出フラグXfcv1の値が「1」に変更された直後であるので、所定の時間が経過していない。従って、CPUは、ステップ1240にて「No」と判定してステップ1220に進む。
一方、CPUは、第1過電流検出フラグXfcv1の値が「1」に変更した後、初めて図13のステップ1305を実行したとき、「Yes」と判定してステップ1310に進み、第1システムメインリレー24を遮断状態に制御する。次いで、CPUはステップ1315に進み、第1IGBT41b及び第2IGBT42bを導通状態に制御する一方、第3IGBT43b及び第4IGBT44bを遮断状態に制御する。換言すれば、CPUは、制御信号Csのうち、第1IGBT41b及び第2IGBT42bのそれぞれに対応する信号を「1」に設定する一方、第3IGBT43b及び第4IGBT44bのそれぞれに対応する信号を「0」に設定する。次いでCPUは、ステップ1395に進む。即ち、この場合、縮退運転が開始される。
これにより、インバータ60に第2蓄電池31が出力する直流電源のみが供給される状態にて車両1は走行を継続することができる。一方、電動機70が発電機として作動するとき、正極接続点(P3)と負極接続点(N3)との間に発生する直流電圧によって第1IGBT41b及び第2IGBT42bを介して第2蓄電池31に電流が流入し、以て、第2蓄電池31を充電することができる。ただし、過電流の発生が継続している場合、上記遮断処理が実行され続けるので、第1IGBT41b及び第2IGBT42bは遮断状態であり、従って、第2蓄電池31の充電は行われない。過電流の発生が継続している場合の遮断処理の停止(遮断解除制御)については後述する。
(C)第2IGBT42b又は第4IGBT44bにて過電流が発生した直後
この場合、第2過電流信号FCV2が「1」となるので、CPUは、ステップ1225にて「Yes」と判定してステップ1230に進み、第2過電流検出フラグXfcv2の値を「1」に設定する。次いでCPUは、ステップ1295に進む。
この場合、第2過電流信号FCV2が「1」となるので、CPUは、ステップ1225にて「Yes」と判定してステップ1230に進み、第2過電流検出フラグXfcv2の値を「1」に設定する。次いでCPUは、ステップ1295に進む。
CPUは、再度図12のルーチンを実行したとき、ステップ1220にて「No」と判定してステップ1250に進み、CPUが出力している信号RG2が「1」であるか否かを判定する。上述したように、信号RG2は「1」であるので、CPUは、ステップ1250にて「Yes」と判定してステップ1255に進む。
ステップ1255にてCPUは、第2過電流検出フラグXfcv2の値が「1」に変更された後、所定の時間が経過するまで第2過電流信号FCV2が「1」のままであったか否かを判定する。現時点では第2過電流検出フラグXfcv2の値が「1」に変更された直後であるので、所定の時間が経過していない。従って、CPUは、ステップ1255にて「No」と判定してステップ1295に進む。
この場合も、上記(B)の場合と同様に、その後、初めて図13のフローチャートが実行されたときに上記縮退運転が開始される。
(D)過電流の発生が継続した場合
この場合、第1過電流検出フラグXfcv1の値が「1」に変更された後、所定の時間が経過するまで第1過電流信号FCV1が「1」のままであれば、その後、最初に図12のルーチンが実行されたとき、CPUは、ステップ1240にて「Yes」と判定してステップ1245に進む。ステップ1245にてCPUは、出力信号RG1を「0」に変更する。次いでCPUは、ステップ1220に進む。即ち、この場合、第1過電流信号FCV1が「1」のままであっても、遮断処理が停止される。
この場合、第1過電流検出フラグXfcv1の値が「1」に変更された後、所定の時間が経過するまで第1過電流信号FCV1が「1」のままであれば、その後、最初に図12のルーチンが実行されたとき、CPUは、ステップ1240にて「Yes」と判定してステップ1245に進む。ステップ1245にてCPUは、出力信号RG1を「0」に変更する。次いでCPUは、ステップ1220に進む。即ち、この場合、第1過電流信号FCV1が「1」のままであっても、遮断処理が停止される。
同様に、第2過電流検出フラグXfcv2の値が「1」に変更された後、所定の時間が経過するまで第2過電流信号FCV2が「1」のままであれば、その後、最初に図12のルーチンが実行されたとき、CPUは、ステップ1255にて「Yes」と判定してステップ1260に進む。ステップ1260にてCPUは、出力信号RG2を「0」に変更する。次いでCPUは、ステップ1295に進む。即ち、この場合、第2過電流信号FCV2が「1」のままであっても、遮断処理が停止される。
以上、説明したように、本システム(電源システム10)は、
負荷回路(インバータ60)が接続され、同負荷回路に対して直流電力を供給するために用いられる正極接続点(P3)及び負極接続点(N3)と、
前記正極接続点と前記負極接続点とを接続し、同正極接続点と同負極接続点との間にある第1接続点(C1)、同第1接続点と同負極接続点との間にある第2接続点(C2)、同第2接続点と同負極接続点との間にある第3接続点(C3)、及び、同第3接続点と同負極接続点との間にある第4接続点(C4)を有する特定給電線(FR)と、
前記第1接続点に正極が接続され、前記第3接続点に負極が接続された第1直流電源(第1蓄電池21)と、
前記第2接続点に正極が接続され、前記第4接続点に負極が接続された第2直流電源(第2蓄電池31)と、
前記特定給電線の前記正極接続点と前記第1接続点との間の部分に介装され、カソードが同第1接続点側にあり且つアノードが同第2接続点側にある第1ダイオード(41a)と、
前記特定給電線の前記第1接続点と前記第2接続点との間の部分に介装され、カソードが同第1接続点側にあり且つアノードが同第2接続点側にある第2ダイオード(42a)と、
前記特定給電線の前記第2接続点と前記第3接続点との間の部分に介装され、カソードが同第2接続点側にあり且つアノードが同第3接続点側にある第3ダイオード(43a)と、
前記特定給電線の前記第3接続点と前記第4接続点との間の部分に介装され、カソードが同第3接続点側にあり且つアノードが同第4接続点側にある第4ダイオード(44a)と、
前記第1ダイオードに対して逆並列接続された第1半導体スイッチ(第1IGBT41b)と、
前記第2ダイオードに対して逆並列接続された第2半導体スイッチ(第2IGBT42b)と、
前記第3ダイオードに対して逆並列接続された第3半導体スイッチ(第3IGBT43b)と、
前記第4ダイオードに対して逆並列接続された第4半導体スイッチ(第4IGBT44b)と、
前記第1半導体スイッチ乃至前記第4半導体スイッチのそれぞれを導通状態と遮断状態との間で切り替えることによって、前記第1直流電源と前記第2直流電源とを前記負荷回路に対して並列に接続するパラレル接続モード(図4及び図5)と、同第1直流電源と同第2直流電源とを同負荷回路に対して直列に接続するシリーズ接続モード(図6)と、を選択的に実行し、加えて、前記第1直流電源及び/又は前記第2直流電源の端子間電圧(電圧V1及び電圧V2)を昇圧して前記正極接続点及び前記負極接続点の間に印加し或いは前記正極接続点及び前記負極接続点の間の電圧を降圧して前記第1直流電源及び/又は前記第2直流電源に印加する制御部(ECU50)と、
を備える電源システムにおいて、
前記第1半導体スイッチ乃至第4半導体スイッチのそれぞれは、それぞれを通る過電流を検出したときに検出信号を出力する過電流検出部(第1過電流検出部41c〜第4過電流検出部44c)を備え、
前記制御部は、
前記第1半導体スイッチ乃至第4半導体スイッチのそれぞれを導通状態と遮断状態との間で切り替えるための制御信号を生成する演算処理部(CPU51)と、前記制御信号を前記第1半導体スイッチ乃至第4半導体スイッチに対して送信し且つ前記検出信号を前記第1半導体スイッチ乃至第4半導体スイッチのそれぞれから受信する論理回路部(チップセット54)と、を備え、
前記論理回路部は、
前記第1半導体スイッチ及び/又は前記第3半導体スイッチから前記検出信号を受信したときに第1過電流信号(FCV1)を前記演算処理部(入力ポートPia)へ出力し(OR回路92a)、前記第2半導体スイッチ及び/又は前記第4半導体スイッチから前記検出信号を受信したときに第2過電流信号(FCV2)を前記演算処理部(入力ポートPib)へ出力し(OR回路92b)、且つ、前記第1半導体スイッチ乃至第4半導体スイッチの少なくとも1つから前記検出信号を受信しているとき、前記制御信号に依らず前記第1半導体スイッチ乃至第4半導体スイッチのそれぞれを遮断状態に維持する遮断処理を実行する(AND回路91a〜AND回路91d、AND回路93a及びAND回路93b並びにOR回路94a〜OR回路94d)ように構成されている。
負荷回路(インバータ60)が接続され、同負荷回路に対して直流電力を供給するために用いられる正極接続点(P3)及び負極接続点(N3)と、
前記正極接続点と前記負極接続点とを接続し、同正極接続点と同負極接続点との間にある第1接続点(C1)、同第1接続点と同負極接続点との間にある第2接続点(C2)、同第2接続点と同負極接続点との間にある第3接続点(C3)、及び、同第3接続点と同負極接続点との間にある第4接続点(C4)を有する特定給電線(FR)と、
前記第1接続点に正極が接続され、前記第3接続点に負極が接続された第1直流電源(第1蓄電池21)と、
前記第2接続点に正極が接続され、前記第4接続点に負極が接続された第2直流電源(第2蓄電池31)と、
前記特定給電線の前記正極接続点と前記第1接続点との間の部分に介装され、カソードが同第1接続点側にあり且つアノードが同第2接続点側にある第1ダイオード(41a)と、
前記特定給電線の前記第1接続点と前記第2接続点との間の部分に介装され、カソードが同第1接続点側にあり且つアノードが同第2接続点側にある第2ダイオード(42a)と、
前記特定給電線の前記第2接続点と前記第3接続点との間の部分に介装され、カソードが同第2接続点側にあり且つアノードが同第3接続点側にある第3ダイオード(43a)と、
前記特定給電線の前記第3接続点と前記第4接続点との間の部分に介装され、カソードが同第3接続点側にあり且つアノードが同第4接続点側にある第4ダイオード(44a)と、
前記第1ダイオードに対して逆並列接続された第1半導体スイッチ(第1IGBT41b)と、
前記第2ダイオードに対して逆並列接続された第2半導体スイッチ(第2IGBT42b)と、
前記第3ダイオードに対して逆並列接続された第3半導体スイッチ(第3IGBT43b)と、
前記第4ダイオードに対して逆並列接続された第4半導体スイッチ(第4IGBT44b)と、
前記第1半導体スイッチ乃至前記第4半導体スイッチのそれぞれを導通状態と遮断状態との間で切り替えることによって、前記第1直流電源と前記第2直流電源とを前記負荷回路に対して並列に接続するパラレル接続モード(図4及び図5)と、同第1直流電源と同第2直流電源とを同負荷回路に対して直列に接続するシリーズ接続モード(図6)と、を選択的に実行し、加えて、前記第1直流電源及び/又は前記第2直流電源の端子間電圧(電圧V1及び電圧V2)を昇圧して前記正極接続点及び前記負極接続点の間に印加し或いは前記正極接続点及び前記負極接続点の間の電圧を降圧して前記第1直流電源及び/又は前記第2直流電源に印加する制御部(ECU50)と、
を備える電源システムにおいて、
前記第1半導体スイッチ乃至第4半導体スイッチのそれぞれは、それぞれを通る過電流を検出したときに検出信号を出力する過電流検出部(第1過電流検出部41c〜第4過電流検出部44c)を備え、
前記制御部は、
前記第1半導体スイッチ乃至第4半導体スイッチのそれぞれを導通状態と遮断状態との間で切り替えるための制御信号を生成する演算処理部(CPU51)と、前記制御信号を前記第1半導体スイッチ乃至第4半導体スイッチに対して送信し且つ前記検出信号を前記第1半導体スイッチ乃至第4半導体スイッチのそれぞれから受信する論理回路部(チップセット54)と、を備え、
前記論理回路部は、
前記第1半導体スイッチ及び/又は前記第3半導体スイッチから前記検出信号を受信したときに第1過電流信号(FCV1)を前記演算処理部(入力ポートPia)へ出力し(OR回路92a)、前記第2半導体スイッチ及び/又は前記第4半導体スイッチから前記検出信号を受信したときに第2過電流信号(FCV2)を前記演算処理部(入力ポートPib)へ出力し(OR回路92b)、且つ、前記第1半導体スイッチ乃至第4半導体スイッチの少なくとも1つから前記検出信号を受信しているとき、前記制御信号に依らず前記第1半導体スイッチ乃至第4半導体スイッチのそれぞれを遮断状態に維持する遮断処理を実行する(AND回路91a〜AND回路91d、AND回路93a及びAND回路93b並びにOR回路94a〜OR回路94d)ように構成されている。
更に、前記演算処理部は、
所定の期間継続して前記第1過電流信号及び/又は前記第2過電流信号を受信したとき(図12のステップ1240及びステップ1255)、遮断処理解除信号(「0」である信号RG1及び信号RG2)を前記論理回路部へ出力し(図12のステップ1245及びステップ1260)、
前記論理回路部は、
前記演算処理部から前記遮断処理解除信号を受信しているとき(信号RG1及び/又は信号RG2が「0」であるとき)、前記遮断処理を停止する(AND回路93a及びAND回路93b)、
ように構成されている。
所定の期間継続して前記第1過電流信号及び/又は前記第2過電流信号を受信したとき(図12のステップ1240及びステップ1255)、遮断処理解除信号(「0」である信号RG1及び信号RG2)を前記論理回路部へ出力し(図12のステップ1245及びステップ1260)、
前記論理回路部は、
前記演算処理部から前記遮断処理解除信号を受信しているとき(信号RG1及び/又は信号RG2が「0」であるとき)、前記遮断処理を停止する(AND回路93a及びAND回路93b)、
ように構成されている。
本システムによれば、過電流発生を検知するために使用されるCPUの入力ポートの数を「4」ではなく「2」に抑えることができる。その一方、本システムによれば、第1リアクトル23に対する下アームループ及び上アームループに発生する過電流、並びに、第2リアクトル33に対する下アームループ及び上アームループに発生する過電流を検出することができる。加えて、本システムは、過電流の発生時、第1IGBT41b〜第4IGBT44bのそれぞれを遮断状態に制御し(即ち、遮断処理を実行し)、以て、過電流を解消することができる。
更に、本システムによれば、第1過電流検出部41c〜第4過電流検出部44cの何れかが、検出信号を出力し続ける場合であっても、第1IGBT41b〜第4IGBT44bの制御を再開する(即ち、遮断処理を停止させる)ことができる。そのため、本システムによれば、確実に縮退運転を実行することが可能となる。
以上、本発明に係る電源システムの実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の目的を逸脱しない限りにおいて種々の変更が可能である。例えば、本発明は、駆動力源として電動機を搭載した車両に適用される車両の電源システムはもとより、駆動力源として更に内燃機関を搭載した車両(即ち、ハイブリッド車両)に適用される電源システムにも及ぶ。
加えて、本実施形態に係るチップセット54は、AND回路及びOR回路等の論理演算回路を含む集積回路であった。しかし、チップセット54は、複数の半導体素子の組合せによって構成されても良く、或いは、構成変更が可能な集積回路(例えば、FPGA:Field-Programmable Gate Array)によって構成されても良い。加えて、チップセット54は、汎用コンピュータが実行するプログラムによって実現されても良い。
加えて、本実施形態に係るCPU51は、通常、信号RG1及び信号RG2を「1」に設定し、遮断解除制御を実行するときに信号RG1及び/又は信号RG2を「0」に設定していた。しかし、CPU51は、通常、信号RG1及び信号RG2を「0」に設定し、遮断解除制御を実行するときに信号RG1及び/又は信号RG2を「1」に設定しても良い。この場合、CPU51の出力ポートPoaとAND回路93aとの間、及び、CPU51の出力ポートPobとAND回路93bとの間にはNOT回路がそれぞれ挿入される。
加えて、本実施形態に係るECU50は、縮退運転の実行時、第2蓄電池31の出力する直流電力によって車両1を駆動していた。しかし、ECU50は、第1蓄電池21の出力する直流電力によって車両1を駆動しても良い。具体的には、ECU50は、縮退運転の実行時、第2システムメインリレー34を遮断状態に制御し、且つ、第1IGBT41b及び第4IGBT44bのみを導通状態に制御する。或いは、ECU50は、過電流の発生時、第1IGBT41b〜第4IGBT44bの何れかに短絡故障が発生しているか否かの診断を行い、その診断結果に基づいて実行する縮退運転を決定しても良い。
加えて、本実施形態において第1蓄電池21及び第2蓄電池31は、リチウムイオン電池であった。しかし、第1蓄電池21及び/又は第2蓄電池31は、ニッケル水素電池、電気二重層キャパシタ及びリチウムイオンキャパシタ等のリチウムイオン電池とは異なる種類の充放電可能な直流電源であっても良い。
加えて、本実施形態においてスイッチ部40は、半導体スイッチとして第1IGBT41b〜第3IGBT43b及び上端IGBT44bを備えていた。しかし、スイッチ部40は、半導体スイッチとしてMOSFET及びGTOサイリスタ等を備えていても良い。
車両…1、電源システム…10、第1蓄電池…21、第1システムメインリレー…24、第2蓄電池…31、第2システムメインリレー…34、スイッチ部…40、ECU…50、インバータ…60、電動機…70。
Claims (2)
- 負荷回路が接続され、同負荷回路に対して直流電力を供給するために用いられる正極接続点及び負極接続点と、
前記正極接続点と前記負極接続点とを接続し、同正極接続点と同負極接続点との間にある第1接続点、同第1接続点と同負極接続点との間にある第2接続点、同第2接続点と同負極接続点との間にある第3接続点、及び、同第3接続点と同負極接続点との間にある第4接続点を有する特定給電線と、
前記第1接続点に正極が接続され、前記第3接続点に負極が接続された第1直流電源と、
前記第2接続点に正極が接続され、前記第4接続点に負極が接続された第2直流電源と、
前記特定給電線の前記正極接続点と前記第1接続点との間の部分に介装され、カソードが同第1接続点側にあり且つアノードが同第2接続点側にある第1ダイオードと、
前記特定給電線の前記第1接続点と前記第2接続点との間の部分に介装され、カソードが同第1接続点側にあり且つアノードが同第2接続点側にある第2ダイオードと、
前記特定給電線の前記第2接続点と前記第3接続点との間の部分に介装され、カソードが同第2接続点側にあり且つアノードが同第3接続点側にある第3ダイオードと、
前記特定給電線の前記第3接続点と前記第4接続点との間の部分に介装され、カソードが同第3接続点側にあり且つアノードが同第4接続点側にある第4ダイオードと、
前記第1ダイオードに対して逆並列接続された第1半導体スイッチと、
前記第2ダイオードに対して逆並列接続された第2半導体スイッチと、
前記第3ダイオードに対して逆並列接続された第3半導体スイッチと、
前記第4ダイオードに対して逆並列接続された第4半導体スイッチと、
前記第1半導体スイッチ乃至前記第4半導体スイッチのそれぞれを導通状態と遮断状態との間で切り替えることによって、前記第1直流電源と前記第2直流電源とを前記負荷回路に対して並列に接続するパラレル接続モードと、同第1直流電源と同第2直流電源とを同負荷回路に対して直列に接続するシリーズ接続モードと、を選択的に実行し、加えて、前記第1直流電源及び/又は前記第2直流電源の端子間電圧を昇圧して前記正極接続点及び前記負極接続点の間に印加し或いは前記正極接続点及び前記負極接続点の間の電圧を降圧して前記第1直流電源及び/又は前記第2直流電源に印加する制御部と、
を備える電源システムにおいて、
前記第1半導体スイッチ乃至第4半導体スイッチのそれぞれは、それぞれを通る過電流を検出したときに検出信号を出力する過電流検出部を備え、
前記制御部は、
前記第1半導体スイッチ乃至第4半導体スイッチのそれぞれを導通状態と遮断状態との間で切り替えるための制御信号を生成する演算処理部と、前記制御信号を前記第1半導体スイッチ乃至第4半導体スイッチに対して送信し且つ前記検出信号を前記第1半導体スイッチ乃至第4半導体スイッチのそれぞれから受信する論理回路部と、を備え、
前記論理回路部は、
前記第1半導体スイッチ及び/又は前記第3半導体スイッチから前記検出信号を受信したときに第1過電流信号を前記演算処理部へ出力し、前記第2半導体スイッチ及び/又は前記第4半導体スイッチから前記検出信号を受信したときに第2過電流信号を前記演算処理部へ出力し、且つ、前記第1半導体スイッチ乃至第4半導体スイッチの少なくとも1つから前記検出信号を受信しているとき、前記制御信号に依らず前記第1半導体スイッチ乃至第4半導体スイッチのそれぞれを遮断状態に維持する遮断処理を実行するように構成された、
電源システム。 - 請求項1に記載の電源システムにおいて、
前記演算処理部は、
所定の期間継続して前記第1過電流信号及び/又は前記第2過電流信号を受信したとき、遮断処理解除信号を前記論理回路部へ出力し、
前記論理回路部は、
前記演算処理部から前記遮断処理解除信号を受信しているとき、前記遮断処理を停止する、
ように構成された電源システム。
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