JP6187515B2 - 電源システム - Google Patents

Description

本発明は、２つの直流電源を備え、これらの直流電源を負荷回路に対し直列又は並列に選択的に接続可能な電源システムに関する。

２つの直流電源、４つの半導体スイッチ、２つのリアクトル及び「４つの半導体スイッチのそれぞれを導通状態と遮断状態との間で切り替える制御部」を含む電源システム（以下、「従来装置」とも称呼される。）が特許文献１に記載されている。従来装置においては、４つの半導体スイッチのうち、特定の半導体スイッチを導通状態（オン状態）に維持することによって２つの直流電源が互いに並列に接続された状態にて負荷回路に電力を供給するパラレル接続モードが実行される。更に、従来装置においては、４つの半導体スイッチのうち、別の半導体スイッチを導通状態に維持することによって２つの直流電源が互いに直列に接続された状態にて負荷回路に電力を供給するシリーズ接続モードが実行される。

加えて、従来装置は、４つの半導体スイッチのうち、導通状態に維持されていない半導体スイッチを導通状態と遮断状態（オフ状態）との間で切り替え、以て、リアクトルに蓄積されるエネルギーを制御することによって２つの直流電源の出力電圧を昇圧し、その昇圧した電圧を負荷回路に印加することができる。

例えば、制御部は、負荷回路が要求する電圧（要求電圧）が低いときにはパラレル接続モードを実行し、要求電圧が高いときにはシリーズ接続モードを実行する。より具体的に述べると、制御部は、要求電圧が２つの直流電源の端子間電圧の和よりも低いとき、パラレル接続モードを実行する。一方、制御部は、要求電圧が２つの直流電源の端子間電圧の和よりも高いとき、シリーズ接続モードを実行する。

特開２０１３−９３９２３号公報

ところで、半導体スイッチが導通した状態でスイッチング不能に故障（以下、「短絡故障」とも称呼される。）したとき、更に、他の半導体スイッチが導通状態に制御されると、閉回路が形成されて半導体スイッチ及び直流電源等に過大な電流が流れ得る。過電流の発生によって、これらの装置が損傷を受ける虞がある。

そこで、過電流の発生を検出するため、４つの半導体スイッチのそれぞれが、過電流検出部を備える場合がある。制御部は、過電流検出部によって過電流の発生が検出されたとき、４つの半導体スイッチのそれぞれを遮断状態に制御することによって過電流の発生を解消させ、以て、装置の損傷発生を回避することが可能となる。

例えば、制御部が過電流の発生を検知するため、４つの過電流検出部の出力信号のそれぞれを制御部が備える演算処理部（例えば、ＣＰＵ及びＭＣＵ）の入力ポートに接続すれば、演算処理部が備える４つの入力ポートが使用される。しかしながら、多数の入力ポートを備える演算処理部を使用することは電源システムの製造コスト増加に繋がるので、過電流発生の検知のために使用される入力ポート数が抑えられることが望ましい。

そこで、本発明の目的の一つは、過電流発生を検知するために使用される制御部の演算処理部が備える入力ポートの数を抑えながら、過電流の発生時にそれを検知し且つ半導体スイッチを遮断状態に制御することができる電源システムを提供することである。

上記目的を達成するための電源システム（以下、「本発明装置」とも称呼される。）は、「負荷回路が接続され、同負荷回路に対して直流電力を供給するために用いられる正極接続点及び負極接続点」と、特定給電線と、第１直流電源と、第２直流電源と、を備えている。更に、本発明装置は、第１ダイオード乃至第４ダイオードと、第１半導体スイッチ乃至第４半導体スイッチと、制御部と、を備えている。

前記特定給電線は、前記正極接続点と前記負極接続点とを接続する。更に、前記特定給電線は、同正極接続点と同負極接続点との間にある第１接続点、同第１接続点と同負極接続点との間にある第２接続点、同第２接続点と同負極接続点との間にある第３接続点、及び、同第３接続点と同負極接続点との間にある第４接続点を有する。

前記第１直流電源は、前記第１接続点に正極が接続され、前記第３接続点に負極が接続される。前記第２直流電源は、前記第２接続点に正極が接続され、前記第４接続点に負極が接続される。

前記第１ダイオードは、前記特定給電線の前記正極接続点と前記第１接続点との間の部分に介装され、カソードが同第１接続点側にあり且つアノードが同第２接続点側にある。前記第２ダイオードは、前記特定給電線の前記第１接続点と前記第２接続点との間の部分に介装され、カソードが同第１接続点側にあり且つアノードが同第２接続点側にある。

前記第３ダイオードは、前記特定給電線の前記第２接続点と前記第３接続点との間の部分に介装され、カソードが同第２接続点側にあり且つアノードが同第３接続点側にある。前記第４ダイオードは、前記特定給電線の前記第３接続点と前記第４接続点との間の部分に介装され、カソードが同第３接続点側にあり且つアノードが同第４接続点側にある。

前記第１半導体スイッチは、前記第１ダイオードに対して逆並列接続されている。前記第２半導体スイッチは、前記第２ダイオードに対して逆並列接続されている。前記第３半導体スイッチは、前記第３ダイオードに対して逆並列接続されている。前記第４半導体スイッチは、前記第４ダイオードに対して逆並列接続されている。加えて、前記第１半導体スイッチ乃至第４半導体スイッチのそれぞれは、それぞれを通る過電流を検出したときに検出信号を出力する過電流検出部を備えている。

前記制御部は、
前記第１半導体スイッチ乃至前記第４半導体スイッチのそれぞれを導通状態と遮断状態との間で切り替えることによって、前記第１直流電源と前記第２直流電源とを前記負荷回路に対して並列に接続するパラレル接続モードと、同第１直流電源と同第２直流電源とを同負荷回路に対して直列に接続するシリーズ接続モードと、を選択的に実行する。

更に、前記制御部は、
前記第１直流電源及び／又は前記第２直流電源の端子間電圧を昇圧して前記正極接続点及び前記負極接続点の間に印加し或いは前記正極接続点及び前記負極接続点の間の電圧を降圧して前記第１直流電源及び／又は前記第２直流電源に印加する。

更に、前記制御部は、
前記第１半導体スイッチ乃至第４半導体スイッチのそれぞれを導通状態と遮断状態との間で切り替えるための制御信号を生成する演算処理部と、
前記制御信号を前記第１半導体スイッチ乃至第４半導体スイッチに対して送信し且つ前記検出信号を前記第１半導体スイッチ乃至第４半導体スイッチのそれぞれから受信する論理回路部と、
を備えている。

前記論理回路部は、前記第１半導体スイッチ及び／又は前記第３半導体スイッチから前記検出信号を受信したときに第１過電流信号を前記演算処理部へ出力する。加えて、前記論理回路部は、前記第２半導体スイッチ及び／又は前記第４半導体スイッチから前記検出信号を受信したときに第２過電流信号を前記演算処理部へ出力する。換言すれば、演算処理部は、論理回路部から２つの過電流信号を受信し得る。

更に、前記論理回路部は、前記第１半導体スイッチ乃至第４半導体スイッチの少なくとも１つから前記検出信号を受信しているとき、前記制御信号に依らず前記第１半導体スイッチ乃至第４半導体スイッチのそれぞれを遮断状態に維持する遮断処理を実行する。

例えば、第２半導体スイッチに短絡故障が発生し且つ第３半導体スイッチが前記制御信号によって導通状態に制御されたとき、第１直流電源を含む閉回路が形成される（図８の太線Ｂ１を参照。）。この閉回路を流れる電流が過大となれば、第１過電流信号及び第２過電流信号が演算処理部に入力される。

或いは、第４半導体スイッチに短絡故障が発生し且つ第１半導体スイッチが前記制御信号によって導通状態に制御されたとき、第１直流電源を含む閉回路が形成される（図９の太線Ｂ２を参照。）。この閉回路を流れる電流が過大となれば、第１過電流信号及び第２過電流信号が演算処理部に入力される。

或いは、第３半導体スイッチに短絡故障が発生し且つ第４半導体スイッチが前記制御信号によって導通状態に制御されたとき、第１直流電源を含む閉回路が形成される（図１０の太線Ｂ３を参照。）。この閉回路を流れる電流が過大となれば、第１過電流信号及び第２過電流信号が演算処理部に入力される。

或いは、第２半導体スイッチに短絡故障が発生し且つ第１半導体スイッチが前記制御信号によって導通状態に制御されたとき、第１直流電源を含む閉回路が形成される（図１１の太線Ｂ４を参照。）。この閉回路を流れる電流が過大となれば、第１過電流信号及び第２過電流信号が演算処理部に入力される。

加えて、過電流発生時に前記検出信号を出力し得る「上記閉回路に含まれる２つの半導体スイッチ」のそれぞれが備える過電流検出部の一方が故障しても、他方の過電流検出部が出力する検出信号に基づいて、第１過電流信号及び第２過電流信号の一方が演算処理部に入力される。

一方、論理回路部は、第１過電流信号及び／又は第２過電流信号を演算処理部へ出力しているとき、即ち、第１半導体スイッチ乃至第４半導体スイッチの少なくとも１つに過電流が発生しているとき、遮断処理を実行する。即ち、論理回路部は、第１半導体スイッチ乃至第４半導体スイッチを遮断状態に維持する。

従って、本発明装置によれば、過電流発生検知のために使用される演算処理部の入力ポートの数を「４」から「２」に抑える一方で、種々の状況において過電流の発生を検知し得る。加えて、本発明装置によれば、過電流の発生時、第１半導体スイッチ乃至第４半導体スイッチを遮断状態に制御し、以て、過電流を解消させることができる。

例えば、本発明装置は、短絡故障の発生に伴う過電流の発生時、第１直流電源及び第２直流電源のうちの一方のみが出力する直流電力のみを負荷回路に供給する縮退運転を実行するように構成され得る。

そこで、本発明装置の一態様において、
前記演算処理部は、
所定の期間継続して前記第１過電流信号及び／又は前記第２過電流信号を受信したとき、遮断処理解除信号を前記論理回路部へ出力し、
前記論理回路部は、
前記演算処理部から前記遮断処理解除信号を受信しているとき、前記遮断処理を停止する、
ように構成されることが好適である。

過電流が発生したときに過電流検出部が故障し、その結果、過電流検出部が前記検出信号を継続して出力する場合がある。この場合、第１半導体スイッチ乃至第４半導体スイッチの全てが遮断状態に維持され続けるので、特定の半導体スイッチを導通状態に制御することができず、以て、上記縮退運転の実行に支障を来す虞がある。

しかしながら、本態様によれば、前記検出信号が継続して出力される場合、遮断処理解除信号によって演算処理部による第１半導体スイッチ乃至第４半導体スイッチの制御が可能となる。従って、この態様によれば、上記検出信号が継続して出力される場合であっても確実に縮退運転を実行することが可能となる。

本発明の実施形態に係る電源システム（本システム）が搭載される車両の概略図である。 ２つの蓄電池の端子間電圧と高圧側電圧との関係に基づいて決定される本システムの接続モード及び昇圧動作の有無を示した表である。 本システムの接続モードのそれぞれに対する半導体スイッチのそれぞれの状態を示した表である。 本システムがパラレル接続モードを実行する場合の等価回路を表した概略図である。 本システムが別のパラレル接続モードを実行する場合の等価回路を表した概略図である。 本システムがシリーズ接続モードを実行する場合の等価回路を表した概略図である。 本システムの制御部が含むチップセットの概要を表す論理回路図である。 本システムに過電流が発生したときの電流経路を表す部分回路図である。 本システムに他の過電流が発生したときの電流経路を表す部分回路図である。 本システムに他の過電流が発生したときの電流経路を表す部分回路図である。 本システムに他の過電流が発生したときの電流経路を表す部分回路図である。 本システムの制御部が実行する過電流検出処理ルーチンを表したフローチャートである。 本システムの制御部が実行する縮退運転開始処理ルーチンを表したフローチャートである。

（構成）
以下、図面を参照しながら本発明の実施形態に係る電源システム１０（以下、「本システム」とも称呼される。）について説明する。本システムは、図１に概略構成が表された車両１に搭載されている。車両１は、電気自動車である。

本システムは、第１給電部２０、第２給電部３０、スイッチ部４０及びＥＣＵ（電子制御ユニット）５０を含んでいる。車両１は、更に、インバータ６０及び電動機７０を備えている。

第１給電部２０は、第１蓄電池２１、第１コンデンサ２２、第１リアクトル２３、第１システムメインリレー２４（ＳＭＲ１）を含んでいる。

第１蓄電池２１は、充放電が可能なリチウムイオン電池である。第１蓄電池２１の正極（Ｐ１）及び負極（Ｎ１）は、一対の給電線（ＰＬ１、ＮＬ１）のそれぞれの一端と接続されている。一対の給電線（ＰＬ１、ＮＬ１）のそれぞれの他端は、スイッチ部４０に接続されている。

第１コンデンサ２２は、一対の給電線（ＰＬ１、ＮＬ１）の間に接続されている。即ち、第１コンデンサ２２は、第１蓄電池２１と並列に接続されている。第１コンデンサ２２は、第１蓄電池２１の正極と負極との間の端子間電圧Ｖ１を平滑化する。
第１リアクトル２３は、給電線（ＰＬ１）の第１コンデンサ２２とスイッチ部４０との間の部分に介装されている。

第１システムメインリレー２４は、第１正極開閉器２４ａ及び第１負極開閉器２４ｂを含んでいる。第１正極開閉器２４ａは、給電線（ＰＬ１）の第１蓄電池２１と第１コンデンサ２２との間の部分に介装されている。第１負極開閉器２４ｂは、給電線（ＮＬ１）の第１蓄電池２１と第１コンデンサ２２との間の部分に介装されている。第１システムメインリレー２４は、第１蓄電池２１に流れる電流を遮断することができる。

第２給電部３０は、第２蓄電池３１、第２コンデンサ３２、第２リアクトル３３、第２システムメインリレー３４（ＳＭＲ２）を含んでいる。

第２蓄電池３１は、充放電が可能なリチウムイオン電池である。第２蓄電池３１の正極（Ｐ２）及び負極（Ｎ２）は、一対の給電線（ＰＬ２、ＮＬ２）のそれぞれの一端と接続されている。一対の給電線（ＰＬ２、ＮＬ２）のそれぞれの他端は、スイッチ部４０に接続されている。

第２コンデンサ３２は、一対の給電線（ＰＬ２、ＮＬ２）の間に接続されている。即ち、第２コンデンサ３２は、第２蓄電池３１と並列に接続されている。第２コンデンサ３２は、第２蓄電池３１の正極と負極との間の端子間電圧Ｖ２を平滑化する。
第２リアクトル３３は、給電線（ＰＬ２）の第２コンデンサ３２とスイッチ部４０との間の部分に介装されている。

第２システムメインリレー３４は、第２正極開閉器３４ａ及び第２負極開閉器３４ｂを含んでいる。第２正極開閉器３４ａは、給電線（ＰＬ２）の第２蓄電池３１と第２コンデンサ３２との間の部分に介装されている。第２負極開閉器３４ｂは、給電線（ＮＬ２）の第２蓄電池３１と第２コンデンサ３２との間の部分に介装されている。第２システムメインリレー３４は、第２蓄電池３１に流れる電流を遮断することができる。

スイッチ部４０は、第１ダイオード４１ａ〜第４ダイオード４４ａ、第１ＩＧＢＴ４１ｂ（ＳＷ１）〜第４ＩＧＢＴ４４ｂ（ＳＷ４）及び給電線（ＦＲ）を含んでいる。

給電線（ＦＲ）は、接続点Ｃ０〜接続点Ｃ４を含んでいる。接続点Ｃ０〜接続点Ｃ４は、接続点Ｃ０、接続点Ｃ１、接続点Ｃ２、接続点Ｃ３及び接続点Ｃ４の順に並んでいる。給電線（ＦＲ）の一端にある接続点Ｃ０は、給電線（ＰＨ）の一端と接続されている。給電線（ＦＲ）の他端にある接続点Ｃ４は、給電線（ＮＨ）の一端と接続されている。

第１ダイオード４１ａは、給電線（ＦＲ）の接続点Ｃ０と接続点Ｃ１との間の部分に介装され、カソードが接続点Ｃ０側にあり且つアノードが接続点Ｃ１側にある。第１ＩＧＢＴ４１ｂは、第１ダイオード４１ａに逆並列接続されている。

第２ダイオード４２ａは、給電線（ＦＲ）の接続点Ｃ１と接続点Ｃ２との間の部分に介装され、カソードが接続点Ｃ１側にあり且つアノードが接続点Ｃ２側にある。第２ＩＧＢＴ４２ｂは、第２ダイオード４２ａに逆並列接続されている。

第３ダイオード４３ａは、給電線（ＦＲ）の接続点Ｃ２と接続点Ｃ３との間の部分に介装され、カソードが接続点Ｃ２側にあり且つアノードが接続点Ｃ３側にある。第３ＩＧＢＴ４３ｂは、第３ダイオード４３ａに逆並列接続されている。

第４ダイオード４４ａは、給電線（ＦＲ）の接続点Ｃ３と接続点Ｃ４との間の部分に介装され、カソードが接続点Ｃ３側にあり且つアノードが接続点Ｃ４側にある。第４ＩＧＢＴ４４ｂは、第４ダイオード４４ａに逆並列接続されている。

第１ＩＧＢＴ４１ｂ〜第４ＩＧＢＴ４４ｂのそれぞれは、後述する図７に示される第１過電流検出部４１ｃ〜第４過電流検出部４４ｃをそれぞれ備えている。第１過電流検出部４１ｃ〜第４過電流検出部４４ｃのそれぞれは、対応する半導体スイッチ（第１ＩＧＢＴ４１ｂ〜第４ＩＧＢＴ４４ｂの何れか）を流れる電流が所定の閾値を超えるとき、後述するＥＣＵ５０へ検出信号を出力する。第１過電流検出部４１ｃ〜第４過電流検出部４４ｃのそれぞれの構成は、例えば、特開２０１０−２４４３６７号公報及び特開２０１４−１８７５４３号公報に記載されている。

接続点Ｃ１には第１給電部２０の給電線（ＰＬ１）が接続されている。接続点Ｃ２には第２給電部３０の給電線（ＰＬ２）が接続されている。接続点Ｃ３には第１給電部２０の給電線（ＮＬ１）が接続されている。接続点Ｃ４には第２給電部３０の給電線（ＮＬ２）が接続されている。

給電線（ＰＨ）の他端は正極接続点（Ｐ３）に接続されている。給電線（ＮＨ）の他端は負極接続点（Ｎ３）に接続されている。正極接続点（Ｐ３）及び負極接続点（Ｎ３）のそれぞれは、後述するインバータ６０に接続されている。

スイッチ部４０は、後述する第１ＩＧＢＴ４１ｂ〜第４ＩＧＢＴ４４ｂの導通状態の制御によって、第１蓄電池２１及び／又は第２蓄電池３１の出力する直流電圧を昇圧し、その昇圧された電圧をインバータ６０に印加する。

ＥＣＵ５０は、ＣＰＵ５１、ＲＯＭ５２、ＲＡＭ５３及びチップセット５４を含んでいる。ＥＣＵ５０は、マイクロコンピュータである。ＣＰＵ５１は、電源システム１０を制御するための種々の演算処理を実行する。ＲＯＭ５２は、ＣＰＵ５１が実行するプログラム及びマップ（ルックアップテーブル）等を記憶している。ＲＡＭ５３は、ＣＰＵ５１が参照するデータを一時的に記憶する。チップセット５４は、論理回路を含む集積回路であって、ＥＣＵ５０に接続された種々のアクチュエータ及びセンサ等との通信を制御する。

ＥＣＵ５０は、第１ＩＧＢＴ４１ｂ〜第４ＩＧＢＴ４４ｂ、第１システムメインリレー２４及び第２システムメインリレー３４の状態（導通状態及び遮断状態）並びにインバータ６０を制御する。ＥＣＵ５０は、後述する第１電圧センサ８１及び第２電圧センサ８２と接続されている。

インバータ６０は、図示しない複数の半導体スイッチ（本例において、ＩＧＢＴ）を備え、スイッチ部４０が正極接続点（Ｐ３）と負極接続点（Ｎ３）との間に出力した直流電力（高圧側電圧ＶＨ）を、Ｕ相、Ｖ相及びＷ相の３相交流電力に変換して電動機７０に出力する。インバータ６０は、便宜上「負荷回路」とも称呼される。

インバータ６０は、電動機７０が発電機として動作するとき、電動機７０が出力した交流電力を直流電力に変換して正極接続点（Ｐ３）と負極接続点（Ｎ３）との間、即ち、スイッチ部４０に出力する。この場合、スイッチ部４０は、後述する第１ＩＧＢＴ４１ｂ〜第４ＩＧＢＴ４４ｂの導通状態の制御によって、その直流電圧を降圧し、その降圧された電圧を第１蓄電池２１及び／又は第２蓄電池３１に印加する。その結果、第１蓄電池２１及び／又は第２蓄電池３１が充電される。

電動機７０は、回転磁界を発生させる３相巻線（コイル）を備えるステータと、その回転磁界と吸引又は反発する磁気力によってトルクを発生させる永久磁石を備えるロータと、を含む。電動機７０は、電動機として動作するとともに発電機として動作することも可能である。電動機７０は、電動機として動作するとき、車両１の駆動力（車両を走行させるためのトルク）を発生させる。

第１電圧センサ８１は、第１蓄電池２１の端子間電圧Ｖ１を表す信号を発生させる。第２電圧センサ８２は、第２蓄電池３１の端子間電圧Ｖ２を表す信号を発生させる。

（作動）
ＥＣＵ５０は、第１ＩＧＢＴ４１ｂ〜第４ＩＧＢＴ４４ｂの少なくとも１つにおいて過電流が発生しているとき、第１ＩＧＢＴ４１ｂ〜第４ＩＧＢＴ４４ｂのそれぞれを遮断状態に制御する遮断処理を実行することによって過電流を解消させる。一方、ＥＣＵ５０のＣＰＵ５１（以下、単に「ＣＰＵ」とも称呼される。）は、第１過電流検出部４１ｃ〜第４過電流検出部４４ｃの何れかの故障によって上記検出信号が出力され続けるとき、上記遮断処理を停止させる。

先ず、ＣＰＵが実行する第１ＩＧＢＴ４１ｂ〜第４ＩＧＢＴ４４ｂの状態（導通状態及び遮断状態）の制御について説明する。ＣＰＵは、車両１の作動中、第１システムメインリレー２４及び第２システムメインリレー３４を導通状態に維持する。

ＣＰＵは、第２ＩＧＢＴ４２ｂ及び第４ＩＧＢＴ４４ｂの何れか一方を導通状態に維持することによって第１蓄電池２１及び第２蓄電池３１が互いに並列接続された状態でインバータ６０に電力を供給するパラレル接続モードを実行する。パラレル接続モードを実行する要求があるとき、第１蓄電池２１の端子間電圧Ｖ１及び第２蓄電池３１の端子間電圧Ｖ２のそれぞれが、高圧側電圧ＶＨとなる（即ち、Ｖ１＝Ｖ２＝ＶＨ）。更に、電圧Ｖ１及び電圧Ｖ２が後述する昇圧動作によって昇圧される場合、昇圧後の電圧Ｖ１及び昇圧後の電圧Ｖ２のそれぞれが、高圧側電圧ＶＨと等しくなる。

或いは、ＣＰＵは、第３ＩＧＢＴ４３ｂを導通状態に維持することによって第１蓄電池２１及び第２蓄電池３１が互いに直列接続された状態でインバータ６０に電力を供給するシリーズ接続モードを実行する。シリーズ接続モードを実行する要求があるとき、第１蓄電池２１の端子間電圧Ｖ１と第２蓄電池３１の端子間電圧Ｖ２との和が高圧側電圧ＶＨとなる（即ち、Ｖ１＋Ｖ２＝ＶＨ）。更に、電圧Ｖ１及び電圧Ｖ２が後述する昇圧動作によって昇圧される場合、昇圧後の電圧Ｖ１及び昇圧後の電圧Ｖ２の和が、高圧側電圧ＶＨと等しくなる。

ＣＰＵは、パラレル接続モードとシリーズ接続モードとを選択的に実行する。図２は、電圧Ｖ１及び電圧Ｖ２並びに目標高圧側電圧ＶＨ＊の間の大小関係に基づいて決定される接続モード及び昇圧動作の有無を示している。図３は、接続モードのそれぞれに対する第１ＩＧＢＴ４１ｂ〜第４ＩＧＢＴ４４ｂの状態（導通状態及び遮断状態）を示している。パラレル接続モード及びシリーズ接続モードの詳細について以下に説明する。

１ パラレル接続モード
パラレル接続モードを実行する要求があるとき、ＣＰＵは、第１蓄電池２１の端子間電圧Ｖ１と第２蓄電池３１の端子間電圧Ｖ２との大小関係に応じて本システムの作動状態を切り替える。

１−１ 電圧Ｖ１＜電圧Ｖ２の場合
パラレル接続モードを実行する要求があるとき、電圧Ｖ１が電圧Ｖ２よりも低ければ、ＣＰＵは、第２ＩＧＢＴ４２ｂを導通状態に維持する。その結果、第１蓄電池２１及び第２蓄電池３１がインバータ６０に対して並列に接続される。この場合における本システムの等価回路を図４に示す。第２ＩＧＢＴ４２ｂを導通状態に維持することによって実現されるパラレル接続モードは「第１パラレル接続モード」とも称呼される。

（１ａ）この状態において、第３ＩＧＢＴ４３ｂが導通状態にあり且つ第４ＩＧＢＴ４４ｂが遮断状態にあるとき、第１蓄電池２１の正極から第１リアクトル２３を経て第１蓄電池２１の負極へ電流が流れるので、第１リアクトル２３にエネルギーが蓄積される。その後、第３ＩＧＢＴ４３ｂが遮断状態に変化すると、第１リアクトル２３に蓄積されたエネルギーが解放され、インバータ６０に供給される。その結果、第１蓄電池２１が発生させる電圧Ｖ１が昇圧後電圧Ｖｐａ１に昇圧され、昇圧後電圧Ｖｐａ１がインバータ６０に印加される。即ち、この場合、第１給電部２０及びスイッチ部４０は、第３ＩＧＢＴ４３ｂが下アーム素子として機能する昇圧チョッパ回路として作動する。

下アーム素子（即ち、第３ＩＧＢＴ４３ｂ）の通流率をデューティー比Ｄｐａ１とすると、昇圧後電圧Ｖｐａ１は下記式（１）により表される。

Ｖｐａ１＝｛１／（１−Ｄｐａ１）｝・Ｖ１ ……（１）

ここで、デューティー比（通流率）は、半導体スイッチが遮断状態から導通状態に切り替わった時点から、その後、遮断状態に切り替わり、再度、導通状態に切り替わる時点までの時間（即ち、スイッチング周期）に対して半導体スイッチが導通状態にある時間の比である。

（１ｂ）一方、第３ＩＧＢＴ４３ｂ及び第４ＩＧＢＴ４４ｂが共に導通状態にあるとき、第２蓄電池３１の正極から第２リアクトル３３を経て第２蓄電池３１の負極へ電流が流れるので、第１リアクトル２３に加えて第２リアクトル３３にもエネルギーが蓄積される。その後、第３ＩＧＢＴ４３ｂ及び第４ＩＧＢＴ４４ｂの少なくとも一方が遮断状態に変化すると、第２リアクトル３３に蓄積されたエネルギーが解放され、インバータ６０に供給される。その結果、第２蓄電池３１が発生させる電圧Ｖ２が昇圧後電圧Ｖｐａ２に昇圧され、昇圧後電圧Ｖｐａ２がインバータ６０に印加される。即ち、この場合、第２給電部３０及びスイッチ部４０は、第３ＩＧＢＴ４３ｂ及び第４ＩＧＢＴ４４ｂが下アーム素子として機能する昇圧チョッパ回路として作動する。

下アーム素子（即ち、第３ＩＧＢＴ４３ｂ及び第４ＩＧＢＴ４４ｂ）の通流率をデューティー比Ｄｐａ２とすると、昇圧後電圧Ｖｐａ２は下記式（２）により表される。

Ｖｐａ２＝｛１／（１−Ｄｐａ２）｝・Ｖ２ ……（２）

上記式（１）及び式（２）から理解されるように、第１蓄電池２１の昇圧率Ｒｖ１（昇圧率Ｒｖ１＝昇圧後電圧Ｖｐａ１／端子間電圧Ｖ１）は、デューティー比Ｄｐａ１が大きいほど大きくなる。更に、第２蓄電池３１の昇圧率Ｒｖ２（昇圧率Ｒｖ２＝昇圧後電圧Ｖｐａ２／端子間電圧Ｖ２）は、デューティー比Ｄｐａ２が大きいほど高くなる。

第３ＩＧＢＴ４３ｂ及び第４ＩＧＢＴ４４ｂが共に導通状態である時間は、第３ＩＧＢＴ４３ｂのみが導通状態である時間よりも短い或いは等しいので、デューティー比Ｄｐａ２は、デューティー比Ｄｐａ１以下である（即ち、Ｄｐａ１≧Ｄｐａ２）。従って、昇圧率Ｒｖ１≧昇圧率Ｒｖ２である。

一方、昇圧後電圧Ｖｐａ１及び昇圧後電圧Ｖｐａ２は、いずれも高圧側電圧ＶＨと等しい（即ち、Ｖｐａ１＝Ｖｐａ２＝ＶＨ）。昇圧率Ｒｖ１≧昇圧率Ｒｖ２であるので、電圧Ｖ１及び電圧Ｖ２を共に高圧側電圧ＶＨまで昇圧させるためには電圧Ｖ１≦電圧Ｖ２である必要がある。換言すれば、ＣＰＵは、パラレル接続モードの実行要求が発生しているとき、電圧Ｖ１が電圧Ｖ２よりも低ければ（即ち、Ｖ１＜Ｖ２）、第１パラレル接続モードを選択する。他方、ＣＰＵは、パラレル接続モードの実行要求が発生しているとき、電圧Ｖ１が電圧Ｖ２よりも高ければ（即ち、Ｖ１＞Ｖ２）、後述する第２パラレル接続モードを選択する。

（２ａ）インバータ６０の発生させる直流電圧によって第１蓄電池２１及び／又は第２蓄電池３１が充電されるとき、第１ＩＧＢＴ４１ｂが制御される。より具体的に述べると、第１ＩＧＢＴ４１ｂが導通状態にあり且つ第４ＩＧＢＴ４４ｂが遮断状態にあるとき、インバータ６０が発生させる直流電圧（即ち、高圧側電圧ＶＨ）によって正極接続点（Ｐ３）から第２リアクトル３３を経て負極接続点（Ｎ３）に電流が流れるので、第２リアクトル３３にエネルギーが蓄積される。その後、第１ＩＧＢＴ４１ｂが遮断状態に変化すると、第２リアクトル３３に蓄積されたエネルギーが解放される。即ち、この場合、インバータ６０の発生させる電圧が降圧され、その降圧された電圧が第２蓄電池３１に印加される。即ち、第２給電部３０及びスイッチ部４０は、第１ＩＧＢＴ４１ｂが上アーム素子として機能する降圧チョッパ回路として作動する。

（２ｂ）第１ＩＧＢＴ４１ｂ及び第４ＩＧＢＴ４４ｂが共に導通状態にあるとき、インバータ６０が発生させる直流電圧によって正極接続点（Ｐ３）から第１リアクトル２３を経て負極接続点（Ｎ３）に電流が流れるので、第２リアクトル３３に加えて第１リアクトル２３にもエネルギーが蓄積される。その後、第１ＩＧＢＴ４１ｂ及び第４ＩＧＢＴ４４ｂの少なくとも一方が遮断状態に変化すると、第１リアクトル２３に蓄積されたエネルギーが解放される。即ち、この場合、インバータ６０の発生させる電圧が降圧され、その降圧された電圧が第１蓄電池２１に印加される。換言すれば、第１給電部２０及びスイッチ部４０は、第１ＩＧＢＴ４１ｂ及び第４ＩＧＢＴ４４ｂが上アーム素子として機能する降圧チョッパ回路として作動する。

１−２ 電圧Ｖ１＞電圧Ｖ２の場合
前述したように、パラレル接続モードを実行する要求がある場合、電圧Ｖ１が電圧Ｖ２よりも高ければ、ＣＰＵは、第４ＩＧＢＴ４４ｂを導通状態に維持する。その結果、第１蓄電池２１及び第２蓄電池３１がインバータ６０に対して並列に接続される。この場合における本システムの等価回路を図５に示す。第４ＩＧＢＴ４４ｂを導通状態に維持することによって実現されるパラレル接続モードは「第２パラレル接続モード」とも称呼される。

（１ａ）この状態において、第３ＩＧＢＴ４３ｂが導通状態にあり且つ第２ＩＧＢＴ４２ｂが遮断状態にあるとき、第２蓄電池３１の正極から第２リアクトル３３を経て第２蓄電池３１の負極へ電流が流れるので、第２リアクトル３３にエネルギーが蓄積される。その後、第３ＩＧＢＴ４３ｂが遮断状態に変化すると、第２リアクトル３３に蓄積されたエネルギーが解放され、インバータ６０に供給される。その結果、第２蓄電池３１が発生させる電圧Ｖ２が昇圧後電圧Ｖｐｂ２に昇圧され、昇圧後電圧Ｖｐｂ２がインバータ６０に印加される。即ち、この場合、第２給電部３０及びスイッチ部４０は、第３ＩＧＢＴ４３ｂが下アーム素子として機能する昇圧チョッパ回路として作動する。

下アーム素子（即ち、第３ＩＧＢＴ４３ｂ）の通流率をデューティー比Ｄｐｂ２とすると、昇圧後電圧Ｖｐｂ２は下記式（３）により表される。

Ｖｐｂ２＝｛１／（１−Ｄｐｂ２）｝・Ｖ２ ……（３）

（１ｂ）一方、第２ＩＧＢＴ４２ｂ及び第３ＩＧＢＴ４３ｂが共に導通状態にあるとき、第１蓄電池２１の正極から第１リアクトル２３を経て第１蓄電池２１の負極へ電流が流れるので、第２リアクトル３３に加えて第１リアクトル２３にもエネルギーが蓄積される。その後、第２ＩＧＢＴ４２ｂ及び第３ＩＧＢＴ４３ｂの少なくとも一方が遮断状態に変化すると、第１リアクトル２３に蓄積されたエネルギーが解放され、インバータ６０に供給される。その結果、第１蓄電池２１が発生させる電圧Ｖ１が昇圧後電圧Ｖｐｂ１に昇圧され、昇圧後電圧Ｖｐｂ１がインバータ６０に印加される。即ち、この場合、第１給電部２０及びスイッチ部４０は、第２ＩＧＢＴ４２ｂ及び第３ＩＧＢＴ４３ｂが下アーム素子として機能する昇圧チョッパ回路として作動する。

下アーム素子（即ち、第２ＩＧＢＴ４２ｂ及び第３ＩＧＢＴ４３ｂ）の通流率をデューティー比Ｄｐｂ１とすると、昇圧後電圧Ｖｐｂ１は下記式（４）により表される。

Ｖｐｂ１＝｛１／（１−Ｄｐｂ１）｝・Ｖ１ ……（４）

（２ａ）インバータ６０の発生させる直流電圧によって第１蓄電池２１及び／又は第２蓄電池３１を充電されるとき、第１ＩＧＢＴ４１ｂが制御される。より具体的に述べると、第１ＩＧＢＴ４１ｂが導通状態にあり且つ第２ＩＧＢＴ４２ｂが遮断状態にあるとき、インバータ６０が発生させる直流電圧（高圧側電圧ＶＨ）によって正極接続点（Ｐ３）から第１リアクトル２３を経て負極接続点（Ｎ３）に電流が流れるので、によって第１リアクトル２３にエネルギーが蓄積される。その後、第１ＩＧＢＴ４１ｂが遮断状態に変化すると、第１リアクトル２３に蓄積されたエネルギーが解放される。即ち、この場合、インバータ６０の発生させる電圧が降圧され、その降圧された電圧が第１蓄電池２１に印加される。即ち、第１給電部２０及びスイッチ部４０は、第１ＩＧＢＴ４１ｂが上アーム素子として機能する降圧チョッパ回路として作動する。

（２ｂ）第１ＩＧＢＴ４１ｂ及び第２ＩＧＢＴ４２ｂが共に導通状態にあるとき、インバータ６０が発生させる直流電圧によって正極接続点（Ｐ３）から第２リアクトル３３を経て負極接続点（Ｎ３）に電流が流れるので、第１リアクトル２３に加えて第２リアクトル３３にもエネルギーが蓄積される。その後、第１ＩＧＢＴ４１ｂ及び第２ＩＧＢＴ４２ｂの少なくとも一方が遮断状態に変化すると、第２リアクトル３３に蓄積されたエネルギーが解放される。即ち、この場合、インバータ６０の発生させる電圧が降圧され、その降圧された電圧が第２蓄電池３１に印加される。換言すれば、第２給電部３０及びスイッチ部４０は、第１ＩＧＢＴ４１ｂ及び第２ＩＧＢＴ４２ｂが上アーム素子として機能する降圧チョッパ回路として作動する。

２ シリーズ接続モード
シリーズ接続モードを実行する要求があるとき、ＣＰＵは、第３ＩＧＢＴ４３ｂを導通状態に維持する。その結果、第１蓄電池２１及び第２蓄電池３１がインバータ６０に対して直列に接続される。この場合における本システムの等価回路を図６に示す。

（１ａ）この状態において、第２ＩＧＢＴ４２ｂが導通状態にあるとき、第１蓄電池２１の正極から第１リアクトル２３を経て第１蓄電池２１の負極へ電流が流れるので、第１リアクトル２３にエネルギーが蓄積される。その後、第２ＩＧＢＴ４２ｂが遮断状態に変化すると、第１リアクトル２３に蓄積されたエネルギーが開放され、インバータ６０に供給される。その結果、第１蓄電池２１が発生させる電圧Ｖ１が昇圧後電圧Ｖｓ１に昇圧される。即ち、この場合、第１給電部２０及びスイッチ部４０は、第２ＩＧＢＴ４２ｂが下アーム素子として機能する昇圧チョッパ回路として作動する。

下アーム素子（即ち、第２ＩＧＢＴ４２ｂ）の通流率をデューティー比Ｄｓ１とすると、昇圧後電圧Ｖｓ１は下記式（５）により表される。

Ｖｓ１＝｛１／（１−Ｄｓ１）｝・Ｖ１ ……（５）

（１ｂ）一方、第４ＩＧＢＴ４４ｂが導通状態にあるとき、第２蓄電池３１の正極から第２リアクトル３３を経て第２蓄電池３１の負極へ電流が流れるので、第２リアクトル３３にエネルギーが蓄積される。その後、第４ＩＧＢＴ４４ｂが遮断状態に変化すると、第２リアクトル３３に蓄積されたエネルギーが開放され、インバータ６０に供給される。その結果、第２蓄電池３１が発生させる電圧Ｖ２が昇圧後電圧Ｖｓ２に昇圧される。即ち、この場合、第２給電部３０及びスイッチ部４０は、第４ＩＧＢＴ４４ｂが下アーム素子として機能する昇圧チョッパ回路として作動する。

下アーム素子（即ち、第４ＩＧＢＴ４４ｂ）の通流率をデューティー比Ｄｓ２とすると、昇圧後電圧Ｖｓ２は下記式（６）により表される。

Ｖｓ２＝｛１／（１−Ｄｓ２）｝・Ｖ２ ……（６）

シリーズ接続モードの実行時、高圧側電圧ＶＨは、昇圧後電圧Ｖｓ１及び昇圧後電圧Ｖｓ２の和に等しい（即ち、ＶＨ＝Ｖｓ１＋Ｖｓ２）。即ち、昇圧後電圧Ｖｓ１及び昇圧後電圧Ｖｓ２の和に等しい電圧がインバータ６０に印加される。

（２）インバータ６０の発生させる直流電圧によって第１蓄電池２１及び／又は第２蓄電池３１が充電されるとき、第１ＩＧＢＴ４１ｂが制御される。より具体的に述べると、第１ＩＧＢＴ４１ｂが導通状態にあるとき、インバータ６０が発生させる直流電圧（高圧側電圧ＶＨ）によって正極接続点（Ｐ３）から第１リアクトル２３を経て負極接続点（Ｎ３）に電流が流れるので、第１リアクトル２３にエネルギーが蓄積される。同様に、第１ＩＧＢＴ４１ｂが導通状態にあるとき、正極接続点（Ｐ３）から第２リアクトル３３を経て負極接続点（Ｎ３）に電流が流れるので、第２リアクトル３３にエネルギーが蓄積される。

或いは、第１ＩＧＢＴ４１ｂ及び第４ＩＧＢＴ４４ｂが共に導通状態にあるとき、第１リアクトル２３にのみエネルギーが蓄積される。一方、第１ＩＧＢＴ４１ｂ及び第２ＩＧＢＴ４２ｂが共に導通状態にあるとき、第２リアクトル３３にのみエネルギーが蓄積される。

その後、第１ＩＧＢＴ４１ｂが遮断状態に変化すると、第１リアクトル２３及び第２リアクトル３３のそれぞれに蓄積されたエネルギーが解放される。この場合、インバータ６０の発生させる電圧が降圧され、その降圧された電圧が第１蓄電池２１及び第２蓄電池３１のそれぞれに印加される。即ち、この場合、第１給電部２０及び／又は第２給電部３０並びにスイッチ部４０は、第１ＩＧＢＴ４１ｂが上アーム素子として機能する降圧チョッパ回路として作動する。

３ パラレル接続モード及びシリーズ接続モードの選択
ＣＰＵは、高圧側電圧ＶＨの目標値である目標高圧側電圧ＶＨ＊に応じてパラレル接続モード及びシリーズ接続モードの何れか一方を接続モードとして選択する。ＣＰＵは、電動機７０の要求出力が高くなるほど目標高圧側電圧ＶＨ＊を高い値に設定する。

ＣＰＵは、目標高圧側電圧ＶＨ＊が低いとき、パラレル接続モード（具体的には、第１パラレル接続モード及び第２パラレル接続モードの何れか一方）を選択する。ＣＰＵは、パラレル接続モードを実行する要求があるとき、電圧Ｖ１及び／又は電圧Ｖ２が目標高圧側電圧ＶＨ＊よりも低ければ（即ち、Ｖ１＜ＶＨ＊及び／又はＶ２＜ＶＨ＊が成立すれば）、上述したパラレル接続モードにおける昇圧処理を実行する。

ＣＰＵは、目標高圧側電圧ＶＨ＊が高くなるほど、デューティー比Ｄｐａ１及びデューティー比Ｄｐａ２、又は、デューティー比Ｄｐｂ１及びデューティー比Ｄｐｂ２を高い値に設定する。デューティー比が高くなるほど第１リアクトル２３及び／又は第２リアクトル３３に蓄積されるエネルギーが大きくなる。そのため、デューティー比が高いとき、蓄積されるエネルギーが第１リアクトル２３及び／又は第２リアクトル３３の容量（蓄積できるエネルギーの実質的な最大値）を越える可能性がある。

一方、デューティー比が同一であれば上記スイッチング周期が短くなるほど半導体スイッチ（本例において、上記下アーム素子）の導通状態が継続する時間が短くなるので、リアクトルに蓄積されるエネルギー量の最大値が小さくなる。そのため、デューティー比が高いとき、第１リアクトル２３及び／又は第２リアクトル３３に蓄積されるエネルギー量の最大値を低下させるため、半導体スイッチのスイッチング周期を短くする必要がある。

しかし、デューティー比が同一であればスイッチング周期が短くなるほど半導体スイッチが導通状態と遮断状態との間で切り替わる単位時間当たりの回数が増加するので、スイッチング損失が、スイッチング周期が長い場合と比較して大きくなる。換言すれば、デューティー比が高くなるとスイッチング損失が増大し得る。そこで、目標高圧側電圧ＶＨ＊が電圧Ｖ１及び電圧Ｖ２の和よりも高くなると（即ち、電圧Ｖ１＋電圧Ｖ２＜目標高圧側電圧ＶＨ＊が成立すれば）、ＣＰＵは、シリーズ接続モードを選択する。

シリーズ接続モードにおける昇圧処理が実行されるとき、デューティー比は、目標高圧側電圧ＶＨ＊が同一であれば、パラレル接続モードにおいて昇圧処理を実行される場合と比較して小さくなる。その結果、目標高圧側電圧ＶＨ＊が上昇した場合であっても、スイッチング損失の増大を回避することができる。

（チップセットの概要）
チップセット５４が含む「第１ＩＧＢＴ４１ｂ〜第４ＩＧＢＴ４４ｂの制御に用いられる論理回路」の概要を図７に示す。チップセット５４と「ＣＰＵ及び第１ＩＧＢＴ４１ｂ〜第４ＩＧＢＴ４４ｂ」との間で送受信される信号、並びに、チップセット５４が内包する論理回路の間で送受信される信号は、電圧の高低によって構成される。

例えば、チップセット５４から第１ＩＧＢＴ４１ｂ〜第４ＩＧＢＴ４４ｂの何れかへ出力される信号が高い電圧であるとき、対応する半導体スイッチ（ＩＧＢＴ）は導通状態に制御される。一方、チップセット５４から第１ＩＧＢＴ４１ｂ〜第４ＩＧＢＴ４４ｂの何れかへ出力される信号が低い電圧（例えば、０Ｖ）であるとき、対応する半導体スイッチ（ＩＧＢＴ）は遮断状態に制御される。本明細書では便宜上、電圧の高い状態は値が「１」であると記載され、電圧の低い状態は値が「０」であると記載される。

ＣＰＵは、第１ＩＧＢＴ４１ｂ〜第４ＩＧＢＴ４４ｂのそれぞれを導通状態と遮断状態との間で切り替えるため、これら半導体スイッチに対する制御信号Ｃｓを出力する。この制御信号Ｃｓのそれぞれは、ＡＮＤ回路９１ａ〜ＡＮＤ回路９１ｄに入力される。ＡＮＤ回路９１ａ〜ＡＮＤ回路９１ｄの出力のそれぞれは、第１ＩＧＢＴ４１ｂ〜第４ＩＧＢＴ４４ｂにそれぞれ接続される。

ＡＮＤ回路９１ａ〜ＡＮＤ回路９１ｄのそれぞれの他方の入力は、後述するＯＲ回路９４ａ〜ＯＲ回路９４ｄのそれぞれの出力が反転した値である。ＯＲ回路９４ａ〜ＯＲ回路９４ｄの出力は、後述する遮断処理が実行されているときに「１」となり、遮断処理が実行されていないときに「０」となる。

従って、遮断処理が実行されていないとき、対応する第１ＩＧＢＴ４１ｂ〜第４ＩＧＢＴ４４ｂのそれぞれは、ＣＰＵが出力する制御信号Ｃｓによって制御される。一方、遮断処理が実行されているとき、第１ＩＧＢＴ４１ｂ〜第４ＩＧＢＴ４４ｂの全ては、ＣＰＵが生成する制御信号Ｃｓに依らず、遮断状態に維持される。

第１過電流検出部４１ｃ〜第４過電流検出部４４ｃのそれぞれは、対応する半導体スイッチに流れる電流が所定の閾値を超えるとき、検出信号を出力する。即ち、出力値が「１」となる。第１過電流検出部４１ｃ及び第３過電流検出部４３ｃの出力はＯＲ回路９２ａに入力される。第２過電流検出部４２ｃ及び第４過電流検出部４４ｃの出力はＯＲ回路９２ｂに入力される。

ＯＲ回路９２ａの出力はＡＮＤ回路９３ａに入力されると共に、ＣＰＵの入力ポートＰｉａに入力される。ＯＲ回路９２ｂの出力はＡＮＤ回路９３ｂに入力されると共に、ＣＰＵの入力ポートＰｉｂに入力される。ＡＮＤ回路９３ａの他方の入力は、ＣＰＵの出力ポートＰｏａから出力される信号ＲＧ１である。ＡＮＤ回路９３ｂの他方の入力は、ＣＰＵの出力ポートＰｏｂから出力される信号ＲＧ２である。ＣＰＵは、後述する遮断解除制御が実行される場合を除き、信号ＲＧ１及び信号ＲＧ２のそれぞれを「１」に制御している。

ＯＲ回路９２ａの出力は、第１過電流信号ＦＣＶ１とも称呼される。ＯＲ回路９２ａの出力が「１」であるとき、第１過電流信号ＦＣＶ１が「１」である、或いは、第１過電流信号ＦＣＶ１が出力される、とも称呼される。ＯＲ回路９２ｂの出力は、第２過電流信号ＦＣＶ２とも称呼される。ＯＲ回路９２ｂの出力が「１」であるとき、第２過電流信号ＦＣＶ２が「１」である、或いは、第２過電流信号ＦＣＶ２が出力される、とも称呼される。

信号ＲＧ１及び信号ＲＧ２は、便宜上「遮断処理解除信号」とも称呼される。具体的には、信号ＲＧ１及び／又は信号ＲＧ２が「０」であるとき、遮断処理解除信号が出力されている、とも称呼される。

ＡＮＤ回路９３ａの出力は、ＯＲ回路９４ａ〜ＯＲ回路９４ｄのそれぞれに接続されている。ＯＲ回路９４ａ〜ＯＲ回路９４ｄのそれぞれの他方の入力は、ＡＮＤ回路９３ｂの出力である。

（過電流の発生例）
例えば、第２ＩＧＢＴ４２ｂに短絡故障が発生している場合に第３ＩＧＢＴ４３ｂが導通状態に制御されると、第１蓄電池２１から第２ＩＧＢＴ４２ｂ及び第３ＩＧＢＴ４３ｂを経て第１蓄電池２１に至る閉回路が形成される。この閉回路は、図８の太線Ｂ１によって示される。閉回路を流れる電流が過大となれば、第３ＩＧＢＴ４３ｂ及び第１蓄電池２１が損傷を受ける可能性がある。

閉回路を流れる電流が過大となったとき、第２過電流検出部４２ｃ及び／又は第３過電流検出部４３ｃが過電流の発生を検出し得る。第２過電流検出部４２ｃが過電流を検出すれば、ＯＲ回路９２ｂの出力が「１」となる、即ち、第１過電流信号ＦＣＶ１がチップセット５４からＣＰＵへ出力される。一方、第３過電流検出部４３ｃが過電流を検出すれば、ＯＲ回路９２ａの出力が「１」となる、即ち、第２過電流信号ＦＣＶ２がチップセット５４からＣＰＵへ出力される。

仮に、過電流の発生に伴って第２過電流検出部４２ｃ及び第３過電流検出部４３ｃの一方、又は、ＯＲ回路９２ａ及びＯＲ回路９２ｂの一方、が故障しても、第１過電流信号ＦＣＶ１及び第２過電流信号ＦＣＶ２の一方はＣＰＵへ出力される。太線Ｂ１によって示される閉回路は、第１リアクトル２３にエネルギーを蓄積する昇圧チョッパ回路の下アーム素子（即ち、第２ＩＧＢＴ４２ｂ及び第３ＩＧＢＴ４３ｂ）を含んでいるので「下アームループ」とも称呼される。換言すれば、チップセット５４の構成によれば、過電流検出部の１つが故障しても、ＣＰＵは第１リアクトル２３に対する下アームループに発生する過電流を検知することができる。

或いは、第４ＩＧＢＴ４４ｂに短絡故障が発生している場合に第１ＩＧＢＴ４１ｂが導通状態に制御されると、インバータ６０から第１ＩＧＢＴ４１ｂ、第１蓄電池２１及び第４ＩＧＢＴ４４ｂを経てインバータ６０に至る閉回路が形成される。この閉回路は、図９の太線Ｂ２によって示される。閉回路を流れる電流が過大となれば、第１ＩＧＢＴ４１ｂ及び第１蓄電池２１が損傷を受ける可能性がある。

閉回路を流れる電流が過大となれば、第１過電流検出部４１ｃ及び／又は第４過電流検出部４４ｃが過電流の発生を検出し得る。第１過電流検出部４１ｃが過電流を検出すれば、ＯＲ回路９２ａの出力が「１」となる、即ち、第１過電流信号ＦＣＶ１がチップセット５４からＣＰＵへ出力される。一方、第４過電流検出部４４ｃが過電流を検出すれば、ＯＲ回路９２ｂの出力が「１」となる、即ち、第２過電流信号ＦＣＶ２がチップセット５４からＣＰＵへ出力される。

仮に、過電流の発生に伴って第１過電流検出部４１ｃ及び第４過電流検出部４４ｃの一方、又は、ＯＲ回路９２ａ及びＯＲ回路９２ｂの一方、が故障しても、第１過電流信号ＦＣＶ１及び第２過電流信号ＦＣＶ２の一方はＣＰＵへ出力される。太線Ｂ２によって示される閉回路は、第１リアクトル２３にエネルギーを蓄積する降圧チョッパ回路の上アーム素子（即ち、第１ＩＧＢＴ４１ｂ及び第４ＩＧＢＴ４４ｂ）を含んでいるので、「上アームループ」とも称呼される。換言すれば、チップセット５４の構成によれば、過電流検出部の１つが故障しても、ＣＰＵは第１リアクトル２３に対する上アームループに発生する過電流を検知することができる。

或いは、第３ＩＧＢＴ４３ｂに短絡故障が発生している場合に第４ＩＧＢＴ４４ｂが導通状態に制御されると、第２蓄電池３１から第３ＩＧＢＴ４３ｂ及び第４ＩＧＢＴ４４ｂを経て第２蓄電池３１に至る閉回路が形成される。この閉回路は、図１０の太線Ｂ３によって示される。この閉回路を流れる電流が過大となれば、第４ＩＧＢＴ４４ｂ及び第２蓄電池３１が損傷を受ける可能性がある。

閉回路を流れる電流が過大となれば、第３過電流検出部４３ｃ及び／又は第４過電流検出部４４ｃが過電流の発生を検出し得る。第３過電流検出部４３ｃが過電流を検出すれば、ＯＲ回路９２ａの出力が「１」となる、即ち、第１過電流信号ＦＣＶ１がチップセット５４からＣＰＵへ出力される。一方、第４過電流検出部４４ｃが過電流を検出すれば、ＯＲ回路９２ｂの出力が「１」となる、即ち、第２過電流信号ＦＣＶ２がチップセット５４からＣＰＵへ出力される。

仮に、過電流の発生に伴って第３過電流検出部４３ｃ及び第４過電流検出部４４ｃの一方、又は、ＯＲ回路９２ａ及びＯＲ回路９２ｂの一方、が故障しても、第１過電流信号ＦＣＶ１及び第２過電流信号ＦＣＶ２の一方はＣＰＵへ出力される。太線Ｂ３によって示される閉回路は、第２リアクトル３３にエネルギーを蓄積する昇圧チョッパ回路の下ターム素子（即ち、第３ＩＧＢＴ４３ｂ及び第４ＩＧＢＴ４４ｂ）を含んでいるので、「下アームループ」とも称呼される。換言すれば、チップセット５４の構成によれば、過電流検出部の１つが故障しても、ＣＰＵは第２リアクトル３３に対する下アームループに発生する過電流を検知することができる。

或いは、第２ＩＧＢＴ４２ｂに短絡故障が発生している場合に第１ＩＧＢＴ４１ｂが導通状態に制御されると、インバータ６０から第１ＩＧＢＴ４１ｂ、第２ＩＧＢＴ４２ｂ及び第２蓄電池３１を経てインバータ６０に至る閉回路が形成される。この閉回路は、図１１の太線Ｂ４によって示される。この閉回路を流れる電流が過大となれば、第１ＩＧＢＴ４１ｂ及び第２蓄電池３１が損傷を受ける可能性がある。

閉回路を流れる電流が過大となれば、第１過電流検出部４１ｃ及び／又は第２過電流検出部４２ｃが過電流の発生を検出し得る。第１過電流検出部４１ｃが過電流を検出すれば、ＯＲ回路９２ａの出力が「１」となる、即ち、第１過電流信号ＦＣＶ１がチップセット５４からＣＰＵへ出力される。一方、第２過電流検出部４２ｃが過電流を検出すれば、ＯＲ回路９２ｂの出力が「１」となる、即ち、第２過電流信号ＦＣＶ２がチップセット５４からＣＰＵへ出力される。

仮に、過電流の発生に伴って第１過電流検出部４１ｃ及び第２過電流検出部４２ｃの一方、又は、ＯＲ回路９２ａ及びＯＲ回路９２ｂの一方、が故障しても、第１過電流信号ＦＣＶ１及び第２過電流信号ＦＣＶ２の一方はＣＰＵへ出力される。太線Ｂ４によって示される閉回路は、第２リアクトル３３にエネルギーを蓄積する昇圧チョッパ回路の上アーム素子（即ち、第１ＩＧＢＴ４１ｂ及び第２ＩＧＢＴ４２ｂ）を含んでいるので、「上アームループ」とも称呼される。換言すれば、チップセット５４の構成によれば、過電流検出部の１つが故障しても、ＣＰＵは第２リアクトル３３に対する上アームループに発生する過電流を検知することができる。

（過電流発生時の遮断処理）
上述したように、過電流が発生すると、第１ＩＧＢＴ４１ｂ〜第４ＩＧＢＴ４４ｂを遮断状態に制御する遮断処理が実行される。より具体的に述べると、第１過電流検出部４１ｃ〜第４過電流検出部４４ｃの少なくとも１つの出力が「１」となれば、第１過電流信号ＦＣＶ１及び／又は第２過電流信号ＦＣＶ２が「１」となる。このとき、遮断解除制御が実行されていなければ、遮断処理解除信号（即ち、信号ＲＧ１及び信号ＲＧ２）は「１」であるので、ＡＮＤ回路９３ａ及び／又はＡＮＤ回路９３ｂの出力が「１」となる。

その結果、ＯＲ回路９４ａ〜ＯＲ回路９４ｄの出力が「１」となるので、ＡＮＤ回路９１ａ〜ＡＮＤ回路９１ｄの出力は全て「０」となる。即ち、ＣＰＵが出力する制御信号Ｃｓに依らず、ＡＮＤ回路９１ａ〜ＡＮＤ回路９１ｄの出力は全て「０」となり、以て、第１ＩＧＢＴ４１ｂ〜第４ＩＧＢＴ４４ｂが遮断状態に制御される。換言すれば、遮断処理が実行される。

遮断処理が実行されると、上述した下アームループ又は上アームループが解消されるので、過電流が解消される。その結果、第１過電流検出部４１ｃ〜第４過電流検出部４４ｃの全ての出力が「０」になると、ＯＲ回路９４ａ〜ＯＲ回路９４ｄの出力が「１」となるので、第１ＩＧＢＴ４１ｂ〜第４ＩＧＢＴ４４ｂは制御信号Ｃｓに従って制御される。即ち、遮断処理の実行が停止される。

（縮退運転の実行）
ＣＰＵは、過電流の発生を「チップセット５４から受信する第１過電流信号ＦＣＶ１及び／又は第２過電流信号ＦＣＶ２」によって検知することができる。過電流が発生したとき、第１ＩＧＢＴ４１ｂ〜第４ＩＧＢＴ４４ｂの何れかに短絡故障が発生している可能性が高い。そこで、ＣＰＵは、車両１の縮退運転を開始する。具体的には、ＣＰＵは、第１システムメインリレー２４を遮断状態に制御し且つ第１ＩＧＢＴ４１ｂ及び第２ＩＧＢＴ４２ｂを導通状態に制御する。

（過電流発生時の遮断処理）
ところで、過電流の発生に伴って第１過電流検出部４１ｃ〜第４過電流検出部４４ｃの何れかが故障し、その結果、その故障した過電流検出部が検出信号を出力し続ける場合がある。この場合、上述した遮断処理が継続されるので、上記縮退運転を実行することが不可能となる。具体的には、第１ＩＧＢＴ４１ｂ及び第２ＩＧＢＴ４２ｂを導通状態に制御することができない。

そこで、第１過電流信号ＦＣＶ１及び／又は第２過電流信号ＦＣＶ２が所定時間以上継続して「１」である場合、ＣＰＵは、第１過電流検出部４１ｃ〜第４過電流検出部４４ｃの何れかに故障が発生していると判断する。このとき、ＣＰＵは、上述した遮断処理の実行を強制的に停止させる遮断解除制御を実行する。

より具体的に述べると、第１過電流信号ＦＣＶ１及び／又は第２過電流信号ＦＣＶ２が所定時間以上継続して「１」であるとき、ＣＰＵは、信号ＲＧ１及び信号ＲＧ２を「１」から「０」に変更する。その結果、ＡＮＤ回路９３ａ及びＡＮＤ回路９３ｂの出力が「０」となり、以て、ＯＲ回路９４ａ〜ＯＲ回路９４ｄの出力が「０」となる。そのため、第１ＩＧＢＴ４１ｂ〜第４ＩＧＢＴ４４ｂのそれぞれはＣＰＵが出力する制御信号Ｃｓに従って制御される。即ち、遮断処理の実行が停止される。

（具体的な作動）
過電流発生時の遮断処理実行におけるＣＰＵの具体的な作動を、図１２にフローチャートにより表された「過電流検出処理ルーチン」及び図１３にフローチャートにより表された「縮退運転開始処理」ルーチンを参照しながら説明する。ＣＰＵは、これらのルーチンを所定の時間が経過する毎に実行する。

即ち、適当なタイミングになると、ＣＰＵはステップ１２００から処理を開始してステップ１２０５に進み、第１過電流検出フラグＸｆｃｖ１の値が「０」であるか否かを判定する。なお、第１過電流検出フラグＸｆｃｖ１の値は、ＣＰＵが実行する図示しないイニシャルルーチンにおいて「０」に設定される。イニシャルルーチンは、車両１の始動時に実行される。更に、このイニシャルルーチンによって、後述する第２過電流検出フラグＸｆｃｖ２の値は「０」に設定され、信号ＲＧ１及び信号ＲＧ２は「１」に設定される。

（Ａ）過電流が発生していないとき
この場合、第１過電流検出フラグＸｆｃｖの値は「０」であるので、ＣＰＵは、ステップ１２０５にて「Ｙｅｓ」と判定してステップ１２１０に進み、第１過電流信号ＦＣＶ１が「１」であるか否かを判定する。現時点では過電流は発生していないので、第１過電流信号ＦＣＶ１は「０」である。従って、ＣＰＵは、ステップ１２１０にて「Ｎｏ」と判定してステップ１２２０に進み、第２過電流検出フラグＸｆｃｖ２の値が「０」であるか否かを判定する。

この場合、第２過電流検出フラグＸｆｃｖ２の値は「０」であるので、ＣＰＵは、ステップ１２２５にて「Ｙｅｓ」と判定してステップ１２２５に進み、第２過電流信号ＦＣＶ２が「１」であるか否かを判定する。現時点では過電流は発生していないので、第２過電流信号ＦＣＶ２は「０」である。従って、ＣＰＵは、ステップ１２２５にて「Ｎｏ」と判定してステップ１２９５に進み、本ルーチンを一旦終了する。

一方、適当なタイミングになると、ＣＰＵはステップ１３００から処理を開始してステップ１３０５に進む。ステップ１３０５にてＣＰＵは、第１過電流検出フラグＸｆｃｖ１の値が「０」から「１」に変更された直後であるか或いは第２過電流検出フラグＸｆｃｖ２の値が「０」から「１」に変更された直後であるか否かを判定する。現時点において、これらのフラグの値は「０」であるので、ＣＰＵは、ステップ１３０５にて「Ｎｏ」と判定してステップ１３９５に進み、本ルーチンを一旦終了する。

（Ｂ）第１ＩＧＢＴ４１ｂ又は第３ＩＧＢＴ４３ｂにて過電流が発生した直後
この場合、第１過電流信号ＦＣＶ１が「１」となるので、ＣＰＵは、ステップ１２１０にて「Ｙｅｓ」と判定してステップ１２１５に進み、第１過電流検出フラグＸｆｃｖの値を「１」に設定する。次いでＣＰＵは、ステップ１２２０に進む。

ＣＰＵは、再度図１２のルーチンを実行したとき、ステップ１２０５にて「Ｎｏ」と判定してステップ１２３５に進み、ＣＰＵが出力している信号ＲＧ１が「１」であるか否かを判定する。上述したように、信号ＲＧ１は「１」であるので、ＣＰＵは、ステップ１２３５にて「Ｙｅｓ」と判定してステップ１２４０に進む。

ステップ１２４０にてＣＰＵは、第１過電流検出フラグＸｆｃｖ１の値が「１」に変更された後、所定の時間が経過するまで第１過電流信号ＦＣＶ１が「１」のままであったか否かを判定する。現時点では第１過電流検出フラグＸｆｃｖ１の値が「１」に変更された直後であるので、所定の時間が経過していない。従って、ＣＰＵは、ステップ１２４０にて「Ｎｏ」と判定してステップ１２２０に進む。

一方、ＣＰＵは、第１過電流検出フラグＸｆｃｖ１の値が「１」に変更した後、初めて図１３のステップ１３０５を実行したとき、「Ｙｅｓ」と判定してステップ１３１０に進み、第１システムメインリレー２４を遮断状態に制御する。次いで、ＣＰＵはステップ１３１５に進み、第１ＩＧＢＴ４１ｂ及び第２ＩＧＢＴ４２ｂを導通状態に制御する一方、第３ＩＧＢＴ４３ｂ及び第４ＩＧＢＴ４４ｂを遮断状態に制御する。換言すれば、ＣＰＵは、制御信号Ｃｓのうち、第１ＩＧＢＴ４１ｂ及び第２ＩＧＢＴ４２ｂのそれぞれに対応する信号を「１」に設定する一方、第３ＩＧＢＴ４３ｂ及び第４ＩＧＢＴ４４ｂのそれぞれに対応する信号を「０」に設定する。次いでＣＰＵは、ステップ１３９５に進む。即ち、この場合、縮退運転が開始される。

これにより、インバータ６０に第２蓄電池３１が出力する直流電源のみが供給される状態にて車両１は走行を継続することができる。一方、電動機７０が発電機として作動するとき、正極接続点（Ｐ３）と負極接続点（Ｎ３）との間に発生する直流電圧によって第１ＩＧＢＴ４１ｂ及び第２ＩＧＢＴ４２ｂを介して第２蓄電池３１に電流が流入し、以て、第２蓄電池３１を充電することができる。ただし、過電流の発生が継続している場合、上記遮断処理が実行され続けるので、第１ＩＧＢＴ４１ｂ及び第２ＩＧＢＴ４２ｂは遮断状態であり、従って、第２蓄電池３１の充電は行われない。過電流の発生が継続している場合の遮断処理の停止（遮断解除制御）については後述する。

（Ｃ）第２ＩＧＢＴ４２ｂ又は第４ＩＧＢＴ４４ｂにて過電流が発生した直後
この場合、第２過電流信号ＦＣＶ２が「１」となるので、ＣＰＵは、ステップ１２２５にて「Ｙｅｓ」と判定してステップ１２３０に進み、第２過電流検出フラグＸｆｃｖ２の値を「１」に設定する。次いでＣＰＵは、ステップ１２９５に進む。

ＣＰＵは、再度図１２のルーチンを実行したとき、ステップ１２２０にて「Ｎｏ」と判定してステップ１２５０に進み、ＣＰＵが出力している信号ＲＧ２が「１」であるか否かを判定する。上述したように、信号ＲＧ２は「１」であるので、ＣＰＵは、ステップ１２５０にて「Ｙｅｓ」と判定してステップ１２５５に進む。

ステップ１２５５にてＣＰＵは、第２過電流検出フラグＸｆｃｖ２の値が「１」に変更された後、所定の時間が経過するまで第２過電流信号ＦＣＶ２が「１」のままであったか否かを判定する。現時点では第２過電流検出フラグＸｆｃｖ２の値が「１」に変更された直後であるので、所定の時間が経過していない。従って、ＣＰＵは、ステップ１２５５にて「Ｎｏ」と判定してステップ１２９５に進む。

この場合も、上記（Ｂ）の場合と同様に、その後、初めて図１３のフローチャートが実行されたときに上記縮退運転が開始される。

（Ｄ）過電流の発生が継続した場合
この場合、第１過電流検出フラグＸｆｃｖ１の値が「１」に変更された後、所定の時間が経過するまで第１過電流信号ＦＣＶ１が「１」のままであれば、その後、最初に図１２のルーチンが実行されたとき、ＣＰＵは、ステップ１２４０にて「Ｙｅｓ」と判定してステップ１２４５に進む。ステップ１２４５にてＣＰＵは、出力信号ＲＧ１を「０」に変更する。次いでＣＰＵは、ステップ１２２０に進む。即ち、この場合、第１過電流信号ＦＣＶ１が「１」のままであっても、遮断処理が停止される。

同様に、第２過電流検出フラグＸｆｃｖ２の値が「１」に変更された後、所定の時間が経過するまで第２過電流信号ＦＣＶ２が「１」のままであれば、その後、最初に図１２のルーチンが実行されたとき、ＣＰＵは、ステップ１２５５にて「Ｙｅｓ」と判定してステップ１２６０に進む。ステップ１２６０にてＣＰＵは、出力信号ＲＧ２を「０」に変更する。次いでＣＰＵは、ステップ１２９５に進む。即ち、この場合、第２過電流信号ＦＣＶ２が「１」のままであっても、遮断処理が停止される。

以上、説明したように、本システム（電源システム１０）は、
負荷回路（インバータ６０）が接続され、同負荷回路に対して直流電力を供給するために用いられる正極接続点（Ｐ３）及び負極接続点（Ｎ３）と、
前記正極接続点と前記負極接続点とを接続し、同正極接続点と同負極接続点との間にある第１接続点（Ｃ１）、同第１接続点と同負極接続点との間にある第２接続点（Ｃ２）、同第２接続点と同負極接続点との間にある第３接続点（Ｃ３）、及び、同第３接続点と同負極接続点との間にある第４接続点（Ｃ４）を有する特定給電線（ＦＲ）と、
前記第１接続点に正極が接続され、前記第３接続点に負極が接続された第１直流電源（第１蓄電池２１）と、
前記第２接続点に正極が接続され、前記第４接続点に負極が接続された第２直流電源（第２蓄電池３１）と、
前記特定給電線の前記正極接続点と前記第１接続点との間の部分に介装され、カソードが同第１接続点側にあり且つアノードが同第２接続点側にある第１ダイオード（４１ａ）と、
前記特定給電線の前記第１接続点と前記第２接続点との間の部分に介装され、カソードが同第１接続点側にあり且つアノードが同第２接続点側にある第２ダイオード（４２ａ）と、
前記特定給電線の前記第２接続点と前記第３接続点との間の部分に介装され、カソードが同第２接続点側にあり且つアノードが同第３接続点側にある第３ダイオード（４３ａ）と、
前記特定給電線の前記第３接続点と前記第４接続点との間の部分に介装され、カソードが同第３接続点側にあり且つアノードが同第４接続点側にある第４ダイオード（４４ａ）と、
前記第１ダイオードに対して逆並列接続された第１半導体スイッチ（第１ＩＧＢＴ４１ｂ）と、
前記第２ダイオードに対して逆並列接続された第２半導体スイッチ（第２ＩＧＢＴ４２ｂ）と、
前記第３ダイオードに対して逆並列接続された第３半導体スイッチ（第３ＩＧＢＴ４３ｂ）と、
前記第４ダイオードに対して逆並列接続された第４半導体スイッチ（第４ＩＧＢＴ４４ｂ）と、
前記第１半導体スイッチ乃至前記第４半導体スイッチのそれぞれを導通状態と遮断状態との間で切り替えることによって、前記第１直流電源と前記第２直流電源とを前記負荷回路に対して並列に接続するパラレル接続モード（図４及び図５）と、同第１直流電源と同第２直流電源とを同負荷回路に対して直列に接続するシリーズ接続モード（図６）と、を選択的に実行し、加えて、前記第１直流電源及び／又は前記第２直流電源の端子間電圧（電圧Ｖ１及び電圧Ｖ２）を昇圧して前記正極接続点及び前記負極接続点の間に印加し或いは前記正極接続点及び前記負極接続点の間の電圧を降圧して前記第１直流電源及び／又は前記第２直流電源に印加する制御部（ＥＣＵ５０）と、
を備える電源システムにおいて、
前記第１半導体スイッチ乃至第４半導体スイッチのそれぞれは、それぞれを通る過電流を検出したときに検出信号を出力する過電流検出部（第１過電流検出部４１ｃ〜第４過電流検出部４４ｃ）を備え、
前記制御部は、
前記第１半導体スイッチ乃至第４半導体スイッチのそれぞれを導通状態と遮断状態との間で切り替えるための制御信号を生成する演算処理部（ＣＰＵ５１）と、前記制御信号を前記第１半導体スイッチ乃至第４半導体スイッチに対して送信し且つ前記検出信号を前記第１半導体スイッチ乃至第４半導体スイッチのそれぞれから受信する論理回路部（チップセット５４）と、を備え、
前記論理回路部は、
前記第１半導体スイッチ及び／又は前記第３半導体スイッチから前記検出信号を受信したときに第１過電流信号（ＦＣＶ１）を前記演算処理部（入力ポートＰｉａ）へ出力し（ＯＲ回路９２ａ）、前記第２半導体スイッチ及び／又は前記第４半導体スイッチから前記検出信号を受信したときに第２過電流信号（ＦＣＶ２）を前記演算処理部（入力ポートＰｉｂ）へ出力し（ＯＲ回路９２ｂ）、且つ、前記第１半導体スイッチ乃至第４半導体スイッチの少なくとも１つから前記検出信号を受信しているとき、前記制御信号に依らず前記第１半導体スイッチ乃至第４半導体スイッチのそれぞれを遮断状態に維持する遮断処理を実行する（ＡＮＤ回路９１ａ〜ＡＮＤ回路９１ｄ、ＡＮＤ回路９３ａ及びＡＮＤ回路９３ｂ並びにＯＲ回路９４ａ〜ＯＲ回路９４ｄ）ように構成されている。

更に、前記演算処理部は、
所定の期間継続して前記第１過電流信号及び／又は前記第２過電流信号を受信したとき（図１２のステップ１２４０及びステップ１２５５）、遮断処理解除信号（「０」である信号ＲＧ１及び信号ＲＧ２）を前記論理回路部へ出力し（図１２のステップ１２４５及びステップ１２６０）、
前記論理回路部は、
前記演算処理部から前記遮断処理解除信号を受信しているとき（信号ＲＧ１及び／又は信号ＲＧ２が「０」であるとき）、前記遮断処理を停止する（ＡＮＤ回路９３ａ及びＡＮＤ回路９３ｂ）、
ように構成されている。

本システムによれば、過電流発生を検知するために使用されるＣＰＵの入力ポートの数を「４」ではなく「２」に抑えることができる。その一方、本システムによれば、第１リアクトル２３に対する下アームループ及び上アームループに発生する過電流、並びに、第２リアクトル３３に対する下アームループ及び上アームループに発生する過電流を検出することができる。加えて、本システムは、過電流の発生時、第１ＩＧＢＴ４１ｂ〜第４ＩＧＢＴ４４ｂのそれぞれを遮断状態に制御し（即ち、遮断処理を実行し）、以て、過電流を解消することができる。

更に、本システムによれば、第１過電流検出部４１ｃ〜第４過電流検出部４４ｃの何れかが、検出信号を出力し続ける場合であっても、第１ＩＧＢＴ４１ｂ〜第４ＩＧＢＴ４４ｂの制御を再開する（即ち、遮断処理を停止させる）ことができる。そのため、本システムによれば、確実に縮退運転を実行することが可能となる。

以上、本発明に係る電源システムの実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の目的を逸脱しない限りにおいて種々の変更が可能である。例えば、本発明は、駆動力源として電動機を搭載した車両に適用される車両の電源システムはもとより、駆動力源として更に内燃機関を搭載した車両（即ち、ハイブリッド車両）に適用される電源システムにも及ぶ。

加えて、本実施形態に係るチップセット５４は、ＡＮＤ回路及びＯＲ回路等の論理演算回路を含む集積回路であった。しかし、チップセット５４は、複数の半導体素子の組合せによって構成されても良く、或いは、構成変更が可能な集積回路（例えば、ＦＰＧＡ：Field-Programmable Gate Array）によって構成されても良い。加えて、チップセット５４は、汎用コンピュータが実行するプログラムによって実現されても良い。

加えて、本実施形態に係るＣＰＵ５１は、通常、信号ＲＧ１及び信号ＲＧ２を「１」に設定し、遮断解除制御を実行するときに信号ＲＧ１及び／又は信号ＲＧ２を「０」に設定していた。しかし、ＣＰＵ５１は、通常、信号ＲＧ１及び信号ＲＧ２を「０」に設定し、遮断解除制御を実行するときに信号ＲＧ１及び／又は信号ＲＧ２を「１」に設定しても良い。この場合、ＣＰＵ５１の出力ポートＰｏａとＡＮＤ回路９３ａとの間、及び、ＣＰＵ５１の出力ポートＰｏｂとＡＮＤ回路９３ｂとの間にはＮＯＴ回路がそれぞれ挿入される。

加えて、本実施形態に係るＥＣＵ５０は、縮退運転の実行時、第２蓄電池３１の出力する直流電力によって車両１を駆動していた。しかし、ＥＣＵ５０は、第１蓄電池２１の出力する直流電力によって車両１を駆動しても良い。具体的には、ＥＣＵ５０は、縮退運転の実行時、第２システムメインリレー３４を遮断状態に制御し、且つ、第１ＩＧＢＴ４１ｂ及び第４ＩＧＢＴ４４ｂのみを導通状態に制御する。或いは、ＥＣＵ５０は、過電流の発生時、第１ＩＧＢＴ４１ｂ〜第４ＩＧＢＴ４４ｂの何れかに短絡故障が発生しているか否かの診断を行い、その診断結果に基づいて実行する縮退運転を決定しても良い。

加えて、本実施形態において第１蓄電池２１及び第２蓄電池３１は、リチウムイオン電池であった。しかし、第１蓄電池２１及び／又は第２蓄電池３１は、ニッケル水素電池、電気二重層キャパシタ及びリチウムイオンキャパシタ等のリチウムイオン電池とは異なる種類の充放電可能な直流電源であっても良い。

加えて、本実施形態においてスイッチ部４０は、半導体スイッチとして第１ＩＧＢＴ４１ｂ〜第３ＩＧＢＴ４３ｂ及び上端ＩＧＢＴ４４ｂを備えていた。しかし、スイッチ部４０は、半導体スイッチとしてＭＯＳＦＥＴ及びＧＴＯサイリスタ等を備えていても良い。

車両…１、電源システム…１０、第１蓄電池…２１、第１システムメインリレー…２４、第２蓄電池…３１、第２システムメインリレー…３４、スイッチ部…４０、ＥＣＵ…５０、インバータ…６０、電動機…７０。

Claims (2)

1. 負荷回路が接続され、同負荷回路に対して直流電力を供給するために用いられる正極接続点及び負極接続点と、
   前記正極接続点と前記負極接続点とを接続し、同正極接続点と同負極接続点との間にある第１接続点、同第１接続点と同負極接続点との間にある第２接続点、同第２接続点と同負極接続点との間にある第３接続点、及び、同第３接続点と同負極接続点との間にある第４接続点を有する特定給電線と、
   前記第１接続点に正極が接続され、前記第３接続点に負極が接続された第１直流電源と、
   前記第２接続点に正極が接続され、前記第４接続点に負極が接続された第２直流電源と、
   前記特定給電線の前記正極接続点と前記第１接続点との間の部分に介装され、カソードが同第１接続点側にあり且つアノードが同第２接続点側にある第１ダイオードと、
   前記特定給電線の前記第１接続点と前記第２接続点との間の部分に介装され、カソードが同第１接続点側にあり且つアノードが同第２接続点側にある第２ダイオードと、
   前記特定給電線の前記第２接続点と前記第３接続点との間の部分に介装され、カソードが同第２接続点側にあり且つアノードが同第３接続点側にある第３ダイオードと、
   前記特定給電線の前記第３接続点と前記第４接続点との間の部分に介装され、カソードが同第３接続点側にあり且つアノードが同第４接続点側にある第４ダイオードと、
   前記第１ダイオードに対して逆並列接続された第１半導体スイッチと、
   前記第２ダイオードに対して逆並列接続された第２半導体スイッチと、
   前記第３ダイオードに対して逆並列接続された第３半導体スイッチと、
   前記第４ダイオードに対して逆並列接続された第４半導体スイッチと、
   前記第１半導体スイッチ乃至前記第４半導体スイッチのそれぞれを導通状態と遮断状態との間で切り替えることによって、前記第１直流電源と前記第２直流電源とを前記負荷回路に対して並列に接続するパラレル接続モードと、同第１直流電源と同第２直流電源とを同負荷回路に対して直列に接続するシリーズ接続モードと、を選択的に実行し、加えて、前記第１直流電源及び／又は前記第２直流電源の端子間電圧を昇圧して前記正極接続点及び前記負極接続点の間に印加し或いは前記正極接続点及び前記負極接続点の間の電圧を降圧して前記第１直流電源及び／又は前記第２直流電源に印加する制御部と、
   を備える電源システムにおいて、
   前記第１半導体スイッチ乃至第４半導体スイッチのそれぞれは、それぞれを通る過電流を検出したときに検出信号を出力する過電流検出部を備え、
   前記制御部は、
   前記第１半導体スイッチ乃至第４半導体スイッチのそれぞれを導通状態と遮断状態との間で切り替えるための制御信号を生成する演算処理部と、前記制御信号を前記第１半導体スイッチ乃至第４半導体スイッチに対して送信し且つ前記検出信号を前記第１半導体スイッチ乃至第４半導体スイッチのそれぞれから受信する論理回路部と、を備え、
   前記論理回路部は、
   前記第１半導体スイッチ及び／又は前記第３半導体スイッチから前記検出信号を受信したときに第１過電流信号を前記演算処理部へ出力し、前記第２半導体スイッチ及び／又は前記第４半導体スイッチから前記検出信号を受信したときに第２過電流信号を前記演算処理部へ出力し、且つ、前記第１半導体スイッチ乃至第４半導体スイッチの少なくとも１つから前記検出信号を受信しているとき、前記制御信号に依らず前記第１半導体スイッチ乃至第４半導体スイッチのそれぞれを遮断状態に維持する遮断処理を実行するように構成された、
   電源システム。
2. 請求項１に記載の電源システムにおいて、
   前記演算処理部は、
   所定の期間継続して前記第１過電流信号及び／又は前記第２過電流信号を受信したとき、遮断処理解除信号を前記論理回路部へ出力し、
   前記論理回路部は、
   前記演算処理部から前記遮断処理解除信号を受信しているとき、前記遮断処理を停止する、
   ように構成された電源システム。
   
   

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