JP6185087B2 - 窒化物半導体素子 - Google Patents

窒化物半導体素子 Download PDF

Info

Publication number
JP6185087B2
JP6185087B2 JP2015559883A JP2015559883A JP6185087B2 JP 6185087 B2 JP6185087 B2 JP 6185087B2 JP 2015559883 A JP2015559883 A JP 2015559883A JP 2015559883 A JP2015559883 A JP 2015559883A JP 6185087 B2 JP6185087 B2 JP 6185087B2
Authority
JP
Japan
Prior art keywords
nitride semiconductor
layer
plane
substrate
light emitting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2015559883A
Other languages
English (en)
Other versions
JPWO2015115266A1 (ja
Inventor
聡 駒田
聡 駒田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of JPWO2015115266A1 publication Critical patent/JPWO2015115266A1/ja
Application granted granted Critical
Publication of JP6185087B2 publication Critical patent/JP6185087B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/16—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/42—Transparent materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Led Devices (AREA)

Description

本発明は、窒化物半導体素子に関する。
例えば窒化物半導体における発光ダイオードでは、３族元素の組成によりａ軸方向の格子定数が変化するので、ヘテロ接合させる際、ピエゾ電界が生じる。それによって、価電子帯および伝導帯の波動関数の空間的分離が起こり、発光再結合寿命を決める一要素であるマトリックスエレメントが小さくなるため、理論的には発光効率が低下する。そのため、分極の小さい、若しくは起こらない、半極性、非極性の技術が提案されている。
例えば非特許文献１ではＧａＮ基板を半極性面にカットし、その面上に成長する試みがなされている。その他の方法としては、Ｒ面のサファイヤ基板上への成長（非特許文献２）または凹凸側壁からの成長により非極性面を得る方法などがある。
また、非特許文献４には、ストライプ状のＳｉＯ2マスクが部分的に配置されたｎ−ＧａＮ層のＣ面（０００１）上に傾斜面を有する台形状のｎ−ＧａＮアレイをストライプ状に形成し、その後、ｎ−ＧａＮアレイを覆うようにＩｎＧａＮ／ＧａＮの多重量子井戸（ＭＱＷ）発光層を形成する方法が開示されている。非特許文献４においては、Ｃ面上に成長したＭＱＷ発光層からの発光波長と、ｎ−ＧａＮアレイの傾斜面上に成長したＭＱＷ発光層からの発光波長とが異なっているために、２色発光のＬＥＤが得られると報告されている。
Y.Kawaguchi et al., "Dependence of Electron Overflow on Emission Wavelength and Crystallographic Orientation in Single-Quantum-Well III-Nitride Light-Emitting Diodes", Applied Physics Express 6 (2013) 052103 R. Miyagawa et al., "Reactor-pressure dependence of growth of a-plane GaN on r-plane sapphire by MOVPE", Journal of Crystal Growth 310 (2008) 4979-4982 Daniel F. Feezell., "Semipolar (20-2-1) InGaN/GaN Light-Emitting Diodes for High-Efficiency Solid-State Lighting", JOURNAL OF DISPLAY TECHNOLOGY Chu-Young Cho et al., "InGaN/GaN multiple quantum wells grown on microfacets for white-light generation"， APPLIED PHYSICS LETTERS 93, 241109 (2008) 241109-1〜241109-3
例えば非特許文献１に開示されたＧａＮ基板を使用する場合の問題点としては、大口径が難しいこと、および高価であることなどが挙げられる。
また、ＧａＮ基板を紫外領域で用いる場合には、光吸収が起こるため、効率のロスとなる。ＧａＮ基板に比べて光吸収が少ないＡｌＮ基板はまだ技術的なハードルが大きく、普及には至っていない。また、Ｒ面のサファイヤ基板上にエピタキシャル成長させた非特許文献２に開示されたＧａＮ結晶は、ＸＲＤの半値幅がｃ軸方向７００ａｒｃｓｅｃ、ｍ軸方向１２００ａｒｃｓｅｃ（主面）と大きく、転位密度が高いために、高品質な結晶成長が未確立である。また、原理的に面欠陥（stacking fault）が高密度で上方へ伝播するために、結晶性に大きな影響を及ぼす。凹凸側壁からの成長も保護膜を積層する必要があり、プロセスが複雑になる。また、凹凸側壁からの成長は制御も難しい。
さらに、非特許文献４に記載のＬＥＤは２色発光であるため、単色発光で高効率のＬＥＤを得ることが難しく、また、ストライプ状のＳｉＯ2マスクを配置して形成されるため発光体積を十分に上げることができない。さらには、ＳｉＯ2マスクを配置する工程が必要になるという課題もある。
ここで開示された実施形態は、凹凸表面を有する基板と、基板上に形成され、Ａｌ x Ｇａ 1-x Ｎ（０＜ｘ≦１）からなる窒化物半導体下地層と、窒化物半導体下地層上に形成され、発光層または受光層として機能する窒化物半導体機能層とを含み、窒化物半導体下地層は、ファセット成長によりＣ面に対して５０°以上６５°以下の角度で傾斜する傾斜面からなる凹凸面を表面として含み、窒化物半導体機能層は、窒化物半導体下地層の凹凸面上に傾斜面に沿って設けられている窒化物半導体素子である。
例えばこの技術を用いた場合には、Ｒ面若しくはＮ面のＧａＮ基板でなくても、凹凸加工を施したサファイヤ、スピネル、ＳｉＣ（炭化珪素）、Ｓｉ（シリコン）などの基板を使ってピエゾ電界を抑制することができるため、発光素子の発光効率を向上させることができる。さらに凹凸面が露出することにより光取り出し効率を上げることができる。さらにコンタクト面積が大きくなることにより動作電圧を下げることもできる。サファイヤは紫外領域でも吸収係数が小さいため使用することができる。また安定なＣ面の駆動力（kinetics）を得ながら成長するため、結晶性がＣ面と変わらないほど高品質に成長することができる。
本発明においては、Ｒ面およびＮ面の少なくとも一方が露出するように凹凸面が形成される。露出とは発光層または受光層等として機能する窒化物半導体機能層の下の層（窒化物半導体下地層）に凹凸面のＲ面およびＮ面の少なくとも一方が露出しており、凹凸面のＲ面およびＮ面の少なくとも一方の表面上に発光層または受光層等の窒化物半導体機能層が積層されることを意味している。したがって、発光層または受光層等の窒化物半導体機能層は、凹凸面が有する傾斜面（斜めファセット面）に沿って形成されることになる。なお、発光層または受光層等の窒化物半導体機能層は、その上に積層される層によって埋め込まれてもよい。しかし、光取り出し効率の観点から考えると、発光層または受光層等の窒化物半導体機能層が埋め込まれない構造であることが好ましい。また、本明細書におけるファセット成長により露出したＲ面およびＮ面は、それぞれ、理想的なＲ面（図１６の実線で取り囲まれた面）および理想的なＮ面（図１７の実線で取り囲まれた面）でなくてもよく、Ｃ面に対して５０°以上６５°以下の角度で傾斜する傾斜面であってもよく、好ましくはＣ面に対して５０°以上６５°以下の角度で傾斜するとともにａ軸（ａ１、ａ２またはａ３のいずれかの軸）に対して５０°以上６５°以下の角度で傾斜する傾斜面であってもよい。なお、窒化物半導体機能層は、発光層または受光層等の何らかの機能を発現させることが可能な窒化物半導体層である。また、窒化物半導体下地層は、窒化物半導体機能層の下側（基板側）に位置する窒化物半導体層である。また、窒化物半導体層は、ＩｎαＡｌβＧａγＮ（０≦α≦１、０≦β≦１、０≦γ≦１、（α＋β＋γ）＞０）の式で表される窒化物半導体結晶層であって、当該窒化物半導体結晶層にｎ型ドーパントおよび／またはｐ型ドーパントがドープされてもよく、アンドープであってもよい。
基板の凹凸表面上に形成された窒化物半導体層は、図２および図６に示すように、基板の凹凸表面の凸部の上方に凹凸面の凹部が位置していてもよい。基板の凹凸表面上にファセット成長を利用して凹凸面を形成することにより、基板の凹凸表面の凸部の高さおよび周期によって、基板の凹凸表面の上方に形成される斜めファセット面の大きさなどを変更することができる。
図１４の模式的平面図に示すように、基板１１はドット状の凸部１２を有しており、ドット状の凸部１２上にファセット成長によりＲ面およびＮ面の少なくとも一方が露出する凹凸面１３を形成した場合には、凹凸面１３の上面視において、凹凸面１３の凸部１３ａが６角形の辺を構成しており、６角形の複数が互いに接するように並んで配置されていることが好ましい。主面が２つ混在して１２角形が互いに並んで配置されることもある。実際、図３に示すように、細かく観察してみるとＮ面が露出しているために６角形とならない場合がある。しかし、基板の凹凸表面の凸部の配置が主要なファセット面に対して３０°回転して配置されているためマクロに６角形が互いに並ぶように配置されている。そうすると表面の平坦面積が小さくなるため、発光効率および受光効率を向上することができる。また、図１９の模式的平面図に示すように、基板１１はストライプ状の凸部１２を有しており、ストライプ状の凸部１２上にファセット成長によりＲ面およびＮ面の少なくとも一方が露出する凹凸面１３を形成することもできる。
図３および図７に示すように、凹凸面には、Ｒ面とＮ面とが混在して露出していることが好ましい。詳細は不明であるが、凹凸面にＲ面とＮ面とが混在して露出している場合には、成長条件を変更することによって、Ｒ面およびＮ面の制御が可能となり、より幅広い設計が可能となる。また凹凸面の上面視において、６角形が１２角形になれば表面積が大きくなるため好ましい。また成長条件によってＲ面とＮ面との比率が成長中に変われば、成長の各面の成長速度が変わることを意味し、貫通転位の振る舞いも変わる。転位を、露出面を変える過程で曲げることも可能である。
凹凸面が有する傾斜面（斜めファセット面）は、ＡｌxＧａ1-xＮ（０＜ｘ≦１）層であることが好ましい。例えば最上層、若しくは中間層としてＡｌxＧａ1-xＮ（０＜ｘ≦１）以外の材料を用いることはできる。しかしＡｌＧａＮ（０＜ｘ≦１）層（Ｉｎを含んでもよいが、４元混晶は制御が難しく、ファセットを形成するのに十分な層厚を得るのに適してはいない。Ｉｎをごく少量入れるのであれば、サーファクタント効果等の電子ドーピングの効果があり好ましい可能性がある。）は、Ｃ面の成長速度が速く、Ｒ面およびＮ面が露出しやすくなる傾向にある。したがって、ファセットを得るための成長条件の自由度（例えば成長温度、成長速度、Ｖ／ＩＩＩ比など）が高くなるため、好ましい。
基板の凹凸表面の凸部の上方に空洞が存在することもある。例えば図２では基板の凹凸表面の凸部の上方の右部にわずかに細長い空洞が存在することがわかる。これはファセット成長を継続させた際にグレイン同士が完全にフィットして会合せずにわずかに隙間を残すことに起因している。例えばこれにより歪、反りの緩和、貫通転位に対する効果的な終端などの効果（図２０参照）が期待できる。
基板の凹凸表面の斜面上に空洞が存在していてもよい。これは、図２によれば、基板の凹凸表面の凸部上に異常成長したグレイン（結晶粒界）が揃った面を持った窒化物層と会合する際にできる空洞である。これはファセット成長ならではの効果で、ファセット成長を継続させたこの構造の多くの場合で見られる特徴である。例えばこれにより歪、反りの緩和、貫通転位に対する効果的な終端などの効果が期待できる。
凹凸面の凹部の底に窪みが存在していてもよい。これは上記で述べたのと同じで、各ファセット面を含んだグレイン同士が隙間を有しているために起こる。これはこの構造を実現する上で不可欠な部分である可能性がある。転位の伝播を防ぐなどの効果が考えられる。
以上の手段により、従来から特性を向上させることができる窒化物半導体素子を提供することができる。
実施例１で作製した低温Ａｌ0.1Ｇａ0.9Ｎ第４層の断面のＳＥＭ（Scanning Electron Microscope）像である。 実施例１で作製した低温Ａｌ0.1Ｇａ0.9Ｎ第４層の断面のＳＥＭ像である。 実施例１で作製した低温Ａｌ0.1Ｇａ0.9Ｎ第４層の上面視のＳＥＭ像である。 実施例１の窒化物半導体ＬＥＤウェハの平坦部のＳＥＭ像である。 実施例１で作製したＳｉドープｎ型のＡｌ0.1Ｇａ0.9Ｎ第３層の端部の断面のＳＥＭ像である。 実施例１で作製したＳｉドープｎ型のＡｌ0.1Ｇａ0.9Ｎ第３層の端部の断面のＳＥＭ像である。 実施例１で作製したＳｉドープｎ型のＡｌ0.1Ｇａ0.9Ｎ第３層の端部の上面視のＳＥＭ像である。 実施例１で作製したウェハの平坦部のＰＬ発光スペクトルである。 実施例１で作製したウェハの端部の凹凸部のＰＬ発光スペクトルである。 ＰＬ（フォトルミネッセンス）測定により得られたＰＬ波長分布である。 ＰＬ測定により得られたＰＬピーク強度分布である。 ＰＬ測定により得られたＰＬ積分強度分布である。 ＰＬ測定により得られたＰＬ半値幅分布である。 本発明に用いられるドット状の凸部を有する基板の一例の模式的な平面図である。 ＧａＮ上のＩｎ0.2Ｇａ0.8ＮのＣ面に対する傾斜角度［°］と全極性の不連続性［Ｃ／ｍ2］との関係を示す図である。 Ｒ面を図解する図である。 Ｎ面を図解する図である。 実施例１で作製した窒化物半導体ＬＥＤウェハの模式的な断面図である。 本発明に用いられるストライプ状の凸部を有する基板の一例の模式的な平面図である。 実施例２の窒化物半導体ＬＥＤウェハの端部のＳＴＥＭ（Scanning transmission electron microscope）像である。 実施例２の窒化物半導体ＬＥＤウェハの端部のＳＴＥＭ像である。 実施例３の窒化物半導体ＬＥＤチップの模式的な断面図である。
以下、本発明の一例である実施の形態について説明する。なお、実施の形態の説明に用いられる図面において、同一の参照符号は、同一部分または相当部分を表わすものとする。
本発明は、凹凸表面を有する基板（例えばＳｉ、ＳｉＣ、サファイヤ、ＧａＮなど）の上にファセット成長をし、その形状を保ったまま、もしくは成長過程で露出面を変化させて、下地を形成し、発光層または受光層等の窒化物半導体層を基板の主面とは異なる面から成長させる発明である。
本発明を使えばＣ面上にＲ面（１０−１１）、Ｒ面から３０°回転したＮ面（１１−２１）の成長が可能であり、発光層または受光層等の窒化物半導体層の成長面の選択性が著しく上がる。さらに斜めファセット面によって凹凸面を形成することで、基板単位平面あたりの発光層または受光層の体積を上げることができ、発光体積または受光体積を上げることができる。
例えば本発明では、基板は上部から見て凸部が６角形の水玉模様を持つようなパターンで成長した例をあげる。その形状では基板の凹凸表面の凸部の上方に窪みを持つような斜めファセット面を形成することができるため、完全にＲ面成長若しくはＮ面成長したときの発光層の形状は上から見て逆６角錐の形状となる。そうするとＲ面がＣ面に対しておおよそ６０°傾いて成長した場合には、平面と比べておおよそ１．５倍の面積となる。
さらに図３および図７に示されるように、例えばＣ面を選択した場合には、Ｒ面およびＮ面が混在した形で成長させることが可能で、ピエゾ電界を低減することができる。図１５にＧａＮ上のＩｎ0.2Ｇａ0.8ＮのＣ面に対する傾斜角度［°］と全極性の不連続性［Ｃ／ｍ2］との関係を示す（非特許文献３参照）。図１５の白抜きの円がＲ面およびＮ面に対応している。これによればおおよそピエゾ電界はＣ面上に成長した場合と比べて１／５以下になる。ＡｌＧａＮ／ＧａＮ界面の場合でもこの理論は当てはまる。それにより波動関数の重なり積分が大きくなり、発光再結合寿命を早くでき、結果発光効率が向上する。さらにｃ軸配向性の強い窒化物において、通常Ｒ面およびＮ面の成長により良質な下地結晶を作るのは安易ではない。
しかし本発明ではＣ面上に低温など特定の成長条件で現れる「ファセット現象」を使用して成長させるため、Ｃ面上にＣ面窒化物層を成長させるのと変わらない品質（例えばＸ線半値幅、貫通転位、点欠陥、面欠陥等）で成長させることが可能である。特に非極性では面欠陥(stacking fault)が成長方向に伝播するため、大きな問題となる。本発明ではそれを回避することが可能である。例えばＧａＮおよびＡｌＧａＮでファセット成長は可能であり、そのあと「埋め込まずに」成長することによってこの構造を実現することができる。
実施例ではＡｌＧａＮのケースを紹介する。ＡｌＧａＮは、３次元成長要素がＧａＮに比べて強く、この自然形成での６角形〜１２角形（６角形以上はＲ面およびＮ面が混在したケース）を持つファセット成長の成長許容範囲が大きい。
また発光層または受光層のあるファセットは空間的にみて互いにフィットしている形、つまりファセット間に生じる平坦な面（図６の２Ａおよび図７の３Ａ）が少ない状態のほうが好ましい。光取り出し効率は斜めファセット面の面積をいかに大きくとるかが重要なポイントであり、平坦部が大きくなることによって斜めファセット面の面積が小さくなるためである。
図６の２Ａおよび図７の３Ａに示すような平坦な面がファセット間に生じた場合には波長が変わってしまい、２波長化してしまうことで、発光効率が低下する可能性がある。ＡｌＧａＮは１０００℃以上の領域ではファセット成長させた際にＮ面（１１−２１）が出やすいので、図１４に示すように基板１１がドット状の凸部１２を有する場合には、凹凸面１３の凸部１３ａは６角形の辺を構成するように配置されており、凹凸面１３の凸部１３ａによって構成される６角形の辺が発光層または受光層等の窒化物半導体層の表面の凹凸の凸部を形成する辺と平行である場合には、Ｃ面を示す平坦な面が小さくなるため好ましい。例えば、Ｒ面が主要に露出するファセット成長であれば、基板１１のドット状の凸部１２は、基板１１上に積層される発光層または受光層等の窒化物半導体層のｍ軸方向に最も周期が短くなるように配置されることが好ましい。
また低温でＡｌＧａＮ層を成長させると面をＮ面からＲ面にスイッチさせることが可能である。このスイッチングが例えば転位の振る舞いを大きく変えたり、物理特性を大きく変化させる可能性がある。また低温ＡｌＧａＮは、発光層または受光層でのキャリアに対する転位の影響を減らすことができるＶ型形状のピットを形成することができるため、あらかじめこのスイッチング現象を見込んだ上で凹凸パターンを選択することも好ましい例として考えられる。
また完全にスイッチさせずにＮ面とＲ面とを混在させることも可能である。そうすると１２角形のファセットも可能で、基板の単位面積あたりの発光層または受光層の体積を大きくすることができるため好ましい。またファセット層を埋めることなく上に伝播させるためには各ファセット同士の間、基板の凹凸表面の凸部の上方に形成される空洞も重要な役割を果たす。事実、ＡｌxＧａ1-xＮ（０＜ｘ≦１）層で実現したファセット構造は、基板の凹凸表面の凸部の上方に空洞が存在する。発光層（受光層）が形成されたファセットの底面（凹凸面の凹部の底）に窪みがある。この窪みは、基板の凹凸表面の凸部の上方の空洞が完全に埋まらずに残ったのか、埋まった後に再度形成されたのか今のところ不明であるが、ファセットを形成するためには不可欠な部分である可能性がある。
この成長では通常半極性成長および無極性成長で問題となる面欠陥(stacking fault)が下地で横方向で消し合うためにファセット面に成長した半極性の発光層では問題とならないと考えられる。高いＰＬ強度を実現したのはおそらくこれが一因である可能性がある。
例えば量子井戸構造においてそれが存在するファセットの底面付近ではナノオーダーで６角形〜１２角形をなぞるように形成される部分がある。この構造では、基板の反りおよび歪の緩和、ならびにクラックの防止が可能である。例えばクラックに関してはＡｌＧａＮ層の場合ではドーピングおよび組成の変化によって起こる。またＧａＮ層との接合において引張応力がかかるためクラックが入る。しかし応力がかかるａ軸方向がファセットにより蛇行するため、トータルの歪および応力は緩和される。したがってクラックが発生しにくい。
例えばＳｉ基板上にＡｌＧａＮまたはＧａＮを成長させる際もたびたびクラックが問題となる。Ｓｉ基板上にファセット成長させ、そのままその形状を残すことでこの問題がこの要素によって緩和するため、成長の自由度が上がる。
表面が自然形成で凹凸形状となるため、光取り出し効率を上げることができる。エッチングによるダメージも低減できるためコンタクト時のエッチングによる酸化などを防ぐことができ、エッチングと比べて表面の状態を変えることなく電極（例えば透明導電酸化膜）とコンタクトさせることができる。特に２００ｎｍ以上４０５ｎｍ以下の紫外線領域では光取り出し効率が大きな課題となっている。それは透過率の高い透明導電酸化膜が原理的に難しいからである。バンドギャップが大きければ通常結合エネルギーが大きくなるため、ドーパントなどによる原子の置換が難しくなる。したがって、活性化エネルギー、格子サイトへの置換が難しくなり、その結果高い導電性を実現するのが難しい。しかし本発明では基板の凹凸表面上にさらに表面が凹凸形状となるために、外部への光取り出し効果が著しく高くなる。従って実施例で示すように３６０ｎｍのＬＥＤ（発光ダイオード）でのＰＬ発光では５倍以上著しい強度向上が平坦領域と比べて見られた。これは透明導電膜を付けていない状態での評価であるため、透明導電膜を付けた状態で測定すればさらにこの差は拡がると考えられる。
本発明は、基板の凹凸表面の凸部の高さおよび周期を変えることによって、ファセットの形状（大きさなど）を制御することができるため、例えば光取り出し効率に関して言えば、波長によって適切な凹凸周期が異なる。したがって、この可変である特徴は大きなメリットを有する。
本発明は、例えば、ＬＥＤ、太陽電池、フォトダイオードまたは電子デバイスに応用することができる。
ＬＥＤでは、深紫外から赤外領域（２００ｎｍ〜２０００ｎｍ）まで使用することができる。紫外領域（２００ｎｍ〜４０５ｎｍ）ではクラックが大きな問題となる。上述したように歪の方向が基板の表面の凹凸によって蛇行するため、また基板の単位面積あたりの表面積が大きくなるため、反り、歪およびクラックが緩和する。
さらに紫外領域では取り出し効率が大きな問題となる。反射率の高い金属がないこと、ならびに透明性および高導電性を満たす透明導電膜がないことが挙げられる。そうすると本発明の凹凸構造により基板の凹凸および表面の凹凸が維持されるため、取り出し効率へのインパクトはかなり大きい。
またキャリアの閉じ込めも紫外領域では問題となる。バンドギャップの高いキャリアブロック層を積層することができないからである。そうすると発光層に対してバンドオフセットの大きい障壁層を積層することが一つの解決策となるが、通常極性面だとピエゾ電界が大きくなってしまう。それにより伝導帯および価電子帯の波動関数の重なりが小さくなり、発光効率が低下する。しかしこの構造では半極性でピエゾ電界が小さくなるため、バンドオフセットを高くとったときのデメリットが小さく、キャリア閉じ込めのメリットの影響が大きくなり好ましい。
青色領域（４０５ｎｍ〜４７０ｎｍ）では、厚膜で高品質のＩｎＧａＮ層を得ることが難しい。それは平衡蒸気圧がＩｎＮとＧａＮとで大きく異なること、および格子定数も大きく異なることから、高品質な混晶を得ることが難しいことが一因である。さらにＩｎの層内でのマイグレーションにより、面内方向および成長方向において均一な膜を得ることが難しい。従って通常は量子井戸構造を用いる場合、ＧａＮを障壁層として選択する場合が多い。そうすると特に上記波長範囲で長い領域では発光層（ＩｎＧａＮ）と障壁層（ＧａＮ若しくはＡｌＧａＮ）との格子不整合が大きくなり、結果としてピエゾ電界が大きくなる。そうすると上述のモデルでは発光効率が下がる。したがって、ピエゾ電界が小さくなる本発明はこの波長域ではメリットが大きい。
光取り出し効率も、例えばＩＴＯ（酸化インジウム錫）を積層した場合、すべての界面（凹凸基板／窒化物半導体層、窒化物半導体層／透明導電膜、透明導電膜／樹脂および空気）が凹凸形状となり、層内へ戻る全反射が小さくなるため、大きな改善が期待できる。またコンタクト抵抗もコンタクト面積（ｐ層、ｎ層、電極間）が大きくなるため原理的には小さくなる。青色領域で使用されるコンタクト層ｐ−ＧａＮとＩＴＯとは仕事関数がそれぞれ約７．０ｅＶおよび４．３ｅＶであるため、２．７ｅＶのショットキーコンタクトとなる。
欠陥、相互拡散、高キャリア濃度などにより、ピニングおよびトンネリングが起こることによって低コンタクト抵抗（１×１０-2Ωｃｍ台）を実現しているがまだまだ改善の余地がある。したがってコンタクト面積を上げることへの動作電圧および電力効率へのインパクトは大きいと考える。またこの面では歪がないためにＩｎのマイグレーションなども変化する可能性がある。それが発光層であるＩｎＧａＮ層の結晶性に大きく影響を与えることは多いに考えられる。さらに大電流密度で効率が低下するｄｒｏｏｐ現象などが現在問題となっている。これの解決策として、一つは厚膜発光層というのが挙げられる。しかしピエゾ電界による重なり積分の低下による発光効率の低下が顕著になること、結晶性の問題から現状では、内部量子効率を維持しながら実現するのは困難である。結晶性はともかく、ピエゾ電界に関してはこの技術を使えば大きく緩和されるためこの技術へのハードルが低くなる。従って今後の検討により、解決される可能性はある。また、上述したように発光面積が凹凸によって基板の単位面積に対して大きくなるため、効率のピークが大電流側に移行し、より高い電流密度での動作に適したＬＥＤになると考えられる。
また、Ｍｇの発光層への拡散が問題となるケースがある。それもＲ面若しくはＮ面成長により拡散係数が変わる可能性がある。例えばＭｇの拡散は貫通転位を介して起こるというモデルがあるが、この面での貫通転位は傾斜しているので、拡散距離が長くなり、ジャンクション位置を発光層の近くにすることができる可能性がある。そうすると有効質量、活性化エネルギーが高く、高キャリア濃度実現が難しい、正孔の供給を高い濃度で発光層に持ってくることができ、結果として注入効率、キャリア分配が上がる可能性がある。そうすると発光効率およびdroopに好影響を与える可能性がある。
また、緑色、赤色および赤外領域（４８０ｎｍ〜２０００ｎｍ）では、青色領域の説明で述べたように、ＧａＮ障壁層を使った場合、発光層とのバンドオフセットが大きくなるため、ピエゾ電界低減の効果が大きくなる。その他のメリットとしてはおおよそ青色領域と同じである。
上述した内容は、太陽電池およびフォトダイオードのような受光素子にも当てはまる。例えば光電変換の効率はピエゾ電界の低下によって上げられる。さらに受光面積も大きくなるため収率が上がると考えられる。
また、電子デバイスでもドレイン、ゲート、ソースでの電極と窒化物半導体層のコンタクト抵抗が接触面積の観点から下げられると考える。
図１８の模式的断面図に示すように、まず、直径４インチの凹凸表面を有する主面がＣ面のサファイヤ基板１（凸部１ａのピッチＰ：２μｍ、凸部１ａの幅Ｗ：１．３μｍ、凸部１ａの高さＨ：０．６μｍ）上にＡｌＮバッファ層８を成長させた。次に、サファイヤ基板１の温度（成長温度）を１２５５℃まで上昇させ、モル流量比で窒素を４７％、水素を５３％含むキャリアガスを用いて、ＡｌＮバッファ層８上にＡｌ0.1Ｇａ0.9Ｎ第１層２を１．５μｍ／ｈの成長速度で、３６．５μｍの厚さに成長させた。これにより、斜めファセット面を有する凹凸面を備えたファセット層（Ａｌ0.1Ｇａ0.9Ｎ第１層２）が形成された。
次に、モル流量比で窒素を９０％、水素を１０％含むキャリアガスを用いて、Ａｌ0.1Ｇａ0.9Ｎ第１層２上にＡｌ0.1Ｇａ0.9Ｎ第２層３を１．５μｍの厚さに成長させた。この時点でウエハの中央部はＡｌ0.1Ｇａ0.9Ｎ層３で埋められてファセット層は消失したが、ウエハの端部においては斜めファセット面を有する凹凸面を備えたファセット層が維持された。
次に、ＳｉＨ4を導入したこと以外はＡｌ0.1Ｇａ0.9Ｎ第２層３と同一の条件で、Ａｌ0.1Ｇａ0.9Ｎ第２層３上にＳｉドープｎ型Ａｌ0.1Ｇａ0.9Ｎ第３層４（キャリア濃度：５×１０18／ｃｍ3）を成長させた。この時点で、窒化物半導体層の成長を止めて、Ｓｉドープｎ型のＡｌ0.1Ｇａ0.9Ｎ第３層４の端部をＳＥＭ観察したところ、主要なＲ面にＮ面が混在して露出しているファセット（斜めファセット面４ａ）が観測された。図５〜図７に、Ｓｉドープｎ型のＡｌ0.1Ｇａ0.9Ｎ第３層４の端部のＳＥＭ観察結果を示す。
サファイヤ基板１の温度を９３０℃まで下げて、モル流量比で窒素を９７％、水素を３％含むキャリアガスを用いて、Ｓｉドープｎ型Ａｌ0.1Ｇａ0.9Ｎ第３層４上に厚さ約５００ｎｍの低温Ａｌ0.1Ｇａ0.9Ｎ第４層５（窒化物半導体下地層）を形成した。ここで、Ｎ面とＲ面とのスイッチングが起こり、Ｒ面の比率が上がる。図１〜図３に、低温Ａｌ0.1Ｇａ0.9Ｎ第４層５の端部のＳＥＭ観察結果を示す。
次に、低温Ａｌ0.1Ｇａ0.9Ｎ第４層５上に多重量子井戸構造を有する発光層６（窒化物半導体機能層）を形成した。ここで、発光層６は、モル流量比で窒素を９７％、水素を３％含むキャリアガスを用いてＡｌ0.1Ｇａ0.9Ｎからなる厚さ２０ｎｍのバリア層と、モル流量比で窒素を９０％、水素を１０％含むキャリアガスを用いてＧａＮからなる厚さ１３ｎｍの井戸層とを１層ずつ交互に５周期形成することによって形成された。発光層６の表面も凹凸形状を有しており、発光層６の斜めファセット面６ａにはＮ面とＲ面とが混在して露出したままであった。
その後、発光層６上に厚さ４ｎｍのＡｌ0.1Ｇａ0.9Ｎバリア層（図示せず）を形成した後に、サファイヤ基板１の温度を１２６０℃まで上昇させ、Ｍｇドープｐ型ＡｌＧａＮ、アンドープＡｌＧａＮおよびＭｇドープｐ型ＧａＮをこの順に積層することによってｐ型層７を形成した。以上により、実施例１の窒化物半導体ＬＥＤウェハを作製した。
実施例１のウェハの最表面を調査した結果、直径４インチのウェハには成長温度のばらつきによる面内分布があり、ウェハの内側は完全に膜が埋まり、外側が本発明のようになっていた。したがって、成長温度がファセットを維持する上で一つ重要な要因であると考えられる。
したがって、この構造の効果は、埋まっている部分とファセットが残っている部分（本発明の構造）とを比較することによって確認できる。図１０〜図１３に、ＰＬ測定（波長２６６ｎｍのＹＡＧレーザ光による励起）の結果を示す。図１０がＰＬ波長分布を示し、図１１がＰＬピーク強度分布を示し、図１２がＰＬ積分強度分布を示し、図１３がＰＬ半値幅分布を示す。
図１１に示すように、図４に示される実施例１の窒化物半導体ＬＥＤウェハの中央の平坦部ではＰＬピーク強度が約１（ａ．ｕ．）であるのに対して、端部のファセットが残っている部分（凹凸部）では約７（ａ．ｕ．）と７倍となっている。これは、顕著に高い値である。
また、図１０に示すように、中央の平坦部のＰＬピーク波長は３５８ｎｍ（図８）であって、端部の凹凸部のＰＬピーク波長は３５５ｎｍ（図９）であった。端部の凹凸部の斜めファセット面でＰＬピーク波長が短くなっていることから、端部の凹凸部では上述したようにピエゾ電界が下がっている可能性がある。
また、図１３に示すように、中央の平坦部のＰＬ半値幅は２１．４ｎｍであるのに対して、端部の凹凸部のＰＬ半値幅は１４．１ｎｍであった。このように、ＰＬ半値幅は、中央の平坦部よりも端部の凹凸部の方が圧倒的に小さかった。したがって、端部の凹凸部の方が結晶性が良くなっていることが確認された。これは、バンドベンディングが小さいなどの要因が考えられる。バンドベンディングはピエゾ電界がかかった状態で実施例１のように発光層を厚さ１３ｎｍのように厚く積層すると、Ｓ次にカーブする。これによって、成長方向に対して量子準位が変わり、発光波長の不均一につながっている可能性がある。ここからもピエゾ電界が下がっている可能性が示唆される。
図１０〜図１３の面内マッピング測定では外周部にＰＬ強度が高い領域があり、一番高い領域は外輪よりやや内側に位置している。強度を決めている大きな要因はファセットであるがファセット同士での強度の違いはまだよくわかっていない。しかしながら、斜めファセットの面内で占める割合（平坦部がいかに少ないか）、またはＲ面とＮ面との割合によって決まっている可能性も考えられる。また、ｖピットが大きく影響を及ぼしているかもしれない。
中央の平坦部のＸ線半値幅は中央の平坦部が（０００４）（００４）１０２ａｒｃｓｅｃ、（１−１０２）（１０２）４１７ａｒｃｓｅｃであり、斜めファセット面を有する端部の凹凸部は（０００４）（００４）１２２ａｒｃｓｅｃ、（１−１０２）（１０２）３６３ａｒｃｓｅｃであって、ほとんど遜色がないものができた。図２に示す実施例１で作製した低温Ａｌ0.1Ｇａ0.9Ｎ第４層の断面のＳＥＭ像を参照すると、Ｒ面（１０−１１）が窪んでいる。Ｎ面（１１−２１）に段差があることにより光取り出し効率を向上させている可能性がある。
ここで、４変数で示した結晶面方位（０００４）は３変数で（００４）、（１−１０２）は３変数で（１０２）と変換して表記することができる。
発光層６の井戸層として、ＧａＮにわずかにＩｎを入れたＩｎＧａＮ（モル流量比で２０％）からなる井戸層を形成（温度が高く、モル流量比で水素を３％含むキャリアガスを用いているためにほとんど入らない）したこと以外は実施例１と同様にして、実施例２の窒化物半導体ＬＥＤウェハを作製した。
図１４に示すように、実施例２の窒化物半導体ＬＥＤウェハの端部の凹凸部のＰＬピーク波長は３６２ｎｍであって、実施例１の窒化物半導体ＬＥＤウェハと同様に、中央の平坦部に対して端部の斜めファセット面を有する凹凸部のＰＬ強度は著しく向上した（中央の平坦部１．３［ａ．ｕ．］、端部の凹凸部５．４［ａ．ｕ．］）。
図２０および図２１に、実施例２の窒化物半導体ＬＥＤウェハの端部のＳＴＥＭ像を示す。図２０には、貫通転位が横方向に曲がり、基板の凹凸表面の凸部の上方の空洞で終端していることが示されている。また、図２１には、発光層の多重量子井戸構造の周期構造が斜めファセット面に平行に形成されていることが示されている。
図２２に、実施例３の窒化物半導体ＬＥＤチップの模式的な断面図を示す。まず、実施例１と同一の方法および同一の条件でｐ型層７までを形成した。次に、ｐ型層７上にＩＴＯからなる透明導電層２０をスパッタ法により温度３００℃の条件で８０ｎｍの厚さに形成した。次に、Ｓｉドープｎ型Ａｌ0.1Ｇａ0.9Ｎ第３層４を露出させるため、透明導電層２０、ｐ型層７、発光層６および低温Ａｌ0.1Ｇａ0.9Ｎ第４層５をＩＣＰによりパターンエッチングした。次に、ワイヤー接続のためのＴｉ／Ａｌからなるｐ側パッド電極２１を透明導電層２０上に形成し、ｎ側パッド電極２２をＳｉドープｎ型Ａｌ0.1Ｇａ0.9Ｎ第３層４の露出面上に形成して、実施例３の窒化物半導体ＬＥＤウェハを作製した。次に、実施例３の窒化物半導体ＬＥＤウェハの基板１をレーザスクライブ法により分割して、実施例３の窒化物半導体ＬＥＤチップを作製した。実施例３の窒化物半導体ＬＥＤチップの作製の際に透明導電層２０の表面は平坦化せず、低温Ａｌ0.1Ｇａ0.9Ｎ第４層のＲ面およびＮ面に沿った面が残る形とした。
実施例３の窒化物半導体ＬＥＤウェハにおいても、ＰＬ強度が極性面上に発光層を成長したものよりも高くなっていたことから、ＥＬ（エレクトロルミネッセンス）でも同様に高くなることが予想される。また、実施例３の窒化物半導体ＬＥＤチップにおいては、大電流密度領域においても発光効率の低下が生じにくいこと（ｄｒｏｏｐ現象の低減）が期待される。
以上のように本発明の実施の形態および実施例について説明を行なったが、上述の実施の形態および各実施例の構成を適宜組み合わせることも当初から予定している。
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明の窒化物半導体素子は、たとえば電子デバイス、発光ダイオード、半導体レーザ、太陽電池およびフォトダイオードなどに適用することができる。
１ サファイヤ基板、２ Ａｌ0.1Ｇａ0.9Ｎ第１層、３ Ａｌ0.1Ｇａ0.9Ｎ第２層、３ａ 斜めファセット面、４ Ｓｉドープｎ型Ａｌ0.1Ｇａ0.9Ｎ第３層、５ 低温Ａｌ0.1Ｇａ0.9Ｎ第４層、６ 発光層、４ａ，６ａ 斜めファセット面、７ ｐ型層、８ ＡｌＮバッファ層、１１ 基板、１２，１３ａ 凸部、１３ 凹凸面、２０ 透明導電層、２１ ｐ側パッド電極、２２ ｎ側パッド電極。

Claims (12)

  1. 凹凸表面を有する基板と、
    前記基板上に形成され、Ａｌ x Ｇａ 1-x Ｎ（０＜ｘ≦１）からなる窒化物半導体下地層と、
    前記窒化物半導体下地層上に形成され、発光層または受光層として機能する窒化物半導体機能層と、を含み、
    前記窒化物半導体下地層は、ファセット成長によりＣ面に対して５０°以上６５°以下の角度で傾斜する傾斜面からなる凹凸面を表面として含み、
    前記窒化物半導体機能層は、前記窒化物半導体下地層の前記凹凸面上に前記傾斜面に沿って設けられている、窒化物半導体素子。
  2. 前記傾斜面は、ａ軸に対して５０°以上６５°以下の角度で傾斜する、請求項１に記載の窒化物半導体素子。
  3. 前記凹凸面は、前記傾斜面として、Ｒ面およびＮ面の少なくとも一方を含む、請求項１または請求項２に記載の窒化物半導体素子。
  4. 前記凹凸面に前記Ｒ面と前記Ｎ面とが混在して露出している、請求項３に記載の窒化物半導体素子。
  5. 前記凹凸面の上面視において、前記凹凸面の凸部が６角形の辺を構成しており、前記６角形の複数が互いに接するように配置されている、請求項１〜請求項４のいずれか１項に記載の窒化物半導体素子。
  6. 前記基板の前記凹凸表面の凸部の上方に前記凹凸面の凹部が位置している、請求項１〜請求項５のいずれか１項に記載の窒化物半導体素子。
  7. 前記基板の前記凹凸表面の前記凸部がドット状に配置されている、請求項６に記載の窒化物半導体素子。
  8. 前記基板の前記凹凸表面の前記凸部の上方に空洞が存在する、請求項６または請求項７に記載の窒化物半導体素子。
  9. 前記窒化物半導体機能層は発光層を含み、
    前記発光層が前記傾斜面上に設けられている、請求項１〜請求項８のいずれか１項に記載の窒化物半導体素子。
  10. 前記発光層が前記傾斜面としてのＲ面およびＮ面の少なくとも一方の上に設けられている、請求項９に記載の窒化物半導体素子。
  11. 前記発光層上の透明導電層をさらに含み、
    前記発光層および前記透明導電層によってＲ面およびＮ面の少なくとも一方が覆われていない箇所を含む、請求項９または請求項１０に記載の窒化物半導体素子。
  12. 前記発光層は、ＧａＮおよびＩｎＧａＮの少なくとも一方を含む、請求項１〜請求項１１のいずれか１項に記載の窒化物半導体素子。
JP2015559883A 2014-01-28 2015-01-21 窒化物半導体素子 Expired - Fee Related JP6185087B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014012934 2014-01-28
JP2014012934 2014-01-28
PCT/JP2015/051480 WO2015115266A1 (ja) 2014-01-28 2015-01-21 窒化物半導体素子

Publications (2)

Publication Number Publication Date
JPWO2015115266A1 JPWO2015115266A1 (ja) 2017-03-23
JP6185087B2 true JP6185087B2 (ja) 2017-08-23

Family

ID=53756843

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015559883A Expired - Fee Related JP6185087B2 (ja) 2014-01-28 2015-01-21 窒化物半導体素子

Country Status (3)

Country Link
US (1) US20160315224A1 (ja)
JP (1) JP6185087B2 (ja)
WO (1) WO2015115266A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108292695B (zh) * 2015-09-03 2021-01-22 丸文株式会社 深紫外led及其制造方法
WO2018221752A1 (ko) * 2017-05-29 2018-12-06 이석헌 3차원 장파장 발광다이오드 및 그 제조 방법
JP2021057443A (ja) * 2019-09-30 2021-04-08 セイコーエプソン株式会社 発光装置、および、プロジェクター
US12020930B2 (en) * 2020-05-20 2024-06-25 Asahi Kasei Kabushiki Kaisha Nitride semiconductor element
JP7245214B2 (ja) * 2020-11-20 2023-03-23 日機装株式会社 窒化物半導体発光素子の製造方法
US20230130445A1 (en) * 2021-10-25 2023-04-27 Meta Platforms Technologies, Llc Semipolar micro-led
CN114016018B (zh) * 2021-11-05 2023-07-04 江苏徐工工程机械研究院有限公司 具有复合涂层的工件及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3667124B2 (ja) * 1998-11-27 2005-07-06 京セラ株式会社 化合物半導体基板の製造方法
JP4595198B2 (ja) * 2000-12-15 2010-12-08 ソニー株式会社 半導体発光素子及び半導体発光素子の製造方法
JP5277270B2 (ja) * 2010-07-08 2013-08-28 学校法人立命館 結晶成長方法および半導体素子
JP5222916B2 (ja) * 2010-09-17 2013-06-26 シャープ株式会社 半導体基材の製造方法、半導体装置、および電気機器
US8963165B2 (en) * 2010-12-29 2015-02-24 Sharp Kabushiki Kaisha Nitride semiconductor structure, nitride semiconductor light emitting element, nitride semiconductor transistor element, method of manufacturing nitride semiconductor structure, and method of manufacturing nitride semiconductor element
JP2012204540A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
WO2015115266A1 (ja) 2015-08-06
US20160315224A1 (en) 2016-10-27
JPWO2015115266A1 (ja) 2017-03-23

Similar Documents

Publication Publication Date Title
JP6185087B2 (ja) 窒化物半導体素子
JP5130433B2 (ja) 窒化物半導体発光素子及びその製造方法
US9172008B2 (en) Semiconductor light emitting device
US9385266B2 (en) Method of manufacturing a nanostructure light emitting device by planarizing a surface of the device
JP3669848B2 (ja) 窒化物半導体レーザ素子
JP5673581B2 (ja) Ｉｉｉ族窒化物半導体発光素子の製造方法、ｉｉｉ族窒化物半導体発光素子、ランプ、並びに、レチクル
WO2013021464A1 (ja) 窒化物半導体紫外線発光素子
KR100986557B1 (ko) 반도체 발광소자 및 그 제조방법
KR20140039032A (ko) 질화 갈륨 반극성 기판들에서 낮은 저하 발광 다이오드 구조
JP2003110136A (ja) 発光素子
JP2004193555A (ja) 窒化物半導体素子およびその製造方法
KR20120052651A (ko) 나노로드 발광소자
JP3660446B2 (ja) 窒化物半導体素子及びその製造方法
TWI491069B (zh) 光電組件
KR20090064903A (ko) 3족 질화물 반도체 발광소자
KR20120055391A (ko) 나노로드 발광소자
KR20090073935A (ko) 3족 질화물 반도체 발광소자
JP4337132B2 (ja) 窒化物半導体基板及びそれを用いた窒化物半導体素子
JP3951973B2 (ja) 窒化物半導体素子
JPH11191637A (ja) 窒化物半導体素子
KR101928479B1 (ko) 3족 질화물 반도체 발광소자
JP2009049179A (ja) Ｉｉｉ族窒化物系化合物半導体の製造方法及び発光素子
KR20110117963A (ko) 질화물 반도체 발광 소자 및 그 제조방법
KR20110093006A (ko) 질화물 반도체 발광소자
KR100957742B1 (ko) 3족 질화물 반도체 발광소자

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161206

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170127

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170704

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170726

R150 Certificate of patent or registration of utility model

Ref document number: 6185087

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees