JP6178512B2 - 選択的な電力または性能の最適化を伴うメモリチャネルインターリービングのためのシステムおよび方法 - Google Patents
選択的な電力または性能の最適化を伴うメモリチャネルインターリービングのためのシステムおよび方法 Download PDFInfo
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Description
102 システムオンチップ(SoC)、SoC
103 タッチスクリーンディスプレイ
104 CPU
106 メモリチャネルインターリーバ、GPU
107 SoCバス
108 メモリコントローラ
110 メモリデバイス
112 DRAM
114 DRAM
116 メモリコントローラ
118 メモリデバイス
120 DRAM
122 DRAM
124 ストレージコントローラ
126 外部ストレージデバイス
128 スタティックランダムアクセスメモリ(SRAM)
130 読取り専用メモリ(ROM)
200 方法
300 メモリアドレスマップ
302 線形領域
304 インターリーブ領域
322 SoC、オンチップシステム
328 ディスプレイコントローラ
330 タッチスクリーンコントローラ
334 ビデオエンコーダ
336 ビデオ増幅器
338 ビデオポート
340 ユニバーサルシリアルバス(USB)コントローラ、USBコントローラ
342 USBポート
346 加入者識別モジュール(SIM)カード
348 カメラ
350 ステレオオーディオコーダ-デコーダ(コーデック)、ステレオオーディオコーデック
352 オーディオ増幅器
354 第1のステレオスピーカー
356 第2のステレオスピーカー
358 マイクロフォン増幅器
360 マイクロフォン
362 周波数変調(FM)ラジオチューナ、FMラジオチューナ
364 FMアンテナ
366 ステレオヘッドフォン
368 無線周波(RF)トランシーバ、RFトランシーバ
370 RFスイッチ
372 RFアンテナ
374 キーパッド
376 マイクロフォン付きモノヘッドセット
378 バイブレータデバイス、バイブレータ
380 電源
388 ネットワークカード
402A マルチコアCPU、CPU
404A メモリ
410 第0のコア
412 第1のコア
414 第Nのコア
450 アドレスマッピングモジュール
456 ハイアドレス
458 ローアドレス
460 ハイアドレス
462 ハイアドレス
464 選択信号
466 CH0データ
468 CH1データ
470 データセレクタ
472 マージ構成要素
474 マージ構成要素
500 方法
600 モリアドレスマップ
602 DRAM
604 DRAM
606 DRAM
608 DRAM
610 第1の部分
612 第2の部分
700 ポータブルコンピューティングデバイス(PCD)、PCD
Claims (40)
- 選択的な電力または性能の最適化を伴うメモリチャネルインターリービング方法であって、
少なくとも第1のメモリデバイスおよび第2のメモリデバイスについてメモリアドレスマップを構成するステップであって、前記第1のメモリデバイスが第1のメモリコントローラおよび第1のメモリチャネルに関連付けられ、前記第2のメモリデバイスが第2のメモリコントローラおよび第2のメモリチャネルに関連付けられ、前記第1のメモリデバイスおよび前記第2のメモリデバイスの各々がインターリーブ領域の一部分と線形領域の一部分とを備え、前記インターリーブ領域が比較的高い性能のユースケースのためのインターリーブされたアドレス空間を備え、前記線形領域が比較的低い電力のユースケースのための線形アドレス空間を備える、ステップと、
メモリチャネルインターリーバにおいて、1つまたは複数のクライアントからメモリ要求を受信するステップであって、前記メモリ要求が電力節約または性能に対する選好を備える、ステップと、
前記メモリチャネルインターリーバによって、電力節約に対する選好を備える前記メモリ要求を前記線形領域に割り当て、かつ性能に対する選好を備える前記メモリ要求を前記インターリーブ領域に割り当てるステップであって、電力節約に対する選好を備える前記メモリ要求を前記線形領域に割り当てるステップが、前記第1のメモリコントローラに、前記第1のメモリデバイス内の前記線形領域の前記一部分に対応する第1のアドレス範囲に書き込むように命令し、かつ前記第2のメモリコントローラに、前記第2のメモリデバイスを電力節約モードに遷移させるように命令するステップを備える、ステップと
を備える、方法。 - 前記第1のメモリデバイス内の前記線形領域の前記一部分に対応する前記第1のアドレス範囲における最終メモリアドレスに達したときに、
前記第1のメモリデバイスを前記電力節約モードに置くステップと、
前記第2のメモリデバイスをアクティブ化するステップと、
電力節約に対する選好を備える次の受信されたメモリ要求を、前記第2のメモリデバイス内の前記線形領域の前記一部分に対応する第2のアドレス範囲に書き込むステップと
をさらに備える、請求項1に記載の方法。 - 電力節約または性能に対する前記選好がオペレーティングシステムへのシステムコールを介して指定される、請求項1に記載の方法。
- 電力節約または性能に対する前記選好がメモリヒープのタイプを指定するパラメータを備える、請求項1に記載の方法。
- 前記メモリデバイスがダイナミックランダムアクセスメモリ(DRAM)デバイスを備える、請求項1に記載の方法。
- 前記メモリチャネルインターリーバがシステムオンチップ(SOC)バスを介して前記メモリ要求を受信する、請求項1に記載の方法。
- 前記メモリチャネルインターリーバにおいて、メモリ帯域幅の履歴ログを備えるデータベースに対して、性能に対する前記選好を有するメモリ要求を有効にするステップと、
有効にされない場合、前記メモリチャネルインターリーバにおいて、性能に対する前記選好を無効にし、かつ前記有効にされなかったメモリ要求を前記線形領域に割り当てるステップと
をさらに備える、請求項1に記載の方法。 - 前記メモリ要求を前記線形領域または前記インターリーブ領域に割り当てるステップが、動的なメモリ割振りまたは所定の静的なメモリ割振りを備える、請求項1に記載の方法。
- 前記メモリチャネルインターリーバがアドレスマッピングモジュールを備える、請求項1に記載の方法。
- 前記メモリチャネルインターリーバがデータセレクタをさらに備え、前記データセレクタが前記アドレスマッピングモジュールに結合され、かつ通信する、請求項9に記載の方法。
- 選択的な電力または性能の最適化を伴うメモリチャネルインターリービングを提供するためのシステムであって、
少なくとも第1のメモリデバイスおよび第2のメモリデバイスについてメモリアドレスマップを構成するための手段であって、前記第1のメモリデバイスが第1のメモリコントローラおよび第1のメモリチャネルに関連付けられ、前記第2のメモリデバイスが第2のメモリコントローラおよび第2のメモリチャネルに関連付けられ、前記第1のメモリデバイスおよび前記第2のメモリデバイスの各々がインターリーブ領域の一部分と線形領域の一部分とを備え、前記インターリーブ領域が比較的高い性能のユースケースのためのインターリーブされたアドレス空間を備え、前記線形領域が比較的低い電力のユースケースのための線形アドレス空間を備える、手段と、
1つまたは複数のクライアントからメモリ要求を受信するための手段であって、前記メモリ要求が電力節約または性能に対する選好を備える、手段と、
電力節約に対する選好を備える前記メモリ要求を前記線形領域に割り当て、かつ性能に対する選好を備える前記メモリ要求を前記インターリーブ領域に割り当てるための手段であって、前記電力節約に対する選好を備える前記メモリ要求を前記線形領域に割り当てるための手段が、前記第1のメモリコントローラに、前記第1のメモリデバイス内の前記線形領域の前記一部分に対応する第1のアドレス範囲に書き込むように命令するための手段と、前記第2のメモリコントローラに、前記第2のメモリデバイスを電力節約モードに遷移させるように命令するための手段とを備える、手段と
を備える、システム。 - 前記第1のメモリデバイス内の前記線形領域の前記一部分に対応する前記第1のアドレス範囲における最終メモリアドレスに達したときに、
前記第1のメモリデバイスを前記電力節約モードに置くための手段と、
前記第2のメモリデバイスをアクティブ化するための手段と、
電力節約に対する選好を備える次の受信されたメモリ要求を、前記第2のメモリデバイス内の前記線形領域の前記一部分に対応する第2のアドレス範囲に書き込むための手段と
をさらに備える、請求項11に記載のシステム。 - 電力節約または性能に対する前記選好がオペレーティングシステムへのシステムコールを介して指定される、請求項11に記載のシステム。
- 電力節約または性能に対する前記選好がメモリヒープのタイプを指定するパラメータを備える、請求項11に記載のシステム。
- 前記メモリデバイスがダイナミックランダムアクセスメモリ(DRAM)デバイスを備える、請求項11に記載のシステム。
- 前記メモリ要求を前記受信するための手段が、システムオンチップ(SOC)バスと通信している、請求項11に記載のシステム。
- メモリ帯域幅の履歴ログを備えるデータベースに対して、性能に対する前記選好を有するメモリ要求を有効にするための手段と、
有効にされなかったメモリ要求についての性能に対する前記選好を無効にし、かつ前記有効にされなかったメモリ要求を前記線形領域に割り当てるための手段と
をさらに備える、請求項11に記載のシステム。 - 前記メモリ要求を前記線形領域または前記インターリーブ領域に前記割り当てるための手段が、動的なメモリ割振り手段または所定の静的なメモリ割振り手段を備える、請求項12に記載のシステム。
- 前記メモリ要求を前記線形領域に割り当てるための手段が、アドレスマッピングモジュールを有するメモリチャネルインターリーバを備える、請求項11に記載のシステム。
- 前記メモリチャネルインターリーバがデータセレクタをさらに備え、前記データセレクタが前記アドレスマッピングモジュールに結合され、かつ通信する、請求項19に記載のシステム。
- コンピュータプログラムであって、選択的な電力または性能の最適化を伴うメモリチャネルインターリービングのための方法を実施するために実行されるように適合され、前記方法が、
少なくとも第1のメモリデバイスおよび第2のメモリデバイスについてメモリアドレスマップを構成するステップであって、前記第1のメモリデバイスが第1のメモリコントローラおよび第1のメモリチャネルに関連付けられ、前記第2のメモリデバイスが第2のメモリコントローラおよび第2のメモリチャネルに関連付けられ、前記第1のメモリデバイスおよび前記第2のメモリデバイスの各々がインターリーブ領域の一部分と線形領域の一部分とを備え、前記インターリーブ領域が比較的高い性能のユースケースのためのインターリーブされたアドレス空間を備え、前記線形領域が比較的低い電力のユースケースのための線形アドレス空間を備える、ステップと、
1つまたは複数のクライアントからメモリ要求を受信するステップであって、前記メモリ要求が電力節約または性能に対する選好を備える、ステップと、
電力節約に対する選好を備える前記メモリ要求を前記線形領域に割り当て、かつ性能に対する選好を備える前記メモリ要求を前記インターリーブ領域に割り当てるステップであって、電力節約に対する選好を備える前記メモリ要求を前記線形領域に割り当てるステップが、前記第1のメモリコントローラに、前記第1のメモリデバイス内の前記線形領域の前記一部分に対応する第1のアドレス範囲に書き込むように命令し、かつ前記第2のメモリコントローラに、前記第2のメモリデバイスを電力節約モードに遷移させるように命令するステップを備える、ステップと
を備える、コンピュータプログラム。 - 前記第1のメモリデバイス内の前記線形領域の前記一部分に対応する前記第1のアドレス範囲における最終メモリアドレスに達したときに、前記方法が、
前記第1のメモリデバイスを前記電力節約モードに置くステップと、
前記第2のメモリデバイスをアクティブ化するステップと、
電力節約に対する選好を備える次の受信されたメモリ要求を、前記第2のメモリデバイス内の前記線形領域の前記一部分に対応する第2のアドレス範囲に書き込むステップと
をさらに備える、請求項21に記載のコンピュータプログラム。 - 電力節約または性能に対する前記選好がオペレーティングシステムへのシステムコールを介して指定される、請求項21に記載のコンピュータプログラム。
- 電力節約または性能に対する前記選好がメモリヒープのタイプを指定するパラメータを備える、請求項21に記載のコンピュータプログラム。
- 前記メモリデバイスがダイナミックランダムアクセスメモリ(DRAM)デバイスを備える、請求項21に記載のコンピュータプログラム。
- チャネルインターリーバがシステムオンチップ(SOC)バスを介して前記メモリ要求を受信する、請求項21に記載のコンピュータプログラム。
- 前記方法が、
メモリ帯域幅の履歴ログを備えるデータベースに対して、性能に対する前記選好を有するメモリ要求を有効にするステップと、
有効にされない場合、性能に対する前記選好を無効にし、かつ前記有効にされなかったメモリ要求を前記線形領域に割り当てるステップと
をさらに備える、請求項21に記載のコンピュータプログラム。 - 前記メモリ要求を前記線形領域または前記インターリーブ領域に割り当てるステップが、動的なメモリ割振りまたは所定の静的なメモリ割振りを備える、請求項21に記載のコンピュータプログラム。
- 前記メモリ要求を割り当てるステップが、メモリチャネルインターリーバによって実施される、請求項21に記載のコンピュータプログラム。
- 前記メモリチャネルインターリーバがアドレスマッピングモジュールとデータセレクタとを備え、前記データセレクタが前記アドレスマッピングモジュールに結合され、かつ通信する、請求項29に記載のコンピュータプログラム。
- 選択的な電力または性能の最適化を伴うメモリチャネルインターリービングを提供するためのシステムであって、
システムオンチップ(SoC)に接続される少なくとも第1のメモリデバイスおよび第2のメモリデバイスにアクセスするためのメモリ要求を生成するための1つまたは複数の処理ユニットを備えるSOCであって、前記第1のメモリデバイスが第1のメモリコントローラおよび第1のメモリチャネルに関連付けられ、前記第2のメモリデバイスが第2のメモリコントローラおよび第2のメモリチャネルに関連付けられ、
前記第1のメモリデバイスおよび前記第2のメモリデバイスの各々が、メモリアドレスマップによって定義されたインターリーブ領域の一部分と線形領域の一部分とを備え、前記インターリーブ領域が比較的高い性能のユースケースのためのインターリーブされたアドレス空間を備え、前記線形領域が比較的低い電力のユースケースのための線形アドレス空間を備える、システムオンチップ(SOC)と、
前記SoC上にあるメモリチャネルインターリーバであって、
前記1つまたは複数の処理ユニットからのメモリ要求を受信することであって、前記メモリ要求が電力節約または性能に対する選好を備える、受信することと、
電力節約に対する選好を備える前記メモリ要求を前記線形領域に割り当て、かつ性能に対する選好を備える前記メモリ要求を前記インターリーブ領域に割り当てることであって、電力節約に対する選好を備える前記メモリ要求を前記線形領域に割り当てることが、前記第1のメモリコントローラに、前記第1のメモリデバイス内の前記線形領域の前記一部分に対応する第1のアドレス範囲に書き込むように命令し、かつ前記第2のメモリコントローラに、前記第2のメモリデバイスを電力節約モードに遷移させるように命令することを備える、割り当てることと
を行うように構成されるメモリチャネルインターリーバと
を備える、システム。 - 前記第1のメモリデバイス内の前記線形領域の前記一部分に対応する前記第1のアドレス範囲における最終メモリアドレスに達したときに、
前記第1のメモリデバイスが前記電力節約モードに置かれ、
前記第2のメモリデバイスがアクティブ化され、
電力節約に対する選好を備える次の受信されたメモリ要求が、前記第2のメモリデバイス内の前記線形領域の前記一部分に対応する第2のアドレス範囲に書き込まれる、
請求項31に記載のシステム。 - 電力節約または性能に対する前記選好がオペレーティングシステムへのシステムコールを介して指定される、請求項31に記載のシステム。
- 電力節約または性能に対する前記選好がメモリヒープのタイプを指定するパラメータを備える、請求項31に記載のシステム。
- 前記メモリデバイスがダイナミックランダムアクセスメモリ(DRAM)デバイスを備える、請求項31に記載のシステム。
- 前記SOCがポータブル通信デバイス上にある、請求項31に記載のシステム。
- 前記メモリチャネルインターリーバが、
メモリ帯域幅の履歴ログを備えるデータベースに対して、性能に対する前記選好を有するメモリ要求を有効にし、
有効にされない場合、性能に対する前記選好を無効にし、かつ前記有効にされなかったメモリ要求を前記線形領域に割り当てる
ようにさらに構成される、請求項31に記載のシステム。 - 前記メモリチャネルインターリーバが、動的なメモリ割振りまたは所定の静的なメモリ割振りを使用して、前記メモリ要求を前記線形領域または前記インターリーブ領域に割り当てるようにさらに構成される、請求項31に記載のシステム。
- 前記メモリチャネルインターリーバがアドレスマッピングモジュールを備える、請求項31に記載のシステム。
- 前記メモリチャネルインターリーバがデータセレクタをさらに備え、前記データセレクタが前記アドレスマッピングモジュールに結合され、かつ通信する、請求項39に記載のシステム。
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