JP6177355B2 - 擬似乱数生成操作を実施するための命令 - Google Patents

Description

１つ又は複数の態様は、一般に、コンピューティング環境内での処理に関し、具体的には、コンピュータ用途又は他のタイプの用途に用いられる擬似乱数の生成と関連した処理に関する。

擬似乱数は、乱数のように見えるが、真に乱数ではない数である。擬似乱数は、統計的に乱数をもたらす決定論的計算プロセスによって生成される数である。これらの数は決定論的プロセスによって生成されるので、開始点が既知であれば、後日所与の数列を再現することができる。つまり、特定の関数及びシード値が与えられると、関数により同じ数列が生成される。

擬似乱数は、例として、シミュレーション、暗号作成法、及びプロシージャル生成（procedural generation）などの多数のコンピュータ用途に用いられる。これらの用途に用いることができる、擬似乱数を生成するための種々の実装が存在する。これらの実装として、例えば、ライブラリ・サブルーチン、並びに、ＩＢＭ（登録商標）ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ対応プロセッサなどの幾つかのプロセッサ上で利用可能なＣｉｐｈｅｒ Ｍｅｓｓａｇｅ ｗｉｔｈ Ｃｈａｉｎｉｎｇ命令の限定機能が挙げられる

米国特許第５，５５１，０１３号明細書 米国特許第６，００９，２６１号明細書 米国特許第５，５７４，８７３号明細書 米国特許第６，３０８，２５５号明細書 米国特許第６，４６３，５８２号明細書 米国特許第５，７９０，８２５号明細書

「ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ Ｐｒｉｎｃｉｐｌｅｓ ｏｆ Ｏｐｅｒａｔｉｏｎ」、ＩＢＭ（登録商標）出版番号ＳＡ２２−７８３２−０９、第１０版、２０１２年９月 「Ｐｏｗｅｒ ＩＳＡ（商標） Ｖｅｒｓｉｏｎ ２．０６ Ｒｅｖｉｓｉｏｎ Ｂ」、インターナショナル・ビジネス・マシーンズ・コーポレーション、２０１０年７月２３日 「Ｉｎｔｅｌ（登録商標） ６４ ａｎｄ ＩＡ−３２ Ａｒｃｈｉｔｅｃｔｕｒｅｓ Ｄｅｖｅｌｏｐｅｒ’ｓ Ｍａｎｕａｌ：Ｖｏｌ． ２Ｂ，Ｉｎｓｔｒｕｃｔｉｏｎｓ Ｓｅｔ Ｒｅｆｅｒｅｎｃｅ，Ａ−Ｌ」、注文番号２５３６６６−０４５ＵＳ、２０１３年１月 「Ｉｎｔｅｌ（登録商標） ６４ ａｎｄ ＩＡ−３２ Ａｒｃｈｉｔｅｃｔｕｒｅｓ Ｄｅｖｅｌｏｐｅｒ’ｓ Ｍａｎｕａｌ：Ｖｏｌ． ２Ｂ，Ｉｎｓｔｒｕｃｔｉｏｎｓ Ｓｅｔ Ｒｅｆｅｒｅｎｃｅ，Ｍ−Ｚ」、注文番号２５３６６７−０４５ＵＳ、２０１３年１月 「Ｒｅｃｏｍｍｅｎｄａｔｉｏｎ ｆｏｒ Ｒａｎｄｏｍ Ｎｕｍｂｅｒ Ｇｅｎｅｒａｔｉｏｎ Ｕｓｉｎｇ Ｄｅｔｅｒｍｉｎｉｓｔｉｃ Ｒａｎｄｏｍ Ｂｉｔ Ｇｅｎｅｒａｔｏｒｓ」、Ｎａｔｉｏｎａｌ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｓｔａｎｄａｒｄｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ（ＮＩＳＴ）、ＮＩＳＴ Ｓｐｅｃｉａｌ Ｐｕｂｌｉｃａｔｉｏｎ ８００−９０Ａ、２０１２年１月 「Ｓｅｃｕｒｅ Ｈａｓｈ Ｓｔａｎｄａｒｄ（ＳＨＳ）」、Ｆｅｄｅｒａｌ Ｉｎｆｏｒｍａｔｉｏｎ Ｐｒｏｃｅｓｓｉｎｇ Ｓｔａｎｄａｒｄｓ Ｐｕｂｌｉｃａｔｉｏｎ、ＦＩＰＳ ＰＵＢ １８０−４、Ｎａｔｉｏｎａｌ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｓｔａｎｄａｒｄｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｇａｉｔｈｅｒｓｂｕｒｇ、ＭＤ、２０１２年３月

マシン命令を実行するための方法、システム、及びコンピュータ・プログラムを提供する。

特許請求されるような、マシン命令を実行するための方法、システム及びコンピュータ・プログラムを提供することにより、従来技術の欠点が克服され、利点がもたらされる。

１つ又は複数の態様に関連する方法及システムも、本明細書で説明され、特許請求される。さらに、１つ又は複数の態様に関連するサービスも説明され、本明細書で特許請求され得る。
１つ又は複数の態様の技術を通じて、付加的な特徴及び利点が実現される。他の実施形態及び態様は、本明細書で詳細に説明され、特許請求される本発明の一部と見なされる。
１つ又は複数の態様が、具体的に示され、本明細書の最後にある特許請求の範囲において例として明確に特許請求される。上記及び他の目的、特徴、並びに利点は、添付図面と併せて用いられる以下の詳細な説明から明らかである。

１つ又は複数の態様を組み込み、用いるためのコンピューティング環境の一例を示す。 図１のプロセッサの更なる詳細を示す。 １つ又は複数の態様を組み込み、用いるためのコンピューティング環境の別の例を示す。 図３のメモリの更なる詳細を示す。 Ｐｅｒｆｏｒｍ Ｐｓｅｕｄｏｒａｎｄｏｍ ＮｕｍｂｅｒＯｐｅｒａｔｉｏｎ命令の形式の一実施形態を示す。 図５のＰｅｒｆｏｒｍ Ｐｓｅｕｄｏｒａｎｄｏｍ Ｎｕｍｂｅｒ Ｏｐｅｒａｔｉｏｎ命令によって用いられる汎用レジスタ０（ＧＲ０）のコンテンツの一例を示す。 図５のＰｅｒｆｏｒｍ Ｐｓｅｕｄｏｒａｎｄｏｍ Ｎｕｍｂｅｒ Ｏｐｅｒａｔｉｏｎ命令によって用いられる汎用レジスタ１（ＧＲ１）のコンテンツの一例を示す。 図５のＰｅｒｆｏｒｍ Ｐｓｅｕｄｏｒａｎｄｏｍ Ｎｕｍｂｅｒ Ｏｐｅｒａｔｉｏｎ命令によって、一態様において用いられるレジスタＲ_１のコンテンツの一例を示す。 図５のＰｅｒｆｏｒｍ Ｐｓｅｕｄｏｒａｎｄｏｍ Ｎｕｍｂｅｒ Ｏｐｅｒａｔｉｏｎ命令によって、一態様において用いられるレジスタＲ_１＋１のコンテンツの一例を示す。 図５のＰｅｒｆｏｒｍ Ｐｓｅｕｄｏｒａｎｄｏｍ Ｎｕｍｂｅｒ Ｏｐｅｒａｔｉｏｎ命令によって用いられる、一態様におけるレジスタＲ_２のコンテンツの一例を示す。 図５のＰｅｒｆｏｒｍ Ｐｓｅｕｄｏｒａｎｄｏｍ Ｎｕｍｂｅｒ Ｏｐｅｒａｔｉｏｎ命令によって用いられる、一態様におけるレジスタＲ_２＋１のコンテンツの一例を示す。 図５のＰｅｒｆｏｒｍ Ｐｓｅｕｄｏｒａｎｄｏｍ Ｎｕｍｂｅｒ Ｏｐｅｒａｔｉｏｎ命令によって指定される機能コードと関連した処理の一例を示す。 図５のＰｅｒｆｏｒｍ Ｐｓｅｕｄｏｒａｎｄｏｍ Ｎｕｍｂｅｒ Ｏｐｅｒａｔｉｏｎ命令によって指定される修飾子インジケータをチェックすることと関連した処理の一例を示す。 ０の機能コードを有するＰｅｒｆｏｒｍ Ｐｓｅｕｄｏｒａｎｄｏｍ Ｎｕｍｂｅｒ Ｏｐｅｒａｔｉｏｎ命令によって用いられるパラメータ・ブロックの形式の一例を示す。 ３の機能コードを有するＰｅｒｆｏｒｍ Ｐｓｅｕｄｏｒａｎｄｏｍ Ｎｕｍｂｅｒ Ｏｐｅｒａｔｉｏｎ命令によって用いられるパラメータ・ブロックの形式の一実施形態を示す。 インスタンス化操作についてのシード材料の形成の一実施形態を示す。 再シード操作についてのシード材料の形成の一実施形態を示す。 Ｖ_ｎｅｗを生成するための論理の一実施形態を示す。 Ｃ_ｎｅｗを生成するための論理の一例を示す。 擬似乱数を生成するための論理の一実施形態を示す。 擬似乱数の生成に用いられるハッシュ値の作成の一例を示す。 擬似乱数生成操作の正常の完了に基づいてパラメータ・ブロックを更新するための論理の一実施形態を示す。 １つ又は複数の態様を組み込むコンピュータ・プログラム製品の一実施形態を示す。 ホスト・コンピュータ・システムの一実施形態を示す。 コンピュータ・システムの更に別の例を示す。 コンピュータ・ネットワークを含むコンピュータ・システムの別の例を示す。 コンピュータ・システムの種々の要素の一実施形態を示す。 図２７のコンピュータ・システムの実行ユニットの一実施形態を示す。 図２７のコンピュータ・システムの分岐ユニットの一実施形態を示す。 図２７のコンピュータ・システムのロード／ストア・ユニットの一実施形態を示す。 エミュレートされたホスト・コンピュータ・システムの一実施形態を示す。

一態様において、擬似乱数を生成するためのマシン命令が提供される。Ｐｅｒｆｏｒｍ Ｐｓｅｕｄｏｒａｎｄｏｍ Ｎｕｍｂｅｒ Ｏｐｅｒａｔｉｏｎ命令と呼ばれるこの命令は、擬似乱数の生成に用いられる１つ又は複数のシード値をインスタンス化し、１つ又は複数のシード値を再シードし、及び／又は擬似乱数を生成するための能力を含む。一例として、命令は、国立標準技術研究所（National Institute of Standards and Technology、ＮＩＳＴ）が指定する５１２ビット・セキュア・ハッシュ・アルゴリズム（ＳＨＡ−５１２）を用いる。この命令は、擬似乱数生成に関する最新のＮＩＳＴ推奨に準拠する。しかしながら、性能上の理由から、この命令は、ＮＩＳＴにより指定されるような左から右（left-to-right）方式ではなく、右から左（right-to-left）方式で動作する。さらに別の実施形態においては、この命令は、代替エンコーディング（alternate encoding）アルゴリズム（技術とも呼ばれる）を用いるように拡張可能である。

１つ又は複数の態様を組み込み、用いるためのコンピューティング環境の一実施形態が、図１を参照して説明される。コンピューティング環境１００は、例えば１つ又は複数のバス１０８及び／又は他の接続を介して互いに結合された、例えば、プロセッサ１０２（例えば中央演算処理ユニット）、メモリ１０４（例えば主メモリ）、並びに１つ又は複数の入力／出力（Ｉ／Ｏ）デバイス、及び／又はインターフェース１０６を含む。

一例において、プロセッサ１０２は、インターナショナル・ビジネス・マシーンズ・コーポレーションにより提供されるｚ／Ａｒｃｈｉｔｅｃｔｕｒｅに基づいており、同じくインターナショナル・ビジネス・マシーンズ・コーポレーションにより提供される、Ｓｙｓｔｅｍ ｚサーバなどのサーバの一部であり、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅを実装する。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一実施形態は、非特許文献１に記載されている。一例において、プロセッサは、同じくインターナショナル・ビジネス・マシーンズ・コーポレーションにより提供される、ｚ／ＯＳなどのオペレーティング・システムを実行する。ＩＢＭ（登録商標）、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）及びＺ／ＯＳ（登録商標）は、米国ニューヨーク州アーモンク所在のインターナショナル・ビジネス・マシーンズ・コーポレーションの登録商標である。本明細書で使用される他の名称は、インターナショナル・ビジネス・マシーンズ・コーポレーション又は他の会社の登録商標、商標、又は製品名である場合がある。

さらに別の実施形態において、プロセッサ１０２は、インターナショナル・ビジネス・マシーンズ・コーポレーションにより提供されるＰｏｗｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅに基づいている。Ｐｏｗｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅの一実施形態は、非特許文献２に記載されている。Ｐｏｗｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）は、インターナショナル・ビジネス・マシーンズ・コーポレーションの登録商標である。

さらに別の実施形態において、プロセッサ１０２は、Ｉｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎにより提供されるＩｎｔｅｌアーキテクチャに基づいている。Ｉｎｔｅｌアーキテクチャの一実施形態は、非特許文献３及び非特許文献４に記載されている。Ｉｎｔｅｌ（登録商標）は、カリフォルニア州サンタクララ所在のＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎの登録商標である。

プロセッサ１０２は、命令を実行するのに用いられる複数の機能コンポーネントを含む。図２に示されるように、これらの機能コンポーネントは、例えば、実行される命令をフェッチするための命令フェッチ・コンポーネント１２０、フェッチされた命令をデコードし、デコードされた命令のオペランドを取得するための命令デコード・ユニット１２２、デコードされた命令を実行するための命令実行コンポーネント１２４、必要に応じて、命令の実行のためにメモリにアクセスするためのメモリ・アクセス・コンポーネント１２６、及び実行された命令の結果を提供するためのライトバック・コンポーネント１３０を含む。これらのコンポーネントの１つ又は複数は、態様に応じて、シード／生成コンポーネント１３６の少なくとも一部を含むこと又はこれにアクセスすることにより、擬似乱数シード及び／又は生成機能を提供する。この機能は、以下でさらに詳細に説明される。

プロセッサ１０２はまた、一実施形態において、機能コンポーネントの１つ又は複数により用いられる１つ又は複数のレジスタ１４０を含む。

１つ又は複数の態様を組み込み、用いるためのコンピューティング環境の別の実施形態が、図３を参照して説明される。この例において、コンピューティング環境２００は、例えば１つ又は複数のバス２０８及び／又は他の接続を介して互いに結合された、例えば、ネイティブ中央演算処理プロセッサ（ＣＰＵ）２０２、メモリ２０４、並びに１つ又は複数の入力／出力デバイス及び／又はインターフェース２０６を含む。例として、コンピューティング環境２００は、ニューヨーク州アーモンク所在のインターナショナル・ビジネス・マシーンズ・コーポレーションにより提供されるＰｏｗｅｒＰＣプロセッサ、ｐＳｅｉｅｓサーバ、又はｘＳｅｒｉｅｓサーバ、及びカリフォルニア州Ｐａｌｏ Ａｌｔｏ所在のＨｅｗｌｅｔｔ Ｐａｃｋａｒｄ Ｃｏ．により提供されるＩｎｔｅｌ Ｉｔａｎｉｕｍ ＩＩプロセッサを伴うＨＰ Ｓｕｐｅｒｄｏｍｅ、及び／又はインターナショナル・ビジネス・マシーンズ・コーポレーション、Ｈｅｗｌｅｔｔ Ｐａｃｋａｒｄ、Ｉｎｔｅｌ、Ｏｒａｃｌｅ、又はその他により提供されるアーキテクチャに基づいた他のマシンを含むことができる。

ネイティブ中央演算処理ユニット２０２は、環境内での処理の際に用いられる、１つ又は複数の汎用レジスタ及び／又は１つ又は複数の専用レジスタなどの１つ又は複数のネイティブ・レジスタ２１０を含む。これらのレジスタは、任意の特定の時点における環境の状態を表す情報を含む。

さらに、ネイティブ中央演算処理ユニット２０２は、メモリ２０４内に格納された命令及びコードを実行する。１つの特定の例において、中央演算処理ユニットは、メモリ２０４内に格納されたエミュレータ・コード２１２を実行する。このコードにより、１つのアーキテクチャにおいて構成されたコンピューティング環境が、別のアーキテクチャをエミュレートすることが可能になる。例えば、エミュレータ・コード２１２により、ＰｏｗｅｒＰＣプロセッサ、ｐＳｅｒｉｅｓサーバ、ｘＳｅｒｉｅｓサーバ、ＨＰ Ｓｕｐｅｒｄｏｍｅサーバ又は他のものなどの、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ以外のアーキテクチャに基づいたマシンが、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅをエミュレートし、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅに基づいて開発されたソフトウェア及び命令を実行することが可能になる。

エミュレータ・コード２１２に関する更なる詳細が、図４を参照して説明される。メモリ２０４内に格納されたゲスト命令２５０が、ネイティブＣＰＵ２０２のもの以外のアーキテクチャで実行されるように開発されたソフトウェア命令（例えば、マシン命令に相関する）を含む。例えば、ゲスト命令２５０は、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅプロセッサ１０２上で実行されるように設計されているが、代わりに、例えばＩｎｔｅｌ Ｉｔａｎｉｕｍ ＩＩプロセッサとすることができるネイティブＣＰＵ２０２上でエミュレートされることもある。一例において、エミュレータ・コード２１２は、メモリ２０４から１つ又は複数のゲスト命令２５０を取得し、取得された命令に対してローカル・バッファリングを随意的に提供するための命令フェッチ・ルーチン２５２を含む。エミュレータ・コード２１２また、取得されたゲスト命令のタイプを判断し、ゲスト命令を１つ又は複数の対応するネイティブ命令２５６に変換するための命令変換ルーチン２５４も含む。この変換は、例えば、ゲスト命令により実施される機能を識別することと、その機能を実施するためのネイティブ命令を選択することとを含む。

さらに、エミュレータ２１２は、ネイティブ命令を実行させるためのエミュレーション制御ルーチン２６０を含む。エミュレーション制御ルーチン２６０は、ネイティブＣＰＵ２０２に、１つ又は複数の以前に取得されたゲスト命令をエミュレートするネイティブ命令のルーチンを実行させ、こうした実行の最後に、次のゲスト命令又はゲスト命令のグループの取得をエミュレートするために、制御を命令フェッチ・ルーチンに戻させることができる。ネイティブ命令２５６の実行は、データをメモリ２０４からレジスタ内にロードすること、データをレジスタから再びメモリに格納すること、又は変換ルーチンによって求められるような何らかのタイプの算術演算又は論理演算を実施することを含むことができる。

各ルーチンは、例えば、メモリ内に格納され、ネイティブ中央演算処理ユニット２０２によって実行される、ソフトウェアで実装される。他の例において、１つ又は複数のルーチン又は演算は、ファームウェア、ハードウェア、ソフトウェア、又はそれらの幾つかの組み合わせで実装される。エミュレートされるプロセッサのレジスタは、ネイティブＣＰＵのレジスタ２１０又はメモリ２０４内の位置を使用して、エミュレートすることができる。実施形態において、ゲスト命令２５０、ネイティブ命令２５６、及びエミュレータ・コード２１２は、同一のメモリ内に存在してもよく、又は、異なるメモリ・デバイスの間に分配されてもよい。

本明細書で用いられる場合、ファームウェアとは、例えば、プロセッサのマイクロコード、ミリコード、及び／又はマクロコードを含む。ファームウェアは、例えば、上位レベルのマシン・コードの実装に用いられるハードウェア・レベルの命令及び／又はデータ構造体を含む。一実施形態において、ファームウェアは、例えば、典型的には、信頼できるソフトウェアを含むマイクロコードとして供給される専用コード、又は基礎をなすハードウェアに特有のマイクロコードを含み、システム・ハードウェアへのオペレーティング・システムのアクセスを制御する。

一例において、取得され、変換され、実行されるゲスト命令２５０は、本明細書で説明されるＰｅｒｆｏｒｍ Ｐｓｅｕｄｏｒａｎｄｏｍ Ｎｕｍｂｅｒ Ｏｐｅｒａｔｉｏｎ命令である。１つのアーキテクチャ（例えば、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ）のものであるこの命令が、メモリからフェッチされ、変換され、別のアーキテクチャ（例えば、ＰｏｗｅｒＰＣ、ｐＳｅｒｉｅｓ、ｘＳｅｒｉｅｓ、Ｉｎｔｅｌなど）のネイティブ命令２５６のシーケンスとして表される。次に、これらのネイティブ命令が実行される。

命令の明示及び暗黙フィールドを含むＰｅｒｆｏｒｍ Ｐｓｅｕｄｏｒａｎｄｏｍ Ｎｕｍｂｅｒ Ｏｐｅｒａｔｉｏｎ命令、並びに、中央演算処理ユニット（ネイティブのシステム又はエミュレートされたシステム内の）による実行に関する詳細が、本明細書で説明される。Ｐｅｒｆｏｒｍ Ｐｓｅｕｄｏｒａｎｄｏｍ Ｎｕｍｂｅｒ Ｏｐｅｒａｔｉｏｎ命令は、擬似乱数を生成するための生成操作、並びに、擬似乱数の生成に用いられる１つ又は複数のシード値をインスタンス化又は再シードするためのシード操作を含む。シード値は、命令によりアクセスされるパラメータ・ブロック内に格納される。

最初に図５を参照すると、Ｐｅｒｆｏｒｍ Ｐｓｅｕｄｏｒａｎｄｏｍ Ｎｕｍｂｅｒ Ｏｐｅｒａｔｉｏｎ命令の一実施形態が説明される。一例において、Ｐｅｒｆｏｒｍ Ｐｓｅｕｄｏｒａｎｄｏｍ Ｎｕｍｂｅｒ Ｏｐｅｒａｔｉｏｎ命令３００は、ｐｅｒｆｏｒｍ ｐｓｅｕｄｏｒａｎｄｏｍ ｎｕｍｂｅｒ操作を示すためのオペコード（例えば、^ξＢ９３Ｃ^ξ）を有するオペコード・フィールド３０２（例えば、ビット０−１５）と、少なくとも１つの第１のレジスタ（Ｒ_１）を指示するために用いられる第１のレジスタ・フィールド３０４（例えば、ビット２４−２７）と、少なくとも１つの第２のレジスタ（Ｒ_２）を指示するために用いられる第２のレジスタ・フィールド３０６（例えば、ビット２８−３１）とを含む。フィールド３０４−３０６の各々は、一例において、オペコード・フィールドから分離し、独立している。さらに、一実施形態においては、これらは互いに分離し、独立しているが、他の実施形態においては、１つより多くのフィールドを組み合わせてもよい。

一例において、オペコード・フィールド３０２により指示されるオペコードの選択されたビット（例えば、最初の２ビット）は、命令の長さを指定する。この特定の例において、選択されたビットは、長さが２ハーフワード（halfword）であることを示す。さらに、命令の形式は、拡張されたオペコード・フィールドを伴うレジスタ・アンド・レジスタ操作（ｒｅｇｉｓｔｅｒ−ａｎｄ−ｒｅｇｉｓｔｅｒ ｏｐｅｒａｔｉｏｎ）である。この形式では、Ｒ_１フィールドにより指示されるレジスタのコンテンツは、第１オペランドと呼ばれる。第１オペランドを含むレジスタは、第１オペランド位置と呼ばれることもある。さらに、Ｒ_２フィールドは第２オペランドを収容するレジスタを指示し、Ｒ_２は、Ｒ_１フィールドと同じレジスタを指示し得る。

命令において符号化されたＲ_１及びＲ_２に加えて、命令の１つの実装は、例えば、汎用レジスタ０（ＧＲ０）及び汎用レジスタ１（ＧＲ１）を含む１つ又は複数の暗黙レジスタを用いる。図６−図１１を参照して、レジスタの各々が以下でさらに説明される。

最初に図６を参照すると、汎用レジスタ０（３２０）の一形式の一実施形態が説明される。一例において、汎用レジスタ０は、修飾子（Ｍ）ビット３２２（例えば、ビット５６）と、機能コード（function code、ＦＣ）・フィールド３２４（例えば、ビット５７−６３）とを含む。機能コード・フィールドは、実施される機能を指定する機能コードを含む。一例において、割り当てられた機能コードは、１６の割り当てられたパラメータ・ブロック・サイズを有する、クエリ機能についてのコード０と、２４０の割り当てられたパラメータ・ブロック・サイズを有する、ＳＨＡ−５１２−ＤＲＮＧ（Deterministic Random Number Generator、決定論的乱数生成器）機能についてのコード３とを含む。汎用レジスタ０のビット５７−６３が、割り当てられていない又はインストールされていない機能コードを指示する場合、指定例外が認識される。

クエリ機能（機能コード０）は、これらに限定されるものではないが、他の乱数又は擬似乱数生成機能を含む、他の機能の可用性を示す手段を提供する。クエリ機能に関して、Ｒ_１及びＲ_２フィールド、並びに汎用レジスタ１のコンテンツは無視される。

この実施形態においては、クエリ機能以外の機能について、ビット５６は、実施される特定の操作を示すために用いられる修飾子ビットである。例えば、修飾子ビットがゼロの場合、生成操作が実施され、修飾子ビットが１の場合、シード操作が実施される。修飾子ビットは、クエリ機能に関して無視される。１つの実施において、汎用レジスタ０の全ての他のビットは無視される。さらに別の実施形態においては、他の機能が提供される場合、それらが修飾子ビットを使用することも又は使用しないこともある。

図１２及び図１３を参照して、機能コード及び修飾子ビットの使用がさらに説明される。最初に、図１２を参照すると、Ｐｅｒｆｏｒｍ Ｐｓｅｕｄｏｒａｎｄｏｍ Ｎｕｍｂｅｒ Ｏｐｅｒａｔｉｏｎ命令が取得され（ステップ３７９）、実行される。実行の際、一実施形態において、汎用レジスタ０において指定された機能コードが取得される（ステップ３８０）。機能コードに基づいて、実施される機能に関して判断がなされる（ステップ３８２）。例として、機能は、クエリ機能、又はＳＨＡ−５１２−ＤＲＮＧ機能などの乱数生成器機能、又は他のタイプの乱数生成器機能、又は他の機能とすることができる。

その後、機能コードによって指定された機能が修飾子インジケータを用いるかどうかについての判断がなされる（問い合わせ３８４）。修飾子インジケータが用いられない場合、次に、処理は、指示された機能の実施を続行する（ステップ３８６）。他の場合には、修飾子インジケータが取得され（ステップ３８８）、処理は、修飾子インジケータに基づいて進行する（ステップ３９０）。

図１３を参照して、修飾子インジケータの使用の一実施形態がさらに説明される。最初に、修飾子インジケータの値に関する判断がなされる（問い合わせ３９２）。機能コードがＳＨＡ−５１２−ＤＲＮＧ機能を示す１つの特定の例において、修飾子インジケータの値が０であるか又は１であるかの判断がなされる。

修飾子ビットの値が０であるとき、次に、ＳＨＡ−５１２−ＤＲＮＧ機能の生成操作が実施される（ステップ３９４）。これは、例えば、第１オペランドの各メモリ・ブロックについて、５１２ビット・セキュア・ハッシュ技術及びパラメータ・ブロック内の１つ又は複数のシード値を用いてハッシュ値を生成することと、生成されたハッシュ値の少なくとも一部を第１オペランドに格納することとを含む。

他の場合には、修飾子ビットの値が１であれば、次に、シード操作が実施される（ステップ３９６）。これは、例えば、再シード・カウンタの値に基づき、命令の第２オペランドに含まれる情報を用いて形成されるシード材料を取得することと、シード材料及び５１２ビット・セキュア・ハッシュ技術を用いて１つ又は複数のシード値を提供することと、シード値をパラメータ・ブロック内に格納することとを含む。

機能コードが他のタイプの乱数生成器機能を表す他の実施形態において、同じ修飾子ビット値を用いて、その乱数生成器機能について生成操作が実施されるのか、又はシード操作が実施されるのかを判断することができる。付加的に、さらに別の実施形態において、他のタイプの機能を指定する他のタイプの機能コードについて、修飾子インジケータの値は、本明細書で記載されるものとは異なる機能を指定する場合がある。多数の変形が可能である。

命令レジスタの説明を続けると、図７を参照して、汎用レジスタ１（３３０）の一形式の一実施形態が説明される。一例において、クエリ機能以外の機能について、汎用レジスタ１は、命令によってアクセスされ、使用されるストレージ内のパラメータ・ブロックの左端バイトの論理アドレス３３２を含む。汎用レジスタ１内のパラメータ・ブロック・アドレスの長さ及び位置は、アドレッシング・モードに依存する。２４ビット・アドレッシング・モードにおいては、汎用レジスタ１のビット位置４０−６３のコンテンツがアドレスを構成し、ビット位置０−３８のコンテンツは無視される。３１ビット・アドレッシング・モードにおいては、汎用レジスタ１のビット位置３３−６３のコンテンツがアドレスを構成し、ビット位置０−３２のコンテンツは無視される。６４ビットのアドレッシング・モードにおいては、汎用レジスタ１のビット位置０−６３のコンテンツがアドレスを構成する。アクセス・レジスタ・モードにおいては、アクセス・レジスタ１が、パラメータ・ブロックを含むアドレス空間を指定する。

図８は、Ｒ_１フィールド３０４（図５）によって指示されるＲ_１のコンテンツ（３４０）の一例を示す。特に、生成操作に関しては、Ｒ_１フィールドは、汎用レジスタの偶数・奇数の対を指定し、汎用レジスタ０以外の偶数番号レジスタを指定することになり、他の場合には、指定例外が認識される。汎用レジスタＲ_１のコンテンツは、第１オペランドのメモリ内の位置を指定する。特に、Ｒ_１のコンテンツは、第１オペランドの左端バイトのアドレス３４２を指定する。第１オペランドの長さ３５２（図９）は、汎用レジスタＲ_１＋１（３５０）において指定される。Ｒ_２フィールドは、生成操作から無視される。

シード操作に関して、Ｒ_２フィールド３０６（図５）は汎用レジスタの偶数・奇数の対を指定し、汎用レジスタ０以外の偶数番号レジスタを指定することになり、他の場合には、指定例外が認識される。汎用レジスタＲ_２（３６０、図１０）のコンテンツは、第２オペランドのメモリ内の位置を指定する。特に、Ｒ_２のコンテンツは、第２オペランドの左端バイトのアドレス３６２を指定する。第２オペランドの長さ３７２（図１１）は、汎用レジスタＲ_２＋１（３７０）において指定される。Ｒ_１フィールドは、シード操作から無視される。

生成操作が指定されるか又はシード操作が指定されるかに関係なく、ストレージ・オペランドを指示する偶数番号汎用レジスタ（それぞれＲ_１又はＲ_２）のコンテンツは、アドレッシング・モードに従う。２４ビット・アドレッシング・モードにおいては、レジスタのビット位置４０−６３のコンテンツがストレージ・オペランドのアドレスを構成し、ビット位置０−３９のコンテンツは無視される。３１ビットのアドレッシング・モードにおいては、レジスタのビット位置３３−６３のコンテンツがストレージ・オペランドのアドレスを構成し、ビット位置０−３２のコンテンツは無視される。６４ビットのアドレッシング・モードにおいては、レジスタのビット位置０−６３のコンテンツがアドレスを構成する。アクセス・レジスタ・モードにおいては、それぞれのアクセス・レジスタ（Ｒ_１又はＲ_２）は、ストレージ・オペランドを含むアドレス空間を指定する。

生成操作が指定されるか又はシード操作が指定されるかに関係なく、２４ビット・アドレッシング・モード及び３１ビット・アドレッシング・モードのいずれにおいても、奇数番号汎用レジスタ（それぞれＲ_１＋１又はＲ_２＋１）のビット位置３２−６３のコンテンツは、ストレージ・オペランド内のバイト数を指定する３２ビットの符号なし２進整数を形成する。６４ビット・アドレッシング・モードにおいては、レジスタのビット位置０−６３のコンテンツは、ストレージ・オペランド内のバイト数を指定する６４ビットの符号なし２進整数を形成する。

生成操作に関しては、命令の完了時に、汎用レジスタＲ_１＋１において第１オペランドの長さが更新される。２４ビット・アドレッシング・モード及び３１ビット・アドレッシング・モードのいずれにおいても、更新された値は、汎用レジスタＲ_１＋１のビット位置３２−６３のコンテンツに置き換わり、汎用レジスタＲ_１＋１のビット位置０−３１のコンテンツは変更されないままである。６４ビットのアドレッシング・モードでは、更新された値は、汎用レジスタＲ_１＋１のコンテンツに置き換わる。

パラメータ・ブロックがストレージ・オペランドのいずれかの部分とオーバーラップする場合、結果は予測不能である。

ストレージ・オペランドの長さがゼロであるとき、ストレージ・オペランドの位置についてのアクセス例外は認識されない。しかしながら、ストレージ・オペランドの長さがゼロであるときでも、パラメータ・ブロックにアクセスされる。生成操作に関しては、ストレージ・オペランドの長さがゼロであるとき、汎用レジスタＲ_１＋１は変更されず、条件コード０が設定される。

他のＣＰＵ及びＩ／Ｏサブシステムにより観察されるように、パラメータ・ブロック及びストレージ・オペランドへの参照は複数のアクセス参照とすることができ、これらの位置へのアクセスは、必ずしもブロック・コンカレント（block concurrent）ではなく、これらのアクセス又は参照のシーケンスは不定である。

生成操作に関して、ＰＥＲ（例えば、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅに基づくプロセッサ上で実施されるＰｒｏｇｒａｍ Ｅｖｅｎｔ Ｒｅｃｏｒｄｉｎｇ）ストレージ変更イベントが認識されると、イベントが報告される前に、４Ｋより少ない付加的なバイトが第１オペランドの位置に格納される。第１オペランドの位置及び格納されるパラメータ・ブロックの部分の両方について、ＰＥＲストレージ変更イベントが認識されると、ＰＥＲアクセス識別（ＰＡＩＤ）及びＰＥＲ ＡＳＣＥ ＩＤ（Program Event Recording address space control element identification：ＡＩ）において、これらの２つの位置のどちらが示されるかは予測不能である。同様に、第１オペランドの位置及びパラメータ・ブロックの両方について、ＰＥＲゼロ・アドレス・検出イベントが認識されると、ＰＡＩＤ及びＡＩにおいて、これらの２つの位置のどちらが識別されるかは予測不能である。

生成操作に関して、命令の単一の実行で処理されるよりも第１オペランドの多くの部分について、アクセス例外を報告することができる。しかしながら、第１オペランドを含んでいない位置についても、又は処理される現在の位置から４Ｋバイトを超える位置についても、アクセス例外は認識されない。

生成操作に関して、正常完了により操作が終了すると、条件コード０が設定され、汎用レジスタＲ_１＋１内の結果の値はゼロとなる。部分完了により操作が終了すると、条件コード３が設定され、汎用レジスタＲ_１＋１内の結果の値は非ゼロとなる。

１つの実施においては、Ｐｅｒｆｏｒｍ Ｐｓｅｕｄｏｒａｎｄｏｍ Ｎｕｍｂｅｒ Ｏｐｅｒａｔｉｏｎ命令の機能コードが０であり、クエリ機能を示す場合、１２８ビットの状況ワード（status word）４０２（図１４）が、命令と関連したパラメータ・ブロック４００内に格納される。このフィールドのビット０−１２７は、それぞれ、Ｐｅｒｆｏｒｍ Ｐｓｅｕｄｏｒａｎｄｏｍ Ｎｕｍｂｅｒ Ｏｐｅｒａｔｉｏｎ命令の機能コード０−１２７に対応する。ビットが１である場合、対応する機能がインストールされ、そうでない場合には、機能はインストールされない。例えば、ＳＨＡ−５１２ ＤＲＮＧ機能がインストールされる場合、機能コード３に対応するビット３が１に設定される。

クエリ機能の実行が完了すると、条件コード０が設定され、条件コード３は、この機能に適用されない。

１つの実施においては、Ｐｅｒｆｏｒｍ Ｐｓｅｕｄｏｒａｎｄｏｍ Ｎｕｍｂｅｒ Ｏｐｅｒａｔｉｏｎ命令の機能コードが３である場合、決定論的乱数生成器（ＤＲＮＧ）機能が実施される。修飾子ビット、即ち汎用レジスタ０のビット５６に応じて、ＤＲＮＧ機能は、各々が５１２ビット・セキュア・ハッシュ・アルゴリズム（ＳＨＡ−５１２）を用いて、決定論的乱数生成操作又は決定論的擬似乱数シード操作を実施する。

決定論的乱数ビット生成としても知られる決定論的擬似乱数生成は、例えば、非特許文献５に定められる。さらに、セキュア・ハッシュ・アルゴリズムの説明は、例えば、全体が引用により本明細書に組み入れられる非特許文献６に見出される。

ＤＲＮＧ機能に用いられるパラメータ・ブロックの一実施形態が、図１５に示される。パラメータ・ブロック４２０は、決定論的乱数生成器の内部状態を表し、例えば、以下を含む。：
予約される：パラメータ・ブロックのバイト０−３、１６、及び１２８が予約される。
再シード・カウンタ４２２：パラメータ・ブロックのバイト４−７は、パラメータ・ブロックが最後にインスタンス化又は再シードされて以来、命令が条件コード０で完了した回数を示す、３２ビットの符号なし２進整数を含む。

再シード・カウンタがゼロを含む場合、以下が適用される。
＊シード操作の実行により、パラメータ・ブロックは、再シード・カウンタを１の値に設定するなど、初期値でインスタンス化される。
＊生成操作の実行により、指定例外が認識される。

再シード・カウンタが非ゼロ値を含む場合、パラメータ・ブロックはインスタンス化されると考えられ、以下が適用される。：
＊シード操作の実行により、パラメータ・ブロックは、再シード・カウンタを１の値に設定するなど、再シードされる。
＊条件コード０をもたらす生成操作の実行により、再シード・カウンタが１だけインクリメントされ、再シード・カウンタ・フィールドのビット位置０のいずれの繰り上がり（carry out）も無視される。

ストリーム・バイト４２４：パラメータ・ブロックのバイト８−１５は、６４ビットの符号なし２進整数を含む。ストリーム・バイト・フィールドは、パラメータ・ブロックをインスタンス化するとき（即ち、再シード・カウンタがゼロであるとき）、シード操作の実行によりゼロに設定され、このフィールドは、パラメータ・ブロックが既にインスタンス化されている場合、シード操作の実行によって変更されない。

生成操作の部分又は完全完了により、ストリーム・バイト・フィールドのコンテンツが、第１オペランド内に格納されたバイト数だけインクリメントされ、ストリーム・バイト・フィールドのビット位置０のいずれの繰り上がりも無視される。

値（Ｖ）４２６：パラメータ・ブロックのバイト１７−１２７は、例えば、パラメータ・ブロックにより表わされる乱数生成器の内部状態を示す８８８ビットの値を含む。Ｖは、パラメータ・ブロックをインスタンス化する際にシード操作の実行により、初期化される。Ｖは、（ａ）再シード・カウンタが非ゼロである場合にシード操作の実行、又は（ｂ）条件コード０で終了する生成操作の実行によって更新される。

定数（Ｃ）４２８：パラメータ・ブロックのバイト１２９−２３９は、例えば、ブロックにより表される乱数生成器の内部状態を示す８８８ビットの値を含む。Ｃは、シード操作の実行により初期化され、生成操作により検査される。

同じパラメータ・ブロックの形式が、生成操作及びシード操作の両方（インスタンス化及び再シードを含む）により用いられる。全桁ゼロを含むパラメータ・ブロックは、インスタンス化されていないと考えられる。プログラムは、パラメータ・ブロックをインスタンス化するためにシード操作を発行する前に、パラメータ・ブロックをゼロにしなければならず、その後、プログラムは、ゼロにする以外、パラメータ・ブロックのコンテンツを変更してはならず、そうでなければ、命令により、予測できない結果がもたらされる場合がある。

ＤＲＮＧ機能（本明細書ではＳＨＡ−５１２−ＤＲＮＧ機能とも呼ばれる）のシード操作及び生成操作に関する更なる詳細が、以下に説明される。

シード操作
ＳＨＡ−５１２−ＤＲＮＧシード操作は、５１２ビット・セキュア・ハッシュ・アルゴリズムを用いて、決定論的擬似乱数生成のパラメータ・ブロックをインタスタンス化又は再シードする。一実施形態において、操作は、中央演算処理ユニットにより実施されるが、他の実施形態においては、他のコンポーネント又はコプロセッサにより実施される。

パラメータ・ブロックのバイト４−７の再シード・カウンタがゼロであるか又は非ゼロであるかに応じて、それぞれ、インタスタンス化操作又は再シード操作が実施される。インスタンス化及び再シードの更なる詳細は、図面を参照して以下に説明される。図面において、示される記号／略語は、次の意味を有する。：＜＃＞：バイト単位のフィールドの長さ；Ｒ_２＋１：０−５１２バイトの範囲のストレージ内のオペランド２の長さ；＃ビット：ＳＨＡ−５１２アルゴリズムにより生成されるビットの３２ビットカウント−８８８ビット（３７８ｈｅｘ（１６進数））；ｃｔ：８ビット・カウンタ（例えば、ハッシュ導関数により用いられるｍ）；ｚ：ゼロの８ビット・フィールド。

インスタンス化操作に関しては、図１６に示されるように、ストレージ５００ａ内の第２オペランドは、エントロピー入力、ノンス、及び随意的な個別化文字列（personalization string）の１つ又は複数を含み、その各々を以下で説明する。この情報は、シード材料５０２ａを形成するために用いられる。

一例として、エントロピー入力は、決定論的乱数ビット生成器（DeterministicRandom Bit Generator、ＤＲＢＧ）機構についての評価された最小量の予測不能性を提供する入力ビット文字列である。ＤＲＢＧ機構は、乱数ビット生成器（random bit generator、ＲＢＧ）の一部であり、ＲＢＧをインスタンス化及びアンインスタンス化（uninstantiate）し、擬似乱数ビットを生成し、随意的にＲＢＧを再シードし、ＤＲＢＧ機構の健全性（health）をテストするための機能を含む。

乱数ビット生成器（ＲＢＧ）は、統計的に独立し、バイアス付きでないように見える２進ビットのシーケンスを出力するデバイス、アルゴリズム、技術、又は機構である。ＲＢＧの一例は、ＤＲＢＧである。ＤＲＢＧは、例えば、例えば、ＤＲＢＧ機構を含み、（少なくとも最初に）エントロピー入力のソースにアクセスできるＲＢＧである。ＤＲＢＧは、他の可能な入力と共に、シードと呼ばれる秘密の初期値からビット・シーケンスを生成する。

シードは、ＤＲＢＧ機構への入力として用いられるビットの文字列である。シードは、ＤＲＢＧの内部状態の一部を決定し、そのエントロピーはＤＲＢＧの安全性強度をサポートするのに十分なものとなる。エントロピーは、閉鎖系における無秩序、ランダム性、又は変動性の尺度である。最小エントロピー（min-entropy）は、１つの実施において用いられる尺度である。

ランダム変数Ｘの最小エントロピー（ビット単位）は、Ｘの観察の各々が少なくともｍビットの情報を提供する特性を有する最大値ｍである（即ち、Ｘの最小エントロピーは、Ｘの潜在的な観察の情報コンテンツについての最大下限である）。ランダム変数の最小エントロピーは、そのエントロピー上の下限である。最小エントロピーについての正確な式は、確率ｐ_１、．．．、ｐ_ｎを有する離散型分布に関して、−（ｌｏｇ_２ ｍａｘ ｐ_ｉ）である。最小エントロピーは、ランダム変数の予測不能性の最悪尺度（worst case measure）として用いられることが多い。

ノンスは、例えば、使用ごとに新たに生成されるランダム値、タイムスタンプ、シーケンス番号、又はこれらの何らかの組み合わせである、多くても無視できるほどの再現可能性を有する時間変化値（time-varying value）である。

個別化文字列は、秘密エントロピー入力及び（場合により）ノンスと組み合わされてシードを生成する、随意のビット文字列である。

再シード操作に関して（再シードは、ＤＲＢＧ機構の内部状態に影響を与える付加的なビットを獲得する）、ストレージ５００ｂ（図１７）内の第２オペランドは、シード材料５０２ｂを形成するのに用いられる、エントロピー入力及び随意的な付加的な入力を含む。随意的な付加的な入力は、例として時間値又は他の任意の値などの、更なるランダム性を付加する任意の所望の情報とすることができる。

図１６に示されるように、インスタンス化操作を実施するとき、シード材料は、第２オペランドのみを用いて形成される。例えば、第２オペランドの入力値を連結してシード材料を形成する。しかしながら、再シード操作を実施するときに、シード材料は、図１７に示されるように、例えば、値０１（１６進数）（５０４）、パラメータ・ブロックのＶフィールド５０６のコンテンツ、及び第２オペランド５００ｂのコンテンツの連結から形成される。

インスタンス化操作又は再シード操作において、１つ又は複数のシード値が初期化／更新される。１つのこうしたシード値は、図１８を参照して説明されるように形成されるＶ_ｎｅｗである。一実施形態において、１バイトのカウンタ６００ａ、８８８の４バイト値（６０２ａ）、シード材料６０４ａ（上述のように形成される）、及びパディング６０６ａが連結され、初期ハッシュ値（ＩＨＶ）（初期チェイニング値（ＩＣＶ）とも呼ばれる）６１０ａと共に、ＳＨＡ−５１２アルゴリズム６０８ａへの入力として用いられる。一実施形態において、パディングは、８０（１６進数）の値であり、ゼロの０−１２７バイトと連結され、パディングを含まないＳＨＡ−５１２アルゴリズムへの入力のビット単位の長さ（即ち、１バイト・カウンタ、８８８の４バイト値、及びシード材料の長さ）を指示する、１６バイトの２進整数と連結される。初期ハッシュ値は、例えば、６４バイト値であり、こうした値の例は、以下にさらに説明される。

ＳＨＡ−５１２アルゴリズムを２回呼び出して、２つの６４バイトのハッシュ結果６１２ａ、６１２ｂを形成し、１バイトのカウンタ６００ａは、ＳＨＡ−５１２アルゴリズムの第１の呼び出しについての値１を含み、且つ、第２の呼び出しについての値２（６００ｂ）を含む。第２の呼び出しはまた、８８８の４バイト値（６０２ｂ）、シード材料６０４ｂ、及びパディング６０６ｂを、ＩＨＶ６１０ｂと共に、ＳＨＡ−５１２アルゴリズム６０８ｂへの入力として使用して、６４バイトのハッシュ結果６１２ｂを形成する。この例では、６０２ｂは６０２ａと同じ値であり、６０４ｂは６０４ａと同じであり、６０６ｂは６０６ａと同じであり、６１０ｂは６１０ａと同じである。しかしながら、例えば他の技術についての他の実施形態においては、値が互いに異なることがある。

２つの６４バイトのハッシュ結果６１２ａ、６１２ｂは互いに連結され、この例では、１２８バイトの連結の左端の１１１バイトが、パラメータ・ブロック内の新しい値フィールド（Ｖ_ｎｅｗ）６１４を形成する。

Ｖ_ｎｅｗフィールドの形成と同様に、インスタンス化操作又は再シード操作のいずれかの間に、新しい定数フィールド（Ｃ_ｎｅｗ）が形成される。Ｃ_ｎｅｗは、パラメータ・ブロック内に格納された別のシード値である。図１９に示されるように、１バイトのカウンタ７００ａ、８８８の４バイト値（７０２ａ）、ゼロの１バイト値７０４ａ、Ｖ_ｎｅｗフィールド７０６ａ、及びパディング７０８ａが連結され、ＩＨＶ７１１ａと共に、ＳＨＡ−５１２アルゴリズム７１０ａの入力として用いられる。パディングは、例えば、８０（１６進数）の値であり、ゼロの１２２バイトと連結され、パディングを含まない、ＳＨＡ−５１２アルゴリズムへの入力のビット単位の長さ（即ち、１バイトのカウンタ、８８８の４バイト値、ゼロの１バイト値、及びＶ_ｎｅｗフィールドの長さ）を指示する１６バイトの２進整数と連結される。ＩＨＶ７１１ａは、一実施形態においては、ＩＨＶ６１０ａ又はＩＨＶ６１０ｂと同じ値である。

ＳＨＡ−５１２アルゴリズムを２回呼び出して、２つの６４バイトのハッシュ結果７１２ａ、７１２ｂを形成し、１バイトのカウンタ７００ａは、ＳＨＡ−５１２アルゴリズムの第１の呼び出しについての値１を含み、且つ、第２の呼び出しについての値２（７００ｂ）を含む。第２の呼び出しはまた、８８８の４バイト値（７０２ｂ）、ゼロの１バイト値（７０４ｂ）、Ｖ_ｎｅｗフィールド７０６ｂ、及びパディング７０８ｂを、ＩＨＶ７１１ｂと共に、ＳＨＡ−５１２アルゴリズム７１０ｂへの入力として用いる。この例では、７０２ｂは７０２ａと同じ値であり、７０４ｂは７０４ａと同じであり、７０６ｂは７０６ａと同じであり、７０８ｂは７０８ａと同じであり、７１１ｂは７１１ａと同じである。しかしながら、例えば他の技術についての他の実施形態においては、値が互いに異なることがある。

２つの６４バイトのハッシュ結果７１２ａ、７１２ｂは互いに連結され、この例では、１２８バイトの連結の左端の１１１バイトが、パラメータ・ブロック内の新しい定数フィールド（Ｃ_ｎｅｗ）７１４を形成する。

インスタンス化操作又は再シード操作のいずれかにおいて、パラメータ・ブロック内の再シード・カウンタ・フィールド７２０は、１の値に設定される。インスタンス化操作にのみにおいて、パラメータ・ブロック内のストリーム・バイト・フィールド７２２はゼロに設定され、ストリーム・バイト・フィールドは、再シード操作によって変更されないままである。

ＳＨＡ−５１２−ＤＲＮＧシード操作の実行が完了すると、条件コード０が設定され、条件コード３は、シード操作に適用されない。

生成操作
ＳＨＡ−５１２−ＤＲＮＧ生成操作は、上述のように、インスタンス化又は再シードされたパラメータ・ブロック、並びに５１２ビット・セキュア・ハッシュ・アルゴリズムを用いて、擬似乱数を生成する。一実施形態において、操作は、中央演算処理ユニットにより実施されるが、他の実施形態においては、他のコンポーネント又はコプロセッサにより実施される。

汎用レジスタＲ_１＋１内の第１オペランドの長さが非ゼロである場合、第１オペランドは、右端ブロックが６４未満のバイトを含むことがあることを除いて、右から左への順序で６４バイト・ブロックの単位で格納される。任意の右端の部分ブロックを含む、格納されるブロック数は、汎用レジスタＲ_１＋１内の第１オペランドの長さを最大で６４の倍数まで丸め、その値を６４で除算することによって求められる。第１オペランドのブロックは、左から右へと０からｎ−１まで番号付けされ、ここでｎ−１は右端ブロックを表す。

図２０−図２１を参照して説明されるように、１つの実施において、第１オペランドの位置の各ブロックについて、以下の手順が実施され、右端（ｎ−１）ブロックで始まり、左へ進む。図２１（及び図２２）において、＜＃＞は、バイト単位でのフィールドの長さを表す。

最初に図２０を参照すると、第１オペランドの位置のブロックについて、ハッシュ値が生成される（ステップ８０１）。ハッシュ値を生成する一実施形態が、図２１を参照して説明される。

１．図２１を参照すると、パラメータ・ブロック８００からの値（Ｖ）８０２が、処理されるブロック数８０６に加算され８０４、加算によるいずれのオーバーフローも無視される。

２．この加算の１１１バイトの和８０８は、１７バイトのパディング８１０と連結され、ＩＨＶ８１１と共に、ＳＨＡ−５１２アルゴリズム８１２への入力として用いられ、６４バイトのハッシュ値８１４をもたらす。ＳＨＡ−５１２アルゴリズムに与えられる１７バイトのパディングは、例えば、８０（１６進数）の値であり、その後に８８８の１６バイトの２進整数値（ビット単位のＶの長さ）が続く。ＩＨＶ８１１は、ＩＨＶ６１０ａ、６１０ｂ、７１１ａ、又は７１１ｂの１つと同じであるか、又は、例えば他の技術についての別の実施形態においては、異なる値を有することがある。

３．図２０に戻ると、ハッシュ値を作成した後で、汎用レジスタＲ_１＋１内の第１オペランドの長さが６４の倍数である場合（問い合わせ８０３）、次に、結果の６４バイトのハッシュ値は、第１オペランドの位置のそれぞれのブロック内に格納され（ステップ８０５）、汎用レジスタＲ_１＋１内の長さは、６４だけデクリメントされる（ステップ８０７）。

第１オペランドの長さが６４の倍数でない場合（問い合わせ８０３）、次に、結果の６４バイトのハッシュ値の左端のｍバイトは、第１オペランドの右端の部分ブロック（partialblock）内に格納され、ここで、ｍは、第１オペランドの長さを６４で除算した余りを表す（ステップ８０９）。この場合、汎用レジスタＲ_１＋１内の長さは、ｍだけデクリメントされる（ステップ８０７）。

４．全ブロック（full block）が格納されるか又は部分ブロックが格納されるかに関係なく、パラメータ・ブロック８００のバイト８−１５のストリーム・バイト・フィールド８１６（図２１）は、第１オペランドの位置内に格納されるバイト数だけインクリメントされる（ステップ８１１）（図２０）。

上記のプロセスは、汎用レジスタＲ_１＋１内の第１オペランドの長さがゼロになるまで（正常完了（normal completion）と呼ばれる）、又は、ＣＰＵにより決定されるブロック数が処理されるまで（部分完了（partial completion）と呼ばれる）、繰り返される８２０ａ−８２０ｎ（問い合わせ８１３）（図２０）。ＣＰＵにより決定されるブロック数はモデル依存であり、命令が実行される度に、異なる数になることがある。ＣＰＵにより決定されるブロック数は通常、非ゼロである。特定の異例の状況においては、この数がゼロであることがあり、進行せずに条件コード３を設定することができる。しかしながら、ＣＰＵは、この進行しないケースが無限に再発するのを防ぐ。

生成操作の実施に基づき、第１オペランドは擬似乱数を含む。

汎用レジスタＲ_１＋１内の第１オペランドの長さが最初にゼロである場合、第１オペランドの位置に格納することなく、正常完了が行われるが、図２２を参照して説明されるように、パラメータ・ブロックは更新される。さらに、擬似乱数生成プロセスが正常完了のために終了した場合、図２２を参照して説明されるように、パラメータ・ブロックは更新される。

図２２を参照すると、一実施形態において、パラメータ・ブロックは、以下のように更新される。：
１．０３（１６進数）の１バイト値（９０２）、パラメータ・ブロック９００からの１１１バイト値（Ｖ）９０４、及びパディングの１４４バイト（９０６）が連結され、ＩＨＶ９０９と共に、ＳＨＡ−５１２アルゴリズム９０８への入力として用いられ、６４バイトのハッシュ値９１０をもたらす。パディングは、例えば８０（１６進数）の値であり、ゼロの１２７バイトと連結され、パディングを含まないＳＨＡ−５１２アルゴリズムへの入力のビット単位の長さ（即ち、０３（１６進数）の１バイト値及びＶフィールドの長さ）を指示する１６バイトの２進整数と連結される。一実施形態において、ＩＨＶ９０９は、ＩＨＶ６１０ａ、６１０ｂ、７１１ａ、７１１ｂ、又は８１１の１つと等しいか、又は、例えば他の技術についての別の実施形態においては、異なる値であることがある。
２．パラメータ・ブロック９００内の４バイトの再シード・カウンタ・フィールド９１２及び１１１バイトの値（Ｖ）９０４及び定数（Ｃ）９１４フィールドの値と、６４バイトのハッシュ値（上記の計算からの）９１０とが加算される（９２０）。加算によるいずれのオーバーフローも無視され、結果の１１１バイトの和９２２が、パラメータ・ブロック９００内の値フィールド（Ｖ_ｎｅｗ）９０４に置き換わる。
３．パラメータ・ブロック９００内の４バイトの再シード・カウンタ・フィールド９１２が、１だけインクリメントされる。
４．条件コード０が設定される。

部分完了によって擬似乱数生成プロセスが終了した場合、汎用レジスタＲ_１＋１内の第１オペランド長は非ゼロの６４の倍数を含み、パラメータ・ブロック内の再シード・カウンタ及び値（Ｖ）フィールドは更新されず、条件コード３が設定される。

１つの特定の実施形態において、以下の条件のいずれかが存在する場合、指定例外が認識され、他のアクションは取られない。：
１．汎用レジスタ０のビット５７−６３が、割り当てられていない又はインストールされていない機能コードを指定する。
２．以下の特別な条件が生成操作に当てはまる。
−Ｒ_１フィールドが奇数番号レジスタ又は汎用レジスタ０を指示する。
−パラメータ・ブロック内の再シード・カウンタがゼロである。
３．以下の特別な条件がシード操作に当てはまる。
−Ｒ_２フィールドが奇数番号レジスタ又は汎用レジスタ０を指示する（シード操作のみ）。
−汎用レジスタＲ_２＋１内の長さが５１２を上回る。
条件コード
０ 正常完了
１ −−
２ −−
３ 部分完了（生成操作のみ）
プログラム例外
＊アクセス（ストア、オペランド１、生成操作；フェッチ、オペランド２、シード操作；フェッチ・アンド・ストア、パラメータ・ブロック）
＊操作（ｍｅｓｓａｇｅ−ｓｅｃｕｒｉｔｙ−ａｓｓｉｓｔ ｅｘｔｅｎｓｉｏｎ５（ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの）がインストールされていない場合）
＊指定
＊トランザクション制約

ここで、ＳＨＡ−５１２アルゴリズムの更なる詳細の一実施形態が説明される。

ＳＨＡ−５１２
ＳＨＡ−５１２は、ｌビットの長さを有するメッセージＭをハッシュするために用いることができ、ここで０≦ｌ＜２^１２８である。このアルゴリズムは、１）８０個の６４ビット・ワードのメッセージスケジュール、２）それぞれ６４ビットの８つの作業変数、及び３）８つの６４ビット・ワードのハッシュ値を用いる。ＳＨＡ−５１２の最終結果は、５１２ビットのメッセージダイジェスト（message digest）である。

メッセージスケジュールのワードは、Ｗ_０、Ｗ_１、．．．、Ｗ_７９と表記される。８つの作業変数は、ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ及びｈと表記される。ハッシュ値のワードは、

と表記され、これらは初期ハッシュ値Ｈ^（０）を保持し、各々の連続する中間ハッシュ値（各々のメッセージブロックが処理された後の）Ｈ^（ｉ）に置き換えられ、最終ハッシュ値Ｈ^（Ｎ）で終了する。ＳＨＡ−５１２はまた、２つの一時的ワードＴ_１及びＴ_２も用いる。

ＳＨＡ−５１２アルゴリズムは、以下のパラメータの１つ又は複数を用いることができる。：
ａ、ｂ、ｃ、．．．、ｈ ハッシュ値Ｈ^（ｉ）の計算に用いられるｗビットのワードである作業変数。
Ｈ^（ｉ） ｉ番目のハッシュ値。Ｈ^（０）が初期ハッシュ値であり、Ｈ^（Ｎ）は「最終」ハッシュ値であり、メッセージダイジェストを求めるのに用いられる。

ｉ番目のハッシュ値のｊ番目のワードであり、ここで、

はハッシュ値ｉの左端ワードである。
Ｋ_ｔ ハッシュ計算の反復ｔに用いられる定数値。
ＳＨＡ−５１２は、８０個の定数６４ビット・ワードのシーケンス、即ち、

を用いる。これらのワードは、最初の８０個の素数の立方根の小数部の最初の６４ビットを表す。１６進数においては、これらの定数ワードは（左から右へ）、以下の通りである。

ｋ パディング・ステップの際にメッセージに付加されたゼロの数。
ｌ メッセージＭのビット単位の長さ。
ｍ メッセージブロックＭ^（ｉ）内のビット数。ＳＨＡ−５１２においては、各メッセージブロックは１０２４ビットを有し、これは１６個の６４ビット・ワードのシーケンスとして表される。
Ｍ ハッシュされるメッセージ。
Ｍ^（ｉ） ｍビットのサイズを有するメッセージブロックｉ。

ｉ番目のメッセージブロックのｊ番目のワードであり、ここで、

は、メッセージブロックｉの左端ワードである。
ｎ ワードが操作される際にローテート又はシフトされるビット数。
Ｎ パディングされたメッセージ内のブロック数。
Ｔ ハッシュ計算に用いられる一時的ｗビット・ワード。
ｗ １ワード内のビット数。
Ｗ_ｔ メッセージスケジュールのｔ番目のｗビット・ワード。

さらに、以下の記号の１つ又は複数が、セキュア・ハッシュ・アルゴリズム仕様において用いられ、それぞれがｗビット・ワードに対して操作される。
∧ ビット単位の論理積演算。
∨ ビット単位の論理和（「包含的論理和」）演算。

¬ ビット単位の補数演算。
＋ ２^ｗを法とする加算。
＜＜ 左シフト演算であり、ここでｘ＜＜ｎは、ワードｘの左端のｎビットを廃棄し、次に、結果にｎ個のゼロを右にパディングすることにより得られる。
＞＞ 右シフト演算であり、ここでｘ＞＞ｎは、ワードｘの右端のｎビットを廃棄し、次に、結果にｎ個のゼロを左にパディングすることにより得られる。

さらに、以下の演算の１つ又は複数が、セキュア・ハッシュ・アルゴリズム仕様において用いられる。
ＲＯＴＬ^ｎ（ｘ） 左ローテート（循環左シフト）演算、ここで、ｘはｗビット・ワードであり、ｎは０≦ｎ＜ｗである整数であり、ＲＯＴＬ^ｎ（ｘ）＝（ｘ＜＜ｎ）∨（ｘ＞＞ｗ−ｎ）によって定められる。
ＲＯＴＲ^ｎ（ｘ） 右ローテート（循環右シフト）演算、ここで、ｘはｗビット・ワードであり、ｎは０≦ｎ＜ｗである整数であり、ＲＯＴＲ^ｎ（ｘ）＝（ｘ＞＞ｎ）∨（ｘ＜＜ｗ−ｎ）によって定められる。
ＳＨＲ^ｎ（ｘ） 右シフト演算、ここで、ｘはｗビット・ワードであり、ｎは０≦ｎ＜ｗである整数であり、ＳＨＲ^ｎ（ｘ）＝ｘ＞＞ｎによって定められる。

さらに、以下の演算が、５１２ビット・セキュア・ハッシュ・アルゴリズムにおいてｗビット・ワードに適用される。ＳＨＡ−５１２は、６４ビット・ワード（ｗ＝６４）に演算を行う。

演算ｘ＋ｙは、以下のように定められる。ワードｘ及びｙは、整数Ｘ及びＹを表し、ここで、０≦Ｘ＜２^ｗ及び０≦Ｙ＜２^ｗである。正の整数Ｕ ｍｏｄＶについて、Ｕ及びＶは、ＵをＶで除算したときの余りとする。Ｚ＝（Ｘ＋Ｙ）ｍｏｄ ２^ｗを計算する。次に、０≦Ｚ＜２^ｗである。Ｚに対する整数をワードｚに変換し、ｚ＝ｘ＋ｙを定める。
３．右シフト演算ＳＨＲ^ｎ（ｘ）、ここで、ｘはｗビット・ワードであり、ｎは０≦ｎ＜ｗである整数であり、ＳＨＲ^ｎ（ｘ）＝ｘ＞＞ｎによって定められる。
４．右ローテート（循環右シフト）演算ＲＯＴＲ^ｎ（ｘ）、ここで、ｘはｗビット・ワードであり、ｎは０≦ｎ＜ｗである整数であり、ＲＯＴＲ^ｎ（ｘ）＝（ｘ＞＞ｎ）∨（ｘ＜＜ｗ−ｎ）によって定められる。
よって、ＲＯＴＲ^ｎ（ｘ）は、ｘをｎ位置だけ右に循環シフト（ローテート）するのに等しい。
５．以下の同値関係に留意されたい、ここで、ｗは各々の関係において一定である。

付加的に、ＳＨＡ−５１２は、６つの論理関数の１つ又は複数を使用し、ここで、各々の関数は、ｘ、ｙ、及びｚとして表される６４ビット・ワードに演算を行う。各々の関数の結果は、新しい６４ビット・ワードである。

ＳＨＡ−５１２は２つの段階：即ち、前処理及びハッシュ計算で説明される。

ＳＨＡ−５１２の前処理
前処理には、メッセージをパディングすること、パディングされたメッセージを構文解析してｍビットのブロックにすること、及びハッシュ計算に使用される初期値を設定することが含まれる。初期化、パディング、及び構文解析を以下に説明する。

初期化
以下に説明されるように、初期ハッシュ値Ｈ^（０）を設定する。
ＳＨＡ−５１２に関して、初期ハッシュ値Ｈ^（０）は、以下の８つの６４ビット・ワードを１６進数で含むことになる。

最初の８つの素数の立方根の小数部の最初の６４ビットを取ることによって、ワードが得られる。

メッセージのパディング
このパディングの目的は、パディングされたメッセージが、アルゴリズムに応じて、５１２又は１０２４ビットの倍数になることを保証することである。パディングは、ハッシュ計算がメッセージで始まる前に挿入することができ、又は、パディングを含むブロックを処理する前のハッシュ計算中の他のいかなる時点でも挿入することができる。

ビット単位でのメッセージＭの長さを、ｌビットと仮定する。メッセージの最後にビット「１」を付加し、その後にｋ個のゼロビットが続き、ここで、ｋは、

に対する正の最小解である。次に、２進表現を用いて表された数ｌに等しい１２８ビットブロックを付加する。例えば、（８ビットＡＳＣＩＩ）メッセージ「ａｂｃ」は、８×３＝２４の長さを有し、従って、このメッセージは、１０２４ビットのパディングされたメッセージになるように、１ビット、次に８９６−（２４＋１）＝８７１個のゼロビット、次にメッセージの長さでパディングされる。

ここで、パディングされたメッセージの長さは、１０２４ビットの倍数となる。

メッセージの構文解析
メッセージ及びそのパディングは、構文解析されてＮ個のｍビットブロックになる。
ＳＨＡ−５１２に関して、メッセージ及びそのパディングは、構文解析されてＮ個の１０２４ビット・ブロック、Ｍ^（１）、．．．、Ｍ^（Ｎ）にされる。入力ブロックの１０２４ビットは１６個の６４ビットワードとして表すことができるので、メッセージブロックｉの最初の６４ビットは、

次の６４ビットは、

と表記され、

まで以下同様である。

ＳＨＡ−５１２のハッシュ計算
ハッシュ計算は、パディングされたメッセージからメッセージスケジュールを生成し、関数、定数、及びワード演算と共にそのスケジュールを用いて、一連のハッシュ値を反復生成する。ハッシュ計算により生成される最終ハッシュ値は、メッセージダイジェストを求めるのに用いられる。

ＳＨＡ−５１２のハッシュ計算は、本明細書で説明されるように、関数及び定数を用い、加算（＋）は２^６４を法として実施される。

各メッセージブロックＭ^（１）、Ｍ^（２）、．．．、Ｍ^（Ｎ）は、以下のステップを用いてイン・オーダー式に処理される。：
For i=1 to N:
｛
１．メッセージスケジュール｛Ｗ_ｔ｝を準備する。：

２．８つの作業変数ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、及びｈを（ｉ−１）番目のハッシュ値で初期化する。：

４．ｉ番目の中間ハッシュ値Ｈ^（ｉ）を計算する。

ステップ１乃至４を合計Ｎ回繰り返した後（即ち、処理Ｍ^（Ｎ）の後）、結果として得られる、メッセージＭの５１２ビットのメッセージダイジェストは、

であり、ここで、

は連結である。

上述されたのは、最初に擬似乱数生成器をシード又は再シードし、及び／又は生成操作を実施して、擬似乱数を生成するためのＣＰＵ命令の一例である。この命令は、擬似乱数を生成する高性能の手段を提供し、ＮＩＳＴ規格に適合し、代替的生成技術に拡張可能である。命令の右から左への処理（即ち、生成操作における）は、特定の情報を保存する必要がないため、特定の性能の利点をもたらす。

一例において、命令は、各々が開始、再シード、及び／又は生成を実施するのに用いられる異なるアルゴリズムに対応する、付加的な機能コードを指定することによって拡張可能である。異なるアルゴリズムは、ＮＩＳＴ規格に適合する他のアルゴリズムを含むことができる。他のアルゴリズムの例として、ＨＭＡＣ＿ＤＲＢＧ（ハッシュベースのメッセージ認証コード＿ＤＲＢＧ）、ＣＴＲ＿ＤＲＢＧ（Ｃｏｕｎｔｅｒ−ＤＲＢＧ）、及びＤＵＡＬ＿ＥＣ＿ＤＲＢＧ（Ｄｕａｌ＿Ｅｌｌｉｐｔｉｃ Ｃｕｒｖｅ＿ＤＲＢＧ）が挙げられる。さらに、機能コードは、５１２、２５６、又はその他のような異なるハッシュ又はキーの長さを識別するために用いることができる。従って、一例において、機能コードは、アルゴリズムの表示、及びハッシュ又はキーの長さの表示を含むことができ、それにより、本明細書で説明されるＳＨＡ−５１２技術に加えて多くの可能性が提供される。さらに、機能コードは、他のタイプの機能を指定することもできる。多くの可能性が存在する。

本明細書において、メモリ、主メモリ、ストレージ、及び主ストレージは、明示的に又は文脈によって別様に示されない限り、互換的に使用される。

当業者により認識されるように、態様は、システム、方法、又はコンピュータ・プログラム製品として具体化することができる。従って、態様は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態（ファームウェア、常駐ソフトウェア、マイクロコード等を含む）、又はソフトウェアの態様とハードウェアの態様とを組み合わせた実施形態の形を取ることができ、これらは全て、本明細書において、一般的に「回路」、「モジュール」又は「システム」と呼ぶことができる。さらに、態様は、コンピュータ可読プログラム・コードが組み込まれた、１つ又は複数のコンピュータ可読媒体内に具体化されたコンピュータ・プログラム製品の形を取ることができる。

１つ又は複数のコンピュータ可読媒体のいずれの組み合わせを用いることもできる。コンピュータ可読媒体は、コンピュータ可読ストレージ媒体とすることができる。コンピュータ可読ストレージ媒体は、これらに限定されるものではないが、例えば、電子、磁気、光学、電磁気、赤外線又は半導体のシステム、装置又はデバイス、又は上記のいずれかの適切な組み合わせとすることができる。コンピュータ可読ストレージ媒体のより具体的な例（非網羅的なリスト）として、以下のもの、即ち、１つ又は複数の配線を有する電気的接続、ポータブル・コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、消去可能なプログラム可能読み出し専用メモリ（ＥＰＲＯＭ又はフラッシュメモリ）、光ファイバ、ポータブル・コンパクト・ディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）、光記憶装置、磁気記憶装置、又は上記のいずれかの適切な組み合わせが挙げられる。本明細書の文脈において、コンピュータ可読ストレージ媒体は、命令実行システム、装置若しくはデバイスによって用いるため、又はそれらと接続して用いるためにプログラムを収容又は格納することができるいずれかの有形媒体とすることができる。

ここで図２３を参照すると、一例において、コンピュータ・プログラム製品１０００は、例えば、１つ又は複数の態様を提供し、容易にするように、コンピュータ可読プログラム・コード手段又は論理１００４をその上に格納するための１つ又は複数の非一時的（ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ）コンピュータ可読ストレージ媒体１００２を含む。

コンピュータ可読媒体上に具体化されたプログラム・コードは、これらに限られるものではないが、無線、有線、光ファイバ・ケーブル、ＲＦ等、又は上記のいずれかの適切な組み合わせを含む、適切な媒体を用いて伝送することができる。

態様に関する操作を実行するためのコンピュータ・プログラム・コードは、Ｊａｖａ、ＳｍａｌｌＴａｌｋ、Ｃ＋＋等のようなオブジェクト指向型プログラミング言語、及び、「Ｃ」プログラミング言語、アセンブラ、又は同様のプログラミング言語のような従来の手続き型プログラミング言語を含む、１つ又は複数のプログラミング言語のいずれかの組み合わせで書くことができる。プログラム・コードは、完全にユーザのコンピュータ上で実行される場合もあり、スタンドアロンのソフトウェア・パッケージとして、一部がユーザのコンピュータ上で実行される場合もあり、一部がユーザのコンピュータ上で実行され、一部が遠隔コンピュータ上で実行される場合もあり、又は完全に遠隔コンピュータ若しくはサーバ上で実行される場合もある。最後のシナリオにおいては、遠隔コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）若しくは広域ネットワーク（ＷＡＮ）を含むいずれかのタイプのネットワークを通じてユーザのコンピュータに接続される場合もあり、又は外部コンピュータへの接続がなされる場合もある（例えば、インターネット・サービス・プロバイダを用いたインターネットを通じて）。

態様は、１つ又は複数の実施形態による方法、装置（システム）及びコンピュータ・プログラム製品のフローチャート図及び／又はブロック図を参照して、本明細書で説明される。フローチャート図及び／又はブロック図の各ブロック、並びにフローチャート図及び／又はブロック図内のブロックの組み合わせは、コンピュータ・プログラム命令によって実装できることが理解されるであろう。これらのコンピュータ・プログラム命令を、汎用コンピュータ、専用コンピュータ、又は他のプログラム可能データ処理装置のプロセッサに与えてマシンを製造し、それにより、コンピュータ又は他のプログラム可能データ処理装置のプロセッサによって実行される命令が、フローチャート及び／又はブロック図の１つ以上のブロックにおいて指定された機能／動作を実装するための手段を作り出すようにすることができる。

これらのコンピュータ・プログラム命令はまた、コンピュータ、他のプログラム可能データ処理装置、又は他のデバイスを特定の方式で機能させるように指示することができるコンピュータ可読媒体内に格納し、それにより、そのコンピュータ可読媒体内に格納された命令が、フローチャート及び／又はブロック図の１つ又は複数のブロックにおいて指定された機能／動作を実装する命令を含む製品を製造するようにすることもできる。

コンピュータ・プログラム命令はまた、コンピュータ、他のプログラム可能データ処理装置、又は他のデバイス上にロードして、一連の動作ステップをコンピュータ、他のプログラム可能データ処理装置、又は他のデバイス上で行わせてコンピュータ実施のプロセスを生成し、それにより、コンピュータ又は他のプログラム可能装置上で実行される命令が、フローチャート及び／又はブロック図の１つ又は複数のブロックにおいて指定された機能／動作を実行するためのプロセスを提供するようにもすることもできる。

図面内のフローチャート及びブロック図は、種々の実施形態によるシステム、方法及びコンピュータ・プログラム製品の可能な実装のアーキテクチャ、機能及び動作を示す。この点に関して、フローチャート又はブロック図内の各ブロックは、指定された論理機能を実装するための１つ又は複数の実行可能命令を含むモジュール、セグメント、又はコードの部分を表すことができる。幾つかの代替的な実装において、ブロック内に記載された機能は、図面内に記載された順序とは異なる順序で行われ得ることにも留意すべきである。例えば、連続して示された２つのブロックが、関与する機能に応じて、実際には、実質的に同時に実行されることもあり、ときにはブロックが逆順に実行されることもある。また、ブロック図及び／又はフローチャート図の各ブロック、並びにブロック図及び／又はフローチャート図内のブロックの組み合わせは、指定された機能又は動作を行う専用ハードウェア・ベースのシステムによって、又は専用ハードウェアとコンピュータ命令との組み合わせによって実装できることにも留意されたい。

上記に加えて、１つ又は複数の態様は、顧客環境の管理を提供するサービス・プロバイダにより、供与し、提供し、配置し、管理し、サービスを行うことなどができる。例えば、サービス・プロバイダは、１つ又は複数の顧客に対して１つ又は複数の態様を実施するコンピュータ・コード及び／又はコンピュータ・インフラストラクチャを作成し、保持し、サポートすることなどができる。見返りとして、サービス・プロバイダは、例として、予約申し込み及び／又は報酬契約の下で顧客から支払いを受けることができる。付加的に又は代替的に、サービス・プロバイダは、１つ又は複数の第三者に対する広告コンテンツの販売から支払いを受けることができる。

一態様において、１つ又は複数の態様を実施するために、アプリケーションを配置することができる。一例として、アプリケーションの配置は、１つ又は複数の態様を実施するように動作可能なコンピュータ・インフラストラクチャを提供することを含む。

更に別の態様として、コンピュータ可読コードをコンピュータ・システムに統合することを含む、コンピュータ・インフラストラクチャを配置することが可能であり、そこでは、コードは、コンピューティング・システムと協働して、１つ又は複数の態様を実施することができる。

更に別の態様として、コンピュータ可読コードをコンピュータ・システムに統合することを含む、コンピュータ・インフラストラクチャを統合するためのプロセスを提供することができる。コンピュータ・システムは、コンピュータ可読媒体を含み、ここで、コンピュータ媒体は１つ又は複数の態様を含む。コードは、コンピュータ・システムと協働して、１つ又は複数の態様を実施することができる。

種々の実施形態が上述されたが、これらは例にすぎない。例えば、他のアーキテクチャのコンピューティング環境が、１つ又は複数の態様を組み込み、用いることが可能である。さらに、１つ又は複数の態様から逸脱することなく、命令に対する変更をなすことができる。さらに他のレジスタを用いることもできる。付加的に、他の実施形態（例えば他の技術についての）では、連結又は他の計算において、他の値を用いることもできる。他の変形も可能である。

さらに、他のタイプのコンピューティング環境が、１つ又は複数の態様から利益を得ることができる。一例として、システム・バスを通してメモリ要素に直接的に又は間接的に結合された少なくとも２つのプロセッサを含む、プログラム・コードを格納及び／又は実行するのに適したデータ処理システムが使用可能である。メモリ要素は、例えば、プログラム・コードの実際の実行時に用いられるローカル・メモリと、大容量記憶装置と、実行時に大容量記憶装置からコードを取得しなければならない回数を減少させるために少なくとも幾つかのプログラム・コードの一時的なストレージを提供するキャッシュ・メモリとを含む。

入力／出力即ちＩ／Ｏ装置（キーボード、ディスプレイ、ポインティング装置、ＤＡＳＤ、テープ、ＣＤ、ＤＶＤ、親指ドライブ、及び他のメモリ媒体等を含むが、これらに限定されるものではない）は、直接的に、又は介在するＩ／Ｏコントローラを通して、システムに結合することができる。データ処理システムが、介在するプライベート・ネットワーク又は公衆ネットワークを通して、他のデータ処理システム又は遠隔プリンタ若しくはストレージ装置に結合できるように、ネットワーク・アダプタをシステムに結合することもできる。モデム、ケーブル・モデム及びイーサネット・カードは、利用可能なタイプのネットワーク・アダプタのほんの数例にすぎない。

図２４を参照すると、１つ又は複数の態様を実装するためのホスト・コンピュータ・システム５０００の代表的なコンポーネントが描かれている。代表的なホスト・コンピュータ５０００は、コンピュータ・メモリ（即ち、中央ストレージ）５００２と通信状態にある１つ又は複数のＣＰＵ５００１に加えて、ストレージ媒体デバイス５０１１及び他のコンピュータ又はＳＡＮ等と通信するためのネットワーク５０１０へのＩ／Ｏインターフェースを含む。ＣＰＵ５００１は、アーキテクチャ化された（ａｒｃｈｉｔｅｃｔｅｄ）命令セット及びアーキテクチャ化された機能を有するアーキテクチャに準拠している。ＣＰＵ５００１は、プログラム・アドレス（仮想アドレス）をメモリの実アドレスに変換するための動的アドレス変換（Ｄｙｎａｍｉｃ Ａｄｄｒｅｓｓ Ｔｒａｎｓｌａｔｉｏｎ、ＤＡＴ）５００３を有することができる。ＤＡＴは、一般的に、変換をキャッシュに入れるための変換ルックアサイド・バッファ（ＴＬＢ）５００７を含むので、コンピュータ・メモリ５００２のブロックへの後のアクセスは、アドレス変換の遅延を必要としない。一般的に、コンピュータ・メモリ５００２とプロセッサ５００１との間に、キャッシュ５００９が用いられる。キャッシュ５００９は、１つより多いＣＰＵが利用可能な大容量のキャッシュと、大型のキャッシュと各ＣＰＵとの間のより小型でより高速な（下位レベルの）キャッシュとを有する階層とすることができる。幾つかの実装において、下位レベルのキャッシュは、命令のフェッチ及びデータ・アクセスのために別個の下位レベル・キャッシュを与えるように分割される。一実施形態においては、キャッシュ５００９を介して、命令フェッチ・ユニット５００４により、命令がメモリ５００２からフェッチされる。命令は、命令デコード・ユニット５００６でデコードされ、命令実行ユニット５００８にディスパッチされる（幾つかの実施形態においては他の命令と共に）。一般的には、例えば、算術演算実行ユニット、浮動小数点実行ユニット、及び分岐命令実行ユニットなどの幾つかの実行ユニット５００８が用いられる。命令は、実行ユニットにより実行され、必要に応じて命令が指定したレジスタ又はメモリからオペランドにアクセスする。メモリ５００２からオペランドにアクセスする（ロード又はストアする）場合、典型的には、ロード／ストア・ユニット５００５が、実行される命令の制御下でアクセスを処理する。命令は、ハードウェア回路又は内部のマイクロコード（ファームウェア）において、又はその両方の組み合わせによって実行することができる。

既述のように、コンピュータ・システムは、ローカル（又は主）ストレージ内の情報、並びに、アドレッシング、保護、参照、及び変更の記録を含む。アドレッシングの幾つかの態様は、アドレスの形式、アドレス空間の概念、種々のタイプのアドレス、及び１つのタイプのアドレスを別のタイプのアドレスに変換する方法を含む。主ストレージの一部は、永続的に割り当てられた記憶位置を含む。主ストレージは、システムに、データの直接アドレス指定可能な高速アクセス・ストレージを与える。データ及びプログラムを処理できるようになる前に、（入力装置から）データ及びプログラムの両方が、主ストレージにロードされる。

主ストレージは、キャッシュと呼ばれることもある、１つ又は複数のより小さくより高速アクセスのバッファ・ストレージを含むことができる。キャッシュは、典型的には、ＣＰＵ又はＩ／Ｏプロセッサと物理的に関連付けられる。物理的構成及び別個のストレージ媒体を使用することの影響は、性能に対するものを除き、通常、プログラムにより観察することはできない。

命令及びデータ・オペランドについて、別個のキャッシュを保持することができる。キャッシュ内の情報は、キャッシュ・ブロック又はキャッシュ・ライン（又は短縮してライン）と呼ばれる、整数境界（ｉｎｔｅｇｒａｌ ｂｏｕｎｄａｒｙ）上にある連続したバイト内に保持される。モデルは、キャッシュ・ラインのサイズをバイトで返す、ＥＸＴＲＡＣＴ ＣＡＣＨＥ ＡＴＴＲＩＢＵＴＥ命令を提供することができる。モデルはまた、データ若しくは命令キャッシュへのストレージのプリフェッチ、又は、キャッシュからのデータの解放に影響を与える、ＰＲＥＦＥＴＣＨ ＤＡＴＡ及びＰＲＥＦＥＴＣＨ ＤＡＴＡ ＲＥＬＡＴＩＶＥ ＬＯＮＧ命令を提供することができる。

ストレージは、長い水平方向のビットの文字列と考えられる。大部分の操作において、ストレージへのアクセスは、左から右への順序で進む。ビットの文字列は、８ビット単位で分割される。この８ビットの単位は１バイトと呼ばれ、全ての情報の形式の基本構成要素（ｂｕｉｌｄｉｎｇ ｂｌｏｃｋ）である。ストレージ内の各々のバイト位置は、負でない一意の整数により識別され、この整数がそのバイト位置のアドレスであり、即ち、簡単にバイト・アドレスである。隣接するバイト位置は、連続するアドレスを有し、左の０で始まって、左から右への順序で進む。アドレスは、符号なしの２進整数であり、２４ビット、３１ビット、又は６４ビットである。

情報は、ストレージとＣＰＵ又はチャネル・サブシステムとの間で、一度に１バイトずつ、又は１バイト・グループずつ伝送される。特に断りのない限り、例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおいては、ストレージ内のバイト・グループは、グループの左端のバイトによりアドレス指定される。グループ内のバイト数は、実行される操作により暗黙に指定されるか又は明示的に指定される。ＣＰＵ操作に用いられる場合、バイト・グループはフィールドと呼ばれる。例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおいては、バイト・グループの中の各々において、ビットは、左から右の順序で番号が付けられる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおいては、左端ビットは「上位（high-order）」ビットと呼ばれることがあり、右端ビットは「下位（low-order）」ビットと呼ばれることがある。しかしながら、ビット数は、ストレージ・アドレスではない。バイトだけを、アドレス指定することができる。ストレージ内の１つのバイトの個々のビットに対して操作を行うためには、そのバイト全体にアクセスされる。１バイトの中のビットには、左から右に０から７までの番号が付けられる（例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおいて）。１つのアドレスの中のビットには、２４ビット・アドレスの場合は８−３１若しくは４０−６３の番号を付けることができ、又は、３１ビット・アドレスの場合は１−３１若しくは３３−６３の番号を付けることができ、６４ビット・アドレスの場合は０−６３の番号が付けられる。複数のバイトから成る他のいずれかの固定長形式の中では、その形式を構成するビットには、０から始まる連続番号が付けられる。エラー検出のため及び好ましくは訂正のために、各バイト又はバイト・グループと共に、１つ又は複数の検査ビットが伝送されることがある。このような検査ビットは、マシンにより自動的に生成されるものであり、プログラムが直接制御することはできない。記憶容量は、バイト数で表わされる。ストレージ・オペランド・フィールドの長さが命令のオペレーション・コードで暗黙的に指定される場合、そのフィールドは固定長を有すると言われ、固定長は、１バイト、２バイト、４バイト、８バイト、又は１６バイトとすることができる。一部の命令では、より長いフィールドが暗黙的に指定されることもある。ストレージ・オペランド・フィールドの長さが暗黙的に指定されず明示的に記述される場合は、そのフィールドは可変長を有すると言われる。可変長オペランドは、１バイトのインクリメントにより変化し得る（又は、一部の命令では、２バイトの倍数若しくは他の倍数）。情報がストレージ内に置かれるとき、ストレージへの物理パスの幅が格納されるフィールドの長さを上回り得るとしても、指定されたフィールド内に含まれるバイト位置のコンテンツのみが置き換えられる。

特定の情報単位は、ストレージ内の整数境界上にあることになる。そのストレージ・アドレスがバイトでの単位での長さの倍数であるとき、境界は、情報単位に関して整数のものであると言われる。整数境界上にある２バイト、４バイト、８バイト、及び１６バイトのフィールドには、特別な名称が与えられる。ハーフワードは、２バイト境界上にある２個の連続したバイトのグループであり、これは、命令の基本的な構成要素である。ワードは、４バイト境界上にある４個の連続したバイトのグループである。ダブルワード（ｄｏｕｂｌｅｗｏｒｄ）は、８バイト境界上にある８個の連続したバイトのグループである。クワッドワード（ｑｕａｄｗｏｒｄ）は、１６バイト境界上にある１６個の連続したバイトのグループである。ストレージ・アドレスが、ハーフワード、ワード、ダブルワード、及びクワッドワードを示す場合、そのアドレスの２進表現は、それぞれ、右端の１個、２個、３個、又は４個のビットが０になる。命令は、２バイトの整数境界上にあることになる。大部分の命令のストレージ・オペランドは、境界合わせ（ｂｏｕｎｄａｒｙ ａｌｉｇｎｍｅｎｔ）要件をもたない。

命令及びデータ・オペランドに対して別個のキャッシュを実装するデバイスにおいては、後に命令をフェッチするキャッシュ・ライン内にプログラムが格納される場合には、その格納が、後にフェッチされる命令を変更するかどうかに関係なく、著しい遅延が生じることがある。

一実施形態において、本発明は、ソフトウェア（ライセンス内部コード、ファームウェア、マイクロコード、ミリコード、ピココードなどと呼ばれる場合もあるが、そのいずれも１つ又は複数の態様と整合性がある）により実施することができる。図２４を参照すると、１つ又は複数の態様を具体化するソフトウェア・プログラム・コードには、ホスト・システム５０００のプロセッサ５００１により、ＣＤ−ＲＯＭドライブ、テープドライブ、又はハードドライブといった長期ストレージ媒体デバイス５０１１からアクセスすることができる。ソフトウェア・プログラム・コードは、ディスケット、ハードドライブ、又はＣＤ−ＲＯＭといった、データ処理システムと共に用いるための種々の周知の媒体のいずれかの上で具体化することができる。コードは、こうした媒体上に分散させても、又はコンピュータ・メモリ５００２からユーザに分散させても、又は、こうした他のシステムのユーザが使用するために、ネットワーク５０１０上の１つのコンピュータ・システムのストレージから他のコンピュータ・システムに分散させてもよい。

ソフトウェア・プログラム・コードは、種々のコンピュータ・コンポーネント及び１つ又は複数のアプリケーション・プログラムの機能及び相互作用を制御するオペレーティング・システムを含む。プログラム・コードは、通常、ストレージ媒体デバイス５０１１から相対的により高速のコンピュータ・ストレージ５００２にページングされ、そこでプロセッサ５００１による処理のために利用可能になる。ソフトウェア・プログラム・コードをメモリ内、物理的媒体上で具体化し、及び／又は、ネットワークを介してソフトウェア・コードを分散させる技術及び方法は周知であり、ここではこれ以上論じない。プログラム・コードは、有形の媒体（これらに限定されるものではないが、電子メモリ・モジュール（ＲＡＭ）、フラッシュメモリ、コンパクトディスク（ＣＤ）、ＤＶＤ、磁気テープなどを含む）上に作成され格納されたとき、「コンピュータ・プログラム製品」と呼ばれることが多い。コンピュータ・プログラム製品媒体は、典型的には、処理回路による実行のために、好ましくはコンピュータ・システム内の処理回路によって読み取り可能である。

図２５は、１つ又は複数の態様を実施することができる代表的なワークステーション又はサーバ・ハードウェア・システムを示す。図２５のシステム５０２０は、随意的な周辺機器を含む、パーソナル・コンピュータ、ワークステーション、又はサーバなどの代表的なベース・コンピュータ・システム５０２１を含む。ベース・コンピュータ・システム５０２１は、１つ又は複数のプロセッサ５０２６と、周知の技術に従ってプロセッサ５０２６とシステム５０２１の他のコンポーネントを接続し、これらの間の通信を可能にするために用いられるバスとを含む。バスは、プロセッサ５０２６を、ハードドライブ（例えば、磁気媒体、ＣＤ、ＤＶＤ、及びフラッシュメモリのいずれかを含む）又はテープドライブを含むことができる、メモリ５０２５及び長期ストレージ５０２７に接続する。システム５０２１はまた、バスを介して、マイクロプロセッサ５０２６を、キーボード５０２４、マウス５０２３、プリンタ／スキャナ５０３０、及び／又はタッチ・センシティブ・スクリーン、デジタル化された入力パッド等のいずれかのユーザ・インターフェース機器とすることができる他のインターフェース機器といった、１つ又は複数のインターフェース機器に接続する、ユーザ・インターフェース・アダプタを含むこともできる。バスはまた、ディスプレイ・アダプタを介して、ＬＣＤスクリーン又はモニタなどのディスプレイ装置５０２２をマイクロプロセッサ５０２６にも接続する。

システム５０２１は、ネットワーク５０２９と通信する５０２８ことができるネットワーク・アダプタを介して、他のコンピュータ又はコンピュータ・ネットワークと通信することができる。例示的なネットワーク・アダプタは、通信チャネル、トークン・リング、イーサネット又はモデムである。或いは、システム５０２１は、ＣＤＰＤ（セルラー・デジタル・パケット・データ）カードのような無線インターフェースを用いて通信することもできる。システム５０２１は、ローカル・エリア・ネットワーク（ＬＡＮ）若しくは広域ネットワーク（ＷＡＮ）、又はシステム５０２１内のこうした他のコンピュータと関連付けることができ、又は、別のコンピュータ等とのクライアント／サーバ構成におけるクライアントとすることができる。これらの構成の全て、並びに、適切な通信ハードウェア及びソフトウェアは、当技術分野において周知である。

図２６は、１つ又は複数の態様を実施することができるデータ処理ネットワーク５０４０を示す。データ処理ネットワーク５０４０は、各々が複数の個々のワークステーション５０４１、５０４２、５０４３、５０４４を含むことができる、無線ネットワーク及び有線ネットワークのような複数の個々のネットワークを含むことができる。さらに、当業者であれば理解するように、１つ又は複数のＬＡＮを含ませることができ、そこで、ＬＡＮは、ホスト・プロセッサに結合された複数のインテリジェント・ワークステーションを含むことができる。

さらに図２６を参照すると、ネットワークはまた、ゲートウェイ・コンピュータ（クライアント・サーバ５０４６）、又はアプリケーション・サーバ（データ・リポジトリにアクセスすることができ、且つ、ワークステーション５０４５から直接アクセスすることもできる遠隔サーバ５０４８）のような、メインフレーム・コンピュータ又はサーバを含むこともできる。ゲートウェイ・コンピュータ５０４６は、各々の個々のネットワークへの入口点として働く。ゲートウェイは、１つのネットワーク・プロトコルを別のものに接続するときに必要とされる。ゲートウェイ５０４６は、通信リンクによって別のネットワーク（例えば、インターネット５０４７）に結合できることが好ましい。ゲートウェイ５０４６はまた、通信リンクを用いて、１つ又は複数のワークステーション５０４１、５０４２、５０４３、５０４４に直接結合することもできる。ゲートウェイ・コンピュータは、インターナショナル・ビジネス・マシーンズ・コーポレーションから入手可能なＩＢＭ ｅＳｅｒｖｅｒ（商標）Ｓｙｓｔｅｍ ｚサーバを用いて実装することができる。

図２５及び図２６を同時に参照すると、１つ又は複数の態様を具体化することができるソフトウェア・プログラム・コードには、一般的に、ＣＤ−ＲＯＭドライブ又はハードドライブといった長期ストレージ媒体５０２７から、システム５０２０のプロセッサ５０２６によってアクセスすることができる。ソフトウェア・プログラム・コードは、ディスケット、ハードドライブ、又はＣＤ−ＲＯＭといった、データ処理システムと共に用いるための種々の周知の媒体のいずれかの上で具体化することができる。コードは、そのような媒体上で分散させても、又はメモリからユーザ５０５０、５０５１に分散させても、或いは、こうした他のシステムのユーザが用いるために、ネットワーク上の１つのコンピュータ・システムのストレージから他のコンピュータ・システムに分散させてもよい。

或いは、プログラム・コードをメモリ５０２５内で具体化し、プロセッサ・バスを用いてプロセッサ５０２６によってプログラム・コードにアクセスすることができる。このようなプログラム・コードは、種々のコンピュータ・コンポーネント及び１つ又は複数のアプリケーション・プログラム５０３２の機能及び相互作用を制御するオペレーティング・システムを含む。プログラム・コードは、通常、ストレージ媒体５０２７から高速メモリ５０２５にページングされ、そこでプロセッサ５０２６による処理のために利用可能になる。ソフトウェア・プログラム・コードをメモリ内、物理的媒体上で具体化し、及び／又は、ネットワークを介してソフトウェア・コードを配布する技術及び方法は周知であり、ここではこれ以上論じない。プログラム・コードは、作成され、有形の媒体（これらに限定されるものではないが、電子メモリ・モジュール（ＲＡＭ）、フラッシュメモリ、コンパクトディスク（ＣＤ）、ＤＶＤ、磁気テープなどを含む）に格納されたとき、「コンピュータ・プログラム製品」と呼ばれることが多い。コンピュータ・プログラム製品媒体は、典型的には、処理回路による実行のために、好ましくはコンピュータ・システム内の処理回路によって読み取り可能である。

プロセッサが最も容易に利用できるキャッシュ（通常、プロセッサの他のキャッシュよりも高速で小さい）は、最下位（Ｌ１又はレベル１）のキャッシュであり、メインストア（主メモリ）は、最上位レベルのキャッシュ（３つのレベルがある場合にはＬ３）である。最下位レベルのキャッシュは、実行されるマシン命令を保持する命令キャッシュ（Ｉ−キャッシュ）と、データ・オペランドを保持するデータ・キャッシュ（Ｄ−キャッシュ）とに分割されることが多い。

図２７を参照すると、プロセッサ５０２６についての例示的なプロセッサの実施形態が示される。典型的には、メモリ・ブロックをバッファに入れてプロセッサ性能を向上させるために、１つ又は複数のレベルのキャッシュ５０５３が用いられる。キャッシュ５０５３は、用いられる可能性が高いメモリ・データのキャッシュ・ラインを保持する高速バッファである。典型的なキャッシュ・ラインは、６４バイト、１２８バイト、又は２５６バイトのメモリ・データである。データをキャッシュに入れるのではなく、命令をキャッシュに入れるために、別個のキャッシュが用いられることが多い。キャッシュ・コヒーレンス（メモリ及びキャッシュ内のラインのコピーの同期）は、多くの場合、当技術分野において周知の種々の「スヌープ（ｓｎｏｏｐ）」アルゴリズムによって与えられる。プロセッサ・システムの主メモリ・ストレージ５０２５は、キャッシュと呼ばれることが多い。４つのレベルのキャッシュ５０５３を有するプロセッサ・システムにおいて、主ストレージ５０２５は、典型的にはより高速であり、且つ、コンピュータ・システムが利用できる不揮発性ストレージ（ＤＡＳＤ、テープ等）の一部だけを保持するので、レベル５（Ｌ５）のキャッシュと呼ばれることがある。主ストレージ５０２５は、オペレーティング・システムによって主ストレージ５０２５との間でページングされるデータのページを「キャッシュに入れる」。

プログラム・カウンタ（命令カウンタ）５０６１は、実行される現行の命令のアドレスを常時監視している。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅプロセッサのプログラム・カウンタは６４ビットであり、従来のアドレッシング制限をサポートするために、３１ビット又は２４ビットに切り捨てることができる。プログラム・カウンタは、典型的には、コンテキスト・スイッチの際に持続するように、コンピュータのＰＳＷ（プログラム状況ワード）内で具体化される。従って、例えば、オペレーティング・システムにより、プログラム・カウンタ値を有する進行中のプログラムに割り込みをかけることが可能である（プログラム環境からオペレーティング・システム環境へのコンテキスト・スイッチ）。プログラムのＰＳＷは、プログラムがアクティブでない間、プログラム・カウンタ値を保持し、オペレーティング・システムが実行されている間、オペレーティング・システムの（ＰＳＷ内の）プログラム・カウンタが用いられる。典型的には、プログラム・カウンタは、現行の命令のバイト数に等しい量だけインクリメントされる。ＲＩＳＣ（縮小命令セット・コンピューティング）命令は、典型的には固定長であり、ＣＩＳＣ（複合命令セット・コンピューティング）命令は、典型的には可変長である。ＩＢＭ（登録商標） ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの命令は、２バイト、４バイト、又は６バイトの長さを有するＣＩＳＣ命令である。例えば、コンテキスト・スイッチ操作又は分岐命令の分岐成立（Ｂｒａｎｃｈ ｔａｋｅｎ）操作により、プログラム・カウンタ５０６１が変更される。コンテキスト・スイッチ操作において、現行のプログラム・カウンタ値は、実行されるプログラムについての他の状態情報（条件コードのような）と共にプログラム状況ワード内に保存され、実行される新しいプログラム・モジュールの命令を指し示す新しいプログラム・カウンタ値がロードされる。分岐成立操作を行い、分岐命令の結果をプログラム・カウンタ５０６１にロードすることにより、プログラムが判断を下すこと又はプログラム内でループすることを可能にする。

典型的には、プロセッサ５０２６の代わりに命令をフェッチするために、命令フェッチ・ユニット５０５５が用いられる。フェッチ・ユニットは、「次の順次命令（ｎｅｘｔ ｓｅｑｕｅｎｔｉａｌ ｉｎｓｔｒｕｃｔｉｏｎ）」、分岐成立命令のターゲット命令、又はコンテキスト・スイッチの後のプログラムの最初の命令のいずれかをフェッチする。今日の命令フェッチ・ユニットは、プリフェッチされた命令を用いることができる可能性に基づいて、命令を投機的にプリフェッチするプリフェッチ技術を用いることが多い。例えば、フェッチ・ユニットは、次の順次命令を含む１６バイトの命令と、付加的なバイトの更なる順次命令とをフェッチすることができる。

次いで、フェッチされた命令が、プロセッサ５０２６によって実行される。１つの実施形態において、フェッチされた命令は、フェッチ・ユニットのディスパッチ・ユニット５０５６に渡される。ディスパッチ・ユニットは命令をデコードし、デコードされた命令についての情報を適切なユニット５０５７、５０５８、５０６０に転送する。実行ユニット５０５７は、典型的には、命令フェッチ・ユニット５０５５からデコードされた算術命令についての情報を受け取り、命令の操作コードに従ってオペランドに関する算術演算を行う。オペランドは、好ましくは、メモリ５０２５、アーキテクチャ化レジスタ５０５９、又は実行される命令の即値フィールドのいずれかから、実行ユニット５０５７に与えられる。実行の結果は、格納された場合には、メモリ５０２５、レジスタ５０５９、又は他のマシン・ハードウェア（制御レジスタ、ＰＳＷレジスタなどのような）内に格納される。

プロセッサ５０２６は、典型的には、命令の機能を実行するための１つ又は複数の実行ユニット５０５７、５０５８、５０６０を有する。図２８を参照すると、実行ユニット５０５７は、インターフェース論理５０７１を介して、アーキテクチャ化された汎用レジスタ５０５９、デコード／ディスパッチ・ユニット５０５６、ロード・ストア・ユニット５０６０、及び他のプロセッサ・ユニット５０６５と通信することができる。実行ユニット５０５７は、幾つかのレジスタ回路５０６７、５０６８、５０６９を用いて、算術論理演算ユニット（ＡＬＵ）５０６６が動作する情報を保持することができる。ＡＬＵは、加算（ａｄｄ）、減算（ｓｕｂｔｒａｃｔ）、乗算（ｍｕｌｔｉｐｌｙ）、及び除算（ｄｉｖｉｄｅ）などの算術演算、並びに、論理積（ａｎｄ）、論理和（ｏｒ）、及び排他的論理和（ＸＯＲ）、ローテート（ｒｏｔａｔｅ）及びシフト（ｓｈｉｆｔ）のような論理関数を実行する。ＡＬＵは、設計に依存する専用の演算をサポートすることが好ましい。他の回路は、例えば条件コード及び回復サポート論理を含む、他のアーキテクチャ化ファシリティ５０７２を提供することができる。典型的には、ＡＬＵ演算の結果は、出力レジスタ回路５０７０に保持され、この出力レジスタ回路５０７０が、結果を種々の他の処理機能に転送することができる。多数のプロセッサ・ユニットの構成が存在し、本説明は、一実施形態の代表的な理解を与えることのみを意図している。

例えばＡＤＤ命令は、算術及び論理機能を有する実行ユニット５０５７で実行され、一方、例えば浮動小数点命令は、特化された浮動小数点能力を有する浮動小数点実行部で実行される。実行ユニットは、オペランドに対して操作コードが定めた関数を行うことにより、命令が特定したオペランドに対して動作することが好ましい。例えば、ＡＤＤ命令は、命令のレジスタ・フィールドによって特定された２つのレジスタ５０５９内に見出されるオペランドに対して、実行ユニット５０５７により実行することができる。

実行ユニット５０５７は、２つのオペランドに対して算術加算を実行し、結果を第３のオペランドに格納し、ここで第３のオペランドは、第３のレジスタであっても又は２つのソース・レジスタのいずれかであってもよい。実行ユニットは、シフト、ローテート、論理積、論理和、及び排他的論理和のような種々の論理関数、並びに、加算、減算、乗算、除法のいずれかを含む、種々の代数関数を実行することができる算術論理演算ユニット（ＡＬＵ）５０６６を用いることが好ましい。スカラー演算のために設計されたＡＬＵ５０６６もあり、浮動小数点のために設計されたものＡＬＵ５０６６もある。データは、アーキテクチャに応じて、ビッグエンディアン（最下位のバイトが最も高いバイト・アドレスである）、又はリトルエンディアン（最下位のバイトが最も低いバイト・アドレスである）とすることができる。ＩＢＭ（登録商標） ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅは、ビッグエンディアンである。符号付きフィールドは、アーキテクチャに応じて、符号及び大きさ、１の補数、又は２の補数とすることができる。２の補数における負の値又は正の値は、ＡＬＵ内で加法しか必要としないため、ＡＬＵが減算能力を設計する必要がないという点で、２の補数は有利である。数値は、通常、省略表現で記述され、１２ビット・フィールドは、４，０９６バイトブロックのアドレスを定め、通常、例えば４Ｋバイト（キロバイト）ブロックのように記述される。

図２９を参照すると、分岐命令を実行するための分岐命令情報が、典型的には、分岐ユニット５０５８に送られ、この分岐ユニット５０５８は、多くの場合、分岐履歴テーブル５０８２のような分岐予測アルゴリズムを用いて、他の条件付き演算が完了する前に分岐の結果を予測する。条件付き演算が完了する前に、現行の分岐命令のターゲットがフェッチされ、投機的に実行される。条件付き演算が完了すると、投機的に実行された分岐命令は、条件付き演算の条件及び投機された結果に基づいて、完了されるか又は破棄される。典型的な分岐命令は、条件コードを試験し、条件コードが分岐命令の分岐要件を満たす場合、ターゲット・アドレスに分岐することができ、ターゲット・アドレスは、例えば、命令のレジスタ・フィールド又は即値フィールド内に見出されるものを含む幾つかの数に基づいて計算することができる。分岐ユニット５０５８は、複数の入力レジスタ回路５０７５、５０７６、５０７７と、出力レジスタ回路５０８０とを有するＡＬＵ５０７４を用いることができる。分岐ユニット５０５８は、例えば、汎用レジスタ５０５９、デコード・ディスパッチ・ユニット５０５６、又は他の回路５０７３と通信することができる。

例えば、オペレーティング・システムによって開始されるコンテキスト・スイッチ、コンテキスト・スイッチを発生させるプログラム例外又はエラー、コンテキスト・スイッチを発生させるＩ／Ｏ割り込み信号、或いは、（マルチスレッド環境における）複数のプログラムのマルチスレッド活動を含む様々な理由により、命令のグループの実行に割り込みがかけられることがある。コンテキスト・スイッチ動作は、現在実行中のプログラムについての状態情報を保存し、次いで、起動される別のプログラムについての状態情報をロードすることが好ましい。状態情報は、例えば、ハードウェア・レジスタ又はメモリ内に保存することができる。状態情報は、実行される次の命令を指し示すプログラム・カウンタ値と、条件コードと、メモリ変換情報と、アーキテクチャ化されたレジスタのコンテンツとを含むことが好ましい。コンテキスト・スイッチの活動は、ハードウェア回路、アプリケーション・プログラム、オペレーティング・システム・プログラム、又はファームウェア・コード（マイクロコード、ピココード、又はライセンス内部コード（ＬＩＣ））単独で又はその組み合わせで実施することができる。

プロセッサは、命令により定義された方法に従ってオペランドにアクセスする。命令は、命令の一部の値を用いて即値オペランドを与えることができ、汎用レジスタ又は専用レジスタ（例えば、浮動小数点レジスタ）のいずれかを明示的に指し示す１つ又は複数のレジスタ・フィールドを与えることができる。命令は、操作コード・フィールドによって、オペランドとして識別されるインプライド・レジスタ（ｉｍｐｌｉｅｄ ｒｅｇｉｓｔｅｒ）を用いることができる。命令は、オペランドのためのメモリ位置を用いることができる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの長変位ファシリティ（ｌｏｎｇ ｄｉｓｐｌａｃｅｍｅｎｔ ｆａｃｉｌｉｔｙ）により例示されるように、オペランドのメモリ位置を、レジスタ、即値フィールド、又はレジスタと即値フィールドの組み合わせによって与えることができ、命令は、基底レジスタ、指標レジスタ、及び即値フィールド（変位フィールド）を定め、これらが、例えば互いに加算されてメモリ内のオペランドのアドレスをもたらす。ここでの位置（ｌｏｃａｔｉｏｎ）は、典型的には、特に断りのない限り、主メモリ（主ストレージ）内の記憶位置を意味する。

図３０を参照すると、プロセッサは、ロード／ストア・ユニット５０６０を用いて、ストレージにアクセスする。ロード／ストア・ユニット５０６０は、メモリ５０５３内のターゲット・オペランドのアドレスを取得し、オペランドをレジスタ５０５９又は別のメモリ５０５３の記憶位置にロードすることによってロード操作を行うことができ、或いは、メモリ５０５３内のターゲット・オペランドのアドレスを取得し、レジスタ５０５９又は別のメモリ５０５３の記憶位置から取得したデータをメモリ５０５３内のターゲット・オペランドの記憶位置に格納することによって、ストア操作を行うことができる。ロード／ストア・ユニット５０６０は、投機的なものであってもよく、命令シーケンスに対してアウト・オブ・オーダー式の順序でメモリにアクセスすることができるが、プログラムに対して、命令がイン・オーダー式に実行されたという外観を維持することになる。ロード／ストア・ユニット５０６０は、汎用レジスタ５０５９、デコード／ディスパッチ・ユニット５０５６、キャッシュ／メモリ・インターフェース５０５３、又は他の要素５０８３と通信することができ、ストレージ・アドレスを計算し、且つ、パイプライン処理を順に行って操作をイン・オーダー式に保持するための、種々のレジスタ回路、ＡＬＵ５０８５、及び制御論理５０９０を含む。一部の動作は、アウト・オブ・オーダー式とすることができるが、ロード／ストア・ユニットは、アウト・オブ・オーダー式動作が、プログラムに対して、当技術分野において周知のようなイン・オーダー式に実行されたように見えるようにする機能を提供する。

好ましくは、アプリケーション・プログラムが「見ている」アドレスは、仮想アドレスと呼ばれることが多い。仮想アドレスは、「論理アドレス」及び「実効アドレス」と呼ばれることもある。これらの仮想アドレスは、これらに限定されるものではないが、単に仮想アドレスをオフセット値にプリフィックス付加すること、１つ又は複数の変換テーブルを介して仮想アドレスを変換することを含む、種々の動的アドレス変換（ＤＡＴ）技術の１つによって、物理的メモリ位置にリダイレクトされるという点で仮想のものであり、変換テーブルは、少なくともセグメント・テーブル及びページ・テーブルを単独で又は組み合わせて含むことが好ましく、セグメント・テーブルは、ページ・テーブルを指し示すエントリを有することが好ましい。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅでは、領域第１テーブル、領域第２テーブル、領域第３テーブル、セグメント・テーブル、及び随意的なページ・テーブルを含む、変換の階層が提供される。アドレス変換の性能は、仮想アドレスを関連した物理的メモリ位置にマッピングするエントリを含む変換ルックアサイド・バッファ（ＴＬＢ）を用いることにより改善されることが多い。ＤＡＴが変換テーブルを用いて仮想アドレスを変換したときに、エントリが作成される。次いで、後に仮想アドレスを用いることで、低速の順次変換テーブル・アクセスではなく、高速のＴＬＢのエントリを用いることが可能になる。ＴＬＢの内容は、ＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）を含む種々の置換アルゴリズムによって管理することができる。

プロセッサがマルチプロセッサ・システムのプロセッサである場合には、各プロセッサは、コヒーレンシのために、Ｉ／Ｏ、キャッシュ、ＴＬＢ、及びメモリといった共有リソースをインターロック状態に保持する責任を負う。キャッシュ・コヒーレンシを保持する際に、一般的には「スヌープ」技術が用いられる。スヌープ環境においては、共有を容易にするために、各キャッシュ・ラインを、共有状態、排他的状態、変更状態、無効状態等のいずれか１つの状態にあるものとしてマーク付けすることができる。

Ｉ／Ｏユニット５０５４（図２７）は、プロセッサに、例えば、テープ、ディスク、プリンタ、ディスプレイ、及びネットワークを含む周辺機器に取り付けるための手段を与える。Ｉ／Ｏユニットは、ソフトウェア・ドライバによってコンピュータ・プログラムに提示されることが多い。ＩＢＭ（登録商標） Ｓｙｓｔｅｍ ｚのようなメインフレームにおいては、チャネル・アダプタ及びオープン・システム・アダプタが、オペレーティング・システムと周辺機器との間に通信をもたらすメインフレームのＩ／Ｏユニットである。

さらに、他のタイプのコンピューティング環境が、１つ又は複数の態様から利益を得ることができる。一例として、環境は、特定のアーキテクチャ（例えば、命令実行、アドレス変換などのアーキテクチャ化された機能、及びアーキテクチャ化されたレジスタを含む）又はそのサブセットをエミュレートする（例えば、プロセッサ及びメモリを有するネイティブ・コンピュータ・システム上で）エミュレータ（例えば、ソフトウェア又は他のエミュレーション機構）を含むことができる。このような環境においては、エミュレータを実行しているコンピュータが、エミュレートされる機能とは異なるアーキテクチャを有することができたとしても、エミュレータの１つ又は複数のエミュレーション機能により、１つ又は複数の態様が実施され得る。一例として、エミュレーション・モードにおいては、エミュレートされる特定の命令又は操作がデコードされ、適切なエミュレーション機能が構築され、個々の命令又は操作を実施する。

エミュレーション環境においては、ホスト・コンピュータは、例えば、命令及びデータを格納するためのメモリと、メモリから命令をフェッチし、随意的に、フェッチされた命令のためのローカル・バッファリングを提供するための命令フェッチ・ユニットと、フェッチされた命令を受信し、フェッチされた命令のタイプを判断するための命令デコード・ユニットと、命令を実行するための命令実行ユニットとを含む。実行は、データをメモリからレジスタ内にロードすること、データをレジスタから再びメモリに格納すること、又はデコード・ユニットにより判断されるように、何らかのタイプの算術演算又は論理演算を実行することを含むことができる。一例においては、各ユニットは、ソフトウェアで実装される。例えば、ユニットが実行する演算は、エミュレータ・ソフトウェア内の１つ又は複数のサブルーチンとして実装される。

より具体的には、メインフレームにおいて、アーキテクチャ化されたマシン命令は、通常、プログラマによって、多くの場合コンパイラ・アプリケーションを介して、今日では「Ｃ」プログラマによって用いられる。ストレージ媒体内に格納されたこれらの命令は、ｚ／ＡｒｃｈｉｔｅｃｔｕｒｅのＩＢＭ（登録商標）サーバにおいて、又は代替的に他のアーキテクチャを実行するマシンにおいて、ネイティブに実行することができる。これらの命令は、既存の及び将来のＩＢＭ（登録商標）メインフレーム・サーバにおいて、及び、ＩＢＭ（登録商標）の他のマシン（例えば、Ｐｏｗｅｒ Ｓｙｓｔｅｍｓサーバ及びＳｙｓｔｅｍ ｘ（登録商標）サーバ）上で、エミュレートすることができる。これらの命令は、ＩＢＭ（登録商標）、Ｉｎｔｅｌ（登録商標）、ＡＭＤ（登録商標）などによって製造されたハードウェアを用いて種々のマシン上でＬｉｎｕｘ（登録商標）を実行しているマシンにおいて実行することができる。Ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ下でそのハードウェア上で実行することに加えて、Ｌｉｎｕｘを用いること、並びに、一般に実行がエミュレーション・モードにある、Ｈｅｒｃｕｌｅｓ、又はＦＳＩ（Ｆｕｎｄａｍｅｎｔａｌ Ｓｏｆｔｗａｒｅ，Ｉｎｃ）によるエミュレーションを用いるマシンを用いることもできる。エミュレーション・モードにおいては、ネイティブ・プロセッサによって、エミュレーション・ソフトウェアが実行され、エミュレートされたプロセッサのアーキテクチャをエミュレートする。

ネイティブ・プロセッサは、一般的に、エミュレートされたプロセッサのエミュレーションを実行するためにファームウェア又はネイティブ・オペレーティング・システムのいずれかを含むエミュレーション・ソフトウェアを実行する。エミュレーション・ソフトウェアは、エミュレートされたプロセッサ・アーキテクチャの命令のフェッチと実行を担当する。エミュレーション・ソフトウェアは、エミュレートされたプログラム・カウンタを維持し、命令境界を常時監視している。エミュレーション・ソフトウェアは、一度に１つ又は複数のエミュレートされたマシン命令をフェッチし、ネイティブ・プロセッサにより実行するために、その１つ又は複数のエミュレートされたマシン命令を、対応するネイティブマシン命令のグループに変換することができる。これらの変換された命令は、より速い変換を達成できるようにキャッシュに入れることができる。それにも関わらず、エミュレーション・ソフトウェアは、エミュレートされたプロセッサ・アーキテクチャのアーキテクチャ規則を維持して、オペレーティング・システム及びエミュレートされたプロセッサのために書かれたアプリケーションが正確に動作することを保証しなければならない。さらに、エミュレーション・ソフトウェアは、これらに限られるものではないが、制御レジスタ、汎用レジスタ、浮動小数点レジスタ、例えばセグメント・テーブル及びページ・テーブルを含む動的アドレス変換機能、割り込み機構、コンテキスト・スイッチ機構、時刻（Time of Day、ＴＯＤ）クロック、及びＩ／Ｏサブシステムへのアーキテクチャ化インターフェースを含む、エミュレートされたプロセッサのアーキテクチャによって識別されるリソースを提供し、オペレーティング・システム又はエミュレートされたプロセッサ上で実行するように設計されたアプリケーション・プログラムが、エミュレーション・ソフトウェアを有するネイティブ・プロセッサ上で実行できるようにしなければならない。

エミュレートされた特定の命令がデコードされ、個々の命令の機能を実行するためのサブルーチンが呼び出される。エミュレートされたプロセッサ１の機能をエミュレートするエミュレーション・ソフトウェア機能は、例えば、「Ｃ」サブルーチン又はドライバにおいて、或いは、１つ又は複数の実施形態の説明を理解した後で当業者の技術の範囲内にあるような特定のハードウェアのためにドライバを提供する他の何らかの方法で実装される。種々のソフトウェア及びハードウェア・エミュレーションの特許には、これらに限られるものではないが、Ｂｅａｕｓｏｌｅｉｌ他による「Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ ｆｏｒ Ｈａｒｄｗａｒｅ Ｅｍｕｌａｔｉｏｎ」という名称の特許文献１、Ｓｃａｌｚｉ他による「Ｐｒｅｐｒｏｃｅｓｓｉｎｇ ｏｆ Ｓｔｏｒｅｄ Ｔａｒｇｅｔ Ｒｏｕｔｉｎｅｓ ｆｏｒ Ｅｍｕｌａｔｉｎｇ Ｉｎｃｏｍｐａｔｉｂｌｅ Ｉｎｓｔｒｕｃｔｉｏｎｓ ｏｎ ａ Ｔａｒｇｅｔ Ｐｒｏｃｅｓｓｏｒ」という名称の特許文献２、Ｄａｖｉｄｉａｎ他による「Ｄｅｃｏｄｉｎｇ Ｇｕｅｓｔ Ｉｎｓｔｒｕｃｔｉｏｎ ｔｏ Ｄｉｒｅｃｔｌｙ Ａｃｃｅｓｓ Ｅｍｕｌａｔｉｏｎ Ｒｏｕｔｉｎｅｓ ｔｈａｔ Ｅｍｕｌａｔｅ ｔｈｅ Ｇｕｅｓｔ Ｉｎｓｔｒｕｃｔｉｏｎｓ」という名称の特許文献３、Ｇｏｒｉｓｈｅｋ他による「Ｓｙｍｍｅｔｒｉｃａｌ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｂｕｓ ａｎｄ Ｃｈｉｐｓｅｔ Ｕｓｅｄ ｆｏｒ Ｃｏｐｒｏｃｅｓｓｏｒ Ｓｕｐｐｏｒｔ Ａｌｌｏｗｉｎｇ Ｎｏｎ−Ｎａｔｉｖｅ Ｃｏｄｅ ｔｏ Ｒｕｎ ｉｎ ａ Ｓｙｓｔｅｍ」という名称の特許文献４、Ｌｅｔｈｉｎ他による「Ｄｙｎａｍｉｃ Ｏｐｔｉｍｉｚｉｎｇ Ｏｂｊｅｃｔ Ｃｏｄｅ Ｔｒａｎｓｌａｔｏｒ ｆｏｒ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｅｍｕｌａｔｉｏｎ ａｎｄ Ｄｙｎａｍｉｃ Ｏｐｔｉｍｉｚｉｎｇ Ｏｂｊｅｃｔ Ｃｏｄｅ Ｔｒａｎｓｌａｔｉｏｎ Ｍｅｔｈｏｄ」という名称の特許文献５、Ｅｒｉｃ Ｔｒａｕｔによる「Ｍｅｔｈｏｄ ｆｏｒ Ｅｍｕｌａｔｉｎｇ Ｇｕｅｓｔ Ｉｎｓｔｒｕｃｔｉｏｎｓ ｏｎ ａ Ｈｏｓｔ Ｃｏｍｐｕｔｅｒ Ｔｈｒｏｕｇｈ Ｄｙｎａｍｉｃ Ｒｅｃｏｍｐｉｌａｔｉｏｎ ｏｆ Ｈｏｓｔ Ｉｎｓｔｒｕｃｔｉｏｎｓ」という名称の特許文献６、及び他の多くが挙げられ、これらの参考文献は、当業者が利用可能なターゲット・マシンのための異なるマシン用に設計された命令形式のエミュレーションを達成する様々な既知の方法を示す。

図３１において、ホスト・アーキテクチャのホスト・コンピュータ・システム５０００’をエミュレートする、エミュレートされたホスト・コンピュータ・システム５０９２の一例が提供される。エミュレートされたホスト・コンピュータ・システム５０９２では、ホスト・プロセッサ（ＣＰＵ）５０９１は、エミュレートされたホスト・プロセッサ（又は仮想ホスト・プロセッサ）であり、且つ、ホスト・コンピュータ５０００’のプロセッサ５０９１のものとは異なるネイティブな命令セット・アーキテクチャを有するエミュレーション・プロセッサ５０９３を含む。エミュレートされたホスト・コンピュータ・システム５０９２は、エミュレーション・プロセッサ５０９３がアクセス可能なメモリ５０９４を有する。例示的な実施形態において、メモリ５０９４は、ホスト・コンピュータ・メモリ５０９６の部分と、エミュレーション・ルーチン５０９７の部分とに区分化される。ホスト・コンピュータ・メモリ５０９６は、ホスト・コンピュータ・アーキテクチャに従い、エミュレートされたホスト・コンピュータ・システム５０９２のプログラムに利用可能である。エミュレーション・プロセッサ５０９３は、エミュレートされたプロセッサ５０９１のもの以外のアーキテクチャのアーキテクチャ化された命令セットのネイティブ命令を実行し、このネイティブ命令はエミュレーション・ルーチン・メモリ５０９７から取得されたものであり、且つ、エミュレーション・プロセッサ５０９３は、シーケンス及びアクセス／デコード・ルーチンにおいて取得される１つ又は複数の命令を用いることにより、ホスト・コンピュータ・メモリ５０９６の中のプログラム由来の実行のためのホスト命令にアクセスすることができ、このシーケンス及びアクセス／デコード・ルーチンは、アクセスされたホスト命令をデコードして、アクセスされたホスト命令の機能をエミュレートするためのネイティブ命令実行ルーチンを判断することができる。ホスト・コンピュータ・システム５０００’のアーキテクチャのために定められた、例えば、汎用レジスタ、制御レジスタ、動的アドレス変換、及びＩ／Ｏサブシステムのサポート、並びにプロセッサ・キャッシュといったファシリティを含む他のファシリティを、アーキテクチャ化ファシリティ・ルーチンによってエミュレートすることができる。エミュレーション・ルーチンは、エミュレーション・ルーチンの性能を高めるために、エミュレーション・プロセッサ５０９３において利用可能な（汎用レジスタ、及び仮想アドレスの動的変換といった）機能を利用することもできる。ホスト・コンピュータ５０００’の機能をエミュレートする際にプロセッサ５０９３を補助するために、専用のハードウェア及びオフ・ロード・エンジンを設けることもできる。

本明細書で用いられる用語は、特定の実施形態を説明する目的のためのものにすぎず、本発明を限定することを意図したものではない。本明細書で用いられる場合、単数形「１つの（ａ）」、「１つの（ａｎ）」及び「その（ｔｈｅ）」は、文脈が特に明示しない限り、複数形も同様に含むことを意図したものである。「含む（ｃｏｍｐｒｉｓｅ）」及び／又は「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」という用語は、本明細書で用いられる場合、記述された特徴、整数、ステップ、動作、要素、及び／又はコンポーネントの存在を指示するが、１つ又は複数の他の特徴、整数、ステップ、動作、要素、コンポーネント、及び／又はそれらの群の存在又は追加を排除するものではないこともさらに理解されるであろう。

下記の特許請求の範囲におけるすべての機能付き手段（ミーンズ・プラス・ファンクション）又は機能付き工程（ステップ・プラス・ファンクション）の対応する構造、材料、動作、及び均等物は、もしあれば、その機能を、明確に請求されている他の特許請求された要素と組み合わせて実行するためのあらゆる構造、材料、又は動作を含むことが意図されている。１つ又は複数の態様の説明は、例証及び説明のために提示されたものであり、網羅的であること又は本発明を開示された形態に限定することを意図したものではない。当業者には、１つ又は複数の態様の範囲及び趣旨から逸脱しない多くの修正及び変形が明らかとなるであろう。実施形態は、１つ又は複数の態様の原理及び実際の適用を最も良く説明し、その他の当業者が企図される特定の使用に適した種々の修正を伴う種々の実施形態について１つ又は複数の態様を理解できるように、選択され、説明された。

１００、２００：コンピューティング環境
１０２、５０２６：プロセッサ
１０４、２０４、５０２５：メモリ
１０６、２０６：入力／出力デバイス及び／又はインターフェース
１０８、２０８：バス
２０２：ネイティブ中央演算処理ユニット（ＣＰＵ）
２１０：ネイティブ・レジスタ
２１２：エミュレータ・コード
２５０：ゲスト命令
２５２：命令フェッチ・ユニット
２５４：命令変換ルーチン
２５６：ネイティブ命令
２６０：エミュレーション制御ルーチン
３００：Ｐｅｒｆｏｒｍ Ｐｓｅｕｄｏｒａｎｄｏｍ Ｎｕｍｂｅｒ Ｏｐｅｒａｔｉｏｎ命令
３０２：オペコード・フィールド
３０４：第１のレジスタ・フィールド
３０６：第２のレジスタ・フィールド
３２０：汎用レジスタ０
３２２：修飾子（Ｍ）ビット
３２４：機能コード（ＦＣ）・フィールド
３３０：汎用レジスタ１
３３２：論理アドレス
３４０：汎用レジスタＲ_１
３４２、３６２：アドレス
３５０：汎用レジスタＲ_１＋１
３５２、３７２：長さ
３６０：汎用レジスタＲ_２
３７０：汎用レジスタＲ_２＋１
４００、４２０、８００、９００：パラメータ・ブロック
４０２：状況ワード
４２２、：再シード・カウンタ
４２４：ストリーム・バイト
４２６：値（Ｖ）
４２８：定数（Ｃ）
５００ａ、５００ｂ：ストレージ
５０２ａ、５０２ｂ、６０４ａ、６０４ｂ：シード材料
６００ａ、７００ａ：１バイトのカウンタ
６０２ａ、６０２ｂ、７０２ａ、７０２ｂ：８８８の４バイト値
６０６ａ、６０６ｂ、７０８ａ、７０８ｂ、８１０、９０６：パディング
６０８ａ、６０８ｂ、７１０ａ、８１２、９０８：ＳＨＡ−５１２アルゴリズム
６１０ａ、６１０ｂ、７１１ａ、７１１ｂ、８１１、９０９：初期ハッシュ値（ＩＨＶ）
６１２ａ、６１２ｂ、７１２ａ、７１２ｂ：ハッシュ結果
８１４、９１０：ハッシュ値
６１４、７０６ａ、７０６ｂ：新しい値フィールド（Ｖ_ｎｅｗ）
７０４ａ、７０４ｂ：ゼロの１バイト値
７１４：新しい定数フィールド（Ｃ_ｎｅｗ）
１０００：コンピュータ・プログラム製品

Claims (12)

1. マシン命令を実行する方法であって、前記方法は、
   プロセッサにより、実行するためのマシン命令を取得するステップであって、前記マシン命令は、コンピュータ・アーキテクチャに従ったコンピュータ実行のために定められており、前記マシン命令は、
   ｐｅｒｆｏｒｍ ｐｓｅｕｄｏｒａｎｄｏｍ ｎｕｍｂｅｒ操作を識別するためのオペコードを提供するオペコード・フィールドと、
   前記マシン命令により用いられる第１オペランドのメモリ内の位置を指定するためのレジスタを識別するのに用いられるレジスタ・フィールドと、
   を含む、取得するステップと、
   前記マシン命令を実行するステップと、
   を含み、前記実行するステップは、
   前記マシン命令と関連したレジスタの修飾子（Ｍ）フィールドを取得することと、
   前記Ｍフィールドが第１の値を有することに基づいて、決定論的擬似乱数生成操作を実施することと、
   を含み、前記決定論的擬似乱数生成操作は、
   前記第１オペランドの１つ又は複数のメモリ・ブロックの各メモリ・ブロックについて、５１２ビット・セキュア・ハッシュ技術及び前記マシン命令のパラメータ・ブロックの少なくとも１つのシード値を用いてハッシュ値を生成することと、
   前記生成されたハッシュ値の少なくとも一部を前記第１オペランドの対応するメモリ・ブロック内に格納することであって、前記生成されたハッシュ値は疑似乱数の少なくとも一部である、格納することと、
   を含む方法。
2. 前記マシン命令は、前記マシン命令により用いられる第２オペランドのメモリ内の位置を指定するための別のレジスタを識別するのに用いられる別のレジスタ・フィールドをさらに含み、前記方法は、
   前記マシン命令を別の時に実行するステップをさらに含み、前記マシン命令を別の時に実行するステップは、
   前記Ｍフィールドが第２の値を有することに基づいて、決定論的擬似乱数シード操作を実施することを含み、前記決定論的擬似乱数シード操作は、
   前記第２オペランド内に含まれる情報に基づいてシード材料を取得することと、
   前記５１２ビット・セキュア・ハッシュ技術及び前記シード材料を用いて、１つ又は複数のシード値を提供することと、
   前記１つ又は複数のシード値を前記マシン命令と関連した前記パラメータ・ブロック内に格納することと、
   を含む、請求項１に記載の方法。
3. 前記実行するステップは、前記マシン命令と関連した前記レジスタから、実施される機能を指定するための機能コードを取得することと、前記機能コードが特定の値であることに基づいて、前記修飾子フィールドを取得することとを含み、前記パラメータ・ブロックは、前記マシン命令と関連した別のレジスタを用いて特定される、請求項１に記載の方法。
4. 前記パラメータ・ブロックは、前記パラメータ・ブロックが最後にインスタンス化又は再シードされて以来、前記マシン命令が特定の条件コードで完了した回数を示すための再シード・カウンタと、前記生成操作に基づいて格納されたバイト数を追跡するためのストリーム・バイト・フィールドと、前記パラメータ・ブロックにより表される乱数生成器の内部状態を示すための値と、シード操作の実行によって初期化される一定値とを含むように構成される、請求項１に記載の方法。
5. 前記格納することは、前記第１オペランドに右から左に格納することを含む、請求項１に記載の方法。
6. 前記１つ又は複数のメモリ・ブロックの１つのメモリ・ブロックについて、前記生成されたハッシュ値を生成することは、
   前記パラメータ・ブロックの前記少なくとも１つのシード値のシード値と処理される前記メモリ・ブロックのブロック数とを加算して和を提供することと、
   前記和をパディングと結合して入力を提供することと、
   前記入力及び前記５１２ビット・セキュア・ハッシュ技術を用いて前記生成されたハッシュ値を提供することと、
   を含む、請求項１に記載の方法。
7. 前記生成することは、前記第１オペランドの長さに基づいて求められるメモリ・ブロックの数についての前記生成されたハッシュ値を生成することと、右端のメモリ・ブロックから開始することとを含む、請求項６に記載の方法。
8. 前記１つの生成されたハッシュ値を格納することは、
   前記マシン命令の選択されたレジスタ内に示されるような前記第１オペランドの長さが定められた数の倍数かどうかを判断することと、
   前記長さが前記定められた数の倍数であることに基づいて、前記１つの生成されたハッシュ値を前記第１オペランドの前記対応するメモリ・ブロック内に格納することと、
   前記長さが前記定められた数の倍数でないことに基づいて、前記１つの生成されたハッシュ値の部分を前記第１オペランドの前記対応するメモリ・ブロック内に格納することと、
   を含む、請求項１に記載の方法。
9. 前記部分は、前記１つの生成されたハッシュ値の左端のバイト数を含む、請求項８に記載の方法。
10. 前記方法は、
    前記格納することに基づき、前記第１オペランド内に格納されたバイト数に基づいて前記第１オペランドの前記長さを調整することと、
    前記第１オペランド内に格納されたバイト数に基づいて前記パラメータ・ブロックのストリーム・バイト・フィールドを更新することと、
    を含む、請求項８に記載の方法。
11. 請求項１乃至１０のいずれか１項に記載の前記方法の全てのステップを実行するように適合された手段を含むシステム。
12. 請求項１乃至１０のいずれか１項に記載の前記方法の全てのステップをコンピュータに実行させるためのコンピュータ・プログラム。

Images