JP6175276B2 - 記憶装置ならびに記憶装置の駆動方法 - Google Patents

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Description

本発明は、物（プロダクト、機械（マシン）、製品（マニュファクチャ）を含む）、及び方法（プロセス。単純方法及び生産方法を含む）に関する。特に、本発明の一形態は、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、又はそれらの製造方法に関する。特に、本発明の一形態は、記憶装置および記憶装置の駆動方法に関する。
記憶装置には、”０”または”１”のデジタル信号を用いて、１つのメモリセルに１ビット（２値）の信号を記憶させる方式（２値記憶、２値記憶方式などとも言われる）と、３値以上の信号を記憶させる方式（多値記憶、多値記憶方式などとも言われる）がある。
２値記憶および多値記憶には、各々に異なる長所が存在する。例えば２値記憶は、信号の信頼性が高い（つまり、書き込み信号と読み出し信号が異なっている可能性が極めて低い）、アクセス速度が速いなどの長所があり、また、多値記憶は、より多くの情報を１つのメモリセルに記憶することができる。
このため、用途に応じて２値記憶および／または多値記憶の両方を行うことのできる記憶装置が望まれている。このような記憶装置としては、例えば特許文献１（特開２００４−１２７４８１）のように、２値記憶を行う領域（２値記憶を行うメモリセルを複数備えた領域とも言える）と多値記憶を行う領域（多値記憶を行うメモリセルを複数備えた領域とも言える）を別々に設ける構造があるが、少ないメモリセルで２値記憶および多値記憶の両方を扱うには、各々のメモリセルにおいて２値記憶と多値記憶の両方が行えることが望ましいと言える。
特開２００４−１２７４８１号公報
上述のような技術的背景を鑑み、本発明の一態様は、１つのメモリセルに対して２値記憶方式と多値記憶方式の両方を行うことのできる記憶装置を提供することを目的の一つとする。
なお、記憶装置は、上述のような機能が求められる一方で、低消費電力化や高速駆動性に対する要望も非常に高い。
そのため、本発明の一態様は、上述記憶装置を少ない消費電力で駆動させる方法を提供することを目的の一つとする。
または、本発明の一態様は、上述記憶装置を高速で駆動させる方法を提供することを目的の一つする。
本発明は、上述課題を少なくとも１つ解決することを目的とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
メモリセルを備える記憶回路において、メモリセルに信号（情報）を書き込む場合、あるいはメモリセルに書き込まれた信号（情報）を読み出す際に、メモリセルの記憶方式（多値記憶方式または２値記憶方式）により、記憶回路内の信号伝送経路を切り替え可能な構造とする。
具体的には、記憶回路の備えるメモリセルを多値記憶方式として用いる場合、記憶回路に入力される多値を表す複数ビットのデジタル信号（以下、多値デジタル信号とも記載する）を、デジタル／アナログ変換器（以下、Ｄ／Ａ変換器と記載する）を用いてアナログ信号に変換した後、当該アナログ信号を記憶回路内のメモリセルに保持する。また、メモリセルからアナログ信号の表す情報（多値情報）を読み出す場合、当該保持信号に基づいてメモリセルから出力される信号を、アナログ／デジタル変換器（以下、Ａ／Ｄ変換器と記載する）を用いて多値デジタル信号に変換して記憶回路から出力する。このような処理が行われるように、記憶回路内の信号伝送経路をＤ／Ａ変換器およびＡ／Ｄ変換器が設置された経路とする。
これに対し、記憶回路の備えるメモリセルを２値の記憶方式として用いる場合、記憶回路に入力された２値を表す１ビットのデジタル信号（以下、２値デジタル信号とも記載する）は直接メモリセルに保持する。また、メモリセルに保持された信号の表す情報（２値情報）を読み出す場合、当該保持信号に基づいてメモリセルから出力される信号を、直接メモリセルから出力する。このような処理が行われるように、記憶回路内の信号伝送経路をＤ／Ａ変換器およびＡ／Ｄ変換器が設置されていない経路とする。
記憶装置を上述構造とすることにより、１つのメモリセルにおいて、２値記憶方式と多値記憶方式の両方を行うことができる。
なお、メモリセルを２値記憶方式として用いる場合は、上述のように記憶回路内の信号伝送経路はＤ／Ａ変換器およびＡ／Ｄ変換器を経由しない経路となるため、Ｄ／Ａ変換器およびＡ／Ｄ変換器への電源供給を停止することができる。したがって、記憶回路の消費電力を低減できる。
また、Ｄ／Ａ変換器およびＡ／Ｄ変換器を経由して信号伝送を行う場合、Ｄ／Ａ変換器およびＡ／Ｄ変換器にて損失（信号伝送にかかる時間損失など）が生じるが、２値記憶方式の場合は、上述のように２値記憶と多値記憶で信号伝送経路を分けることにより損失が生じないため、記憶装置を高速で駆動させることができる。
すなわち、本発明の一態様は、マトリクス状に配置された複数の記憶回路と、記憶回路の備えるメモリセルを２値記憶と多値記憶のいずれの記憶状態で用いるかを選択する制御回路と、制御回路の選択に基づいて複数の記憶回路に信号を出力し、また、複数の記憶回路から信号が入力される入出力部と、制御回路の選択に基づいて記憶回路内の信号伝送経路を決定する選択回路と、入出力部から出力される信号を記憶回路に送る入力信号線と、記憶回路から出力される信号を入出力部に送る出力信号線と、選択回路から出力される信号を記憶回路に送る選択信号線を有し、記憶回路は、入力された信号を保持し、保持した信号に基づいて第１の信号を出力するメモリセルと、入力信号線から入力される信号を、第１のスイッチ素子およびＤ／Ａ変換器を介してメモリセルに送る第１の入力経路と、入力信号線から入力される信号を、第２のスイッチ素子を介してメモリセルに送る第２の入力経路と、メモリセルから出力される第１の信号を、Ａ／Ｄ変換器および第３のスイッチ素子を介して出力信号線に送る第１の出力経路と、メモリセルから出力される第１の信号を、第４のスイッチ素子を介して出力信号線に送る第２の出力経路を備えることを特徴とする記憶装置である。
記憶装置を上述の構造とすることにより、１つのメモリセルにおいて、２値記憶方式と多値記憶方式の両方を行うことができる。
なお、上述記憶装置の構造において、メモリセルが、電源の供給が行われない状況でも書き込まれた信号の保持が可能な特性を備えていることにより、記憶装置への電源供給を遮断しても、メモリセルは信号を保持できるため、記憶装置の動作が不要となった場合に記憶装置への電源供給を遮断して（パワーゲーティングなどとも言われる）、記憶装置の消費電力を低減できる。
なお、上述記憶装置の構造において、メモリセルを、第１の信号生成に用いる信号を出力する信号供給部と、入力された信号を保持し、保持した信号に基づいて第１の信号を出力する出力機能部を備えた構造とし、第２の入力経路を経由して保持機能部に信号が入力された場合において信号供給部から供給される信号の電圧を、第１の入力経路を経由して保持機能部に信号が入力された場合において信号供給部から供給される信号の電圧よりも小さくしてもよい。そうすることで、記憶装置の消費電力を低減することができる。
なお、上述の保持機能部が、容量素子、第２のトランジスタおよび活性層に酸化物半導体材料を用いた第１のトランジスタを含み、上述の出力機能部が第２のトランジスタおよび信号供給部を含んでおり、第１のトランジスタのソースまたはドレインの一方が第１の入力経路および第２の入力経路と電気的に接続され、第１のトランジスタのソースまたはドレインの他方が第２のトランジスタのゲートおよび容量素子と電気的に接続され、第１の入力経路から入力される信号が第１のトランジスタのソースまたはドレインの他方、第２のトランジスタのゲートおよび容量素子と電気的に接続されたノードに保持され、第２のトランジスタのソースまたはドレインの一方が信号供給部と電気的に接続され、ノードに蓄えられた信号に基づいて第２のトランジスタのソースまたはドレインの他方から第１の信号が出力される構造とすることにより、メモリセルは、電源供給を遮断しても長期にわたって信号を保持できるため、記憶装置の消費電力を効果的に低減できる。
また、本発明の一態様は、上述構造の記憶回路において、メモリセルへの２値情報を表す信号の書き込み処理およびメモリセルからの２値情報を表す信号の読み出し処理を行う場合において、第１のスイッチ素子および第３のスイッチ素子を非導通状態、第２のスイッチ素子および第４のスイッチ素子を導通状態とすることで、入力信号線から記憶回路に入力される信号を第１の入力経路を経由して前記メモリセルに送って信号書き込みを行い、また、メモリセルから出力される信号を第１の出力経路を経由して出力信号線に送って信号読み出しを行い、メモリセルへの多値情報を表す信号の書き込み処理およびメモリセルからの多値情報を表す信号の読み出し処理を行う場合において、第２のスイッチ素子および第４のスイッチ素子を非導通状態、第１のスイッチ素子および第３のスイッチ素子を導通状態とすることで、入力信号線から記憶回路に入力される信号を第２の入力経路を経由してメモリセルに送って信号書き込みを行い、また、メモリセルから出力される信号を第２の出力経路を経由して出力信号線に送って信号読み出しを行う、記憶装置の駆動方法である。
上述の駆動方法を採用することにより、１つのメモリセルにおいて２値記憶方式と多値記憶方式の両方を行うことができる。
また、本発明の一態様は、上述構造の記憶回路において、第２の入力経路を経由して保持機能部に信号が入力された場合において信号供給部から供給される信号の電圧を、第１の入力経路を経由して保持機能部に信号が入力された場合において信号供給部から供給される信号の電圧よりも小さくする、記憶装置の駆動方法である。
上述の駆動方法を採用することにより、記憶装置の消費電力を低減することができる。
なお、上述記憶装置の駆動方法において、メモリセルに書き込まれた２値情報および新たに書き込む多値情報の両方を１つのメモリセルに保持する場合に、メモリセルから読み出した２値情報を最上位ビット、第２位ビットを０、第２位ビットより下位ビットを新たに書き込む多値情報とした複数ビットのデジタル信号をメモリセルに書き込み、メモリセルから多値情報を読み出す場合において第１の出力経路を通して多値情報を読み出し、メモリセルから２値情報を読み出す場合において第２の出力経路を通して２値情報を読み出すことにより、１つのメモリセルに２値情報および多値情報の両方を同時に保持することができ、また、２値情報および多値情報を選択的に読み出すことができる。
本明細書等に記載のように、メモリセルの記憶方式を多値記憶方式とする場合はＤ／Ａ変換器およびＡ／Ｄ変換器を経由する信号伝送経路とし、２値記憶方式とする場合はＤ／Ａ変換器およびＡ／Ｄ変換器を経由しない信号伝送経路とする、というように信号伝送経路を切り替え可能な構造とすることで、１つのメモリセルにおいて、２値記憶方式と多値記憶方式の両方を行うことができる。
また、上述構造とすることで、メモリセルを２値記憶方式として用いる場合はＤ／Ａ変換器およびＡ／Ｄ変換器を経由する必要がないため、記憶回路の低消費電力化や高速駆動を実現できる。
記憶装置および記憶回路の回路構成を説明する図。 記憶回路の回路構成を説明する図。 メモリセルの回路構成を説明する図。 記憶回路の動作状態を説明する図。 メモリセルの記憶概念を説明する図。 記憶回路の動作状態を説明する図。 メモリセルの記憶概念を説明する図。 メモリセルの記憶概念を説明する図。 記憶装置を備えた電子機器を説明する図。 メモリセルの構造を説明する図。
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する実施の形態において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。
また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等においてノードとは、回路を構成する素子の電気的な接続を可能とする素子（例えば、配線など）のことをいう。したがって、”Ａが接続されたノード”とは、Ａと電気的に接続され、且つＡと同電位と見なせる配線のことをいう。なお、配線の途中に電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなど）が１個以上配置されていても、Ａと同電位であれば、その配線はＡが接続されたノードと見なせる。
（実施の形態１）
本実施の形態では、図１および図３を用いて記憶装置の構成を説明すると共に、当該記憶装置の駆動方法の一例を、図４および図５を用いて説明する。
＜記憶装置の構成例＞
図１は、本明細書等に記載の効果を有する記憶装置の構成の一例を表す図であり、図１（Ａ）は記憶装置の構造概念を表すブロック回路図、図１（Ｂ）は図１（Ａ）の一点鎖線で囲まれた領域（記憶装置の備える、マトリクス状に配置された複数の記憶回路の一つ、とも表現できる）の回路構成の一例を表す回路図である。
図１（Ａ）に示すように、記憶装置１００は、マトリクス状に配置された複数の記憶回路１０２と、記憶回路１０２を２値記憶と多値記憶のいずれの記憶状態で用いるかを選択する制御回路１０４と、制御回路１０４および記憶回路１０２と接続され、制御回路１０４の選択に基づいて記憶回路１０２に信号を出力し、また、記憶回路１０２から信号が入力される入出力部１０８と、制御回路１０４および記憶回路１０２と接続され、制御回路１０４の選択に基づいて記憶回路１０２内の信号伝送経路を決定する選択回路１０６と、入出力部１０８から出力される信号を記憶回路１０２に送る入力信号線１１０と、記憶回路１０２から出力される信号を入出力部１０８に送る出力信号線１１２と、選択回路１０６から出力される信号を記憶回路１０２に送る選択信号線１１４を有している。
そして、記憶回路１０２は図１（Ｂ）に示すように、入力された信号を保持し、保持した信号に基づいて第１の信号を出力するメモリセル１２０と、入力信号線１１０から入力される信号を、第１のスイッチ素子１３２およびＤ／Ａ変換器１３４を介してメモリセル１２０に送る第１の入力経路１３０と、入力信号線１１０から入力される信号を、第２のスイッチ素子１４２を介してメモリセル１２０に送る第２の入力経路１４０と、メモリセル１２０から出力される第１の信号を、Ａ／Ｄ変換器１５４および第３のスイッチ素子１５２を介して出力信号線１１２に送る第１の出力経路１５０と、メモリセル１２０から出力される第１の信号を、第４のスイッチ素子１６２を介して出力信号線１１２に送る第２の出力経路１６０を備えている。
なお、第１の入力経路１３０において、Ｄ／Ａ変換器１３４からの出力を遅延させたい場合は、図１（Ｂ）のようにＤ／Ａ変換器１３４とメモリセル１２０の間にバッファ１３６を設置すればよい。バッファ１３６の設置については、実施者が適宜選択すればよい。
また、メモリセル１２０には、メモリセル１２０の動作状態を制御するための信号が、ワード線１１８を介して駆動回路１１６から入力される。
本明細書等に記載の記憶装置における構造上の特徴は、記憶回路１０２内のメモリセル１２０が、（１）Ｄ／Ａ変換器１３４およびＡ／Ｄ変換器１５４を介してメモリセル１２０に多値を表す信号を書き込む或いは読み出す経路（２）Ｄ／Ａ変換器１３４およびＡ／Ｄ変換器１５４を介さず、直接メモリセル１２０に２値を表す信号を書き込む或いは読み出す経路、の２つの経路に接続されているところにある。これにより、記憶装置１００に容量が求められる場合は、記憶回路１０２内の経路を上述（１）の経路としてメモリセル１２０を多値記憶方式として用い、必要に応じて記憶回路１０２内の経路を（２）の経路に切り替えてメモリセル１２０を２値記憶方式として用いることができる。
なお、メモリセル１２０を２値記憶方式として用いる場合は、上述のようにＤ／Ａ変換器１３４およびＡ／Ｄ変換器１５４を介さない経路で信号が送られ、当該変換器での信号処理に伴う損失（例えば、時間損失など）が無いため、記憶装置１００を高速で駆動させることができる。
また、メモリセル１２０を２値記憶方式として用いる場合は、Ｄ／Ａ変換器１３４およびＡ／Ｄ変換器１５４への電源供給を停止することができるため、記憶装置１００の消費電力を低減できる。
図１（Ｂ）において、入力経路および出力経路に備えられたスイッチ素子としてトランジスタを記載しているが、オンオフの制御が可能な素子であれば、トランジスタに限らず様々な素子を用いることができる。例えば、スイッチ素子としてアナログスイッチを用いてもよい。また、メモリセル１２０から第２の出力経路１６０を経由して出力される信号を遅延させたい場合は、図２のように第４のスイッチ素子１６２の代わりにクロックドインバーター１８０を用いてもよい。また、トランジスタに遅延機能を付加するためにインバーターを接続してもよい。
メモリセル１２０は、「入力された信号を保持する機能を有する部分（以下、保持機能部と記載する場合もある）」および「保持した信号に基づいて第１の信号を出力する機能を有する部分（以下、出力機能部と記載する場合もある。なお、保持した信号を第１の信号として出力する場合も含む）」を備えていればよく、公知の様々な技術を用いることができる。
出力機能部が、保持された信号により一定の信号（電圧が一定の信号）を出力し続ける構造（例えばソースフォロアなど）であれば、図２のような回路構成でよいが、保持された信号を直接第１の信号として出力する場合、出力信号が微小となり、出力信号の電圧が経時変化する場合があるため、必要に応じて出力経路にセンスアンプなどの増幅回路を適宜設けた構造とすることが好ましい。
また、図２のように、必要に応じて出力経路に定電流源１７０を設けてもよい。なお、定電流源はプリチャージ回路として用いてもよい（例えば、多値記憶の場合は定電流源として用い、２値記憶の場合はプリチャージ回路として用いるなど）。
保持機能部は、好ましくは、メモリセルに対して電力供給が行われない状況でも信号保持が可能な不揮発性の特性を備えていることが好ましい。具体的な構造の一例としては、例えば、磁気抵抗メモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に用いられているＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）素子、フラッシュメモリに用いられている浮遊ゲートを有するトランジスタ、強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に用いられているＣＭＲ（Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ）膜を有するトランジスタなどを用いることができる。
上述の各素子は、入力されたデータを保持するだけでなく、保持された信号に基づいて第１の信号として出力できるため、「保持機能部」であり、かつ「出力機能部」であるといえる。
また、メモリセルの構成要素の一部に、酸化物半導体材料を半導体層（少なくともチャネルが形成される領域）に用いたトランジスタを使用する構成とすることで、不揮発性の特性を備えるメモリセルとすることができる。なお、以下の文章において、半導体層に酸化物半導体材料を用いたトランジスタを、ＯＳトランジスタとも記載する。
ＯＳトランジスタを構成要素の一部に使用した、不揮発性の特性を備えるメモリセルの構造としては、例えば図３（Ａ）や図３（Ｂ）に示す構成を挙げることができる。
図３（Ａ）は、トランジスタ２００と容量素子２０２が直列に接続されている。構造自体はＤＲＡＭなどで一般的に用いられている構造であるが、トランジスタ２００としてＯＳトランジスタが用いられている。なお、メモリセル１２０への信号入力経路は、第１の入力経路１３０と第２の入力経路１４０の両方が接続されているため、図中の信号入力経路には両方の符号を記載している。また、信号出力経路についても同様に、第１の出力経路１５０と第２の出力経路１６０の両方を記載している。
トランジスタ２００に用いられる酸化物半導体材料を用いた半導体層は、エネルギーギャップが３．０ｅＶ（電子ボルト）以上であり、シリコンのバンドギャップ（１．１電子ボルト）と比較して非常に大きい。
トランジスタのオフ抵抗（トランジスタがオフ状態の時における、ソースとドレイン間の抵抗をいう）は、チャネルが形成される半導体層における熱的に励起するキャリアの濃度に反比例する。ドナーやアクセプタによるキャリアが全く存在しない状態（真性半導体）であっても、シリコンの場合にはバンドギャップが１．１電子ボルトであるため、室温（３００Ｋ）での熱励起キャリアの濃度は１×１０１１ｃｍ−３程度である。
一方、例えばバンドギャップが３．２電子ボルトの半導体（酸化物半導体を想定）の場合では熱励起キャリアの濃度は１×１０−７ｃｍ−３程度となる。電子移動度が同じ場合、抵抗率は、キャリア濃度に反比例するので、バンドギャップ３．２電子ボルトの半導体の抵抗率は、シリコンより１８桁も大きい。
このようなバンドギャップの広い酸化物半導体材料を半導体層に適用したＯＳトランジスタは極めて低いオフ電流を実現できる。
したがって、図３（Ａ）のように容量素子に接続されたトランジスタ（容量素子への信号の入出力を管理するトランジスタ、とも表現できる）をＯＳトランジスタとすることで、ワード線１１８からの信号によりＯＳトランジスタをオフ状態とし、メモリセルに電源の供給が行われない状況でも、容量素子２０２に蓄えられた信号を長期間保持できる。ＯＳトランジスタは、シリコンなどの薄膜トランジスタと同様の装置や方法を用いることが可能であり、新たな設備投資や作製方法検討の負担が少ないという長所もある。なお、信号読み出しに際し、当該信号が微小な場合は、必要に応じて出力経路にセンスアンプを設けた構造としてもよい。また、出力経路に定電流源を設けた構造としてもよい。
容量素子への信号の入出力を管理するトランジスタ２００のオフ電流が小さければ、トランジスタ２００としてＯＳトランジスタ以外の素子（例えば、ＭＴＪ素子など）を用いてもよい。
図３（Ａ）の構造は、入力されたデータを保持するだけでなく、保持された信号を第１の信号として出力するため、「保持機能部」であり、かつ「出力機能部」であるといえる。
図３（Ａ）のように、保持された信号を第１の信号として出力する構造のメモリセルでは、メモリセルからの出力信号が微小となり多値記憶を行うことが難しい場合がある。そのため、「保持機能部」と、保持機能部に保持された信号に基づいて第１の信号を出力する「出力機能部」を別々の構成としてもよい。このような構造としては、例えば図３（Ｂ）に記載の構造を用いることができる。
図３（Ｂ）に記載のメモリセル１２０は、内部に第１のトランジスタ２１０、第２のトランジスタ２１２、第３のトランジスタ２１４および容量素子２１６を備え、第１のトランジスタ２１０のソースまたはドレインの一方が入力経路と電気的に接続され、第１のトランジスタ２１０のソースまたはドレインの他方が第２のトランジスタ２１２のゲートおよび容量素子２１６と電気的に接続されている。なお、図３（Ｂ）での信号入力経路および信号出力経路の符号については、図３（Ａ）と同様の記載を行っている。
第１のトランジスタ２１０としてＯＳトランジスタを用い、第１のトランジスタ２１０をオフ状態とすることにより、入力経路から入力された信号は第１のトランジスタ２１０、第２のトランジスタ２１２および容量素子２１６と接続されたノード２１８に保持される。
このように、第１のトランジスタ２１０、第２のトランジスタ２１２および容量素子２１６により、メモリセル１２０の保持機能を実現できる。したがって、第１のトランジスタ２１０、第２のトランジスタ２１２および容量素子２１６を「保持機能部」と表現できる。
また、第２のトランジスタ２１２のソースまたはドレインの一方は、信号供給部２２０（図中ではＶＤＤとも記載する）に接続されており、ノード２１８に保持された信号に基づいた第１の信号が、第２のトランジスタ２１２のソースまたはドレインの他方から第３のトランジスタ２１４のソースまたはドレインの一方に出力され、第３のトランジスタ２１４をオン状態とすることで、出力信号線に第１の信号が出力される。
このように、第２のトランジスタ２１２、第３のトランジスタ２１４および信号供給部２２０により、メモリセル１２０の出力機能を実現できる。したがって、第２のトランジスタ２１２、第３のトランジスタ２１４および信号供給部２２０を「出力機能部」と表現できる。
第２のトランジスタ２１２および第３のトランジスタ２１４の活性層に用いる材料については特段の限定はなく、公知の様々な材料を用いることができる。例えば、記憶装置１００を高速で駆動する観点から考えると、単結晶シリコンなどの移動度の高い材料を用いることが好ましいと言える。
ここで、第１のトランジスタ２１０としてＯＳトランジスタを、第２のトランジスタ２１２および第３のトランジスタ２１４として活性層に単結晶シリコンを用いた場合における断面図の一例を、図１０（Ａ）に示す。
図１０（Ａ）は、単結晶シリコン基板１０００上に、活性層として単結晶シリコンを用いた第２のトランジスタ２１２および第３のトランジスタ２１４、ならびに、当該トランジスタ上に設けられた、活性層として酸化物半導体材料を用いた第１のトランジスタ２１０が設けられた、メモリセル１２０の一部における断面図の一例である。
第２のトランジスタ２１２および第３のトランジスタ２１４は、単結晶シリコン基板１０００中に設けられた、ソースまたはドレインとして機能する低抵抗領域１００４と、単結晶シリコン基板１０００中に位置し、低抵抗領域１００４に挟まれた領域に形成されるチャネル形成領域１００１と、チャネル形成領域１００１上のゲート絶縁膜１００６と、ゲート絶縁膜１００６を挟んでチャネル形成領域１００１上に設けられたゲート電極１００８を含んで構成されている。
なお、第２のトランジスタ２１２と第３のトランジスタ２１４は、単結晶シリコン基板１０００中に設けられた分離層１００２により分離されており、第２のトランジスタ２１２および第３のトランジスタ２１４を覆う層間膜１０１０上に設けられた導電膜１０１２を介して、第２のトランジスタ２１２の低抵抗領域１００４と第３のトランジスタ２１４の低抵抗領域１００４が電気的に接続されている。また、ゲート電極１００８には、側壁を覆う側壁絶縁膜１００９が設けられている。
分離層１００２、低抵抗領域１００４、ゲート絶縁膜１００６、ゲート電極１００８および側壁絶縁膜１００９、層間膜１０１０および導電膜１０１２に用いる材料や形成方法については特段の限定はなく、公知の技術を用いればよい。
第１のトランジスタ２１０は、絶縁膜１０１９上に設けられた酸化物半導体膜１０２０と、酸化物半導体膜１０２０と電気的に接続され、第１のトランジスタ２１０のソースやドレインとして機能する導電膜１０２２と、酸化物半導体膜１０２０上に設けられたゲート絶縁膜１０２４と、ゲート絶縁膜１０２４を挟んで酸化物半導体膜１０２０上に設けられたゲート電極１０２６を含んで構成されている。
絶縁膜１０１９は、加熱処理により酸素を放出する膜が形成されていることが好ましい。これは、第１のトランジスタ２１０において、チャネル形成領域に酸素欠損が存在すると、酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまうためである。
絶縁膜１０１９を加熱処理により酸素を放出する膜とすることで、加熱処理によって酸素供給膜中の酸素の一部を放出できるので、酸化物半導体膜に酸素を供給し、酸化物半導体膜中の酸素欠損を補填することができるため、トランジスタのしきい値電圧のマイナス方向へのシフトを抑制できる。特に、酸素供給膜中に少なくとも化学量論的組成を超える量の酸素が存在することが好ましい。例えば、酸素供給膜として酸化シリコンを用いる場合、ＳｉＯ２＋α（ただし、α＞０）で表される酸化シリコン膜を用いることが好ましい。なお、このような化学量論的組成よりも酸素を過剰に含む領域（以下、酸素過剰領域と記載する場合もある）は、酸素供給膜の少なくとも一部に存在していればよい。
なお、上述の「加熱処理により酸素を放出」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、５２０℃まで加熱した際、酸素原子に換算された酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析にて、酸素の放出量の測定方法について、以下に説明する。
ＴＤＳ分析による気体の放出量は、その気体イオンに由来するピークの面積に比例する。このため、試料のピークの面積と標準試料のピークの面積との比により、気体の放出量を計算することができる。標準試料の基準値は、所定の原子密度を有する試料から放出された気体のイオンに由来するピーク面積に対する原子密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および測定試料である絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、式（１）で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比（Ｍ／ｚ）が３２で検出されるイオンの全てが酸素分子由来と仮定する。Ｍ／ｚが３２の分子としてはＣＨ３ＯＨが挙げられるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体であるＭ／ｚが１７の酸素原子およびＭ／ｚが１８の酸素原子を含む酸素分子についても、自然界における存在比率が極めて小さいため考慮しない。
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料を用いて検出された水素イオンのピーク面積である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜を用いて検出された酸素イオンのピーク面積である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。式（１）の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、測定は、例えば電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて行うことができる。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、定数αは酸素分子のイオン化率を含むため、酸素分子の放出量から酸素原子の放出量を見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
絶縁膜１０１９中への酸素の導入は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲気下で行うプラズマ処理などを用いることができる。
また、絶縁膜１０１９の水素濃度が、７．２×１０２０ａｔｏｍｓ／ｃｍ３以上である場合には、トランジスタの初期特性のバラツキが増大し、トランジスタの電気特性のＬ長依存性が増大し、さらに外部ストレス試験によって大きく劣化するため、絶縁膜１０１９の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。
なお、加熱処理により酸素供給膜から酸化物半導体膜に酸素を供給する場合、酸素供給膜から放出される酸素が酸化物半導体膜に効率的に供給されるように、酸素供給膜の下層（つまり、酸素供給膜の酸化物半導体膜と接する面とは逆の面）に酸素透過性や水蒸気透過性（水分透過性とも表現できる）の低い膜（以下、バリア膜と記載する場合もある）を形成することが好ましい。例えば、酸素供給膜の下層にバリア膜として、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜などを形成すればよい。なお、酸化アルミニウム膜を用いる場合、膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることが好ましい。
酸化物半導体膜１０２０に用いる酸化物半導体材料としては、少なくともインジウム（Ｉｎ）を含む。特にＩｎと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
以下では、酸化物半導体膜１０２０に用いることのできる酸化物半導体膜の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
酸化物半導体膜１０２０としてＣＡＡＣ−ＯＳ膜を成膜する場合、以下の三つの方法で成膜すればよい。第１の方法は、２００℃以上４５０℃以下の成膜温度で酸化物半導体膜をスパッタリング法などのＰＶＤ法を用いて成膜してＣＡＡＣ−ＯＳ膜とする方法である。第２の方法は、酸化物半導体膜をスパッタリング法などのＰＶＤ法を用いて成膜した後、当該膜に対して２００℃以上７００℃以下の熱処理を行うことでＣＡＡＣ−ＯＳ膜とする方法である。第３の方法は、酸化物半導体膜をスパッタリング法などのＰＶＤ法を用いて２層に分けて成膜し、１層目の酸化物半導体膜を薄く成膜した後、２００℃以上７００℃以下の熱処理を行い１層目の膜をＣＡＡＣ−ＯＳ膜とし、当該膜上に２層目の成膜を行うことで、１層目の結晶を種結晶として２層目の酸化物半導体膜をＣＡＡＣ−ＯＳ膜とする方法である。
なお、酸化物半導体膜１０２０中の酸素欠損をできるだけ少なくすることが好ましいため、成膜雰囲気中のガス種に占める酸素ガスの割合が高い状態で成膜することが好ましく、装置内に酸素を導入することが可能で、かつ、ガス流量の調整ができるスパッタリング装置を用いることが好ましいといえる。そして、スパッタリング装置の成膜チャンバー内への導入ガスは、全体の９０％以上を酸素ガスとして、酸素ガスに加えて他のガスを用いる場合は、当該ガスは希ガスを用いることが望ましい。また、より好ましくは成膜チャンバー内への導入ガスを酸素ガスのみとし、成膜雰囲気中のガス種に占める酸素ガスの割合を極力１００％に近づけることが望ましい。
また、酸化物半導体膜１０２０に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜１０２０において、水素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、更に好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。なお、上述の酸化物半導体膜１０２０中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。
上述の理由により、酸化物半導体膜１０２０を成膜する際に用いるガスとしては、水、水素、水酸基又は水素化物などの不純物が含まれないことが好ましい。または、純度が６Ｎ以上好ましくは７Ｎ以上（即ち、ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）のガスを用いることが好ましい。
また、酸化物半導体膜１０２０を成膜するにあたり、成膜室内の水分（水、水蒸気、水素、水酸基または水酸化物を含む）を除去するために、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段は、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、酸化物半導体膜１０２０に含まれる水素、水分などの不純物の濃度を低減できる。
なお、酸化物半導体膜１０２０は、複数の酸化物半導体膜が積層された構造でもよい。例えば、酸化物半導体膜１０２０を、第１の酸化物半導体膜、第２の酸化物半導体膜および第３の酸化物半導体膜の積層として、各々を異なる構成元素が異なる組成としてもよい。
また、第１の酸化物半導体膜、第２の酸化物半導体膜および第３の酸化物半導体膜の構成元素を同一とし、組成を異ならせてもよい。例えば、第１の酸化物半導体膜および第３の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体膜および第３の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。
この時、第２の酸化物半導体膜はＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。また第１の酸化物半導体膜および第３の酸化物半導体膜のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。
絶縁膜１０１９やゲート絶縁膜１０２４と接しない第２の酸化物半導体膜にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、絶縁膜１０１９やゲート絶縁膜１０２４と接する第１の酸化物半導体膜や第３の酸化物半導体膜にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性を高めることが可能となる。
ゲート絶縁膜１０２４およびゲート電極１０２６に用いる材料や形成方法については特段の限定はなく、公知の技術を用いて形成すればよい。
なお、ゲート電極１０２６は、少なくともゲート絶縁膜１０２４と接する面に、酸化物半導体膜１０２０として用いる膜よりも仕事関数の大きな膜を用いることが好ましい。当該膜としては、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜、窒素を含むＩｎ−Ｓｎ−Ｏ膜、窒素を含むＩｎ−Ｇａ−Ｏ膜、窒素を含むＩｎ−Ｚｎ−Ｏ膜、窒素を含むＳｎ−Ｏ膜、窒素を含むＩｎ−Ｏ膜、金属窒化膜（ＩｎＮ、ＳｎＮなど）などの、窒素を含む金属酸化物膜などを用いることができる。これらの膜は５ｅＶ（電子ボルト）以上、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、当該膜をゲート電極として用いた場合、トランジスタのしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。なお、本実施の形態等では、第１のトランジスタ２１０が、ノーマリーオフのスイッチング素子に相当する。
なお、図１０のように、第２のトランジスタ２１２および第３のトランジスタ２１４が形成された層と、第１のトランジスタ２１０が形成された層の間に、複数の層間膜（層間膜１０１４および層間膜１０１８）や導電膜（導電膜１０１６）を形成してもよい。
また、図１０のように、第１のトランジスタ２１０上に、複数の層間膜（層間膜１０２８、層間膜１０３２、層間膜１０３６および層間膜１０４０）や導電膜（導電膜１０３０、導電膜１０３４および導電膜１０３８）を形成してもよい。
第１のトランジスタ２１０をＯＳトランジスタとすることにより、上述のようにＯＳトランジスタが形成された層の上下に、導電膜が引き回された層（配線層とも言える）を設けることができるため、回路構成の自由度を高めることができる。
なお、上述では第１のトランジスタ２１０の構造として、酸化物半導体膜１０２０上にソースやドレインとして機能する導電膜１０２２およびゲート電極１０２６が形成された、いわゆるＴＧＴＣ（トップゲートトップコンタクト）構造を記載したが、当該構造に限定されることはない。
例えば、ソースやドレインとして機能する導電膜１０２２が酸化物半導体膜１０２０の下に形成されたＴＧＢＣ（トップゲートボトムコンタクト）構造でもよい。
また、図１０（Ｂ）のように、ゲート絶縁膜１０２４を挟んで酸化物半導体膜１０２０の下にゲート電極１０２６が形成されたＢＧＴＣ（ボトムゲートトップコンタクト）構造でもよいし、図１０（Ｂ）においてソースやドレインとして機能する導電膜１０２２が酸化物半導体膜１０２０の下に形成されたＢＧＢＣ（ボトムゲートボトムコンタクト）構造でもよい。
また、図１０（Ｃ）のように、絶縁膜１０２７を挟んで酸化物半導体膜１０２０の上にバックゲート電極１０２９が形成された構造でもよい。バックゲート電極１０２９を有する構造とすることにより、仮に第１のトランジスタ２１０がノーマリーオン状態（ここでは、電源による電位の印加が無い時にトランジスタがオン状態であることを示している）であったとしても、バックゲート電極１０２９に適宜電圧印加を行うことにより、第１のトランジスタ２１０のしきい値をシフトさせてノーマリーオフ状態（ここでは、電源による電位の印加が無い時にトランジスタがオフ状態であることを示している）に保つことができる。
＜記憶装置の駆動方法＞
次に、図４および図５を用いて、図１乃至図３に示す記憶装置の駆動方法を説明する。
以下の説明では、（１）入出力部１０８からメモリセル１２０に信号を書き込む「信号書き込み処理」、（２）メモリセル１２０から入出力部１０８に信号を読み出す「信号読み出し処理」の２つの処理に分けて説明を行う。なお、メモリセル１２０の構造については、ＯＳトランジスタを構成要素の一部に使用し、保持機能と出力機能を別々の構成とした、図３（Ｂ）に記載の構造として説明を行う。勿論、メモリセル１２０の構造がこれに限定されるものではない。
＜信号書き込み処理についての説明＞
まず、記憶回路１０２の備えるメモリセル１２０を、２値記憶方式と多値記憶方式のいずれの記憶方式で用いるかを制御回路１０４にて選択することで、選択回路１０６から、第１の入力経路１３０または第２の入力経路１４０の一方を導通状態、他方を非導通状態とする信号および、第１の出力経路１５０または第２の出力経路１６０の一方を導通状態、他方を非導通状態とする信号が出力される。
具体的には、記憶回路１０２の備えるメモリセル１２０を多値記憶方式として用いる場合は、入出力部１０８から出力された多値デジタル信号をＤ／Ａ変換器１３４を用いてアナログ信号に変換し、また、メモリセル１２０から出力された信号をＡ／Ｄ変換器１５４を用いて多値デジタル信号に変換して出力する必要があるため、第１のスイッチ素子１３２および第３のスイッチ素子１５２をオン状態、第２のスイッチ素子１４２およびクロックドインバーター１８０（第４のスイッチ素子１６２に相当）をオフ状態として、第１の入力経路１３０および第１の出力経路１５０を信号伝送経路（図４（Ａ）の太実線に相当）として選択する。
また、記憶回路１０２の備えるメモリセル１２０を２値記憶方式として用いる場合は、Ｄ／Ａ変換器１３４およびＡ／Ｄ変換器１５４を用いて信号変換を行う必要がないため、第２のスイッチ素子１４２およびクロックドインバーター１８０（第４のスイッチ素子１６２に相当）をオン状態、第１のスイッチ素子１３２および第３のスイッチ素子１５２をオフ状態として、第２の入力経路１４０および第２の出力経路１６０を信号伝送経路（図４（Ｂ）の太実線に相当）として選択する。
上述の信号伝送経路を選択する処理が、複数の記憶回路１０２において行われる。例えば、１行目から３行目までの記憶回路は２値記憶、４行目から６行目までは多値記憶というように、一定の固まり（ブロックとも表現される）で信号伝送経路の選択が行われる。
なお、上述信号伝送経路の選択と並行して、入出力部１０８が、制御回路１０４からの指示を受けて２値デジタル信号あるいは多値デジタル信号を入力信号線１１０に出力する。
記憶回路１０２の備えるメモリセル１２０を多値記憶方式として用いる場合は、Ｄ／Ａ変換器１３４を経由する第１の入力経路１３０を通るため、Ｄ／Ａ変換器１３４により入出力部１０８から出力された多値デジタル信号がアナログ信号に変換された後にメモリセル１２０に入力される。また、記憶回路１０２の備えるメモリセル１２０を２値記憶方式として用いる場合は、入出力部１０８から出力された２値デジタル信号は、Ｄ／Ａ変換器１３４を経由しない第２の入力経路１４０を通りメモリセル１２０に入力される。
このため、記憶装置１００は、記憶回路１０２の備えるメモリセル１２０を２値記憶方式として用いる場合は、Ｄ／Ａ変換器１３４への電源供給を停止することができるため、記憶装置１００の消費電力を低減できる。
また、記憶回路１０２の備えるメモリセル１２０を２値記憶方式として用いる場合は入出力部１０８から出力される２値デジタル信号をＤ／Ａ変換器１３４を介さず（つまり、Ｄ／Ａ変換器１３４でのデータ変換処理を行わず）直接メモリセル１２０に入力できるため、記憶装置１００の駆動速度を高めることができる。
メモリセル１２０の構成要素である第１のトランジスタ２１０を、活性層が酸化物半導体材料を用いて構成されたＯＳトランジスタとすることにより、第１のトランジスタ２１０をオン状態としてノード２１８に入出力部１０８からの信号を書き込んだ後、第１のトランジスタ２１０をオフ状態とすることによりノード２１８に当該信号を長期間保持することができる。
以上が、信号書き込み処理についての説明である。
なお、上述信号書き込み処理が行われた後に、必要に応じてベリファイ処理を行ってもよい。
＜信号読み出し処理についての説明＞
ノード２１８に信号が保持されることにより、第２のトランジスタ２１２のゲートにはノード２１８に保持された信号の電圧が印加され、第２のトランジスタ２１２がオン状態となる。
この時、第２のトランジスタ２１２のソースまたはドレインの一方には信号供給部２２０からの信号が入力されているため、ノード２１８に信号が保持されている間、第２のトランジスタ２１２のソースまたはドレインの他方からはノード２１８に保持された信号（信号の電圧とも言える）に基づいた第１の信号が出力される。
なお、信号供給部２２０への印加電圧は、記憶回路１０２の備えるメモリセル１２０を、２値記憶方式として用いる場合と多値記憶方式として用いる場合において変化させることが好ましい。この理由について、図５を用いて説明する。
図５は、メモリセル１２０を多値記憶方式または２値記憶方式として用いる場合において、信号供給部２２０の印加電圧とメモリセル１２０（第２のトランジスタ２１２とも言える）から出力される第１の信号についての概念を記載した図である。なお、本実施の形態においては、メモリセル１２０を多値記憶方式として用いる場合は、１つのセルに４ビットの情報を記憶させるとして説明する。
図５（Ａ）は、メモリセル１２０を１つのセルに４ビットの情報を記憶させる多値記憶方式として用いる場合の図面であり、ノード２１８の信号（信号電圧）の大小により、メモリセル１２０は１６段階（１６範囲とも言える）の第１の信号（信号”０”から信号”１５”に対応した電圧）を出力する必要がある。トランジスタの特性バラツキや信号保持中における信号電圧の変化が生じても正確な第１の信号を出力するために、各々の電圧範囲に多少のマージンを持たせる必要がある。例えば、第１の信号として信号”１３”を出力するために、トランジスタの特性バラツキや信号保持中における信号電圧の変化が生じても、第１の信号の電圧が１３／１６×ＶＤＤより大きく１４／１６×ＶＤＤより小さい電圧範囲に保たれる必要がある。従って、信号供給部２２０には高い印加電圧が必要となる。
図５（Ｂ）はメモリセル１２０を２値記憶方式として用いる場合の図面であり、ノード２１８の信号（信号電圧）の大小により、メモリセル１２０は２段階（２範囲とも言える）の第１の信号（信号”０”および信号”１”に対応した電圧）のみを出力すればよいため、メモリセル１２０を多値記憶方式として用いる場合と比較して、信号供給部２２０の印加電圧を下げても正確な第１の信号を出力することができる（図５（Ｂ）の点線矢印が、当該概念に相当する）。なお、メモリセル１２０を２値記憶方式として用いる場合の信号供給部２２０への印加電圧は、メモリセル１２０を多値記憶方式として用いる場合における信号供給部２２０の印加電圧より小さければよい。
信号供給部２２０の印加電圧をＶＤＤとするか、あるいはＶＤＤより低い電圧とするかの判断については、例えば、制御回路１０４から入出力部１０８に出力される信号（入出力部１０８から出力される信号を、２値デジタル信号あるいは多値デジタル信号のいずれにするかを指示する信号）を元に決定することができる。
また、選択回路１０６から記憶回路１０２に出力される信号を元に決定することもできる。
このように、メモリセル１２０を多値記憶方式として用いる場合は信号供給部２２０の印加電圧をＶＤＤとし、２値記憶方式として用いる場合は信号供給部２２０の印加電圧をＶＤＤより小さくすることにより、記憶装置１００の消費電力を低減できる。
そして、第２のトランジスタ２１２のソースまたはドレインの他方から出力された第１の信号は、ワード線１１８を介して駆動回路１１６から読み出し処理が指示されて第３のトランジスタ２１４がオン状態となることにより、メモリセル１２０から出力される。なお、第３のトランジスタ２１４から出力される第１の信号は、第２のトランジスタ２１２から出力される第１の信号と完全な一致を示さず僅かに異なっている場合も想定されるが、入出力部１０８に入力された場合に同じ信号（同じデータを表す信号）として認識される範囲において、第３のトランジスタ２１４から出力される第１の信号と第２のトランジスタ２１２から出力される第１の信号は同一の信号と見なせる。
メモリセル１２０から出力された第１の信号は、記憶回路１０２の備えるメモリセル１２０を多値記憶方式として用いる場合は第１の出力経路１５０が選択されているため、Ａ／Ｄ変換器１５４により多値デジタル信号に変換された後に出力信号線１１２に出力され、出力信号線１１２を経由して入出力部１０８に入力される。また、記憶回路１０２の備えるメモリセル１２０を２値記憶方式として用いる場合は、Ａ／Ｄ変換器１５４を経由しない第２の出力経路１６０が選択されているため、メモリセル１２０からの第１の信号が直接出力信号線１１２に出力され、出力信号線１１２を経由して入出力部１０８に入力される。
このように、記憶装置１００は、記憶回路１０２の備えるメモリセル１２０を２値記憶方式として用いる場合はＡ／Ｄ変換器１５４を経由しないため、Ａ／Ｄ変換器１５４への電源供給を停止することができ、記憶装置１００の消費電力を低減できる。
また、記憶回路１０２の備えるメモリセル１２０を２値記憶方式として用いる場合は、メモリセル１２０から出力される第１の信号は、Ａ／Ｄ変換器１５４での変換処理が不要であり直接入出力部１０８に入力できるため、記憶装置１００の駆動速度を高めることができる。
以上が、読み出し処理についての説明である。
＜本実施の形態の効果＞
記憶装置１００の構造を、メモリセル１２０の記憶方式を多値記憶方式とする場合はＤ／Ａ変換器１３４およびＡ／Ｄ変換器１５４を経由する信号伝送経路とし、２値記憶方式とする場合はＤ／Ａ変換器１３４およびＡ／Ｄ変換器１５４を経由しない信号伝送経路とする、というように信号伝送経路を切り替え可能な構造とすることで、１つのメモリセルに２値記憶方式と多値記憶方式の両方を行うことができる。
また、メモリセル１２０を２値記憶方式として用いる場合は、Ｄ／Ａ変換器１３４およびＡ／Ｄ変換器１５４を経由する必要がないため、記憶装置１００の高速駆動が可能となる。
加えて、メモリセル１２０を２値記憶方式として用いる場合は、Ｄ／Ａ変換器１３４およびＡ／Ｄ変換器１５４への電源供給を停止できるため、記憶装置１００の低消費電力化が可能となる。
さらに、図３（Ｂ）に記載した構造のように、メモリセル１２０を、入力された信号を保持する保持機能部と、第１の信号の生成に用いる信号を出力する信号供給部２２０を備え、保持した信号に基づいて第１の信号を出力する出力機能部を備えた構造とすることで、図５（Ａ）および図５（Ｂ）のように、メモリセル１２０を多値記憶方式として用いる場合は信号供給部２２０からＶＤＤの電圧を供給し、メモリセル１２０を２値記憶方式として用いる場合は信号供給部２２０からＶＤＤより小さい電圧を供給することにより、記憶装置１００の消費電力を更に低減できる。
（実施の形態２）
本実施の形態では、実施の形態１に記載した記憶装置１００において、実施の形態１とは異なる駆動方法および、当該駆動方法を用いることによるメリットについて、図６乃至図８を用いて説明する。
メモリセル１２０を２値記憶方式として用いている際に記憶容量を増やす必要が生じた場合、ブロック単位でメモリセル１２０を多値記憶方式に変更する（例えば、記憶装置１００に備えられた記憶回路１０２のうち、１行目から３行目の記憶回路を２値記憶方式から多値記憶方式に変更するなど）必要がある。
実施の形態１のように、メモリセル１２０を２値記憶方式あるいは多値記憶方式のいずれかとして用いる場合、メモリセルを２値記憶方式から多値記憶方式に変更するには、まずメモリセル１２０内に保持された２値情報の信号を一旦他の場所に移す「信号移動処理」と、その後にメモリセル１２０の内容を消去する「信号消去処理」が必要となり、当該処理に時間や電力を消費することになる。
信号移動処理により２値情報の信号を、元々保持されていたメモリセルとは異なるメモリセルに移動させた場合、これに伴い、記憶装置１００を内部に備えた装置は、２値情報の信号がいずれの場所（アドレス）に移動したかを把握し、当該情報を元に情報を再構成するといった処理が必要となり、当該処理に時間や電力を消費してしまう。
また、２値情報の信号を記憶装置１００とは異なる別の記憶装置に移動したかを把握する必要があり、当該処理には更に時間や電力を消費してしまう。
このため、理想的には、メモリセル１２０に書き込まれている（保持されている）２値情報と、新たに書き込まれる多値情報を同じメモリセル１２０に保持する方法を用いることが好ましい。
そこで、本実施の形態では、メモリセル１２０に書き込まれている（保持されている）２値情報と、新たに書き込まれる多値情報を同じメモリセル１２０に保持する方法および、メモリセル１２０に保持された情報から２値情報または多値情報を選択的に読み出す方法について説明する。本方法は、基本的に多値記憶方式（例えば４ビット）として書き込みおよび読み出しを行うが、当該多値情報のそれぞれには、２値情報（１ビット）の一つと多値情報（例えば２ビット）の一つが含まれている。
＜記憶装置の駆動方法＞
図６乃至図８を用いて、本実施の形態における記憶装置の駆動方法を説明する。なお、記憶装置の構造等については実施の形態１と同様のものを用いることができるため、本実施の形態では詳細な説明を省略する。
以下の説明では、記憶装置１００の駆動方法を、（１）１つのメモリセルに２値情報と多値情報の両方を保存するか否かを決定する「記憶方式選択処理」（２）入出力部１０８からメモリセル１２０に２値情報および多値情報を含む信号を書き込む「信号書き込み処理」、（３）メモリセル１２０から入出力部１０８に２値情報および多値情報を含む信号を読み出す「信号読み出し処理」の３つの処理に分けて説明を行う。
なお、以下の説明では、メモリセル１２０に既に２値の情報が保持されていることを前提として説明を行う。
＜記憶方式選択処理についての説明＞
本実施の形態に記載の「１つのメモリセルに２値記憶と多値記憶を両方行う」駆動方法は、当該駆動方法が適用できない場合があり、記憶装置１００の容量を増加させるために、メモリセル１２０を２値記憶と多値記憶の両方を行う素子とするか、多値記憶のみを行う素子とするかの判断を行わなければならない。
記憶装置１００の容量を増加する必要が生じた場合、まず、多値記憶の対象となるブロックのメモリセル１２０を何値記憶（例えば４値記憶など）とすれば必要な記憶容量が確保できるかを調べる。そして、制御回路１０４がメモリセル１２０を「２値記憶と多値記憶を両方行う」素子として用いることが可能か否かを判断する。
例えば、メモリセル１２０がｎビットの多値情報（２ｎ値）まで保持できるとする。このとき、メモリセル１２０に新たに加える多値情報が２（ｎ―２）値以下で必要な記憶容量が得られるとすれば、メモリセル１２０を「２値記憶と多値記憶を両方行う」素子として用いることができる。一方、メモリセル１２０に新たに加える多値情報を２（ｎ―２）値より大きくしないと必要な記憶容量が得られない場合は、メモリセル１２０を「多値記憶を行う」素子として用いる。
以下に、記憶装置１００に必要な記憶容量がメモリセル１２０に新たに加える多値情報を２（ｎ―２）値以下とすることにより得られる場合について説明を行う。
なお、駆動方法の概念理解を容易にするため、メモリセル１２０が４ビット（１６値）の多値情報まで保持でき、かつ、記憶装置１００に必要な記憶容量がメモリセル１２０に新たに加える多値情報を２ビット（４値）とすることで得られるものとして説明を行う。なお、勿論これに限定されることはない。
＜信号書き込み処理についての説明＞
まず、メモリセル１２０に書き込む２値情報（１ビット）と多値情報（２ビット）の両方が含まれた多値デジタル信号（多値情報：４ビット）を入出力部１０８にて生成する。
具体的には、まず、メモリセル１２０に保持されている２値情報を、第２の出力経路１６０および出力信号線１１２を通して入出力部１０８に読み出し、当該信号をデジタル信号に変換し、これを入出力部１０８から出力される多値デジタル信号（４ビット）の最上位ビット（左端ビット）とする。加えて、最上位ビットより１つ下のビットを”０”とする（図６（Ａ）の一点鎖線部に相当）。以下、最上位ビットより１つ下のビットを第２位ビットと記載する。同様にビットが１つ下がる毎に第３位ビット、第４位ビットと記載する。
そして、メモリセル１２０に新たに書き込む信号（多値情報：２ビット）を、入出力部１０８から出力される多値デジタル信号（４ビット）の第３位ビットおよび第４位ビットとする（図６（Ｂ）参照）。一点鎖線部が当該処理に相当する。
本実施の形態に記載の記憶装置の駆動方法は、上述のようにメモリセル１２０に既に保持されていた２値情報（１ビット）を最上位ビットとし、新しく加える多値情報（２ビット）を１ビット分の空間（第２位ビットの”０”に相当）を空けて第３位ビットおよび第４位ビットとし、１つの多値デジタル信号（４ビット）として生成する事が特徴の一つである。後の＜信号読み出し処理についての説明＞にて詳細を記載するが、当該方法を用い、最上位ビットの信号（つまり、２値情報（１ビット）を表す信号）を第２の出力経路１６０を通して取り出し、第２位ビットより下位の信号（つまり、多値情報（２ビット）を表す信号）を第１の出力経路１５０を通して取り出すことで、記憶装置１００の低消費電力化や高速駆動が可能となる。
次に、上述にて生成された多値デジタル信号（４ビット）を、メモリセル１２０（メモリセル１２０のノード２１８とも言える）に書き込む。図６（Ｂ）での太線部が当該処理に相当する。なお、当該書き込み処理については、実施の形態１にて記載した多値デジタル信号の書き込みと同様の方法を参酌することができる。
以上が、信号書き込み処理についての説明である。
なお、上述信号書き込み処理が行われた後に、必要に応じてベリファイ処理を行ってもよい。
＜信号読み出し処理についての説明＞
ノード２１８に信号が保持されることにより、第２のトランジスタ２１２のゲートにはノード２１８に保持された信号の電圧が印加されて第２のトランジスタ２１２がオン状態となり、第２のトランジスタ２１２のソースまたはドレインの他方からは、実施の形態１と同様にノード２１８に保持された信号（信号の電圧とも言える）に基づいた第１の信号が出力される。
本実施の形態に記載の記憶装置の駆動方法は、上述第１の信号に特徴がある。以下にて本実施の形態における第１の信号についての特徴を、図７および図８を用いて実施の形態１での多値情報を含む第１の信号などと比較しながら説明する。
図７（Ａ）は、本実施の形態における、信号供給部２２０の印加電圧（ＶＤＤ）とメモリセル１２０（第２のトランジスタ２１２とも言える）から出力される第１の信号の概念を記載した図である。本実施の形態における第１の信号の特徴は、２値情報（１ビット）の”０”を表す電圧範囲と”１”を表す電圧範囲において、更に多値情報（２ビット）の”０”〜”３”（”００”〜”１１”）を表す電圧範囲を設定しているところにある。
メモリセル１２０に保持された２値情報（１ビット）および多値情報（２ビット）に基づいて出力される第１の信号は、例えば、メモリセル１２０に２値情報の”０”と多値情報の”３”（”１１”）が記憶されている場合、図７（Ａ）の範囲Ｘの信号（多値デジタル信号の”３”（”００１１”）に相当）となる。また、メモリセル１２０に２値情報（１ビット）の”１”と多値情報（２ビット）の”３”（”１１”）が記憶されている場合、図７（Ａ）の範囲Ｙの信号（多値デジタル信号の”１１”（”１０１１”）に相当）となる。
そして、メモリセル１２０から多値情報（２ビット）を読み出したい場合、Ａ／Ｄ変換器１５４の設置された第１の出力経路１５０を通して読み出すことにより、入出力部１０８には多値情報（２ビット）の”３”（”１１”）を表す多値デジタルデータを読み出すことができる。
また、メモリセル１２０から２値情報（１ビット）を読み出したい場合において、”０”を表す範囲Ｘと、”１”を表す範囲Ｙの電圧に十分な電圧差があるため、Ａ／Ｄ変換器１５４の設置されていない第２の出力経路１６０を通して読み出しても、入出力部１０８に２値情報の”０”または”１”を表す２値デジタルデータを正確に読み出すことができる。
ここで、仮に実施の形態１にて記載した駆動方法において、メモリセル１２０に２値情報（１ビット）と多値情報（４ビット）の両方を記憶させようとした場合に生じる弊害について説明する。
図７（Ｂ）は実施の形態１の図５（Ａ）と同じ図であり、信号供給部２２０の印加電圧とメモリセル１２０から出力される第１の信号の概念を記載した図である。
例えば、２値情報（１ビット）の”０”と”１”を保持するために図７（Ｂ）のように電圧範囲を２つに分けたとしても、２値情報（１ビット）の”１”を表す電圧範囲に多値情報（４ビット）の”３” （”００１１”）を表す電圧範囲が存在しないため、正確な第１の信号を出力することができない。
なお、本実施の形態のように、メモリセル１２０が保持できる多値情報を４ビットとし、第２位ビットを”０”とする処理を行っている場合は、新たに加える多値情報が２ビットとなってしまう反面、図７（Ａ）に示すように２値情報および多値情報を含む二つの電圧範囲におけるＺ１の最大電圧とＺ２の最小電圧間が十分に離れているためデータの読み出し精度を高くすることができる。一方、第２位ビットを”０”とする処理を行っていない場合は、図８に示すように新たに加える多値情報を３ビットとすることができるが、例えば多値情報”７”（”１１１”）を表す電圧範囲Ｚに余裕がないため、若干の変動が生じた場合に異なる情報が読み出されることがある。
上述問題点等を鑑み、多値デジタル信号の第２位ビットを”０”とする処理を行うことが好ましいと言える。なお、多値デジタル信号の第２位ビットを”０”の代わりに”１”とする処理を行ってもよい。
以上が本実施の形態における第１の信号についての特徴である。
そして、第２のトランジスタ２１２のソースまたはドレインの他方から出力された第１の信号は、読み出し処理が指示され第３のトランジスタ２１４がオン状態となることにより、メモリセル１２０から出力される。
メモリセル１２０に保持された多値デジタル信号（４ビット）から多値情報（２ビット）を読み出したい場合、メモリセル１２０から出力される第１の信号を、Ａ／Ｄ変換器１５４の設置された第１の出力経路１５０を通して読み出すことにより、入出力部１０８には多値情報（２ビット）を表す多値デジタルデータを読み出すことができる。
また、メモリセル１２０に保持された多値デジタル信号（４ビット）から２値情報（１ビット）を読み出したい場合、図７（Ａ）の説明にて記載したように、２値情報（１ビット）および多値情報（２ビット）を表す電圧範囲（Ｚ１およびＺ２に相当）が十分に離れているため、多値情報（２ビット）がいくらであってもメモリセル１２０から出力される信号（電圧）から正確な２値情報（１ビット）を読み出すことができる。したがって、Ａ／Ｄ変換器１５４の設置されていない第２の出力経路１６０を通して読み出しても、入出力部１０８に２値情報の”０”または”１”を表す２値デジタルデータを正確に読み出すことができる。
また、メモリセル１２０に書き込まれた２値情報（１ビット）のみを読み出す場合、上述のようにＡ／Ｄ変換器１５４を経由する必要がなく、記憶装置１００の高速駆動が可能となる。加えて、Ａ／Ｄ変換器１５４への電源供給を停止できるため、記憶装置１００の低消費電力化が可能となる。
以上が、読み出し処理についての説明である。
＜本実施の形態の効果＞
記憶装置の駆動方法として、メモリセル１２０に既に保持されている２値情報と新しく加える多値情報を１ビット分の空間（第２位ビットの”０”に相当）を空け、１つの多値デジタル信号として生成してメモリセル１２０に書き込む。そして、当該信号を元に出力される第１の信号については、多値情報を読み出す際はＡ／Ｄ変換器１５４の備えられた第１の出力経路１５０を通して信号を読み出し、２値情報のみを読み出す際はＡ／Ｄ変換器１５４のない第２の出力経路１６０を通して信号を読み出す。
これにより、一つのメモリセル１２０に２値情報と多値情報を同時に保持させることが可能となり、また、２値情報のみを読み出す際においては記憶装置１００の高速駆動および低消費電力化が可能となる。
（実施の形態３）
本明細書に開示する記憶装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型の情報端末、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図９に示す。
図９（Ａ）は、携帯型の情報端末であり、筐体２１０１、筐体２１０２、第１の表示部２１０３ａ、第２の表示部２１０３ｂなどによって構成されている。筐体２１０１と筐体２１０２の内部には、電子部品の一つとして記憶装置が組み込まれている。当該記憶装置として、上述の実施の形態１で示した記憶装置の構造および駆動方法を適用することにより、携帯型の情報端末の低消費電力化や高速駆動を実現できる。また、上述実施の形態２で示した駆動方法を適用することにより、例えば、ソフトウェアを動作させている際に記憶容量を増加させる必要が生じた場合などにおいても、携帯型の情報端末の低消費電力化や高速駆動を実現できる。
なお、第１の表示部２１０３ａおよび第２の表示部２１０３ｂの少なくとも一方は、タッチ入力機能を有するパネルとなっており、例えば図９（Ａ）の左図のように、第１の表示部２１０３ａに表示される選択ボタン２１０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図９（Ａ）の右図のように第１の表示部２１０３ａにはキーボード２１０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
また、図９（Ａ）に示す携帯型の情報端末は、図９（Ａ）の右図のように、第１の表示部２１０３ａを備える筐体２１０１と、第２の表示部２１０３ｂを備える筐体２１０２を分離することができる。このため、必要に応じて筐体２１０１のみ、または筐体２１０２のみを取り外して、より軽量な携帯型の情報端末として用いることができる。
図９（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
また、図９（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
さらに、図９（Ａ）に示す筐体２１０１や筐体２１０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
図９（Ｂ）は、電子書籍の一例を示している。例えば、電子書籍２１２０は、筐体２１２１および筐体２１２３の２つの筐体で構成されている。筐体２１２１および筐体２１２３は、軸部２１２２により一体とされており、該軸部２１２２を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２１２１には表示部２１２５が組み込まれ、筐体２１２３には表示部２１２７が組み込まれている。表示部２１２５および表示部２１２７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図９（Ｂ）では表示部２１２５）に文章を表示し、左側の表示部（図９（Ｂ）では表示部２１２７）に画像を表示することができる。
筐体２１２１と筐体２１２３の内部には、電子部品の一つとして記憶装置が組み込まれている。当該記憶装置として、上述の実施の形態１で示した記憶装置の構造および駆動方法を適用することにより、電子書籍２１２０の低消費電力化や高速駆動を実現できる。また、上述実施の形態２で示した駆動方法を適用することにより、例えば、ソフトウェアを動作させている際に記憶容量を増加させる必要が生じた場合などにおいても、電子書籍２１２０の低消費電力化や高速駆動を実現できる。
また、図９（Ｂ）では、筐体２１２１に操作部などを備えた例を示している。例えば、筐体２１２１において、電源２１２６、操作キー２１２８、スピーカー２１２９などを備えている。操作キー２１２８により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２１２０は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍２１２０は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
図９（Ｃ）は、スマートフォンであり、筐体２１３０と、ボタン２１３１と、マイクロフォン２１３２と、タッチパネルを備えた表示部２１３３と、スピーカー２１３４と、カメラ２１３５と、を具備し、携帯型電話機としての機能を有する。
筐体２１３０の内部には、電子部品の一つとして記憶装置が組み込まれている。当該記憶装置として、上述の実施の形態１で示した記憶装置の構造および駆動方法を適用することにより、スマートフォンの低消費電力化や高速駆動を実現できる。また、上述実施の形態２で示した駆動方法を適用することにより、例えば、ソフトウェアを動作させている際に記憶容量を増加させる必要が生じた場合などにおいても、スマートフォンの低消費電力化や高速駆動を実現できる。
表示部２１３３は、使用形態に応じて表示の方向が適宜変化する。また、表示部２１３３と同一面上にカメラ２１３５を備えているため、テレビ電話が可能である。スピーカー２１３４及びマイクロフォン２１３２は音声通話に限らず、テレビ電話、録音、再生などが可能である。
また、外部接続端子２１３６はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及び情報端末などとのデータ通信が可能である。また、外部メモリスロット（図示せず）に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
図９（Ｄ）は、デジタルビデオカメラであり、筐体２１４１、表示部２１４２、操作スイッチ２１４３、バッテリー２１４４などによって構成されている。
筐体２１４１の内部には、電子部品の一つとして記憶装置が組み込まれている。当該記憶装置として、上述の実施の形態１で示した記憶装置の構造および駆動方法を適用することにより、デジタルビデオカメラの低消費電力化や高速駆動を実現できる。また、上述実施の形態２で示した駆動方法を適用することにより、例えば、ソフトウェアを動作させている際に記憶容量を増加させる必要が生じた場合などにおいても、デジタルビデオカメラの低消費電力化や高速駆動を実現できる。
図９（Ｅ）は、テレビジョン装置の一例を示している。テレビジョン装置２１５０は、筐体２１５１に表示部２１５３が組み込まれている。表示部２１５３により、映像を表示することが可能である。また、ここでは、スタンド２１５５により筐体２１５１を支持した構成を示している。
筐体２１５１の内部には、電子部品の一つとして記憶装置が組み込まれている。当該記憶装置として、上述の実施の形態１で示した記憶装置の構造および駆動方法を適用することにより、テレビジョン装置２１５０の低消費電力化や高速駆動を実現できる。また、上述実施の形態２で示した駆動方法を適用することにより、例えば、ソフトウェアを動作させている際に記憶容量を増加させる必要が生じた場合などにおいても、テレビジョン装置２１５０の低消費電力化や高速駆動を実現できる。
テレビジョン装置２１５０の操作は、筐体２１５１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置２１５０は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
１００ 記憶装置
１０２ 記憶回路
１０４ 制御回路
１０６ 選択回路
１０８ 入出力部
１１０ 入力信号線
１１２ 出力信号線
１１４ 選択信号線
１１６ 駆動回路
１１８ ワード線
１２０ メモリセル
１３０ 第１の入力経路
１３２ 第１のスイッチ素子
１３４ Ｄ／Ａ変換器
１３６ バッファ
１４０ 第２の入力経路
１４２ 第２のスイッチ素子
１５０ 第１の出力経路
１５２ 第３のスイッチ素子
１５４ Ａ／Ｄ変換器
１６０ 第２の出力経路
１６２ 第４のスイッチ素子
１７０ 定電流源
１８０ クロックドインバーター
１０００ 単結晶シリコン基板
１００１ チャネル形成領域
１００２ 分離層
１００４ 低抵抗領域
１００６ ゲート絶縁膜
１００８ ゲート電極
１００９ 側壁絶縁膜
１０１０ 層間膜
１０１２ 導電膜
１０１４ 層間膜
１０１６ 導電膜
１０１８ 層間膜
１０１９ 絶縁膜
１０２０ 酸化物半導体膜
１０２２ 導電膜
１０２４ ゲート絶縁膜
１０２６ ゲート電極
１０２７ 絶縁膜
１０２８ 層間膜
１０２９ バックゲート電極
１０３０ 導電膜
１０３２ 層間膜
１０３４ 導電膜
１０３６ 層間膜
１０３８ 導電膜
１０４０ 層間膜
２００ トランジスタ
２０２ 容量素子
２１０ 第１のトランジスタ
２１２ 第２のトランジスタ
２１４ 第３のトランジスタ
２１６ 容量素子
２１８ ノード
２２０ 信号供給部
２１０１ 筐体
２１０２ 筐体
２１０３ａ 第１の表示部
２１０３ｂ 第２の表示部
２１０４ 選択ボタン
２１０５ キーボード
２１２０ 電子書籍
２１２１ 筐体
２１２２ 軸部
２１２３ 筐体
２１２５ 表示部
２１２６ 電源
２１２７ 表示部
２１２８ 操作キー
２１２９ スピーカー
２１３０ 筐体
２１３１ ボタン
２１３２ マイクロフォン
２１３３ 表示部
２１３４ スピーカー
２１３５ カメラ
２１３６ 外部接続端子
２１４１ 筐体
２１４２ 表示部
２１４３ 操作スイッチ
２１４４ バッテリー
２１５０ テレビジョン装置
２１５１ 筐体
２１５３ 表示部
２１５５ スタンド

Claims (7)

  1. マトリクス状に配置され、入力された信号を保持し、保持した信号に基づいて第１の信号を出力するメモリセルを有する複数の記憶回路と、
    前記メモリセルを、２値記憶と多値記憶のいずれの記憶状態で用いるかを選択する制御回路と、
    前記制御回路の選択に基づいて複数の前記記憶回路の各々に信号を出力し、また、複数の前記記憶回路から信号が入力される入出力部と、
    前記制御回路の選択に基づいて前記記憶回路内の信号伝送経路を決定する選択回路と、
    前記入出力部から出力される信号を前記記憶回路に送る入力信号線と、
    前記記憶回路から出力される信号を前記入出力部に送る出力信号線と、
    前記選択回路の選択結果を前記記憶回路に送る選択信号線を有し、
    前記記憶回路は、
    前記入力信号線から入力される信号を、第１のスイッチ素子およびＤ／Ａ変換器を介して前記メモリセルに送る第１の入力経路と、
    前記入力信号線から入力される信号を、第２のスイッチ素子を介して前記メモリセルに送る第２の入力経路と、
    前記メモリセルから出力される前記第１の信号を、Ａ／Ｄ変換器および第３のスイッチ素子を介して前記出力信号線に送る第１の出力経路と、
    前記メモリセルから出力される前記第１の信号を、第４のスイッチ素子を介して前記出力信号線に送る第２の出力経路を備えることを特徴とする記憶装置。
  2. 前記メモリセルが、電源の供給が行われない状況でも書き込まれた信号を保持する特性を備えている、請求項１に記載の記憶装置。
  3. 前記メモリセルは、
    入力された信号を保持する保持機能部と、
    保持した信号に基づいて第１の信号を出力する出力機能部を備え、
    前記出力機能部は、前記第１の信号生成に用いる信号を出力する信号供給部を備える、請求項１または請求項２に記載の記憶装置。
  4. 前記保持機能部は、第１のトランジスタ、第２のトランジスタおよび容量素子を含んで構成され、
    前記出力機能部は、前記第２のトランジスタおよび信号供給部を含んで構成され、
    前記第１のトランジスタのソースまたはドレインの一方が、前記第１の入力経路および前記第２の入力経路と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方が、前記第２のトランジスタのゲートおよび前記容量素子と電気的に接続され、
    前記第１の入力経路から入力される信号は、前記第１のトランジスタのソースまたはドレインの他方、前記第２のトランジスタのゲートおよび前記容量素子と電気的に接続されたノードに保存され、
    前記第２のトランジスタのソースまたはドレインの一方が、前記信号供給部と電気的に接続され、
    前記ノードに蓄えられた信号に基づいて、前記第２のトランジスタのソースまたはドレインの他方から前記第１の信号が出力され、
    前記第１のトランジスタの活性層が酸化物半導体材料を用いて構成された、請求項３に記載の記憶装置。
  5. 請求項１乃至請求項４のいずれか一項に記載の前記記憶装置の駆動方法であって、
    前記メモリセルへの２値情報を表す信号の書き込み処理および前記メモリセルからの２値情報を表す信号の読み出し処理を行う場合において、
    前記第１のスイッチ素子および前記第３のスイッチ素子を非導通状態、前記第２のスイッチ素子および前記第４のスイッチ素子を導通状態とすることで、前記入力信号線から前記記憶回路に入力される信号を、前記第２の入力経路を経由して前記メモリセルに送り信号書き込みを行い、また、前記メモリセルから出力される信号を、前記第２の出力経路を経由して前記出力信号線に送り信号読み出しを行い、
    前記メモリセルへの多値情報を表す信号の書き込み処理および前記メモリセルからの多値情報を表す信号の読み出し処理を行う場合において、
    前記第２のスイッチ素子および前記第４のスイッチ素子を非導通状態、前記第１のスイッチ素子および前記第３のスイッチ素子を導通状態とすることで、前記入力信号線から前記記憶回路に入力される信号を、前記第１の入力経路を経由して前記メモリセルに送り信号書き込みを行い、また、前記メモリセルから出力される信号を、前記第１の出力経路を経由して前記出力信号線に送り信号読み出しを行う、記憶装置の駆動方法。
  6. 請求項３または請求項４に記載の前記記憶装置の駆動方法であって、
    前記第２の入力経路を経由して前記保持機能部に信号が入力された場合において前記信号供給部から供給される信号の電圧が、
    前記第１の入力経路を経由して前記保持機能部に信号が入力された場合において前記信号供給部から供給される信号の電圧よりも小さい、記憶装置の駆動方法。
  7. 請求項３または請求項４に記載の前記記憶装置を用い、前記メモリセルに書き込まれた２値情報および新たに書き込む多値情報の両方を１つのメモリセルに保存する前記記憶装置の駆動方法であって、
    前記メモリセルから読み出した前記２値情報を最上位ビット、第２位ビットを０、第２位ビットより下位ビットを新たに書き込む前記多値情報とした複数ビットのデジタル信号を前記メモリセルに書き込み、
    前記メモリセルから前記多値情報を読み出す場合において、前記第１の出力経路を通して前記多値情報を読み出し、
    前記メモリセルから前記２値情報を読み出す場合において、前記第２の出力経路を通して前記２値情報を読み出す、記憶装置の駆動方法。
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