JP6175276B2 - 記憶装置ならびに記憶装置の駆動方法 - Google Patents

記憶装置ならびに記憶装置の駆動方法 Download PDF

Info

Publication number
JP6175276B2
JP6175276B2 JP2013104645A JP2013104645A JP6175276B2 JP 6175276 B2 JP6175276 B2 JP 6175276B2 JP 2013104645 A JP2013104645 A JP 2013104645A JP 2013104645 A JP2013104645 A JP 2013104645A JP 6175276 B2 JP6175276 B2 JP 6175276B2
Authority
JP
Japan
Prior art keywords
signal
memory cell
output
input
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013104645A
Other languages
English (en)
Other versions
JP2013257934A (ja
Inventor
辰司 西島
辰司 西島
三宅 博之
博之 三宅
Original Assignee
株式会社半導体エネルギー研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2012114899 priority Critical
Priority to JP2012114899 priority
Application filed by 株式会社半導体エネルギー研究所 filed Critical 株式会社半導体エネルギー研究所
Priority to JP2013104645A priority patent/JP6175276B2/ja
Publication of JP2013257934A publication Critical patent/JP2013257934A/ja
Application granted granted Critical
Publication of JP6175276B2 publication Critical patent/JP6175276B2/ja
Application status is Active legal-status Critical
Anticipated expiration legal-status Critical

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/16Storage of analogue signals in digital stores using an arrangement comprising analogue/digital [A/D] converters, digital memories and digital/analogue [D/A] converters 
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/565Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C27/00Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/005Electric analogue stores, e.g. for storing instantaneous values with non-volatile charge storage, e.g. on floating gate or MNOS
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688Integrated circuits having a three-dimensional layout
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H01L27/108Dynamic random access memory structures
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2211/00Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564Miscellaneous aspects
    • G11C2211/5641Multilevel memory having cells with different number of storage levels
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H01L27/112Read-only memory structures [ROM] and multistep manufacturing processes therefor
    • H01L27/115Electrically programmable read-only memories; Multistep manufacturing processes therefor
    • H01L27/11517Electrically programmable read-only memories; Multistep manufacturing processes therefor with floating gate
    • H01L27/1156Electrically programmable read-only memories; Multistep manufacturing processes therefor with floating gate the floating gate being an electrode shared by two or more components

Description

本発明は、物(プロダクト、機械(マシン)、製品(マニュファクチャ)を含む)、及び方法(プロセス。単純方法及び生産方法を含む)に関する。特に、本発明の一形態は、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、又はそれらの製造方法に関する。特に、本発明の一形態は、記憶装置および記憶装置の駆動方法に関する。

記憶装置には、”0”または”1”のデジタル信号を用いて、1つのメモリセルに1ビット(2値)の信号を記憶させる方式(2値記憶、2値記憶方式などとも言われる)と、3値以上の信号を記憶させる方式(多値記憶、多値記憶方式などとも言われる)がある。

2値記憶および多値記憶には、各々に異なる長所が存在する。例えば2値記憶は、信号の信頼性が高い(つまり、書き込み信号と読み出し信号が異なっている可能性が極めて低い)、アクセス速度が速いなどの長所があり、また、多値記憶は、より多くの情報を1つのメモリセルに記憶することができる。

このため、用途に応じて2値記憶および/または多値記憶の両方を行うことのできる記憶装置が望まれている。このような記憶装置としては、例えば特許文献1(特開2004−127481)のように、2値記憶を行う領域(2値記憶を行うメモリセルを複数備えた領域とも言える)と多値記憶を行う領域(多値記憶を行うメモリセルを複数備えた領域とも言える)を別々に設ける構造があるが、少ないメモリセルで2値記憶および多値記憶の両方を扱うには、各々のメモリセルにおいて2値記憶と多値記憶の両方が行えることが望ましいと言える。

特開2004−127481号公報

上述のような技術的背景を鑑み、本発明の一態様は、1つのメモリセルに対して2値記憶方式と多値記憶方式の両方を行うことのできる記憶装置を提供することを目的の一つとする。

なお、記憶装置は、上述のような機能が求められる一方で、低消費電力化や高速駆動性に対する要望も非常に高い。

そのため、本発明の一態様は、上述記憶装置を少ない消費電力で駆動させる方法を提供することを目的の一つとする。

または、本発明の一態様は、上述記憶装置を高速で駆動させる方法を提供することを目的の一つする。

本発明は、上述課題を少なくとも1つ解決することを目的とする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

メモリセルを備える記憶回路において、メモリセルに信号(情報)を書き込む場合、あるいはメモリセルに書き込まれた信号(情報)を読み出す際に、メモリセルの記憶方式(多値記憶方式または2値記憶方式)により、記憶回路内の信号伝送経路を切り替え可能な構造とする。

具体的には、記憶回路の備えるメモリセルを多値記憶方式として用いる場合、記憶回路に入力される多値を表す複数ビットのデジタル信号(以下、多値デジタル信号とも記載する)を、デジタル/アナログ変換器(以下、D/A変換器と記載する)を用いてアナログ信号に変換した後、当該アナログ信号を記憶回路内のメモリセルに保持する。また、メモリセルからアナログ信号の表す情報(多値情報)を読み出す場合、当該保持信号に基づいてメモリセルから出力される信号を、アナログ/デジタル変換器(以下、A/D変換器と記載する)を用いて多値デジタル信号に変換して記憶回路から出力する。このような処理が行われるように、記憶回路内の信号伝送経路をD/A変換器およびA/D変換器が設置された経路とする。

これに対し、記憶回路の備えるメモリセルを2値の記憶方式として用いる場合、記憶回路に入力された2値を表す1ビットのデジタル信号(以下、2値デジタル信号とも記載する)は直接メモリセルに保持する。また、メモリセルに保持された信号の表す情報(2値情報)を読み出す場合、当該保持信号に基づいてメモリセルから出力される信号を、直接メモリセルから出力する。このような処理が行われるように、記憶回路内の信号伝送経路をD/A変換器およびA/D変換器が設置されていない経路とする。

記憶装置を上述構造とすることにより、1つのメモリセルにおいて、2値記憶方式と多値記憶方式の両方を行うことができる。

なお、メモリセルを2値記憶方式として用いる場合は、上述のように記憶回路内の信号伝送経路はD/A変換器およびA/D変換器を経由しない経路となるため、D/A変換器およびA/D変換器への電源供給を停止することができる。したがって、記憶回路の消費電力を低減できる。

また、D/A変換器およびA/D変換器を経由して信号伝送を行う場合、D/A変換器およびA/D変換器にて損失(信号伝送にかかる時間損失など)が生じるが、2値記憶方式の場合は、上述のように2値記憶と多値記憶で信号伝送経路を分けることにより損失が生じないため、記憶装置を高速で駆動させることができる。

すなわち、本発明の一態様は、マトリクス状に配置された複数の記憶回路と、記憶回路の備えるメモリセルを2値記憶と多値記憶のいずれの記憶状態で用いるかを選択する制御回路と、制御回路の選択に基づいて複数の記憶回路に信号を出力し、また、複数の記憶回路から信号が入力される入出力部と、制御回路の選択に基づいて記憶回路内の信号伝送経路を決定する選択回路と、入出力部から出力される信号を記憶回路に送る入力信号線と、記憶回路から出力される信号を入出力部に送る出力信号線と、選択回路から出力される信号を記憶回路に送る選択信号線を有し、記憶回路は、入力された信号を保持し、保持した信号に基づいて第1の信号を出力するメモリセルと、入力信号線から入力される信号を、第1のスイッチ素子およびD/A変換器を介してメモリセルに送る第1の入力経路と、入力信号線から入力される信号を、第2のスイッチ素子を介してメモリセルに送る第2の入力経路と、メモリセルから出力される第1の信号を、A/D変換器および第3のスイッチ素子を介して出力信号線に送る第1の出力経路と、メモリセルから出力される第1の信号を、第4のスイッチ素子を介して出力信号線に送る第2の出力経路を備えることを特徴とする記憶装置である。

記憶装置を上述の構造とすることにより、1つのメモリセルにおいて、2値記憶方式と多値記憶方式の両方を行うことができる。

なお、上述記憶装置の構造において、メモリセルが、電源の供給が行われない状況でも書き込まれた信号の保持が可能な特性を備えていることにより、記憶装置への電源供給を遮断しても、メモリセルは信号を保持できるため、記憶装置の動作が不要となった場合に記憶装置への電源供給を遮断して(パワーゲーティングなどとも言われる)、記憶装置の消費電力を低減できる。

なお、上述記憶装置の構造において、メモリセルを、第1の信号生成に用いる信号を出力する信号供給部と、入力された信号を保持し、保持した信号に基づいて第1の信号を出力する出力機能部を備えた構造とし、第2の入力経路を経由して保持機能部に信号が入力された場合において信号供給部から供給される信号の電圧を、第1の入力経路を経由して保持機能部に信号が入力された場合において信号供給部から供給される信号の電圧よりも小さくしてもよい。そうすることで、記憶装置の消費電力を低減することができる。

なお、上述の保持機能部が、容量素子、第2のトランジスタおよび活性層に酸化物半導体材料を用いた第1のトランジスタを含み、上述の出力機能部が第2のトランジスタおよび信号供給部を含んでおり、第1のトランジスタのソースまたはドレインの一方が第1の入力経路および第2の入力経路と電気的に接続され、第1のトランジスタのソースまたはドレインの他方が第2のトランジスタのゲートおよび容量素子と電気的に接続され、第1の入力経路から入力される信号が第1のトランジスタのソースまたはドレインの他方、第2のトランジスタのゲートおよび容量素子と電気的に接続されたノードに保持され、第2のトランジスタのソースまたはドレインの一方が信号供給部と電気的に接続され、ノードに蓄えられた信号に基づいて第2のトランジスタのソースまたはドレインの他方から第1の信号が出力される構造とすることにより、メモリセルは、電源供給を遮断しても長期にわたって信号を保持できるため、記憶装置の消費電力を効果的に低減できる。

また、本発明の一態様は、上述構造の記憶回路において、メモリセルへの2値情報を表す信号の書き込み処理およびメモリセルからの2値情報を表す信号の読み出し処理を行う場合において、第1のスイッチ素子および第3のスイッチ素子を非導通状態、第2のスイッチ素子および第4のスイッチ素子を導通状態とすることで、入力信号線から記憶回路に入力される信号を第1の入力経路を経由して前記メモリセルに送って信号書き込みを行い、また、メモリセルから出力される信号を第1の出力経路を経由して出力信号線に送って信号読み出しを行い、メモリセルへの多値情報を表す信号の書き込み処理およびメモリセルからの多値情報を表す信号の読み出し処理を行う場合において、第2のスイッチ素子および第4のスイッチ素子を非導通状態、第1のスイッチ素子および第3のスイッチ素子を導通状態とすることで、入力信号線から記憶回路に入力される信号を第2の入力経路を経由してメモリセルに送って信号書き込みを行い、また、メモリセルから出力される信号を第2の出力経路を経由して出力信号線に送って信号読み出しを行う、記憶装置の駆動方法である。

上述の駆動方法を採用することにより、1つのメモリセルにおいて2値記憶方式と多値記憶方式の両方を行うことができる。

また、本発明の一態様は、上述構造の記憶回路において、第2の入力経路を経由して保持機能部に信号が入力された場合において信号供給部から供給される信号の電圧を、第1の入力経路を経由して保持機能部に信号が入力された場合において信号供給部から供給される信号の電圧よりも小さくする、記憶装置の駆動方法である。

上述の駆動方法を採用することにより、記憶装置の消費電力を低減することができる。

なお、上述記憶装置の駆動方法において、メモリセルに書き込まれた2値情報および新たに書き込む多値情報の両方を1つのメモリセルに保持する場合に、メモリセルから読み出した2値情報を最上位ビット、第2位ビットを0、第2位ビットより下位ビットを新たに書き込む多値情報とした複数ビットのデジタル信号をメモリセルに書き込み、メモリセルから多値情報を読み出す場合において第1の出力経路を通して多値情報を読み出し、メモリセルから2値情報を読み出す場合において第2の出力経路を通して2値情報を読み出すことにより、1つのメモリセルに2値情報および多値情報の両方を同時に保持することができ、また、2値情報および多値情報を選択的に読み出すことができる。

本明細書等に記載のように、メモリセルの記憶方式を多値記憶方式とする場合はD/A変換器およびA/D変換器を経由する信号伝送経路とし、2値記憶方式とする場合はD/A変換器およびA/D変換器を経由しない信号伝送経路とする、というように信号伝送経路を切り替え可能な構造とすることで、1つのメモリセルにおいて、2値記憶方式と多値記憶方式の両方を行うことができる。

また、上述構造とすることで、メモリセルを2値記憶方式として用いる場合はD/A変換器およびA/D変換器を経由する必要がないため、記憶回路の低消費電力化や高速駆動を実現できる。

記憶装置および記憶回路の回路構成を説明する図。 記憶回路の回路構成を説明する図。 メモリセルの回路構成を説明する図。 記憶回路の動作状態を説明する図。 メモリセルの記憶概念を説明する図。 記憶回路の動作状態を説明する図。 メモリセルの記憶概念を説明する図。 メモリセルの記憶概念を説明する図。 記憶装置を備えた電子機器を説明する図。 メモリセルの構造を説明する図。

以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、以下に説明する実施の形態において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。

また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

なお、本明細書等においてノードとは、回路を構成する素子の電気的な接続を可能とする素子(例えば、配線など)のことをいう。したがって、”Aが接続されたノード”とは、Aと電気的に接続され、且つAと同電位と見なせる配線のことをいう。なお、配線の途中に電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなど)が1個以上配置されていても、Aと同電位であれば、その配線はAが接続されたノードと見なせる。

(実施の形態1)
本実施の形態では、図1および図3を用いて記憶装置の構成を説明すると共に、当該記憶装置の駆動方法の一例を、図4および図5を用いて説明する。

<記憶装置の構成例>
図1は、本明細書等に記載の効果を有する記憶装置の構成の一例を表す図であり、図1(A)は記憶装置の構造概念を表すブロック回路図、図1(B)は図1(A)の一点鎖線で囲まれた領域(記憶装置の備える、マトリクス状に配置された複数の記憶回路の一つ、とも表現できる)の回路構成の一例を表す回路図である。

図1(A)に示すように、記憶装置100は、マトリクス状に配置された複数の記憶回路102と、記憶回路102を2値記憶と多値記憶のいずれの記憶状態で用いるかを選択する制御回路104と、制御回路104および記憶回路102と接続され、制御回路104の選択に基づいて記憶回路102に信号を出力し、また、記憶回路102から信号が入力される入出力部108と、制御回路104および記憶回路102と接続され、制御回路104の選択に基づいて記憶回路102内の信号伝送経路を決定する選択回路106と、入出力部108から出力される信号を記憶回路102に送る入力信号線110と、記憶回路102から出力される信号を入出力部108に送る出力信号線112と、選択回路106から出力される信号を記憶回路102に送る選択信号線114を有している。

そして、記憶回路102は図1(B)に示すように、入力された信号を保持し、保持した信号に基づいて第1の信号を出力するメモリセル120と、入力信号線110から入力される信号を、第1のスイッチ素子132およびD/A変換器134を介してメモリセル120に送る第1の入力経路130と、入力信号線110から入力される信号を、第2のスイッチ素子142を介してメモリセル120に送る第2の入力経路140と、メモリセル120から出力される第1の信号を、A/D変換器154および第3のスイッチ素子152を介して出力信号線112に送る第1の出力経路150と、メモリセル120から出力される第1の信号を、第4のスイッチ素子162を介して出力信号線112に送る第2の出力経路160を備えている。

なお、第1の入力経路130において、D/A変換器134からの出力を遅延させたい場合は、図1(B)のようにD/A変換器134とメモリセル120の間にバッファ136を設置すればよい。バッファ136の設置については、実施者が適宜選択すればよい。

また、メモリセル120には、メモリセル120の動作状態を制御するための信号が、ワード線118を介して駆動回路116から入力される。

本明細書等に記載の記憶装置における構造上の特徴は、記憶回路102内のメモリセル120が、(1)D/A変換器134およびA/D変換器154を介してメモリセル120に多値を表す信号を書き込む或いは読み出す経路(2)D/A変換器134およびA/D変換器154を介さず、直接メモリセル120に2値を表す信号を書き込む或いは読み出す経路、の2つの経路に接続されているところにある。これにより、記憶装置100に容量が求められる場合は、記憶回路102内の経路を上述(1)の経路としてメモリセル120を多値記憶方式として用い、必要に応じて記憶回路102内の経路を(2)の経路に切り替えてメモリセル120を2値記憶方式として用いることができる。

なお、メモリセル120を2値記憶方式として用いる場合は、上述のようにD/A変換器134およびA/D変換器154を介さない経路で信号が送られ、当該変換器での信号処理に伴う損失(例えば、時間損失など)が無いため、記憶装置100を高速で駆動させることができる。

また、メモリセル120を2値記憶方式として用いる場合は、D/A変換器134およびA/D変換器154への電源供給を停止することができるため、記憶装置100の消費電力を低減できる。

図1(B)において、入力経路および出力経路に備えられたスイッチ素子としてトランジスタを記載しているが、オンオフの制御が可能な素子であれば、トランジスタに限らず様々な素子を用いることができる。例えば、スイッチ素子としてアナログスイッチを用いてもよい。また、メモリセル120から第2の出力経路160を経由して出力される信号を遅延させたい場合は、図2のように第4のスイッチ素子162の代わりにクロックドインバーター180を用いてもよい。また、トランジスタに遅延機能を付加するためにインバーターを接続してもよい。

メモリセル120は、「入力された信号を保持する機能を有する部分(以下、保持機能部と記載する場合もある)」および「保持した信号に基づいて第1の信号を出力する機能を有する部分(以下、出力機能部と記載する場合もある。なお、保持した信号を第1の信号として出力する場合も含む)」を備えていればよく、公知の様々な技術を用いることができる。

出力機能部が、保持された信号により一定の信号(電圧が一定の信号)を出力し続ける構造(例えばソースフォロアなど)であれば、図2のような回路構成でよいが、保持された信号を直接第1の信号として出力する場合、出力信号が微小となり、出力信号の電圧が経時変化する場合があるため、必要に応じて出力経路にセンスアンプなどの増幅回路を適宜設けた構造とすることが好ましい。

また、図2のように、必要に応じて出力経路に定電流源170を設けてもよい。なお、定電流源はプリチャージ回路として用いてもよい(例えば、多値記憶の場合は定電流源として用い、2値記憶の場合はプリチャージ回路として用いるなど)。

保持機能部は、好ましくは、メモリセルに対して電力供給が行われない状況でも信号保持が可能な不揮発性の特性を備えていることが好ましい。具体的な構造の一例としては、例えば、磁気抵抗メモリ(MRAM:Magnetoresistive Random Access Memory)に用いられているMTJ(Magnetic Tunnel Junction)素子、フラッシュメモリに用いられている浮遊ゲートを有するトランジスタ、強誘電体メモリ(FeRAM:Ferroelectric Random Access Memory)に用いられているCMR(Colossal Magneto−Resistive)膜を有するトランジスタなどを用いることができる。

上述の各素子は、入力されたデータを保持するだけでなく、保持された信号に基づいて第1の信号として出力できるため、「保持機能部」であり、かつ「出力機能部」であるといえる。

また、メモリセルの構成要素の一部に、酸化物半導体材料を半導体層(少なくともチャネルが形成される領域)に用いたトランジスタを使用する構成とすることで、不揮発性の特性を備えるメモリセルとすることができる。なお、以下の文章において、半導体層に酸化物半導体材料を用いたトランジスタを、OSトランジスタとも記載する。

OSトランジスタを構成要素の一部に使用した、不揮発性の特性を備えるメモリセルの構造としては、例えば図3(A)や図3(B)に示す構成を挙げることができる。

図3(A)は、トランジスタ200と容量素子202が直列に接続されている。構造自体はDRAMなどで一般的に用いられている構造であるが、トランジスタ200としてOSトランジスタが用いられている。なお、メモリセル120への信号入力経路は、第1の入力経路130と第2の入力経路140の両方が接続されているため、図中の信号入力経路には両方の符号を記載している。また、信号出力経路についても同様に、第1の出力経路150と第2の出力経路160の両方を記載している。

トランジスタ200に用いられる酸化物半導体材料を用いた半導体層は、エネルギーギャップが3.0eV(電子ボルト)以上であり、シリコンのバンドギャップ(1.1電子ボルト)と比較して非常に大きい。

トランジスタのオフ抵抗(トランジスタがオフ状態の時における、ソースとドレイン間の抵抗をいう)は、チャネルが形成される半導体層における熱的に励起するキャリアの濃度に反比例する。ドナーやアクセプタによるキャリアが全く存在しない状態(真性半導体)であっても、シリコンの場合にはバンドギャップが1.1電子ボルトであるため、室温(300K)での熱励起キャリアの濃度は1×1011cm−3程度である。

一方、例えばバンドギャップが3.2電子ボルトの半導体(酸化物半導体を想定)の場合では熱励起キャリアの濃度は1×10−7cm−3程度となる。電子移動度が同じ場合、抵抗率は、キャリア濃度に反比例するので、バンドギャップ3.2電子ボルトの半導体の抵抗率は、シリコンより18桁も大きい。

このようなバンドギャップの広い酸化物半導体材料を半導体層に適用したOSトランジスタは極めて低いオフ電流を実現できる。

したがって、図3(A)のように容量素子に接続されたトランジスタ(容量素子への信号の入出力を管理するトランジスタ、とも表現できる)をOSトランジスタとすることで、ワード線118からの信号によりOSトランジスタをオフ状態とし、メモリセルに電源の供給が行われない状況でも、容量素子202に蓄えられた信号を長期間保持できる。OSトランジスタは、シリコンなどの薄膜トランジスタと同様の装置や方法を用いることが可能であり、新たな設備投資や作製方法検討の負担が少ないという長所もある。なお、信号読み出しに際し、当該信号が微小な場合は、必要に応じて出力経路にセンスアンプを設けた構造としてもよい。また、出力経路に定電流源を設けた構造としてもよい。

容量素子への信号の入出力を管理するトランジスタ200のオフ電流が小さければ、トランジスタ200としてOSトランジスタ以外の素子(例えば、MTJ素子など)を用いてもよい。

図3(A)の構造は、入力されたデータを保持するだけでなく、保持された信号を第1の信号として出力するため、「保持機能部」であり、かつ「出力機能部」であるといえる。

図3(A)のように、保持された信号を第1の信号として出力する構造のメモリセルでは、メモリセルからの出力信号が微小となり多値記憶を行うことが難しい場合がある。そのため、「保持機能部」と、保持機能部に保持された信号に基づいて第1の信号を出力する「出力機能部」を別々の構成としてもよい。このような構造としては、例えば図3(B)に記載の構造を用いることができる。

図3(B)に記載のメモリセル120は、内部に第1のトランジスタ210、第2のトランジスタ212、第3のトランジスタ214および容量素子216を備え、第1のトランジスタ210のソースまたはドレインの一方が入力経路と電気的に接続され、第1のトランジスタ210のソースまたはドレインの他方が第2のトランジスタ212のゲートおよび容量素子216と電気的に接続されている。なお、図3(B)での信号入力経路および信号出力経路の符号については、図3(A)と同様の記載を行っている。

第1のトランジスタ210としてOSトランジスタを用い、第1のトランジスタ210をオフ状態とすることにより、入力経路から入力された信号は第1のトランジスタ210、第2のトランジスタ212および容量素子216と接続されたノード218に保持される。

このように、第1のトランジスタ210、第2のトランジスタ212および容量素子216により、メモリセル120の保持機能を実現できる。したがって、第1のトランジスタ210、第2のトランジスタ212および容量素子216を「保持機能部」と表現できる。

また、第2のトランジスタ212のソースまたはドレインの一方は、信号供給部220(図中ではVDDとも記載する)に接続されており、ノード218に保持された信号に基づいた第1の信号が、第2のトランジスタ212のソースまたはドレインの他方から第3のトランジスタ214のソースまたはドレインの一方に出力され、第3のトランジスタ214をオン状態とすることで、出力信号線に第1の信号が出力される。

このように、第2のトランジスタ212、第3のトランジスタ214および信号供給部220により、メモリセル120の出力機能を実現できる。したがって、第2のトランジスタ212、第3のトランジスタ214および信号供給部220を「出力機能部」と表現できる。

第2のトランジスタ212および第3のトランジスタ214の活性層に用いる材料については特段の限定はなく、公知の様々な材料を用いることができる。例えば、記憶装置100を高速で駆動する観点から考えると、単結晶シリコンなどの移動度の高い材料を用いることが好ましいと言える。

ここで、第1のトランジスタ210としてOSトランジスタを、第2のトランジスタ212および第3のトランジスタ214として活性層に単結晶シリコンを用いた場合における断面図の一例を、図10(A)に示す。

図10(A)は、単結晶シリコン基板1000上に、活性層として単結晶シリコンを用いた第2のトランジスタ212および第3のトランジスタ214、ならびに、当該トランジスタ上に設けられた、活性層として酸化物半導体材料を用いた第1のトランジスタ210が設けられた、メモリセル120の一部における断面図の一例である。

第2のトランジスタ212および第3のトランジスタ214は、単結晶シリコン基板1000中に設けられた、ソースまたはドレインとして機能する低抵抗領域1004と、単結晶シリコン基板1000中に位置し、低抵抗領域1004に挟まれた領域に形成されるチャネル形成領域1001と、チャネル形成領域1001上のゲート絶縁膜1006と、ゲート絶縁膜1006を挟んでチャネル形成領域1001上に設けられたゲート電極1008を含んで構成されている。

なお、第2のトランジスタ212と第3のトランジスタ214は、単結晶シリコン基板1000中に設けられた分離層1002により分離されており、第2のトランジスタ212および第3のトランジスタ214を覆う層間膜1010上に設けられた導電膜1012を介して、第2のトランジスタ212の低抵抗領域1004と第3のトランジスタ214の低抵抗領域1004が電気的に接続されている。また、ゲート電極1008には、側壁を覆う側壁絶縁膜1009が設けられている。

分離層1002、低抵抗領域1004、ゲート絶縁膜1006、ゲート電極1008および側壁絶縁膜1009、層間膜1010および導電膜1012に用いる材料や形成方法については特段の限定はなく、公知の技術を用いればよい。

第1のトランジスタ210は、絶縁膜1019上に設けられた酸化物半導体膜1020と、酸化物半導体膜1020と電気的に接続され、第1のトランジスタ210のソースやドレインとして機能する導電膜1022と、酸化物半導体膜1020上に設けられたゲート絶縁膜1024と、ゲート絶縁膜1024を挟んで酸化物半導体膜1020上に設けられたゲート電極1026を含んで構成されている。

絶縁膜1019は、加熱処理により酸素を放出する膜が形成されていることが好ましい。これは、第1のトランジスタ210において、チャネル形成領域に酸素欠損が存在すると、酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまうためである。

絶縁膜1019を加熱処理により酸素を放出する膜とすることで、加熱処理によって酸素供給膜中の酸素の一部を放出できるので、酸化物半導体膜に酸素を供給し、酸化物半導体膜中の酸素欠損を補填することができるため、トランジスタのしきい値電圧のマイナス方向へのシフトを抑制できる。特に、酸素供給膜中に少なくとも化学量論的組成を超える量の酸素が存在することが好ましい。例えば、酸素供給膜として酸化シリコンを用いる場合、SiO2+α(ただし、α>0)で表される酸化シリコン膜を用いることが好ましい。なお、このような化学量論的組成よりも酸素を過剰に含む領域(以下、酸素過剰領域と記載する場合もある)は、酸素供給膜の少なくとも一部に存在していればよい。

なお、上述の「加熱処理により酸素を放出」とは、TDS(Thermal Desorption Spectroscopy:昇温脱離ガス分光法)分析にて、520℃まで加熱した際、酸素原子に換算された酸素の放出量が1.0×1019atoms/cm以上、好ましくは3.0×1019atoms/cm以上、さらに好ましくは1.0×1020atoms/cm以上、さらに好ましくは3.0×1020atoms/cm以上であることをいう。

ここで、TDS分析にて、酸素の放出量の測定方法について、以下に説明する。

TDS分析による気体の放出量は、その気体イオンに由来するピークの面積に比例する。このため、試料のピークの面積と標準試料のピークの面積との比により、気体の放出量を計算することができる。標準試料の基準値は、所定の原子密度を有する試料から放出された気体のイオンに由来するピーク面積に対する原子密度の割合である。

例えば、標準試料である所定の密度の水素を含むシリコンウェハのTDS分析結果、および測定試料である絶縁膜のTDS分析結果から、絶縁膜の酸素分子の放出量(NO2)は、式(1)で求めることができる。ここで、TDS分析で得られる質量電荷比(M/z)が32で検出されるイオンの全てが酸素分子由来と仮定する。M/zが32の分子としてはCHOHが挙げられるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体であるM/zが17の酸素原子およびM/zが18の酸素原子を含む酸素分子についても、自然界における存在比率が極めて小さいため考慮しない。

H2は、標準試料から脱離した水素分子を密度で換算した値である。SH2は、標準試料を用いて検出された水素イオンのピーク面積である。ここで、標準試料の基準値を、NH2/SH2とする。SO2は、絶縁膜を用いて検出された酸素イオンのピーク面積である。αは、TDS分析におけるスペクトル強度に影響する係数である。式(1)の詳細に関しては、特開平6−275697公報を参照する。なお、測定は、例えば電子科学株式会社製の昇温脱離分析装置EMD−WA1000S/Wを用い、標準試料として1×1016atoms/cmの水素原子を含むシリコンウェハを用いて行うことができる。

また、TDS分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、定数αは酸素分子のイオン化率を含むため、酸素分子の放出量から酸素原子の放出量を見積もることができる。

なお、NO2は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の2倍となる。

絶縁膜1019中への酸素の導入は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲気下で行うプラズマ処理などを用いることができる。

また、絶縁膜1019の水素濃度が、7.2×1020atoms/cm以上である場合には、トランジスタの初期特性のバラツキが増大し、トランジスタの電気特性のL長依存性が増大し、さらに外部ストレス試験によって大きく劣化するため、絶縁膜1019の水素濃度は、7.2×1020atoms/cm未満とすることが好ましい。

なお、加熱処理により酸素供給膜から酸化物半導体膜に酸素を供給する場合、酸素供給膜から放出される酸素が酸化物半導体膜に効率的に供給されるように、酸素供給膜の下層(つまり、酸素供給膜の酸化物半導体膜と接する面とは逆の面)に酸素透過性や水蒸気透過性(水分透過性とも表現できる)の低い膜(以下、バリア膜と記載する場合もある)を形成することが好ましい。例えば、酸素供給膜の下層にバリア膜として、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜などを形成すればよい。なお、酸化アルミニウム膜を用いる場合、膜を高密度(膜密度3.2g/cm以上、好ましくは3.6g/cm以上)とすることが好ましい。

酸化物半導体膜1020に用いる酸化物半導体材料としては、少なくともインジウム(In)を含む。特にInと亜鉛(Zn)を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好ましい。また、スタビライザーとしてジルコニウム(Zr)を有することが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)のいずれか一種あるいは複数種を有してもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、In−Zn系酸化物、In−Mg系酸化物、In−Ga系酸化物、In−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、In−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用いることができる。

なお、ここで、例えば、In−Ga−Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。

また、酸化物半導体として、InMO(ZnO)(m>0、且つ、mは整数でない)で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、InSnO(ZnO)(n>0、且つ、nは整数)で表記される材料を用いてもよい。

以下では、酸化物半導体膜1020に用いることのできる酸化物半導体膜の構造について説明する。

なお、本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従って、85°以上95°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、1nm以上10nm未満の大きさの微結晶(ナノ結晶ともいう)を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。

CAAC−OS膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が100nm未満の立方体内に収まる大きさである。従って、CAAC−OS膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体内に収まる大きさの場合も含まれる。CAAC−OS膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、CAAC−OS膜について詳細な説明を行う。

CAAC−OS膜を透過型電子顕微鏡(TEM:Transmission Electron Microscope)によって観察すると、結晶部同士の明確な境界、即ち結晶粒界(グレインバウンダリーともいう)を確認することができない。そのため、CAAC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

CAAC−OS膜を、試料面と概略平行な方向からTEMによって観察(断面TEM観察)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう)または上面の凹凸を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。

一方、CAAC−OS膜を、試料面と概略垂直な方向からTEMによって観察(平面TEM観察)すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面TEM観察および平面TEM観察より、CAAC−OS膜の結晶部は配向性を有していることがわかる。

CAAC−OS膜に対し、X線回折(XRD:X−Ray Diffraction)装置を用いて構造解析を行うと、例えばInGaZnOの結晶を有するCAAC−OS膜のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが現れる場合がある。このピークは、InGaZnOの結晶の(009)面に帰属されることから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、CAAC−OS膜に対し、c軸に概略垂直な方向からX線を入射させるin−plane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは、InGaZnOの結晶の(110)面に帰属される。InGaZnOの単結晶酸化物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)として試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを56°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、CAAC−OS膜では、異なる結晶部間ではa軸およびb軸の配向は不規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に配列した金属原子の各層は、結晶のab面に平行な面である。

なお、結晶部は、CAAC−OS膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OS膜の形状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、CAAC−OS膜中の結晶化度が均一でなくてもよい。例えば、CAAC−OS膜の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、CAAC−OS膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、InGaZnOの結晶を有するCAAC−OS膜のout−of−plane法による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れる場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍にピークを示し、2θが36°近傍にピークを示さないことが好ましい。

CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、CAAC−OS膜のうち、二種以上を有する積層膜であってもよい。

酸化物半導体膜1020としてCAAC−OS膜を成膜する場合、以下の三つの方法で成膜すればよい。第1の方法は、200℃以上450℃以下の成膜温度で酸化物半導体膜をスパッタリング法などのPVD法を用いて成膜してCAAC−OS膜とする方法である。第2の方法は、酸化物半導体膜をスパッタリング法などのPVD法を用いて成膜した後、当該膜に対して200℃以上700℃以下の熱処理を行うことでCAAC−OS膜とする方法である。第3の方法は、酸化物半導体膜をスパッタリング法などのPVD法を用いて2層に分けて成膜し、1層目の酸化物半導体膜を薄く成膜した後、200℃以上700℃以下の熱処理を行い1層目の膜をCAAC−OS膜とし、当該膜上に2層目の成膜を行うことで、1層目の結晶を種結晶として2層目の酸化物半導体膜をCAAC−OS膜とする方法である。

なお、酸化物半導体膜1020中の酸素欠損をできるだけ少なくすることが好ましいため、成膜雰囲気中のガス種に占める酸素ガスの割合が高い状態で成膜することが好ましく、装置内に酸素を導入することが可能で、かつ、ガス流量の調整ができるスパッタリング装置を用いることが好ましいといえる。そして、スパッタリング装置の成膜チャンバー内への導入ガスは、全体の90%以上を酸素ガスとして、酸素ガスに加えて他のガスを用いる場合は、当該ガスは希ガスを用いることが望ましい。また、より好ましくは成膜チャンバー内への導入ガスを酸素ガスのみとし、成膜雰囲気中のガス種に占める酸素ガスの割合を極力100%に近づけることが望ましい。

また、酸化物半導体膜1020に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜1020において、水素濃度は、5×1018atoms/cm未満、好ましくは1×1018atoms/cm以下、より好ましくは5×1017atoms/cm以下、更に好ましくは1×1016atoms/cm以下とすることが望ましい。なお、上述の酸化物半導体膜1020中の水素濃度は、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)で測定されるものである。

上述の理由により、酸化物半導体膜1020を成膜する際に用いるガスとしては、水、水素、水酸基又は水素化物などの不純物が含まれないことが好ましい。または、純度が6N以上好ましくは7N以上(即ち、ガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下)のガスを用いることが好ましい。

また、酸化物半導体膜1020を成膜するにあたり、成膜室内の水分(水、水蒸気、水素、水酸基または水酸化物を含む)を除去するために、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段は、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いると、例えば、水素原子、水(HO)など水素原子を含む化合物(より好ましくは炭素原子を含む化合物も)等が排気されるため、酸化物半導体膜1020に含まれる水素、水分などの不純物の濃度を低減できる。

なお、酸化物半導体膜1020は、複数の酸化物半導体膜が積層された構造でもよい。例えば、酸化物半導体膜1020を、第1の酸化物半導体膜、第2の酸化物半導体膜および第3の酸化物半導体膜の積層として、各々を異なる構成元素が異なる組成としてもよい。

また、第1の酸化物半導体膜、第2の酸化物半導体膜および第3の酸化物半導体膜の構成元素を同一とし、組成を異ならせてもよい。例えば、第1の酸化物半導体膜および第3の酸化物半導体膜の原子数比をIn:Ga:Zn=1:1:1とし、第2の酸化物半導体膜の原子数比をIn:Ga:Zn=3:1:2としてもよい。また、第1の酸化物半導体膜および第3の酸化物半導体膜の原子数比をIn:Ga:Zn=1:3:2とし、第2の酸化物半導体膜の原子数比をIn:Ga:Zn=3:1:2としてもよい。

この時、第2の酸化物半導体膜はInとGaの含有率をIn>Gaとするとよい。また第1の酸化物半導体膜および第3の酸化物半導体膜のInとGaの含有率をIn≦Gaとするとよい。

酸化物半導体では主として重金属のs軌道がキャリア伝導に寄与しており、Inの含有率を多くすることによりs軌道のオーバーラップが多くなる傾向があるため、In>Gaの組成となる酸化物はIn≦Gaの組成となる酸化物と比較して高い移動度を備える。また、GaはInと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、In≦Gaの組成となる酸化物はIn>Gaの組成となる酸化物と比較して安定した特性を備える。

絶縁膜1019やゲート絶縁膜1024と接しない第2の酸化物半導体膜にIn>Gaの組成となる酸化物半導体を適用し、絶縁膜1019やゲート絶縁膜1024と接する第1の酸化物半導体膜や第3の酸化物半導体膜にIn≦Gaの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性を高めることが可能となる。

ゲート絶縁膜1024およびゲート電極1026に用いる材料や形成方法については特段の限定はなく、公知の技術を用いて形成すればよい。

なお、ゲート電極1026は、少なくともゲート絶縁膜1024と接する面に、酸化物半導体膜1020として用いる膜よりも仕事関数の大きな膜を用いることが好ましい。当該膜としては、窒素を含むIn−Ga−Zn−O膜、窒素を含むIn−Sn−O膜、窒素を含むIn−Ga−O膜、窒素を含むIn−Zn−O膜、窒素を含むSn−O膜、窒素を含むIn−O膜、金属窒化膜(InN、SnNなど)などの、窒素を含む金属酸化物膜などを用いることができる。これらの膜は5eV(電子ボルト)以上、好ましくは5.5eV(電子ボルト)以上の仕事関数を有し、当該膜をゲート電極として用いた場合、トランジスタのしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。なお、本実施の形態等では、第1のトランジスタ210が、ノーマリーオフのスイッチング素子に相当する。

なお、図10のように、第2のトランジスタ212および第3のトランジスタ214が形成された層と、第1のトランジスタ210が形成された層の間に、複数の層間膜(層間膜1014および層間膜1018)や導電膜(導電膜1016)を形成してもよい。

また、図10のように、第1のトランジスタ210上に、複数の層間膜(層間膜1028、層間膜1032、層間膜1036および層間膜1040)や導電膜(導電膜1030、導電膜1034および導電膜1038)を形成してもよい。

第1のトランジスタ210をOSトランジスタとすることにより、上述のようにOSトランジスタが形成された層の上下に、導電膜が引き回された層(配線層とも言える)を設けることができるため、回路構成の自由度を高めることができる。

なお、上述では第1のトランジスタ210の構造として、酸化物半導体膜1020上にソースやドレインとして機能する導電膜1022およびゲート電極1026が形成された、いわゆるTGTC(トップゲートトップコンタクト)構造を記載したが、当該構造に限定されることはない。

例えば、ソースやドレインとして機能する導電膜1022が酸化物半導体膜1020の下に形成されたTGBC(トップゲートボトムコンタクト)構造でもよい。

また、図10(B)のように、ゲート絶縁膜1024を挟んで酸化物半導体膜1020の下にゲート電極1026が形成されたBGTC(ボトムゲートトップコンタクト)構造でもよいし、図10(B)においてソースやドレインとして機能する導電膜1022が酸化物半導体膜1020の下に形成されたBGBC(ボトムゲートボトムコンタクト)構造でもよい。

また、図10(C)のように、絶縁膜1027を挟んで酸化物半導体膜1020の上にバックゲート電極1029が形成された構造でもよい。バックゲート電極1029を有する構造とすることにより、仮に第1のトランジスタ210がノーマリーオン状態(ここでは、電源による電位の印加が無い時にトランジスタがオン状態であることを示している)であったとしても、バックゲート電極1029に適宜電圧印加を行うことにより、第1のトランジスタ210のしきい値をシフトさせてノーマリーオフ状態(ここでは、電源による電位の印加が無い時にトランジスタがオフ状態であることを示している)に保つことができる。

<記憶装置の駆動方法>
次に、図4および図5を用いて、図1乃至図3に示す記憶装置の駆動方法を説明する。

以下の説明では、(1)入出力部108からメモリセル120に信号を書き込む「信号書き込み処理」、(2)メモリセル120から入出力部108に信号を読み出す「信号読み出し処理」の2つの処理に分けて説明を行う。なお、メモリセル120の構造については、OSトランジスタを構成要素の一部に使用し、保持機能と出力機能を別々の構成とした、図3(B)に記載の構造として説明を行う。勿論、メモリセル120の構造がこれに限定されるものではない。

<信号書き込み処理についての説明>
まず、記憶回路102の備えるメモリセル120を、2値記憶方式と多値記憶方式のいずれの記憶方式で用いるかを制御回路104にて選択することで、選択回路106から、第1の入力経路130または第2の入力経路140の一方を導通状態、他方を非導通状態とする信号および、第1の出力経路150または第2の出力経路160の一方を導通状態、他方を非導通状態とする信号が出力される。

具体的には、記憶回路102の備えるメモリセル120を多値記憶方式として用いる場合は、入出力部108から出力された多値デジタル信号をD/A変換器134を用いてアナログ信号に変換し、また、メモリセル120から出力された信号をA/D変換器154を用いて多値デジタル信号に変換して出力する必要があるため、第1のスイッチ素子132および第3のスイッチ素子152をオン状態、第2のスイッチ素子142およびクロックドインバーター180(第4のスイッチ素子162に相当)をオフ状態として、第1の入力経路130および第1の出力経路150を信号伝送経路(図4(A)の太実線に相当)として選択する。

また、記憶回路102の備えるメモリセル120を2値記憶方式として用いる場合は、D/A変換器134およびA/D変換器154を用いて信号変換を行う必要がないため、第2のスイッチ素子142およびクロックドインバーター180(第4のスイッチ素子162に相当)をオン状態、第1のスイッチ素子132および第3のスイッチ素子152をオフ状態として、第2の入力経路140および第2の出力経路160を信号伝送経路(図4(B)の太実線に相当)として選択する。

上述の信号伝送経路を選択する処理が、複数の記憶回路102において行われる。例えば、1行目から3行目までの記憶回路は2値記憶、4行目から6行目までは多値記憶というように、一定の固まり(ブロックとも表現される)で信号伝送経路の選択が行われる。

なお、上述信号伝送経路の選択と並行して、入出力部108が、制御回路104からの指示を受けて2値デジタル信号あるいは多値デジタル信号を入力信号線110に出力する。

記憶回路102の備えるメモリセル120を多値記憶方式として用いる場合は、D/A変換器134を経由する第1の入力経路130を通るため、D/A変換器134により入出力部108から出力された多値デジタル信号がアナログ信号に変換された後にメモリセル120に入力される。また、記憶回路102の備えるメモリセル120を2値記憶方式として用いる場合は、入出力部108から出力された2値デジタル信号は、D/A変換器134を経由しない第2の入力経路140を通りメモリセル120に入力される。

このため、記憶装置100は、記憶回路102の備えるメモリセル120を2値記憶方式として用いる場合は、D/A変換器134への電源供給を停止することができるため、記憶装置100の消費電力を低減できる。

また、記憶回路102の備えるメモリセル120を2値記憶方式として用いる場合は入出力部108から出力される2値デジタル信号をD/A変換器134を介さず(つまり、D/A変換器134でのデータ変換処理を行わず)直接メモリセル120に入力できるため、記憶装置100の駆動速度を高めることができる。

メモリセル120の構成要素である第1のトランジスタ210を、活性層が酸化物半導体材料を用いて構成されたOSトランジスタとすることにより、第1のトランジスタ210をオン状態としてノード218に入出力部108からの信号を書き込んだ後、第1のトランジスタ210をオフ状態とすることによりノード218に当該信号を長期間保持することができる。

以上が、信号書き込み処理についての説明である。

なお、上述信号書き込み処理が行われた後に、必要に応じてベリファイ処理を行ってもよい。

<信号読み出し処理についての説明>
ノード218に信号が保持されることにより、第2のトランジスタ212のゲートにはノード218に保持された信号の電圧が印加され、第2のトランジスタ212がオン状態となる。

この時、第2のトランジスタ212のソースまたはドレインの一方には信号供給部220からの信号が入力されているため、ノード218に信号が保持されている間、第2のトランジスタ212のソースまたはドレインの他方からはノード218に保持された信号(信号の電圧とも言える)に基づいた第1の信号が出力される。

なお、信号供給部220への印加電圧は、記憶回路102の備えるメモリセル120を、2値記憶方式として用いる場合と多値記憶方式として用いる場合において変化させることが好ましい。この理由について、図5を用いて説明する。

図5は、メモリセル120を多値記憶方式または2値記憶方式として用いる場合において、信号供給部220の印加電圧とメモリセル120(第2のトランジスタ212とも言える)から出力される第1の信号についての概念を記載した図である。なお、本実施の形態においては、メモリセル120を多値記憶方式として用いる場合は、1つのセルに4ビットの情報を記憶させるとして説明する。

図5(A)は、メモリセル120を1つのセルに4ビットの情報を記憶させる多値記憶方式として用いる場合の図面であり、ノード218の信号(信号電圧)の大小により、メモリセル120は16段階(16範囲とも言える)の第1の信号(信号”0”から信号”15”に対応した電圧)を出力する必要がある。トランジスタの特性バラツキや信号保持中における信号電圧の変化が生じても正確な第1の信号を出力するために、各々の電圧範囲に多少のマージンを持たせる必要がある。例えば、第1の信号として信号”13”を出力するために、トランジスタの特性バラツキや信号保持中における信号電圧の変化が生じても、第1の信号の電圧が13/16×VDDより大きく14/16×VDDより小さい電圧範囲に保たれる必要がある。従って、信号供給部220には高い印加電圧が必要となる。

図5(B)はメモリセル120を2値記憶方式として用いる場合の図面であり、ノード218の信号(信号電圧)の大小により、メモリセル120は2段階(2範囲とも言える)の第1の信号(信号”0”および信号”1”に対応した電圧)のみを出力すればよいため、メモリセル120を多値記憶方式として用いる場合と比較して、信号供給部220の印加電圧を下げても正確な第1の信号を出力することができる(図5(B)の点線矢印が、当該概念に相当する)。なお、メモリセル120を2値記憶方式として用いる場合の信号供給部220への印加電圧は、メモリセル120を多値記憶方式として用いる場合における信号供給部220の印加電圧より小さければよい。

信号供給部220の印加電圧をVDDとするか、あるいはVDDより低い電圧とするかの判断については、例えば、制御回路104から入出力部108に出力される信号(入出力部108から出力される信号を、2値デジタル信号あるいは多値デジタル信号のいずれにするかを指示する信号)を元に決定することができる。

また、選択回路106から記憶回路102に出力される信号を元に決定することもできる。

このように、メモリセル120を多値記憶方式として用いる場合は信号供給部220の印加電圧をVDDとし、2値記憶方式として用いる場合は信号供給部220の印加電圧をVDDより小さくすることにより、記憶装置100の消費電力を低減できる。

そして、第2のトランジスタ212のソースまたはドレインの他方から出力された第1の信号は、ワード線118を介して駆動回路116から読み出し処理が指示されて第3のトランジスタ214がオン状態となることにより、メモリセル120から出力される。なお、第3のトランジスタ214から出力される第1の信号は、第2のトランジスタ212から出力される第1の信号と完全な一致を示さず僅かに異なっている場合も想定されるが、入出力部108に入力された場合に同じ信号(同じデータを表す信号)として認識される範囲において、第3のトランジスタ214から出力される第1の信号と第2のトランジスタ212から出力される第1の信号は同一の信号と見なせる。

メモリセル120から出力された第1の信号は、記憶回路102の備えるメモリセル120を多値記憶方式として用いる場合は第1の出力経路150が選択されているため、A/D変換器154により多値デジタル信号に変換された後に出力信号線112に出力され、出力信号線112を経由して入出力部108に入力される。また、記憶回路102の備えるメモリセル120を2値記憶方式として用いる場合は、A/D変換器154を経由しない第2の出力経路160が選択されているため、メモリセル120からの第1の信号が直接出力信号線112に出力され、出力信号線112を経由して入出力部108に入力される。

このように、記憶装置100は、記憶回路102の備えるメモリセル120を2値記憶方式として用いる場合はA/D変換器154を経由しないため、A/D変換器154への電源供給を停止することができ、記憶装置100の消費電力を低減できる。

また、記憶回路102の備えるメモリセル120を2値記憶方式として用いる場合は、メモリセル120から出力される第1の信号は、A/D変換器154での変換処理が不要であり直接入出力部108に入力できるため、記憶装置100の駆動速度を高めることができる。

以上が、読み出し処理についての説明である。

<本実施の形態の効果>
記憶装置100の構造を、メモリセル120の記憶方式を多値記憶方式とする場合はD/A変換器134およびA/D変換器154を経由する信号伝送経路とし、2値記憶方式とする場合はD/A変換器134およびA/D変換器154を経由しない信号伝送経路とする、というように信号伝送経路を切り替え可能な構造とすることで、1つのメモリセルに2値記憶方式と多値記憶方式の両方を行うことができる。

また、メモリセル120を2値記憶方式として用いる場合は、D/A変換器134およびA/D変換器154を経由する必要がないため、記憶装置100の高速駆動が可能となる。

加えて、メモリセル120を2値記憶方式として用いる場合は、D/A変換器134およびA/D変換器154への電源供給を停止できるため、記憶装置100の低消費電力化が可能となる。

さらに、図3(B)に記載した構造のように、メモリセル120を、入力された信号を保持する保持機能部と、第1の信号の生成に用いる信号を出力する信号供給部220を備え、保持した信号に基づいて第1の信号を出力する出力機能部を備えた構造とすることで、図5(A)および図5(B)のように、メモリセル120を多値記憶方式として用いる場合は信号供給部220からVDDの電圧を供給し、メモリセル120を2値記憶方式として用いる場合は信号供給部220からVDDより小さい電圧を供給することにより、記憶装置100の消費電力を更に低減できる。

(実施の形態2)
本実施の形態では、実施の形態1に記載した記憶装置100において、実施の形態1とは異なる駆動方法および、当該駆動方法を用いることによるメリットについて、図6乃至図8を用いて説明する。

メモリセル120を2値記憶方式として用いている際に記憶容量を増やす必要が生じた場合、ブロック単位でメモリセル120を多値記憶方式に変更する(例えば、記憶装置100に備えられた記憶回路102のうち、1行目から3行目の記憶回路を2値記憶方式から多値記憶方式に変更するなど)必要がある。

実施の形態1のように、メモリセル120を2値記憶方式あるいは多値記憶方式のいずれかとして用いる場合、メモリセルを2値記憶方式から多値記憶方式に変更するには、まずメモリセル120内に保持された2値情報の信号を一旦他の場所に移す「信号移動処理」と、その後にメモリセル120の内容を消去する「信号消去処理」が必要となり、当該処理に時間や電力を消費することになる。

信号移動処理により2値情報の信号を、元々保持されていたメモリセルとは異なるメモリセルに移動させた場合、これに伴い、記憶装置100を内部に備えた装置は、2値情報の信号がいずれの場所(アドレス)に移動したかを把握し、当該情報を元に情報を再構成するといった処理が必要となり、当該処理に時間や電力を消費してしまう。

また、2値情報の信号を記憶装置100とは異なる別の記憶装置に移動したかを把握する必要があり、当該処理には更に時間や電力を消費してしまう。

このため、理想的には、メモリセル120に書き込まれている(保持されている)2値情報と、新たに書き込まれる多値情報を同じメモリセル120に保持する方法を用いることが好ましい。

そこで、本実施の形態では、メモリセル120に書き込まれている(保持されている)2値情報と、新たに書き込まれる多値情報を同じメモリセル120に保持する方法および、メモリセル120に保持された情報から2値情報または多値情報を選択的に読み出す方法について説明する。本方法は、基本的に多値記憶方式(例えば4ビット)として書き込みおよび読み出しを行うが、当該多値情報のそれぞれには、2値情報(1ビット)の一つと多値情報(例えば2ビット)の一つが含まれている。

<記憶装置の駆動方法>
図6乃至図8を用いて、本実施の形態における記憶装置の駆動方法を説明する。なお、記憶装置の構造等については実施の形態1と同様のものを用いることができるため、本実施の形態では詳細な説明を省略する。

以下の説明では、記憶装置100の駆動方法を、(1)1つのメモリセルに2値情報と多値情報の両方を保存するか否かを決定する「記憶方式選択処理」(2)入出力部108からメモリセル120に2値情報および多値情報を含む信号を書き込む「信号書き込み処理」、(3)メモリセル120から入出力部108に2値情報および多値情報を含む信号を読み出す「信号読み出し処理」の3つの処理に分けて説明を行う。

なお、以下の説明では、メモリセル120に既に2値の情報が保持されていることを前提として説明を行う。

<記憶方式選択処理についての説明>
本実施の形態に記載の「1つのメモリセルに2値記憶と多値記憶を両方行う」駆動方法は、当該駆動方法が適用できない場合があり、記憶装置100の容量を増加させるために、メモリセル120を2値記憶と多値記憶の両方を行う素子とするか、多値記憶のみを行う素子とするかの判断を行わなければならない。

記憶装置100の容量を増加する必要が生じた場合、まず、多値記憶の対象となるブロックのメモリセル120を何値記憶(例えば4値記憶など)とすれば必要な記憶容量が確保できるかを調べる。そして、制御回路104がメモリセル120を「2値記憶と多値記憶を両方行う」素子として用いることが可能か否かを判断する。

例えば、メモリセル120がnビットの多値情報(2値)まで保持できるとする。このとき、メモリセル120に新たに加える多値情報が2(n―2)値以下で必要な記憶容量が得られるとすれば、メモリセル120を「2値記憶と多値記憶を両方行う」素子として用いることができる。一方、メモリセル120に新たに加える多値情報を2(n―2)値より大きくしないと必要な記憶容量が得られない場合は、メモリセル120を「多値記憶を行う」素子として用いる。

以下に、記憶装置100に必要な記憶容量がメモリセル120に新たに加える多値情報を2(n―2)値以下とすることにより得られる場合について説明を行う。

なお、駆動方法の概念理解を容易にするため、メモリセル120が4ビット(16値)の多値情報まで保持でき、かつ、記憶装置100に必要な記憶容量がメモリセル120に新たに加える多値情報を2ビット(4値)とすることで得られるものとして説明を行う。なお、勿論これに限定されることはない。

<信号書き込み処理についての説明>
まず、メモリセル120に書き込む2値情報(1ビット)と多値情報(2ビット)の両方が含まれた多値デジタル信号(多値情報:4ビット)を入出力部108にて生成する。

具体的には、まず、メモリセル120に保持されている2値情報を、第2の出力経路160および出力信号線112を通して入出力部108に読み出し、当該信号をデジタル信号に変換し、これを入出力部108から出力される多値デジタル信号(4ビット)の最上位ビット(左端ビット)とする。加えて、最上位ビットより1つ下のビットを”0”とする(図6(A)の一点鎖線部に相当)。以下、最上位ビットより1つ下のビットを第2位ビットと記載する。同様にビットが1つ下がる毎に第3位ビット、第4位ビットと記載する。

そして、メモリセル120に新たに書き込む信号(多値情報:2ビット)を、入出力部108から出力される多値デジタル信号(4ビット)の第3位ビットおよび第4位ビットとする(図6(B)参照)。一点鎖線部が当該処理に相当する。

本実施の形態に記載の記憶装置の駆動方法は、上述のようにメモリセル120に既に保持されていた2値情報(1ビット)を最上位ビットとし、新しく加える多値情報(2ビット)を1ビット分の空間(第2位ビットの”0”に相当)を空けて第3位ビットおよび第4位ビットとし、1つの多値デジタル信号(4ビット)として生成する事が特徴の一つである。後の<信号読み出し処理についての説明>にて詳細を記載するが、当該方法を用い、最上位ビットの信号(つまり、2値情報(1ビット)を表す信号)を第2の出力経路160を通して取り出し、第2位ビットより下位の信号(つまり、多値情報(2ビット)を表す信号)を第1の出力経路150を通して取り出すことで、記憶装置100の低消費電力化や高速駆動が可能となる。

次に、上述にて生成された多値デジタル信号(4ビット)を、メモリセル120(メモリセル120のノード218とも言える)に書き込む。図6(B)での太線部が当該処理に相当する。なお、当該書き込み処理については、実施の形態1にて記載した多値デジタル信号の書き込みと同様の方法を参酌することができる。

以上が、信号書き込み処理についての説明である。

なお、上述信号書き込み処理が行われた後に、必要に応じてベリファイ処理を行ってもよい。

<信号読み出し処理についての説明>
ノード218に信号が保持されることにより、第2のトランジスタ212のゲートにはノード218に保持された信号の電圧が印加されて第2のトランジスタ212がオン状態となり、第2のトランジスタ212のソースまたはドレインの他方からは、実施の形態1と同様にノード218に保持された信号(信号の電圧とも言える)に基づいた第1の信号が出力される。

本実施の形態に記載の記憶装置の駆動方法は、上述第1の信号に特徴がある。以下にて本実施の形態における第1の信号についての特徴を、図7および図8を用いて実施の形態1での多値情報を含む第1の信号などと比較しながら説明する。

図7(A)は、本実施の形態における、信号供給部220の印加電圧(VDD)とメモリセル120(第2のトランジスタ212とも言える)から出力される第1の信号の概念を記載した図である。本実施の形態における第1の信号の特徴は、2値情報(1ビット)の”0”を表す電圧範囲と”1”を表す電圧範囲において、更に多値情報(2ビット)の”0”〜”3”(”00”〜”11”)を表す電圧範囲を設定しているところにある。

メモリセル120に保持された2値情報(1ビット)および多値情報(2ビット)に基づいて出力される第1の信号は、例えば、メモリセル120に2値情報の”0”と多値情報の”3”(”11”)が記憶されている場合、図7(A)の範囲Xの信号(多値デジタル信号の”3”(”0011”)に相当)となる。また、メモリセル120に2値情報(1ビット)の”1”と多値情報(2ビット)の”3”(”11”)が記憶されている場合、図7(A)の範囲Yの信号(多値デジタル信号の”11”(”1011”)に相当)となる。

そして、メモリセル120から多値情報(2ビット)を読み出したい場合、A/D変換器154の設置された第1の出力経路150を通して読み出すことにより、入出力部108には多値情報(2ビット)の”3”(”11”)を表す多値デジタルデータを読み出すことができる。

また、メモリセル120から2値情報(1ビット)を読み出したい場合において、”0”を表す範囲Xと、”1”を表す範囲Yの電圧に十分な電圧差があるため、A/D変換器154の設置されていない第2の出力経路160を通して読み出しても、入出力部108に2値情報の”0”または”1”を表す2値デジタルデータを正確に読み出すことができる。

ここで、仮に実施の形態1にて記載した駆動方法において、メモリセル120に2値情報(1ビット)と多値情報(4ビット)の両方を記憶させようとした場合に生じる弊害について説明する。

図7(B)は実施の形態1の図5(A)と同じ図であり、信号供給部220の印加電圧とメモリセル120から出力される第1の信号の概念を記載した図である。

例えば、2値情報(1ビット)の”0”と”1”を保持するために図7(B)のように電圧範囲を2つに分けたとしても、2値情報(1ビット)の”1”を表す電圧範囲に多値情報(4ビット)の”3” (”0011”)を表す電圧範囲が存在しないため、正確な第1の信号を出力することができない。

なお、本実施の形態のように、メモリセル120が保持できる多値情報を4ビットとし、第2位ビットを”0”とする処理を行っている場合は、新たに加える多値情報が2ビットとなってしまう反面、図7(A)に示すように2値情報および多値情報を含む二つの電圧範囲におけるZ1の最大電圧とZ2の最小電圧間が十分に離れているためデータの読み出し精度を高くすることができる。一方、第2位ビットを”0”とする処理を行っていない場合は、図8に示すように新たに加える多値情報を3ビットとすることができるが、例えば多値情報”7”(”111”)を表す電圧範囲Zに余裕がないため、若干の変動が生じた場合に異なる情報が読み出されることがある。

上述問題点等を鑑み、多値デジタル信号の第2位ビットを”0”とする処理を行うことが好ましいと言える。なお、多値デジタル信号の第2位ビットを”0”の代わりに”1”とする処理を行ってもよい。

以上が本実施の形態における第1の信号についての特徴である。

そして、第2のトランジスタ212のソースまたはドレインの他方から出力された第1の信号は、読み出し処理が指示され第3のトランジスタ214がオン状態となることにより、メモリセル120から出力される。

メモリセル120に保持された多値デジタル信号(4ビット)から多値情報(2ビット)を読み出したい場合、メモリセル120から出力される第1の信号を、A/D変換器154の設置された第1の出力経路150を通して読み出すことにより、入出力部108には多値情報(2ビット)を表す多値デジタルデータを読み出すことができる。

また、メモリセル120に保持された多値デジタル信号(4ビット)から2値情報(1ビット)を読み出したい場合、図7(A)の説明にて記載したように、2値情報(1ビット)および多値情報(2ビット)を表す電圧範囲(Z1およびZ2に相当)が十分に離れているため、多値情報(2ビット)がいくらであってもメモリセル120から出力される信号(電圧)から正確な2値情報(1ビット)を読み出すことができる。したがって、A/D変換器154の設置されていない第2の出力経路160を通して読み出しても、入出力部108に2値情報の”0”または”1”を表す2値デジタルデータを正確に読み出すことができる。

また、メモリセル120に書き込まれた2値情報(1ビット)のみを読み出す場合、上述のようにA/D変換器154を経由する必要がなく、記憶装置100の高速駆動が可能となる。加えて、A/D変換器154への電源供給を停止できるため、記憶装置100の低消費電力化が可能となる。

以上が、読み出し処理についての説明である。

<本実施の形態の効果>
記憶装置の駆動方法として、メモリセル120に既に保持されている2値情報と新しく加える多値情報を1ビット分の空間(第2位ビットの”0”に相当)を空け、1つの多値デジタル信号として生成してメモリセル120に書き込む。そして、当該信号を元に出力される第1の信号については、多値情報を読み出す際はA/D変換器154の備えられた第1の出力経路150を通して信号を読み出し、2値情報のみを読み出す際はA/D変換器154のない第2の出力経路160を通して信号を読み出す。

これにより、一つのメモリセル120に2値情報と多値情報を同時に保持させることが可能となり、また、2値情報のみを読み出す際においては記憶装置100の高速駆動および低消費電力化が可能となる。

(実施の形態3)
本明細書に開示する記憶装置は、さまざまな電子機器(遊技機も含む)に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型の情報端末、ワードプロセッサ、DVD(Digital Versatile Disc)などの記録媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルCDプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、DNA保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車(EV)、内燃機関と電動機を併せ持ったハイブリッド車(HEV)、プラグインハイブリッド車(PHEV)、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図9に示す。

図9(A)は、携帯型の情報端末であり、筐体2101、筐体2102、第1の表示部2103a、第2の表示部2103bなどによって構成されている。筐体2101と筐体2102の内部には、電子部品の一つとして記憶装置が組み込まれている。当該記憶装置として、上述の実施の形態1で示した記憶装置の構造および駆動方法を適用することにより、携帯型の情報端末の低消費電力化や高速駆動を実現できる。また、上述実施の形態2で示した駆動方法を適用することにより、例えば、ソフトウェアを動作させている際に記憶容量を増加させる必要が生じた場合などにおいても、携帯型の情報端末の低消費電力化や高速駆動を実現できる。

なお、第1の表示部2103aおよび第2の表示部2103bの少なくとも一方は、タッチ入力機能を有するパネルとなっており、例えば図9(A)の左図のように、第1の表示部2103aに表示される選択ボタン2104により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図9(A)の右図のように第1の表示部2103aにはキーボード2105が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。

また、図9(A)に示す携帯型の情報端末は、図9(A)の右図のように、第1の表示部2103aを備える筐体2101と、第2の表示部2103bを備える筐体2102を分離することができる。このため、必要に応じて筐体2101のみ、または筐体2102のみを取り外して、より軽量な携帯型の情報端末として用いることができる。

図9(A)に示す携帯型の情報端末は、様々な情報(静止画、動画、テキスト画像など)を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア(プログラム)によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子(イヤホン端子、USB端子など)、記録媒体挿入部などを備える構成としてもよい。

また、図9(A)に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

さらに、図9(A)に示す筐体2101や筐体2102にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。

図9(B)は、電子書籍の一例を示している。例えば、電子書籍2120は、筐体2121および筐体2123の2つの筐体で構成されている。筐体2121および筐体2123は、軸部2122により一体とされており、該軸部2122を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。

筐体2121には表示部2125が組み込まれ、筐体2123には表示部2127が組み込まれている。表示部2125および表示部2127は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部(図9(B)では表示部2125)に文章を表示し、左側の表示部(図9(B)では表示部2127)に画像を表示することができる。

筐体2121と筐体2123の内部には、電子部品の一つとして記憶装置が組み込まれている。当該記憶装置として、上述の実施の形態1で示した記憶装置の構造および駆動方法を適用することにより、電子書籍2120の低消費電力化や高速駆動を実現できる。また、上述実施の形態2で示した駆動方法を適用することにより、例えば、ソフトウェアを動作させている際に記憶容量を増加させる必要が生じた場合などにおいても、電子書籍2120の低消費電力化や高速駆動を実現できる。

また、図9(B)では、筐体2121に操作部などを備えた例を示している。例えば、筐体2121において、電源2126、操作キー2128、スピーカー2129などを備えている。操作キー2128により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子(イヤホン端子、USB端子など)、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍2120は、電子辞書としての機能を持たせた構成としてもよい。

また、電子書籍2120は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

図9(C)は、スマートフォンであり、筐体2130と、ボタン2131と、マイクロフォン2132と、タッチパネルを備えた表示部2133と、スピーカー2134と、カメラ2135と、を具備し、携帯型電話機としての機能を有する。

筐体2130の内部には、電子部品の一つとして記憶装置が組み込まれている。当該記憶装置として、上述の実施の形態1で示した記憶装置の構造および駆動方法を適用することにより、スマートフォンの低消費電力化や高速駆動を実現できる。また、上述実施の形態2で示した駆動方法を適用することにより、例えば、ソフトウェアを動作させている際に記憶容量を増加させる必要が生じた場合などにおいても、スマートフォンの低消費電力化や高速駆動を実現できる。

表示部2133は、使用形態に応じて表示の方向が適宜変化する。また、表示部2133と同一面上にカメラ2135を備えているため、テレビ電話が可能である。スピーカー2134及びマイクロフォン2132は音声通話に限らず、テレビ電話、録音、再生などが可能である。

また、外部接続端子2136はACアダプタ及びUSBケーブルなどの各種ケーブルと接続可能であり、充電及び情報端末などとのデータ通信が可能である。また、外部メモリスロット(図示せず)に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。

また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。

図9(D)は、デジタルビデオカメラであり、筐体2141、表示部2142、操作スイッチ2143、バッテリー2144などによって構成されている。

筐体2141の内部には、電子部品の一つとして記憶装置が組み込まれている。当該記憶装置として、上述の実施の形態1で示した記憶装置の構造および駆動方法を適用することにより、デジタルビデオカメラの低消費電力化や高速駆動を実現できる。また、上述実施の形態2で示した駆動方法を適用することにより、例えば、ソフトウェアを動作させている際に記憶容量を増加させる必要が生じた場合などにおいても、デジタルビデオカメラの低消費電力化や高速駆動を実現できる。

図9(E)は、テレビジョン装置の一例を示している。テレビジョン装置2150は、筐体2151に表示部2153が組み込まれている。表示部2153により、映像を表示することが可能である。また、ここでは、スタンド2155により筐体2151を支持した構成を示している。

筐体2151の内部には、電子部品の一つとして記憶装置が組み込まれている。当該記憶装置として、上述の実施の形態1で示した記憶装置の構造および駆動方法を適用することにより、テレビジョン装置2150の低消費電力化や高速駆動を実現できる。また、上述実施の形態2で示した駆動方法を適用することにより、例えば、ソフトウェアを動作させている際に記憶容量を増加させる必要が生じた場合などにおいても、テレビジョン装置2150の低消費電力化や高速駆動を実現できる。

テレビジョン装置2150の操作は、筐体2151が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。

なお、テレビジョン装置2150は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向(送信者から受信者)または双方向(送信者と受信者間、あるいは受信者間同士など)の情報通信を行うことも可能である。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

100 記憶装置
102 記憶回路
104 制御回路
106 選択回路
108 入出力部
110 入力信号線
112 出力信号線
114 選択信号線
116 駆動回路
118 ワード線
120 メモリセル
130 第1の入力経路
132 第1のスイッチ素子
134 D/A変換器
136 バッファ
140 第2の入力経路
142 第2のスイッチ素子
150 第1の出力経路
152 第3のスイッチ素子
154 A/D変換器
160 第2の出力経路
162 第4のスイッチ素子
170 定電流源
180 クロックドインバーター
1000 単結晶シリコン基板
1001 チャネル形成領域
1002 分離層
1004 低抵抗領域
1006 ゲート絶縁膜
1008 ゲート電極
1009 側壁絶縁膜
1010 層間膜
1012 導電膜
1014 層間膜
1016 導電膜
1018 層間膜
1019 絶縁膜
1020 酸化物半導体膜
1022 導電膜
1024 ゲート絶縁膜
1026 ゲート電極
1027 絶縁膜
1028 層間膜
1029 バックゲート電極
1030 導電膜
1032 層間膜
1034 導電膜
1036 層間膜
1038 導電膜
1040 層間膜
200 トランジスタ
202 容量素子
210 第1のトランジスタ
212 第2のトランジスタ
214 第3のトランジスタ
216 容量素子
218 ノード
220 信号供給部
2101 筐体
2102 筐体
2103a 第1の表示部
2103b 第2の表示部
2104 選択ボタン
2105 キーボード
2120 電子書籍
2121 筐体
2122 軸部
2123 筐体
2125 表示部
2126 電源
2127 表示部
2128 操作キー
2129 スピーカー
2130 筐体
2131 ボタン
2132 マイクロフォン
2133 表示部
2134 スピーカー
2135 カメラ
2136 外部接続端子
2141 筐体
2142 表示部
2143 操作スイッチ
2144 バッテリー
2150 テレビジョン装置
2151 筐体
2153 表示部
2155 スタンド

Claims (7)

  1. マトリクス状に配置され、入力された信号を保持し、保持した信号に基づいて第1の信号を出力するメモリセルを有する複数の記憶回路と、
    前記メモリセルを、2値記憶と多値記憶のいずれの記憶状態で用いるかを選択する制御回路と、
    前記制御回路の選択に基づいて複数の前記記憶回路の各々に信号を出力し、また、複数の前記記憶回路から信号が入力される入出力部と、
    前記制御回路の選択に基づいて前記記憶回路内の信号伝送経路を決定する選択回路と、
    前記入出力部から出力される信号を前記記憶回路に送る入力信号線と、
    前記記憶回路から出力される信号を前記入出力部に送る出力信号線と、
    前記選択回路の選択結果を前記記憶回路に送る選択信号線を有し、
    前記記憶回路は、
    前記入力信号線から入力される信号を、第1のスイッチ素子およびD/A変換器を介して前記メモリセルに送る第1の入力経路と、
    前記入力信号線から入力される信号を、第2のスイッチ素子を介して前記メモリセルに送る第2の入力経路と、
    前記メモリセルから出力される前記第1の信号を、A/D変換器および第3のスイッチ素子を介して前記出力信号線に送る第1の出力経路と、
    前記メモリセルから出力される前記第1の信号を、第4のスイッチ素子を介して前記出力信号線に送る第2の出力経路を備えることを特徴とする記憶装置。
  2. 前記メモリセルが、電源の供給が行われない状況でも書き込まれた信号を保持する特性を備えている、請求項1に記載の記憶装置。
  3. 前記メモリセルは、
    入力された信号を保持する保持機能部と、
    保持した信号に基づいて第1の信号を出力する出力機能部を備え、
    前記出力機能部は、前記第1の信号生成に用いる信号を出力する信号供給部を備える、請求項1または請求項2に記載の記憶装置。
  4. 前記保持機能部は、第1のトランジスタ、第2のトランジスタおよび容量素子を含んで構成され、
    前記出力機能部は、前記第2のトランジスタおよび信号供給部を含んで構成され、
    前記第1のトランジスタのソースまたはドレインの一方が、前記第1の入力経路および前記第2の入力経路と電気的に接続され、
    前記第1のトランジスタのソースまたはドレインの他方が、前記第2のトランジスタのゲートおよび前記容量素子と電気的に接続され、
    前記第1の入力経路から入力される信号は、前記第1のトランジスタのソースまたはドレインの他方、前記第2のトランジスタのゲートおよび前記容量素子と電気的に接続されたノードに保存され、
    前記第2のトランジスタのソースまたはドレインの一方が、前記信号供給部と電気的に接続され、
    前記ノードに蓄えられた信号に基づいて、前記第2のトランジスタのソースまたはドレインの他方から前記第1の信号が出力され、
    前記第1のトランジスタの活性層が酸化物半導体材料を用いて構成された、請求項3に記載の記憶装置。
  5. 請求項1乃至請求項4のいずれか一項に記載の前記記憶装置の駆動方法であって、
    前記メモリセルへの2値情報を表す信号の書き込み処理および前記メモリセルからの2値情報を表す信号の読み出し処理を行う場合において、
    前記第1のスイッチ素子および前記第3のスイッチ素子を非導通状態、前記第2のスイッチ素子および前記第4のスイッチ素子を導通状態とすることで、前記入力信号線から前記記憶回路に入力される信号を、前記第の入力経路を経由して前記メモリセルに送り信号書き込みを行い、また、前記メモリセルから出力される信号を、前記第の出力経路を経由して前記出力信号線に送り信号読み出しを行い、
    前記メモリセルへの多値情報を表す信号の書き込み処理および前記メモリセルからの多値情報を表す信号の読み出し処理を行う場合において、
    前記第2のスイッチ素子および前記第4のスイッチ素子を非導通状態、前記第1のスイッチ素子および前記第3のスイッチ素子を導通状態とすることで、前記入力信号線から前記記憶回路に入力される信号を、前記第の入力経路を経由して前記メモリセルに送り信号書き込みを行い、また、前記メモリセルから出力される信号を、前記第の出力経路を経由して前記出力信号線に送り信号読み出しを行う、記憶装置の駆動方法。
  6. 請求項3または請求項4に記載の前記記憶装置の駆動方法であって、
    前記第2の入力経路を経由して前記保持機能部に信号が入力された場合において前記信号供給部から供給される信号の電圧が、
    前記第1の入力経路を経由して前記保持機能部に信号が入力された場合において前記信号供給部から供給される信号の電圧よりも小さい、記憶装置の駆動方法。
  7. 請求項3または請求項4に記載の前記記憶装置を用い、前記メモリセルに書き込まれた2値情報および新たに書き込む多値情報の両方を1つのメモリセルに保存する前記記憶装置の駆動方法であって、
    前記メモリセルから読み出した前記2値情報を最上位ビット、第2位ビットを0、第2位ビットより下位ビットを新たに書き込む前記多値情報とした複数ビットのデジタル信号を前記メモリセルに書き込み、
    前記メモリセルから前記多値情報を読み出す場合において、前記第1の出力経路を通して前記多値情報を読み出し、
    前記メモリセルから前記2値情報を読み出す場合において、前記第2の出力経路を通して前記2値情報を読み出す、記憶装置の駆動方法。
JP2013104645A 2012-05-18 2013-05-17 記憶装置ならびに記憶装置の駆動方法 Active JP6175276B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012114899 2012-05-18
JP2012114899 2012-05-18
JP2013104645A JP6175276B2 (ja) 2012-05-18 2013-05-17 記憶装置ならびに記憶装置の駆動方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013104645A JP6175276B2 (ja) 2012-05-18 2013-05-17 記憶装置ならびに記憶装置の駆動方法

Publications (2)

Publication Number Publication Date
JP2013257934A JP2013257934A (ja) 2013-12-26
JP6175276B2 true JP6175276B2 (ja) 2017-08-02

Family

ID=49581191

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013104645A Active JP6175276B2 (ja) 2012-05-18 2013-05-17 記憶装置ならびに記憶装置の駆動方法

Country Status (4)

Country Link
US (1) US8953358B2 (ja)
JP (1) JP6175276B2 (ja)
KR (1) KR102023200B1 (ja)
TW (1) TWI595502B (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8729545B2 (en) * 2011-04-28 2014-05-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP6139187B2 (ja) * 2012-03-29 2017-05-31 株式会社半導体エネルギー研究所 半導体装置
US9286953B2 (en) 2013-02-28 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9063671B2 (en) * 2013-07-02 2015-06-23 Sandisk Technologies Inc. Write operations with full sequence programming for defect management in nonvolatile memory
US9607991B2 (en) 2013-09-05 2017-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
JP6506545B2 (ja) 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 半導体装置
US9887212B2 (en) * 2014-03-14 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2015141625A1 (ja) 2014-03-17 2015-09-24 株式会社 東芝 不揮発性記憶装置
US10020403B2 (en) * 2014-05-27 2018-07-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2016115932A (ja) 2014-12-10 2016-06-23 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法
JP2016219089A (ja) 2015-05-14 2016-12-22 株式会社半導体エネルギー研究所 半導体装置、記憶装置、電子機器及び半導体装置の駆動方法
KR20180045150A (ko) * 2016-10-25 2018-05-04 삼성전자주식회사 증착 장치 및 이를 이용한 비휘발성 메모리 장치의 제조 방법
JP2018206461A (ja) 2016-11-10 2018-12-27 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
JP2018160303A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US5808932A (en) * 1996-12-23 1998-09-15 Lsi Logic Corporation Memory system which enables storage and retrieval of more than two states in a memory cell
US5841695A (en) * 1997-05-29 1998-11-24 Lsi Logic Corporation Memory system using multiple storage mechanisms to enable storage and retrieval of more than two states in a memory cell
JP2000040375A (ja) * 1998-07-17 2000-02-08 Mitsubishi Electric Corp 半導体記憶装置
JP4259922B2 (ja) 2002-07-30 2009-04-30 シャープ株式会社 半導体記憶装置
CN102394049B (zh) * 2005-05-02 2015-04-15 株式会社半导体能源研究所 显示装置的驱动方法
EP1724751B1 (en) 2005-05-20 2013-04-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic apparatus
US7636078B2 (en) 2005-05-20 2009-12-22 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US8059109B2 (en) 2005-05-20 2011-11-15 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic apparatus
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
US7400527B2 (en) * 2006-03-16 2008-07-15 Flashsilicon, Inc. Bit symbol recognition method and structure for multiple bit storage in non-volatile memories
US7515456B2 (en) * 2006-09-11 2009-04-07 Infineon Technologies Ag Memory circuit, a dynamic random access memory, a system comprising a memory and a floating point unit and a method for storing digital data
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR101928723B1 (ko) * 2009-11-20 2018-12-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101952456B1 (ko) * 2010-10-29 2019-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치
US8811108B2 (en) * 2011-08-01 2014-08-19 Freescale Semiconductor, Inc. Code coverage circuitry
JP6139187B2 (ja) * 2012-03-29 2017-05-31 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
KR102023200B1 (ko) 2019-11-04
US8953358B2 (en) 2015-02-10
TW201419305A (zh) 2014-05-16
JP2013257934A (ja) 2013-12-26
TWI595502B (zh) 2017-08-11
US20130308392A1 (en) 2013-11-21
KR20130129125A (ko) 2013-11-27

Similar Documents

Publication Publication Date Title
US10388670B2 (en) Semiconductor device
JP6403847B2 (ja) 半導体装置
US9496375B2 (en) Method for manufacturing semiconductor device
US10439073B2 (en) Semiconductor device and method for manufacturing the same
US10573758B2 (en) Semiconductor device
US9991397B2 (en) Semiconductor device
US9640639B2 (en) Semiconductor device and method for manufacturing the same
JP6309818B2 (ja) 半導体装置
US9711656B2 (en) Semiconductor device
TWI620324B (zh) 半導體裝置
JP6418783B2 (ja) 半導体装置
KR20190109357A (ko) 반도체 장치
TWI620325B (zh) 半導體裝置
US9318317B2 (en) Insulating film, method for manufacturing semiconductor device, and semiconductor device
JP6416846B2 (ja) 半導体装置
US9461047B2 (en) Semiconductor device
JP6204103B2 (ja) 半導体装置
US10559699B2 (en) Semiconductor device
JP6542857B2 (ja) 半導体装置
JP6245904B2 (ja) 半導体装置
US10074733B2 (en) Semiconductor device and method for manufacturing semiconductor device
US9202814B2 (en) Memory device and signal processing circuit
JP6068762B2 (ja) 半導体装置
US20170033205A1 (en) Semiconductor device and method for manufacturing semiconductor device
US9536574B2 (en) Memory device and signal processing circuit

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160502

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170117

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170213

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170613

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170710

R150 Certificate of patent or registration of utility model

Ref document number: 6175276

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150