JP6163922B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は、ドリフト領域に溝(トレンチ)を設けたトレンチ構造の半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device having a trench structure in which a groove (trench) is provided in a drift region, and a manufacturing method thereof.
従来、半導基体のドリフト領域に溝を設けた上で整流接合を形成したトレンチ型ダイオードが知られている。トレンチ型ダイオードは、半導体基体の表面と平行な整流接合を有するプレーナ型ダイオードに比べて、より高い降伏電圧とより低い逆電流が得られる。また同様の逆方向特性であれば、トレンチ型ダイオードはプレーナ型ダイオードに比べてより低い順方向電圧が得られる。 Conventionally, a trench type diode in which a rectifying junction is formed after providing a groove in a drift region of a semiconductor substrate is known. The trench diode can obtain a higher breakdown voltage and a lower reverse current than a planar diode having a rectifying junction parallel to the surface of the semiconductor substrate. If the reverse characteristics are similar, the trench diode can obtain a lower forward voltage than the planar diode.
このようなトレンチ型ダイオードの従来技術として、例えば、特許文献1に記載のダイオードが知られている。この従来技術によれば、第1導電型の半導体基体に溝を設け、溝の底部に設けた第2導電型層が溝の両側に広がるように形成し、半導体基体の表面にアノード電極、裏面にカソード電極を形成している。
As a prior art of such a trench type diode, for example, a diode described in
しかしながら上記従来技術によれば、溝底部全体に第2導電型の電界緩和領域を設けているために、順方向電圧を印加した際に、溝底部の領域にはPN接合によるポテンシャル障壁が加わるので、順方向電流の立ち上がり電圧が高くなる。また、溝と溝との間の半導体領域(カソード領域)を順方向電流が流れるときに、第2導電型層と半導体基体とのPN接合によるポテンシャル障壁がカソード領域の両側から影響を及ぼす。これらのため、従来技術によれば、ダイオードとして順方向電流の立ち上がり電圧が高くなるという問題点があった。この問題はワイドバンドギャップであるSiCの場合、PN接合のポテンシャル障壁がSiに比べて非常に高いためより深刻になる。 However, according to the above prior art, since the electric field relaxation region of the second conductivity type is provided in the entire groove bottom portion, when a forward voltage is applied, a potential barrier due to a PN junction is added to the groove bottom region. The rising voltage of the forward current increases. Further, when a forward current flows through the semiconductor region (cathode region) between the trenches, a potential barrier due to the PN junction between the second conductivity type layer and the semiconductor substrate affects both sides of the cathode region. Therefore, according to the prior art, there is a problem that the rising voltage of the forward current becomes high as a diode. This problem becomes more serious in the case of SiC having a wide band gap because the potential barrier of the PN junction is much higher than that of Si.
上記問題点を解決するために本発明は、第1導電型のドリフト領域と、ドリフト領域の表面に形成された溝と、溝の底面の一方の端部に形成され、他方の端部には形成されない第2導電型の電界緩和領域とを備える半導体装置である。また、ドリフト領域は、2つの溝で挟まれた凸部の一方の側面側のみに形成され、第1電極は、溝を覆うように形成され、第2電極は、半導体基板の裏面に形成されている。 In order to solve the above problems, the present invention is formed in one end portion of the drift region of the first conductivity type, a groove formed in the surface of the drift region, and the bottom surface of the groove, and in the other end portion. And a second conductivity type electric field relaxation region that is not formed. The drift region is formed only on one side surface of the convex portion sandwiched between the two grooves, the first electrode is formed so as to cover the groove, and the second electrode is formed on the back surface of the semiconductor substrate. ing.
本発明によれば、第2導電型の電界緩和領域が溝の底面の一方の端部に形成され、他方の端部には形成されない。このため、逆方向電圧印加時には、一方の端部に形成された電界緩和領域から伸びる空乏層により、高い逆方向耐電圧および少ない逆方向漏れ電流を従来と同等に維持することができる。しかも順方向電圧印加時には、電界緩和領域から伸びる空乏層に遮られない領域が拡大するので、順方向電流の立ち上がり電圧を低下させた半導体装置を提供することができる。 According to the present invention, the electric field relaxation region of the second conductivity type is formed at one end portion of the bottom surface of the groove and is not formed at the other end portion. For this reason, when a reverse voltage is applied, a high reverse withstand voltage and a small reverse leakage current can be maintained at the same level as the conventional one by the depletion layer extending from the electric field relaxation region formed at one end. In addition, when a forward voltage is applied, a region that is not blocked by the depletion layer extending from the electric field relaxation region is expanded, so that a semiconductor device in which the rising voltage of the forward current is reduced can be provided.
次に、図面を参照して、本発明の実施の形態を詳細に説明する。尚、以下の各実施形態においては、第1導電型をN型とし、第2導電型をP型とし、第1電極をアノード電極、第2電極をカソード電極として説明する。しかしながら、N型とP型とを入れ替えて、第1導電型をP型、第2導電型をN型としても本発明が成立することは明らかである。 Next, embodiments of the present invention will be described in detail with reference to the drawings. In the following embodiments, the first conductivity type is N-type, the second conductivity type is P-type, the first electrode is an anode electrode, and the second electrode is a cathode electrode. However, it is clear that the present invention can be realized even if the first conductivity type is changed to the P type and the second conductivity type is changed to the N type by exchanging the N type and the P type.
<第1実施形態>
[半導体装置の構造の説明]
図1は、本発明に係る半導体装置の第1実施形態の構造を説明する断面図である。図1において、第1導電型のN型高濃度のN+型炭化珪素基板1の表面上には、N型低濃度のN−型炭化珪素エピタキシャル層からなるN−型ドリフト領域3が形成されている。ここでの+、−記号は導入される不純物の高濃度、低濃度を示している。そしてN−型ドリフト領域3の表面上に一対の側面と底面を有する溝5が複数並列に形成されている。溝5の一方の側面5aとこの側面5aに接続する底面5bの一方の端部には、第2導電型のP型電界緩和領域7が形成されている。
<First Embodiment>
[Description of Structure of Semiconductor Device]
FIG. 1 is a cross-sectional view illustrating the structure of a first embodiment of a semiconductor device according to the present invention. In FIG. 1, an N −
そして溝5を覆うように、言い換えれば、溝5を埋めるとともに隣り合う溝5と溝5の間を接続するように、第1電極であるアノード電極9が形成されている。アノード電極9には、N−型ドリフト領域3とヘテロ接合を形成する多結晶シリコンにP型不純物を添加した材料か、N−型ドリフト領域3とショットキ接合を形成する金属材料を用いるのが望ましい。前者の場合は、半導体装置はヘテロ接合ダイオードとなり、多結晶シリコンは、N−型ドリフト領域3を構成する炭化珪素とはバンドギャップが異なる材料である。後者の場合には、半導体装置はショットキ接合ダイオードとなり、ユニポーラ型ダイオードということもできる。N+型炭化珪素基板1の裏面には、N+型炭化珪素基板1とオーミック接合を形成する金属材料を用いて第2電極であるカソード電極11が形成されている。
An
[製造方法の説明]
次に、図2〜図4の工程順断面図を参照して、本実施形態の半導体装置の製造方法を説明する。まず図2(a)に示すように、N+型炭化珪素基板1上にN−型炭化珪素エピタキシャル層からなるN−型ドリフト領域3が形成された半導体基体を準備する。これには、N+型炭化珪素基板1の表面上にエピタキシャル層を成長させてN−型ドリフト領域3としてもよいし、市販のエピタキシャル層を有する炭化珪素基体を用いてもよい。
[Description of manufacturing method]
Next, a method for manufacturing the semiconductor device of this embodiment will be described with reference to cross-sectional views in order of the processes in FIGS. First, as shown in FIG. 2A, a semiconductor substrate in which an N −
次いで、図2(b)に示す工程において、酸化膜マスク13を用いてN−型ドリフト領域3にP型不純物のイオン注入101を行いP型領域15を形成する。酸化膜マスク13を形成するには、N−型ドリフト領域3の表面全体に、Siの酸化膜を形成し、形成した酸化膜を一般的なフォトリソグラフィー法でパターニングして酸化膜マスク13を形成する。この時、酸化膜マスク13の母材となるSiの酸化膜をパターニングされたレジストをマスクにして、エッチングする。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチングなどのドライエッチングを用いることができる。次いでレジストを酸素プラズマや硫酸等で除去する。P型不純物としては、アルミニウム(Al)やボロン(B)を用いることができる。この際、半導体基体の温度を600℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じるのを抑制することができる。
Next, in the step shown in FIG. 2B, the P-
次いで、図2(c)においては、酸化膜マスク13の上にレジスト17で溝形成部分のみを開口したパターンを作製し、溝形成部分の酸化膜マスク13をエッチングして開口する。
Next, in FIG. 2C, a pattern in which only the groove forming portion is opened with a resist 17 is formed on the
次いで、図3(a)では、レジスト17を除去した後、全面にサイドウォールの母材となる酸化膜19を形成する。次いで、図3(b)では、全体をドライエッチングし、溝形成部分の酸化膜開口部の端にサイドウォール21を形成し、溝形成部分の酸化膜開口部の端部がP型領域15の範囲内に重なるようにする。
Next, in FIG. 3A, after the resist 17 is removed, an
次いで、図3(c)では、酸化膜マスク13とサイドウォール21をマスクとして、N−型ドリフト領域3及びP型領域15の露出部をドライエッチングすることにより、溝5を形成する。この時、P型領域15の最下部よりも深くエッチングしないようにする。このドライエッチングにより、溝5の一方の側面5aとこの側面に接続する底面5bの端部の角を覆うようにP型電界緩和領域7が形成される。
Next, in FIG. 3C, the
次いで図4(a)では、溝5を覆うように、言い換えれば、溝5を埋めるとともに隣り合う溝5と溝5間を接続するように、アノード電極9を形成する。この時のアノード電極9の材料は、N−型ドリフト領域3とヘテロ接合を作る多結晶シリコンにP型の不純物を添加した材料か、N−型ドリフト領域3とショットキ接合を作る金属材料が望ましい。
Next, in FIG. 4A, the
アノード電極9を形成する材料がN−型ドリフト領域3とショットキ接合を作る金属材料の場合、真空蒸着法によりアノード電極9を形成することができる。
When the material for forming the
N−型ドリフト領域3とショットキ接合を形成する材料は、N−型ドリフト領域3の材料であるN−型炭化珪素の電子親和力よりも仕事関数の大きな金属材料である。例えば、N−型ドリフト領域3の材料の電子親和力を3.6[eV]とする。この条件に適合する金属材料として、アルミニウム(仕事関数:4.4[eV])、金(5.2[eV])、タングステン(4.4[eV])、プラチナ(5.3[eV])等を用いることができる。
A material that forms a Schottky junction with N −
アノード電極9を形成する材料がN−型ドリフト領域3とヘテロ接合を作る多結晶シリコンの場合、多結晶シリコンを堆積し、P型の不純物を多結晶シリコンにイオン注入するなどして形成する。
When the material for forming the
次いで図4(b)では、N+型炭化珪素基板1の裏面にカソード電極11を形成する。カソード電極11を形成するには、N+型炭化珪素基板1の裏面に、N+型炭化珪素とオーミック接続するTiやNiなどの金属を真空蒸着後にアニールする。
Next, in FIG. 4B, the
[動作の説明]
次に、図1に示した本実施形態の半導体装置と、従来技術(特開2007−128926号公報)による半導体装置の動作の差異について、図5を参照して説明する。図5における空乏層の広がりは、SYNOPSYS社のデバイスシミュレーション装置T−CADによる計算結果を図示したものである。
[Description of operation]
Next, a difference in operation between the semiconductor device of the present embodiment shown in FIG. 1 and the semiconductor device according to the prior art (Japanese Patent Laid-Open No. 2007-128926) will be described with reference to FIG. The spread of the depletion layer in FIG. 5 illustrates a calculation result by the device simulation apparatus T-CAD of SYNOPSYS.
[従来の逆方向電圧特性]
図5(a)に示すように、従来技術では、溝底部全体に溝底の両端部を覆う領域までP型電界緩和領域107が形成されている。カソード電極11を基準としてアノード電極9に負の電圧を印加する逆方向電圧印加時には、半導体とアノード電極9の間の障壁に阻まれ、アノード電極側の電子は半導体側に移動しないため通常電流は流れない。しかし、電界集中が起こる箇所から逆漏れ電流がカソード電極11からアノード電極9へ流れる。溝構造のダイオードの場合、溝の端部に電界が集中して逆漏れ電流が流れる。従来技術の構造で逆方向電圧が印加された場合、アノード電極9から空乏層191、P型電界緩和領域107から空乏層123が広がり、アノード電極9全体が空乏層で覆われる。この動作によって溝の端部からの逆漏れ電流が抑制される。
[Conventional reverse voltage characteristics]
As shown in FIG. 5A, in the prior art, the P-type electric
[従来の順方向電圧特性]
図5(b)に示すように、カソード電極11を基準としてアノード電極9に正の電圧を印加する順方向電圧印加時には、半導体側の電子がアノード電極9側に移動し、アノード電極9からカソード電極11へ順方向電流が流れる。この際、溝の底部全体はPN接合になっているため、溝底部を流れる順方向電流はPN接合のポテンシャル障壁によって立ち上がり電圧が非常に高くなる。またP型電界緩和領域107にはPN接合に起因した空乏層125が残っており、溝と溝の間を流れる順方向電流129の経路を両側から狭めるため、順方向電流が流れる経路は非常に狭くなる。
[Conventional forward voltage characteristics]
As shown in FIG. 5B, when a forward voltage is applied to the
[本実施形態の逆方向電圧特性]
図5(c)に示すように、本実施形態の半導体装置の構造では、溝端の一方にP型電界緩和領域7が設置されている。このため、逆方向電圧印加時は、P型電界緩和領域7から空乏層23が広がり溝端の電界が緩和される。P型電界緩和領域7は溝の一方側面に沿って配置されているため、電界緩和領域を設置してない溝の他方の側面および溝端部をP型電界緩和領域7からの空乏層で覆うことができる。この動作のため、本実施形態における逆漏れ電流の値は従来技術の構造と同等まで低くすることができる。
[Reverse Voltage Characteristics of this Embodiment]
As shown in FIG. 5C, in the structure of the semiconductor device of the present embodiment, a P-type electric
[本実施形態の順方向電圧特性]
図5(d)に示すように、本実施形態は、P型電界緩和領域7は溝の一方の側面にしか設置されていないため、従来技術と比べて、PN接合のポテンシャル障壁により、順方向電流の立ち上がり電圧が非常に高くなる領域の面積は非常に小さくなる。また、溝5の一方の端部に設置されたP型電界緩和領域7の周辺にはPN接合のポテンシャルに起因した空乏層25が残っており、順方向電流を妨げる。しかし溝の底部の一方の端部を除く領域及びP型電界緩和領域7を設置していない他方の端部の周囲では、空乏層に妨げられることなく順方向電流27,29を流すことができる。この動作のため、本実施形態における順方向電流の立ち上がり電圧は、従来技術のよりも低くすることができる。
[Forward voltage characteristics of this embodiment]
As shown in FIG. 5D, in this embodiment, since the P-type electric
[本実施形態の効果]
以上説明した本実施形態によれば、溝5の一方の側面5a及びこの側面5aに接続する底面5bの端部にP型電界緩和領域7を設置するとともに、隣り合う溝5に挟まれた凸部の一方の側面のみにP型電界緩和領域7を設置する構成とした。これにより、逆方向電圧印加時はP型電界緩和領域7から伸びた空乏層23で溝の両端部に集中する電界を緩和することができる。また順方向電圧印加時にはP型電界緩和領域7を設置していない溝の他方の端部の周辺に電流経路が確保されることによって順方向電流の立ち上がり電圧を小さくすることができる。この効果によって従来と同等の逆方向電圧特性を確保しつつ、同じ順方向電圧であれば順方向電流を大きくとることができる。また従来より順方向電流の立ち上がり電圧を低くすることができる。
[Effect of this embodiment]
According to the present embodiment described above, the P-type electric
また本実施形態によれば、溝5の底部よりも深い位置にP型電界緩和領域7を設置することによって、逆方向電圧を印加した際、溝の端部および底部もP型電界緩和領域7からの空乏層で電界を緩和することができる。
Further, according to the present embodiment, the P-type electric
また本実施形態によれば、隣り合う配置の溝5において、すべての溝5の同じ側の端部のみにP型電界緩和領域7が形成されている。これにより、1つの溝5の一方の端部にP型電界緩和領域7を形成するだけで、隣の溝5のP型電界緩和領域7を設置していない他方の溝端部の電界緩和も得ることができる。
Further, according to the present embodiment, in the adjacently arranged
また本実施形態によれば、電界緩和領域の母材となる炭化珪素のP型領域を形成後に、酸化膜マスク13にサイドウォール21を形成し、サイドウォール21の端が炭化珪素のP型領域の中に掛かるように形成した。このため、酸化膜マスク13とサイドウォール21をマスクとして、ドライエッチングにより溝5を形成するプロセスによって、セルフアラインにより溝5の一方の側面及びこれに接続する底面の端部にP型電界緩和領域7を形成することができる。
In addition, according to the present embodiment, after forming the P type region of silicon carbide serving as the base material of the electric field relaxation region, the
[第1実施形態の変形例]
次に、図6の工程順断面図を参照して、本実施形態の半導体装置の製造方法の変形例を説明する。本変形例の半導体装置の構造は、図1とほぼ同様であるが、P型電界緩和領域の形成方法が異なる。
[Modification of First Embodiment]
Next, a modification of the method for manufacturing the semiconductor device of the present embodiment will be described with reference to the sectional views in the order of steps in FIG. The structure of the semiconductor device of this modification is almost the same as that of FIG. 1, but the method for forming the P-type electric field relaxation region is different.
まず図6(a)に示すように、N+型炭化珪素基板1上に炭化珪素のN−型ドリフト領域3が形成された半導体基体に、酸化膜マスク13を使用したドライエッチングにより、溝5を形成する。
First, as shown in FIG. 6A, a
次いで、図6(b)に示すように、溝5に対して斜め方向から、溝5の一方の側面とこの側面に接続する溝の底面端部とに、P型不純物をイオン注入して、P型電界緩和領域31を形成する。イオン注入する斜め方向の角度は、溝5の一方の側面とこの側面に接続する溝の底面端部とにイオン105が当たるように照射される角度とする。その後、第1実施形態と同様の方法で、図示しないアノード電極及びカソード電極を形成する。
Next, as shown in FIG. 6B, P-type impurities are ion-implanted from one side of the
本変形例の製造方法によって、少ない工程で、溝の一方の側面と、この側面に接続する溝の底面端部とにP型電界緩和領域31を形成することができる。
With the manufacturing method of this modification, the P-type electric
<第2実施形態>
[半導体装置の構造の説明]
次に、図8(b)を参照して、本発明に係る半導体装置の第2実施形態の構造を説明する。本実施形態では、溝39の形状は、上方が広く開き、溝の底面39aへ向かうに従って狭くなるテーパー形状である。そして、溝の側面のP型電界緩和領域を除去し、溝39の底面39aの一方の端部のみにP型電界緩和領域43を設置した構造になっている。
Second Embodiment
[Description of Structure of Semiconductor Device]
Next, the structure of the second embodiment of the semiconductor device according to the present invention will be described with reference to FIG. In the present embodiment, the shape of the
[製造方法の説明]
次に、図7、図8を参照して本実施形態の半導体装置の製造方法を説明する。まず図7(a)では第1実施形態と同様の方法で、炭化珪素のN−型ドリフト領域3に、溝33を形成する。図7(a)の状態は、第1実施形態の図3(c)の状態から、酸化膜マスク13及びサイドウォール21を除去した状態である。溝33は、溝の一方の側面とこの側面に接続する溝の底面の端部のみにP型電界緩和領域7を備えたものである。
[Description of manufacturing method]
Next, a method for manufacturing the semiconductor device of this embodiment will be described with reference to FIGS. First, in FIG. 7A, a
次いで、図7(b)では、溝33が形成されたN−型ドリフト領域3の表面を900〜1300℃程度で熱酸化し、酸化膜35を形成する。この時、溝の底面の酸化レートよりも開口側に近い側面の酸化レートの方が高くなる。従って熱酸化で底面部分のP型電界緩和領域7aを残して溝側面を深く酸化した形状の酸化膜35を作ることが可能となる。この酸化膜35は、後にフッ酸エッチングにより除去する犠牲酸化膜である。
Next, in FIG. 7B, the surface of the N −
次いで、図7(c)では、この熱酸化の後、フッ酸エッチングによって酸化膜35を除去することによって、側面のP型電界緩和領域7を取り除いた溝37を形成することが可能となる。
Next, in FIG. 7C, after this thermal oxidation, the
次いで、図8(a)に示すように、熱酸化による犠牲酸化膜の形成と、この犠牲酸化膜のフッ酸エッチングとを繰り返して、底面の一方の端部のみにP型電界緩和領域43を形成したテーパー状の溝39を形成する。
Next, as shown in FIG. 8A, the formation of a sacrificial oxide film by thermal oxidation and the hydrofluoric acid etching of the sacrificial oxide film are repeated to form a P-type electric
次いで、図8(b)に示すように、第1実施形態と同様の方法により、アノード電極9及びカソード電極11を形成して半導体装置の製造が完了する。
Next, as shown in FIG. 8B, the
[動作の説明]
次に、図9を参照して、本実施形態の半導体装置の動作を説明する。
[Description of operation]
Next, the operation of the semiconductor device of this embodiment will be described with reference to FIG.
[逆方向電圧特性]
図9(a)は、本実施形態の半導体装置の逆方向電圧印加時の空乏層の状態を説明する断面図である。逆方向電圧印加時には、第1実施形態と同様に、アノード電極9からのびた空乏層45だけでなく、溝端の一方にP型電界緩和領域43が形成されているため、そこから空乏層47が広がり、溝端の電界が緩和される。また溝39は、上が広く、溝底へ向かうにしたがって狭くなるテーパー状の形状になっているため、溝39の端部の電界が緩和される効果が得られる。
[Reverse voltage characteristics]
FIG. 9A is a cross-sectional view illustrating the state of the depletion layer when a reverse voltage is applied to the semiconductor device of this embodiment. When a reverse voltage is applied, not only the
[順方向電圧特性]
図9(b)は、本実施形態の半導体装置の順方向電圧印加時の空乏層の状態及び電流を説明する断面図である。順方向電圧印加時には、本実施形態の構造では、第1実施形態と同様に、テーパー状の溝39の一方の端部に形成されたP型電界緩和領域43には空乏層49が残っており、順方向電流を妨げる。しかしP型電界緩和領域43を設置していない他方の溝端の周囲では空乏層に妨げられることなく順方向電流51を流すことができる。また溝側面のP型電界緩和領域を酸化とエッチングプロセスによって除去していることにより、溝の側面からの順方向電流53も流れるようになっている。
[Forward voltage characteristics]
FIG. 9B is a cross-sectional view for explaining the state and current of the depletion layer when a forward voltage is applied to the semiconductor device of this embodiment. At the time of forward voltage application, in the structure of this embodiment, the
[本実施形態の効果]
本実施形態の溝側面の酸化と酸化膜の除去プロセスを用いることで、テーパー状の溝の一方の側面のP型電界緩和領域7を除去し、溝底の一方の端部のみにP型電界緩和領域43を残した形状の溝39を形成することができる。
[Effect of this embodiment]
By using the groove side surface oxidation and oxide film removal process of this embodiment, the P-type electric
本実施形態の半導体装置の形状は、図7(a)に示したように、溝39を形成する際にテーパー状の形状になるようなエッチング条件で炭化珪素のN−型ドリフト領域3をエッチングすることによっても得られる。
As shown in FIG. 7A, the shape of the semiconductor device of the present embodiment is such that the N −
また、溝底の一方の端部のみにP型電界緩和領域43残した形状の溝39を覆うように、アノード電極9を形成したので、溝39のP型電界緩和領域43を形成した方の側面からもアノード電極9とN−型ドリフト領域3とのコンタクトを得ることができる。このため、同じ順方向電圧であれば、従来より多くの順方向電流を流すことができる。また従来より順方向電流の立ち上がり電圧を低くすることができる。
Further, since the
<第3実施形態>
[半導体装置の構造の説明]
次に、図11(b)を参照して、本発明に係る半導体装置の第3実施形態の構造を説明する。本実施形態は、アノード電極の材料を多結晶シリコンとしたSiCとSiとのヘテロジャンクションダイオード(HJD)である。
<Third Embodiment>
[Description of Structure of Semiconductor Device]
Next, the structure of the third embodiment of the semiconductor device according to the present invention will be described with reference to FIG. This embodiment is a heterojunction diode (HJD) of SiC and Si in which the material of the anode electrode is polycrystalline silicon.
本実施形態では、第2実施形態と同様に、N−型ドリフト領域3にテーパー状の溝39が形成されている。溝39の内部にSiC界面との間に高いバリア障壁を作るP型アノード領域65を埋め込み、溝と溝との間の凸部分にSiC界面との間に低いバリア障壁を作るN型アノード領域67を被着する。そして、P型アノード領域65とN型アノード領域67とがアノード電極69を構成している。その他の構成は、第1、第2実施形態と同様である。
In the present embodiment, a tapered
[製造方法の説明]
次に、図10、図11を参照して、本実施形態の半導体装置の製造方法を説明する。先ず第2実施形態の工程を用いて、図10(a)に示すように、溝底の一方の端部のみにP型電界緩和領域43が形成された溝39を形成する。この状態は、第2実施形態の図8(a)と同じである。
[Description of manufacturing method]
Next, with reference to FIGS. 10 and 11, a method for manufacturing the semiconductor device of this embodiment will be described. First, using the process of the second embodiment, as shown in FIG. 10A, a
次いで、図10(b)に示すように、溝39を埋めるとともに、溝39と溝39との間の凸部を覆うように、多結晶シリコン膜55を堆積する。次いで、図10(c)に示すように、多結晶シリコン膜55の表面の溝の上部分以外をパターニングしたレジスト57で覆う。次いで、レジスト57をマスクとしてP型不純物をイオン注入97により多結晶シリコン膜55中に注入し、P型不純物注入領域59を形成する。
Next, as shown in FIG. 10B, a
次いで、図11(a)に示すように、レジスト57を除去した後、P型不純物注入領域59の表面をパターニングしたレジスト61で覆う。次いで、レジスト61をマスクとしてN型不純物をイオン注入99で多結晶シリコン膜55中に注入し、N型不純物注入領域63を形成する。
Next, as shown in FIG. 11A, after removing the resist 57, the surface of the P-type
次いで、多結晶シリコン中の不純物活性化アニールを行い、P型不純物注入領域59からP型アノード領域65、N型不純物注入領域63からN型アノード領域67を形成する。P型アノード領域65とN型アノード領域67とがアノード電極69を構成する。そしてN+型炭化珪素基板1の裏面に、第1実施形態と同様な方法でカソード電極11を形成する。この状態を図11(b)に示す。
Next, impurity activation annealing is performed in the polycrystalline silicon to form a P-type
[動作の説明]
次に、図12を参照して、第3実施形態の半導体装置の動作を説明する。
[Description of operation]
Next, the operation of the semiconductor device of the third embodiment will be described with reference to FIG.
[逆方向電圧特性]
図12(a)に示すように、逆方向電圧印加時には、P型アノード領域65から空乏層71が広がり、障壁の低いN型アノード領域67までを覆い電界が緩和される形となる。また溝底の一方の端部に設置されたP型電界緩和領域43から空乏層73が広がり、P型電界緩和領域43を設置していない溝底の他方の端部を覆うことで、電界が集中する溝端の電界が緩和される。
[Reverse voltage characteristics]
As shown in FIG. 12A, when a reverse voltage is applied, the
[順方向電圧特性]
図12(b)に示すように、順方向電圧印加時には、アノード電極69からカソード電極11へ順方向電流が流れる。この時、P型電界緩和領域43の近傍には空乏層77が残っている状態となるが、P型電界緩和領域43を設置していない溝の側面近傍に順方向電流75を流す経路が確保されているため、従来例に比較して大きい順方向電流75を流すことができる。
[Forward voltage characteristics]
As shown in FIG. 12B, when a forward voltage is applied, a forward current flows from the
[効果の説明]
本実施形態では、溝内部に障壁の高いP型アノード領域65、溝と溝の間の凸部に障壁の低いN型アノード領域67を配置する構成とした。この構成によって、逆方向電圧印加時には、障壁の高いP型アノード領域65から空乏層71が溝の端からもう一方の溝端まで広がり、漏洩電流を抑制することができる。これにより、従来と同等の高い逆方向耐電圧と少ない逆方向漏洩電流の特性を得ることができる。また一方の溝端部に設置したP型電界緩和領域43から伸びた空乏層73により、溝端に集中する電界をさらに緩和することができる。
[Description of effects]
In the present embodiment, the P-
順方向電圧印加時には、障壁の低いN型アノード領域67を通って順方向電流を多く流すことができる。P型電界緩和領域43を設置していない溝端部を設けているため、順方向電圧印加時に、P型電界緩和領域43に残留している空乏層77に阻害されることのない順方向電流の経路が確保される。これにより、従来と同じ順方向電圧で従来より多くの順方向電流を流すことができる。また従来より順方向電流の立ち上がり電圧を低くすることができる。
When a forward voltage is applied, a large forward current can flow through the N-
[第3実施形態の変形例]
また本実施形態の変形例として、P型アノード領域65及びN型アノード領域67に代えて、炭化珪素のN−型ドリフト領域3に接合したときに、異なる高さのショットキ障壁を形成する2種の金属からなるアノード電極を形成することもできる。
[Modification of Third Embodiment]
As a modification of the present embodiment, two types of Schottky barriers that form different heights when bonded to the N-
すなわち本変形例では、P型アノード領域65の代わりに、炭化珪素のN−型ドリフト領域3と接合したときに第1の高さのショットキ障壁を有する第1のショットキ接合を作る第1の金属材料を用いる。またN型アノード領域67の代わりに、炭化珪素のN−型ドリフト領域3と接合したときに第1の高さより低い第2の高さのショットキ障壁を有する第2のショットキ接合を作る第2の金属材料を用いる。具体的な第1、第2の金属材料としては、アルミニウム(仕事関数:4.4[eV])、金(5.2[eV])、タングステン(4.4[eV])、プラチナ(5.3[eV])等の中から2種類を選択する。そして、仕事関数の大きい方の金属が第1の金属材料となり、仕事関数の小さい方の金属が第2の金属材料となる。
That is, in this modification, instead of the P-
本変形例によれば、半導体装置は、ショットキ接合ダイオードとなり、第3実施形態に比べて、より低い順方向電圧が得られるという効果がある。 According to this modification, the semiconductor device becomes a Schottky junction diode, and there is an effect that a lower forward voltage can be obtained as compared with the third embodiment.
<第4実施形態>
次に、図13、14を参照して、本発明に係る半導体装置の第4実施形態を説明する。
<Fourth embodiment>
Next, a fourth embodiment of the semiconductor device according to the present invention will be described with reference to FIGS.
[構造の説明]
図13(a)は、本実施形態の半導体装置の平面図、図13(b)は、図13(a)におけるA−A’線に沿う断面図を示している。本実施形態の半導体装置は、N+型炭化珪素基板1の表面上に形成された炭化珪素のN−型ドリフト領域3に、多重の環状の溝79a、79b、79cが配置された構造となっている。また、本実施形態では、溝79a、79b、79cの外周側にP型電界緩和領域81を形成し、溝79a、79b、79cの内周側にはP型電界緩和領域81は形成されていない。このため、溝と溝とで挟まれた凸部には一方の側面側に、P型電界緩和領域81が形成され、他方の側面側には、P型電界緩和領域81は形成されないことになる。そして、溝79a、79b、79cの内部は、P型多結晶シリコンによるP型アノード領域80が形成され、溝と溝との間の凸部は、N型多結晶シリコンによるN型アノード領域82が形成されている。P型アノード領域80とN型アノード領域82とでアノード電極を構成する。N+型炭化珪素基板1の裏面には、カソード電極11が形成されている。
[Description of structure]
FIG. 13A is a plan view of the semiconductor device of this embodiment, and FIG. 13B is a cross-sectional view taken along the line AA ′ in FIG. The semiconductor device according to the present embodiment has a structure in which multiple
尚、本実施形態では、3重の環状の溝を示したが、溝の多重数は、3に限らず、2以上であれば、いくつでも構わない。また本実施形態では、環状の溝の形状を、角部にRをつけた四角形としたが、5角形以上の多角形や、同心円状の溝としてもよい。 In the present embodiment, a triple annular groove is shown, but the number of multiplexed grooves is not limited to three, and any number may be used as long as it is two or more. In this embodiment, the annular groove has a quadrilateral shape with Rs at the corners. However, it may be a pentagon or more polygonal shape or a concentric groove.
[製造方法の説明]
本実施形態における半導体装置の製造方法については、第3実施形態と同様であるため省略する。
[Description of manufacturing method]
The manufacturing method of the semiconductor device according to the present embodiment is the same as that of the third embodiment, and is therefore omitted.
[動作の説明]
次に、図14を参照して、本実施形態の半導体装置の動作を説明する。
[Description of operation]
Next, the operation of the semiconductor device of this embodiment will be described with reference to FIG.
[逆方向電圧特性]
本実施形態の構造では、第3実施形態と同様に、逆方向電圧印加時にアノード電極(P型アノード領域80)から伸びた空乏層83だけでなく、溝底の一方の端部にP型電界緩和領域81が設置されているため、P型電界緩和領域81から空乏層85が広がる。そして、これら空乏層83と空乏層85により、溝底の他方の端部へ端の電界が緩和される。
[Reverse voltage characteristics]
In the structure of this embodiment, as in the third embodiment, not only the
[効果の説明]
逆方向電圧印加時に、電界は多重の環状の溝79a、79b、79cにおける溝底の外側の端部に集中するため、電界を緩和するP型電界緩和領域81(図13(b))は各溝の外側の端部に設置している。このため、より溝底端部の電界を緩和することができる。順方向電圧印加時には、P型電界緩和領域81の近傍には空乏層が多少残っている状態となるが、P型電界緩和領域81を設置していない溝の側面近傍に順方向電流を流す経路が確保されている。このため、従来例に比較して順方向電流の立ち上がり電圧を低くすることができる。
[Description of effects]
When a reverse voltage is applied, the electric field concentrates on the outer ends of the groove bottoms of the multiple
<第5実施形態>
次に、図15、16を参照して、本発明に係る半導体装置の第5実施形態を説明する。
<Fifth Embodiment>
Next, a fifth embodiment of the semiconductor device according to the present invention will be described with reference to FIGS.
[構造の説明]
図15(a)は、本実施形態の半導体装置の平面図、図15(b)は、図15(a)におけるA−A’線に沿う断面図を示している。本実施形態の半導体装置は、N+型炭化珪素基板1の表面上に形成されたN−型ドリフト領域3に、溝87が縦横に直角交差する格子状に配置された構造となっている。格子状の溝87の間の凸部となるN−型ドリフト領域89は、セル状の四角形の形状になっている。本実施形態では、四角形のセル状のN型ドリフト領域89の左と下の隣接する2辺に接するように、P型電界緩和領域81を形成している。このため、溝と溝とで挟まれた凸部には一方の側面側に、P型電界緩和領域81が形成され、他方の側面側には、P型電界緩和領域81は形成されないことになる。そして、溝87の内部は、P型多結晶シリコンによるP型アノード領域88が形成され、溝と溝との間の凸部は、N型多結晶シリコンによるN型アノード領域91が形成されている。P型アノード領域88とN型アノード領域91とでアノード電極を構成する。N+型炭化珪素基板1の裏面には、カソード電極11が形成されている。
[Description of structure]
FIG. 15A is a plan view of the semiconductor device of this embodiment, and FIG. 15B is a cross-sectional view taken along the line AA ′ in FIG. The semiconductor device according to the present embodiment has a structure in which
[動作の説明]
次に、図16を参照して、本実施形態の半導体装置の動作を説明する。
[Description of operation]
Next, the operation of the semiconductor device of this embodiment will be described with reference to FIG.
[逆方向電圧特性]
本実施形態の構造では、第3実施形態と同様に、逆方向電圧印加時にアノード電極(P型アノード領域88)からのびた空乏層83だけでなく、溝底の一方の端部にP型電界緩和領域81が設置されているため、P型電界緩和領域81から空乏層85が広がる。そして、これら空乏層83と空乏層85により、溝底の他方の端部へ端の電界が緩和される。
[Reverse voltage characteristics]
In the structure of this embodiment, as in the third embodiment, not only the
[効果の説明]
本実施形態では、溝87を格子状に配置し、電界を緩和するP型電界緩和領域81は、溝87の格子で区切られた四角形のセル状のN−型ドリフト領域89の隣接した2辺に配置している。このため、逆方向電圧印加時には、格子状の溝87のP型電界緩和領域81を設置していない残りの2辺の溝端部を第3実施形態や第4実施形態と同様に、空乏層83,85によって覆うことができ、従来と同様の逆方向電圧特性を維持することができる。順方向電圧印加時には、P型電界緩和領域81の近傍には空乏層が多少残っている状態となるが、P型電界緩和領域81を設置していない溝の側面近傍に順方向電流を流す経路が確保されている。このため、従来例に比較して順方向電流の立ち上がり電圧を低くすることができる。
[Description of effects]
In the present embodiment, the
1 N+型炭化珪素基板(第1導電型半導体基板)
3 N−型ドリフト領域(第1導電型ドリフト領域)
5 溝
5a 側面
5b 底面
7 P型電界緩和領域(第2導電型電界緩和領域)
9 アノード電極(第1電極)
11 カソード電極(第2電極)
1 N + type silicon carbide substrate (first conductivity type semiconductor substrate)
3 N-type drift region (first conductivity type drift region)
5
9 Anode electrode (first electrode)
11 Cathode electrode (second electrode)
Claims (16)
前記半導体基板の表面上に形成された第1導電型のドリフト領域と、
前記ドリフト領域の表面に形成された溝と、
前記溝の底面の一方の端部に形成され、他方の端部には形成されない第2導電型の電界緩和領域と、
前記溝を覆うように形成された第1電極と、
前記半導体基板の裏面に形成された第2電極と、
を備え、
前記電界緩和領域は、隣り合う2つの前記溝で挟まれた凸部の一方の側面側のみに形成されたことを特徴とする半導体装置。 A first conductivity type semiconductor substrate;
A drift region of a first conductivity type formed on the surface of the semiconductor substrate;
A groove formed in the surface of the drift region;
An electric field relaxation region of a second conductivity type formed at one end of the bottom surface of the groove and not formed at the other end;
A first electrode formed to cover the groove;
A second electrode formed on the back surface of the semiconductor substrate;
With
2. The semiconductor device according to claim 1, wherein the electric field relaxation region is formed only on one side surface of a convex portion sandwiched between two adjacent grooves.
前記溝は、多重に配置された環状あるいは同心円状に形成され、
前記溝の外周側の側面に接続する底面の端部に前記第2導電型の電界緩和領域が形成されていることを特徴とする請求項1ないし請求項7の何れか1項に記載の半導体装置。 In the planar structure of the semiconductor device,
The groove is formed in a plurality of annularly or concentrically arranged,
8. The semiconductor according to claim 1, wherein an electric field relaxation region of the second conductivity type is formed at an end portion of a bottom surface connected to a side surface on an outer peripheral side of the groove. apparatus.
前記溝は、格子状に配置され、前記溝の、第1の方向の一方の側面、及び前記第1の方向と直交する方向の一方の側面、に接続する底面の端部に前記第2導電型の電界緩和領域が形成されていることを特徴とする請求項1ないし請求項7の何れか1項に記載の半導体装置。 In the planar structure of the semiconductor device,
The grooves are arranged in a grid, said grooves, one side of the first direction, and the second conductive at an end portion of the bottom surface that connects one side of the direction perpendicular to the first direction, the The semiconductor device according to claim 1, wherein a type electric field relaxation region is formed.
前記第1のマスクの一部を除去して第2のマスクを形成するとともに前記ドリフト領域の表面の一部を露出させる第2の工程と、
前記露出したドリフト領域の表面、前記第2のマスクの表面および側面に酸化膜を形成する第3の工程と、
前記酸化膜をドライエッチングすることにより、前記第2のマスクの側面に前記電界緩和領域の表面の一部を覆うサイドウォールを形成する第4の工程と、
前記第2のマスク及び前記サイドウォールをマスクとして、前記ドリフト領域および前記電界緩和領域をエッチングして、溝を形成する第5の工程と、
前記第2のマスク及び前記サイドウォールを除去した後に、前記溝を覆うように第1電極を形成する第6の工程と、
前記半導体基板の裏面に第2電極を形成する第7の工程と、
を備えたことを特徴とする半導体装置の製造方法。 A second conductivity type electric field relaxation region is formed by ion implantation using the patterned first mask on the surface of the semiconductor substrate in which the first conductivity type drift region is formed on the surface of the first conductivity type semiconductor substrate. A first step;
A second step of removing a portion of the first mask to form a second mask and exposing a portion of the surface of the drift region;
A third step of forming an oxide film on the surface of the exposed drift region, the surface and the side surface of the second mask;
A fourth step of forming a sidewall covering a part of the surface of the electric field relaxation region on a side surface of the second mask by dry etching the oxide film;
A fifth step of etching the drift region and the electric field relaxation region using the second mask and the sidewall as a mask to form a groove;
A sixth step of forming a first electrode so as to cover the groove after removing the second mask and the sidewall;
A seventh step of forming a second electrode on the back surface of the semiconductor substrate;
A method for manufacturing a semiconductor device, comprising:
前記溝が形成された半導体基体の表面に多結晶シリコン膜を堆積する工程と、
前記溝の内部の多結晶シリコン膜に第2導電型の不純物を選択的に注入した第2導電型不純物注入領域と、隣り合う2つの前記溝の間の前記多結晶シリコン膜に選択的に第1導電型の不純物を注入した第1導電型不純物注入領域とを形成する工程と、
前記第2導電型不純物注入領域と前記第1導電型不純物注入領域を活性化アニールすることによって、第2導電型多結晶シリコン領域と第1導電型多結晶シリコン領域とを有する第1電極を形成する工程と、
を備えたことを特徴とする請求項11ないし請求項14の何れか1項に記載の半導体装置の製造方法。 The sixth step includes
Depositing a polycrystalline silicon film on the surface of the semiconductor substrate in which the groove is formed;
A second conductivity type impurity implantation region in which a second conductivity type impurity is selectively implanted into the polycrystalline silicon film inside the trench, and a second selective conductivity in the polysilicon film between two adjacent trenches. Forming a first conductivity type impurity implantation region into which an impurity of one conductivity type is implanted;
A first electrode having a second conductivity type polycrystalline silicon region and a first conductivity type polycrystalline silicon region is formed by activating annealing the second conductivity type impurity implantation region and the first conductivity type impurity implantation region. And a process of
15. The method of manufacturing a semiconductor device according to claim 11, further comprising:
隣り合う2つの前記溝の間の凸部に、前記ドリフト領域と接触した際に第1の高さより低い第2のショットキ障壁を形成する材料を被着して第2のショットキ接合を形成する工程と、
を備えたことを特徴とする請求項11ないし請求項14の何れか1項に記載の半導体装置の製造方法。 The sixth step includes forming a first Schottky junction by depositing a material that forms a Schottky barrier having a first height when contacting the drift region inside the groove;
Forming a second Schottky junction by depositing a material that forms a second Schottky barrier lower than the first height when contacting the drift region on a convex portion between two adjacent grooves; When,
15. The method of manufacturing a semiconductor device according to claim 11, further comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013144132A JP6163922B2 (en) | 2013-07-10 | 2013-07-10 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013144132A JP6163922B2 (en) | 2013-07-10 | 2013-07-10 | Semiconductor device and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015018887A JP2015018887A (en) | 2015-01-29 |
JP6163922B2 true JP6163922B2 (en) | 2017-07-19 |
Family
ID=52439654
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013144132A Active JP6163922B2 (en) | 2013-07-10 | 2013-07-10 | Semiconductor device and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6163922B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106783596A (en) * | 2016-12-20 | 2017-05-31 | 西安科锐盛创新科技有限公司 | For the preparation method of the heterogeneous SiGe bases plasma pin diode strings of sleeve antenna |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3348535B2 (en) * | 1994-08-24 | 2002-11-20 | 富士電機株式会社 | Semiconductor rectifier |
JP5272323B2 (en) * | 2006-04-28 | 2013-08-28 | 日産自動車株式会社 | Semiconductor device and manufacturing method thereof |
JP5557581B2 (en) * | 2010-04-08 | 2014-07-23 | 株式会社日立製作所 | Semiconductor device and power conversion device |
JP5810522B2 (en) * | 2010-12-14 | 2015-11-11 | 日産自動車株式会社 | Dissimilar material junction diode and method of manufacturing the same |
CN104718627B (en) * | 2012-10-19 | 2017-07-25 | 日产自动车株式会社 | Semiconductor device and its manufacture method |
-
2013
- 2013-07-10 JP JP2013144132A patent/JP6163922B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2015018887A (en) | 2015-01-29 |
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