JP6159820B2 - Semiconductor device and information processing apparatus - Google Patents

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Description

本発明は、半導体装置および情報処理装置に関し、特に、複数種類の半導体チップを同一の基板上に実装した半導体装置および情報処理装置に関する。   The present invention relates to a semiconductor device and an information processing device, and more particularly to a semiconductor device and an information processing device in which a plurality of types of semiconductor chips are mounted on the same substrate.

サーバ等の情報処理装置の分野では、この装置の高性能化に向けて装置内の伝送スループット向上のニーズがある。例えば、処理ノードとスイッチノードを繋ぐ基板間伝送（距離：６０ｃｍ程度）では、高速化に伴って損失が増大する。そこで、伝送性能トレンドを維持するために、シグナルコンディショナや光モジュールのような伝送距離を延長するための中継ＬＳＩ(Large Scale Integration）を用いている。   In the field of information processing apparatuses such as servers, there is a need to improve transmission throughput in the apparatus in order to improve the performance of the apparatus. For example, in inter-substrate transmission (distance: about 60 cm) connecting the processing node and the switch node, the loss increases as the speed increases. Therefore, in order to maintain the transmission performance trend, a relay LSI (Large Scale Integration) for extending the transmission distance such as a signal conditioner or an optical module is used.

また、ＣＰＵ（Central Processing Unit)のマルチコア化に伴い、ＣＰＵ−メモリ（ＤＲＡＭ（Dynamic Random Access Memory) ）間の要求スループットも年々向上しており、これらの間を高密度に接続する技術が必要となってきている。   In addition, as the CPU (Central Processing Unit) becomes multi-core, the required throughput between CPU and memory (DRAM (Dynamic Random Access Memory)) has been improving year by year. It has become to.

前述のような技術を実現するためには基板内の伝送スループットを向上する必要があり、これまでは伝送速度の向上によりそれを実現してきたが、２５Ｇｂｐｓ超ではその技術の困難度が増す。そこで、配線密度を増やすことにより伝送密度を向上させて伝送スループットを向上させる技術が提案されている。   In order to realize the above-described technology, it is necessary to improve the transmission throughput in the substrate. Until now, this has been achieved by improving the transmission speed, but the technology becomes more difficult at over 25 Gbps. Therefore, a technique has been proposed in which the transmission density is improved by increasing the wiring density to improve the transmission throughput.

例えば、プロセッサと光モジュール間、あるいはプロセッサとメモリ間を高密度な電気配線で繋ぐ技術として、特許文献１のようなＳｉ（シリコン）インターポーザを用いた実装が提案されている。   For example, as a technique for connecting a processor and an optical module or between a processor and a memory with high-density electrical wiring, mounting using a Si (silicon) interposer as in Patent Document 1 has been proposed.

上記特許文献１の実装方式は、Ｓｉまたはガラスインターポーザの平面内にμｍオーダーの微細な配線を形成して、ＬＳＩ間を高密度に電気接続し、また下側のパッケージ（有機またはセラミック）とはＴＳＶ（Through Si Via）またはＴＧＶ（Through Glass Via)等の貫通孔内配線を介して電気的に接続する実装方式である（このような実装方式を２.5Ｄ実装とも呼ぶ）。   In the mounting method of the above-mentioned patent document 1, fine wiring of the order of μm is formed in the plane of Si or glass interposer, and the LSIs are electrically connected with high density, and the lower package (organic or ceramic) is This is a mounting method in which electrical connection is made through through-hole wiring such as TSV (Through Si Via) or TGV (Through Glass Via) (this mounting method is also referred to as 2.5D mounting).

米国特許第４２７９５号明細書U.S. Pat. No. 42,795

上述の特許文献１に記載された実装方式では、Ｓｉまたはガラスインターポーザを高密度配線基板として用いている。しかしながら、Ｓｉおよびガラスインターポーザは、その材料特性や加工プロセスから、それぞれ異なる課題を有している。以下にその課題を述べる。   In the mounting method described in Patent Document 1 described above, Si or glass interposer is used as a high-density wiring board. However, Si and glass interposers have different problems due to their material properties and processing processes. The issues are described below.

Ｓｉインターポーザを用いた場合の課題は、その材料コストが高いこと、伝送損失が大きいため、高速伝送性能に制約があること、インターポーザを介して複数の半導体チップ間で熱伝導が行われることである。   The problems when using the Si interposer are that the material cost is high, the transmission loss is large, the high-speed transmission performance is limited, and heat conduction is performed between a plurality of semiconductor chips via the interposer. .

一方、ガラスインターポーザを用いた場合の課題は、熱伝導性が良くないため、インターポーザを介した放熱性が悪いこと、貫通孔を形成するコストが高いこと、空洞共振によって電源雑音が発生することである。   On the other hand, the problems when using a glass interposer are that the thermal conductivity is not good, the heat dissipation through the interposer is poor, the cost of forming a through-hole is high, and the power supply noise is generated due to cavity resonance. is there.

本発明の目的は、半導体装置および情報処理装置における性能を向上させることができる技術を提供することにある。   The objective of this invention is providing the technique which can improve the performance in a semiconductor device and an information processing apparatus.

本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。   Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.

本発明の半導体装置は、機能が異なる複数の半導体チップと、上記複数の半導体チップを支持し、それぞれに貫通孔内配線が形成された複数のチップ支持基板と、上記複数のチップ支持基板を支持する配線基板と、上記配線基板に設けられた複数の外部端子と、を有するものである。さらに、上記半導体装置の上記複数のチップ支持基板には、シリコンからなるシリコン基板と、ガラスからなるガラス基板とが混在している。   The semiconductor device of the present invention supports a plurality of semiconductor chips having different functions, a plurality of chip support substrates that support the plurality of semiconductor chips, each of which has a through-hole wiring formed therein, and supports the plurality of chip support substrates. And a plurality of external terminals provided on the wiring board. Furthermore, a silicon substrate made of silicon and a glass substrate made of glass are mixed in the plurality of chip support substrates of the semiconductor device.

本発明の情報処理装置は、機能が異なる複数の半導体チップと、上記複数の半導体チップを支持する複数のチップ支持基板と、上記複数のチップ支持基板を支持する配線基板とを備えた半導体装置が、それぞれに搭載された複数の処理基板と、上記半導体装置が搭載され、上記複数の処理基板の何れと接続するかを制御する制御基板と、上記複数の処理基板のそれぞれと上記制御基板とを接続する複数の配線部と、を有するものである。さらに、上記半導体装置における上記複数のチップ支持基板には、シリコンからなるシリコン基板と、ガラスからなるガラス基板とが混在している。   An information processing apparatus according to the present invention includes a semiconductor device including a plurality of semiconductor chips having different functions, a plurality of chip support substrates that support the plurality of semiconductor chips, and a wiring substrate that supports the plurality of chip support substrates. A plurality of processing substrates mounted on each of them, a control substrate on which the semiconductor device is mounted and controlling which of the plurality of processing substrates is connected, and each of the plurality of processing substrates and the control substrate. And a plurality of wiring portions to be connected. Furthermore, a silicon substrate made of silicon and a glass substrate made of glass are mixed in the plurality of chip support substrates in the semiconductor device.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。   Of the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

半導体装置および情報処理装置の性能を向上させることができる。   The performance of the semiconductor device and the information processing device can be improved.

本発明の実施の形態１の半導体装置の構造の一例を半導体チップを透過して示す平面図である。It is a top view which permeate | transmits and shows an example of the structure of the semiconductor device of Embodiment 1 of this invention through a semiconductor chip. 図１のＡ−Ａ線に沿って切断した構造を示す断面図である。It is sectional drawing which shows the structure cut | disconnected along the AA line of FIG. 比較例の半導体装置の構造を半導体チップを透過して示す平面図である。It is a top view which permeate | transmits a semiconductor chip and shows the structure of the semiconductor device of a comparative example. 本発明の実施の形態１の情報処理装置の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of the information processing apparatus of Embodiment 1 of this invention. 本発明の実施の形態２の半導体装置の構造の一例を半導体チップを透過して示す平面図である。It is a top view which permeate | transmits a semiconductor chip and shows an example of the structure of the semiconductor device of Embodiment 2 of this invention. 本発明の実施の形態２の変形例の半導体装置の構造を示す拡大部分断面図である。It is an expanded partial sectional view which shows the structure of the semiconductor device of the modification of Embodiment 2 of this invention. 図５に示す半導体装置に搭載される第１半導体チップに設けられたバンプのレイアウトの一例を示す平面図である。FIG. 6 is a plan view showing an example of a layout of bumps provided on a first semiconductor chip mounted on the semiconductor device shown in FIG. 5. 本発明の実施の形態３の半導体装置の構造の一例を半導体チップを透過して示す平面図である。It is a top view which permeate | transmits a semiconductor chip and shows an example of the structure of the semiconductor device of Embodiment 3 of this invention. 図８のＡ−Ａ線に沿って切断した構造を示す断面図である。It is sectional drawing which shows the structure cut | disconnected along the AA line of FIG. 本発明の実施の形態４の半導体装置の構造の一例を半導体チップを透過して示す平面図である。It is a top view which permeate | transmits a semiconductor chip and shows an example of the structure of the semiconductor device of Embodiment 4 of this invention. 本発明の実施の形態５の半導体装置の構造の一例を半導体チップを透過して示す平面図である。It is a top view which permeate | transmits a semiconductor chip and shows an example of the structure of the semiconductor device of Embodiment 5 of this invention. 本発明の実施の形態６の半導体装置の構造の一例を半導体チップを透過して示す平面図である。It is a top view which permeate | transmits a semiconductor chip and shows an example of the structure of the semiconductor device of Embodiment 6 of this invention. 図１２のＡ−Ａ線に沿って切断した構造を示す断面図である。It is sectional drawing which shows the structure cut | disconnected along the AA line of FIG. 本発明の実施の形態７の半導体装置の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of the semiconductor device of Embodiment 7 of this invention.

以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。   In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.

さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。   Further, in the following embodiment, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments, but they are not irrelevant to each other unless otherwise specified. The other part or all of the modifications, details, supplementary explanations, and the like are related.

また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。   Also, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), particularly when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and it may be more or less than the specific number.

また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。   Further, in the following embodiments, the constituent elements (including element steps) are not necessarily indispensable unless otherwise specified and clearly considered essential in principle. Needless to say.

また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲等についても同様である。   Further, in the following embodiments, regarding constituent elements and the like, when “consisting of A”, “consisting of A”, “having A”, and “including A” are specifically indicated that only those elements are included. It goes without saying that other elements are not excluded except in the case of such cases. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. Further, even a plan view may be hatched for easy understanding of the drawing.

＜実施の形態１＞
図１は本発明の実施の形態１の半導体装置の構造の一例を半導体チップを透過して示す平面図、図２は図１のＡ−Ａ線に沿って切断した構造を示す断面図、図３は比較例の半導体装置の構造を半導体チップを透過して示す平面図、図４は本発明の実施の形態１の情報処理装置の構造の一例を示す断面図である。<Embodiment 1>
FIG. 1 is a plan view showing an example of the structure of a semiconductor device according to a first embodiment of the present invention through a semiconductor chip. FIG. 2 is a cross-sectional view showing the structure cut along the line AA in FIG. 3 is a plan view showing the structure of the semiconductor device of the comparative example through the semiconductor chip, and FIG. 4 is a cross-sectional view showing an example of the structure of the information processing apparatus according to the first embodiment of the present invention.

図１および図２に示す本実施の形態１の半導体装置は、機能が異なる複数の半導体チップ（シリコンチップ）を有するマルチチップモジュール１０であり、本実施の形態１では、ＡＳＩＣ（Application Specific Integrated Circuit)等のプロセッサＩＣ（第１半導体チップ）１と、高速通信可能な光ＩＣ（第２半導体チップ）２とを同一のモジュールに実装した例を示す。   The semiconductor device of the first embodiment shown in FIGS. 1 and 2 is a multichip module 10 having a plurality of semiconductor chips (silicon chips) having different functions. In the first embodiment, an ASIC (Application Specific Integrated Circuit) is used. An example in which a processor IC (first semiconductor chip) 1 such as) and an optical IC (second semiconductor chip) 2 capable of high-speed communication are mounted on the same module is shown.

ただし、ＡＳＩＣや光ＩＣ２は、それ以外のＩＣであってもよい。例えば、ＡＳＩＣは、ＦＰＧＡ(Field Programmable Gate Array) やＣＰＵ（Central Processing Unit)、ＧＰＵ（Graphics Processing Unit) 等でもよいし、光ＩＣ２はシグナルコンディショナ（電気信号用中継ＬＳＩ）等でもよい。   However, the ASIC and the optical IC 2 may be other ICs. For example, the ASIC may be an FPGA (Field Programmable Gate Array), a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), or the like, and the optical IC 2 may be a signal conditioner (electric signal relay LSI) or the like.

本実施の形態１では、大電力を消費し、かつ多数の電源・グランドピンを有するプロセッサＩＣ１（図１示す点線部分）の電源・グランド・低速信号ピンが集中する領域（中央部）の直下に、Ｓｉインターポーザ（図１の実線部分、チップ支持基板、シリコン基板）６を用いる（配置する）。   In the first embodiment, a large amount of power is consumed and the processor IC1 (dotted line portion shown in FIG. 1) having a large number of power supply / ground pins has a power supply / ground / low speed signal pins concentrated immediately below the area (center). , Si interposer (solid line portion in FIG. 1, chip support substrate, silicon substrate) 6 is used (arranged).

そして、プロセッサＩＣ１の高速インタフェースの直下および光インタコネクション用のＬＳＩである光ＩＣ２（図１に示す点線部分）の直下に、ガラスインターポーザ（図１の実線部分、チップ支持基板、ガラス基板）５を用いる（配置する）。   Then, a glass interposer (solid line portion in FIG. 1, chip support substrate, glass substrate) 5 is provided immediately below the high-speed interface of the processor IC 1 and directly below the optical IC 2 (dotted line portion shown in FIG. 1) which is an LSI for optical interconnection. Use (place).

つまり、インターポーザであるチップ支持基板として、Ｓｉインターポーザ（シリコン基板）６とガラスインターポーザ（ガラス基板）５とが混在している。   That is, the Si interposer (silicon substrate) 6 and the glass interposer (glass substrate) 5 are mixed as a chip support substrate that is an interposer.

詳細に構造を説明すると、本実施の形態１のマルチチップモジュール１０は、図１に示す平面視で、マルチチップモジュール１０の略中央部に配置された１つのプロセッサＩＣ１と、このプロセッサＩＣ１の周囲にそれぞれ配置された４つの光ＩＣ２とを備えている。   The structure will be described in detail. The multichip module 10 according to the first embodiment includes one processor IC1 disposed substantially at the center of the multichip module 10 in a plan view shown in FIG. Are provided with four optical ICs 2 respectively.

なお、プロセッサＩＣ１は、上述のように入力された様々な信号に対して論理的処理を行うため、消費電力が大きな半導体チップであり、かつ多くの論理回路が組み込まれているため、平面サイズも大きく、そしてピン数（電極数）も多い。   Since the processor IC1 performs logical processing on various signals input as described above, it is a semiconductor chip with high power consumption and a large number of logic circuits are incorporated. Large and has many pins (number of electrodes).

さらに、消費電力が大きいため、電源・グランドピンがチップの中央部に多数（例えば、１０００ピン以上）配置されている。そして、消費電力が大きいため、発熱量も多い。なお、信号用ピンは、外部に引き出し易いようにチップの周縁部に配置されている。   Furthermore, since power consumption is large, a large number of power supply / ground pins (for example, 1000 pins or more) are arranged at the center of the chip. And since power consumption is large, there is also much calorific value. The signal pins are arranged at the peripheral edge of the chip so that they can be easily pulled out.

一方、光ＩＣ２は、高速信号を送受信するための必要最小限の信号・電源・グランドピンしか設けられていないため、ピン数が少なく、かつ消費電力も小さい。したがって、発熱量も少ないチップである。なお、光ＩＣ２は、その特性上、熱に弱く、周囲の熱が変動すると性能が劣化する。   On the other hand, the optical IC 2 is provided with only the minimum necessary signal, power supply, and ground pins for transmitting and receiving high-speed signals, and therefore has a small number of pins and low power consumption. Therefore, the chip generates less heat. The optical IC 2 is vulnerable to heat due to its characteristics, and its performance deteriorates when the ambient heat fluctuates.

本実施の形態１のマルチチップモジュール１０は、以上のような特徴のプロセッサＩＣ１と光ＩＣ２とを有している。   The multichip module 10 according to the first embodiment includes the processor IC1 and the optical IC2 having the characteristics described above.

また、本実施の形態１のマルチチップモジュール１０では、平面視が四角形を成すプロセッサＩＣ１がモジュールの中央部に配置され、このプロセッサＩＣ１の４つの各辺のそれぞれに対応して４つの光ＩＣ２が配置されている。   Further, in the multichip module 10 of the first embodiment, the processor IC1 having a square shape in plan view is disposed in the center of the module, and four optical ICs 2 are respectively provided corresponding to the four sides of the processor IC1. Has been placed.

そして、図２に示すように、プロセッサＩＣ１の電源・グランド・低速信号ピンが集中する領域（中央部）の直下に、Ｓｉインターポーザ６が配置されている。さらに、図１に示すように、Ｓｉインターポーザ６の平面視も四角形であり、Ｓｉインターポーザ６の各辺に対応して４枚のガラスインターポーザ５が配置されている。   As shown in FIG. 2, the Si interposer 6 is arranged immediately below the region (central portion) where the power supply, ground, and low-speed signal pins of the processor IC1 are concentrated. Furthermore, as shown in FIG. 1, the plan view of the Si interposer 6 is also quadrangular, and four glass interposers 5 are arranged corresponding to each side of the Si interposer 6.

つまり、４つの光ＩＣ２は、各光ＩＣ２それぞれの直下に配置されたガラスインターポーザ５によって支持されており、これらプロセッサＩＣ１および光ＩＣ２が、Ｓｉインターポーザ６やガラスインターポーザ５によって支持されている。   That is, the four optical ICs 2 are supported by the glass interposer 5 arranged immediately below each optical IC 2, and the processor IC 1 and the optical IC 2 are supported by the Si interposer 6 and the glass interposer 5.

すなわち、チップ支持基板としてＳｉインターポーザ６とガラスインターポーザ５とが用いられている。   That is, the Si interposer 6 and the glass interposer 5 are used as the chip support substrate.

また、本実施の形態１のマルチチップモジュール１０では、４枚のガラスインターポーザ５が、大きな長方形の２枚のガラスインターポーザ５ｘ（５）と、小さな長方形の２枚のガラスインターポーザ５ｙ（５）とに分けられる。そして、大きなガラスインターポーザ５ｘ同士がＳｉインターポーザ６を挟んで対向するように配置され、かつ小さなガラスインターポーザ５ｙ同士が、同様にＳｉインターポーザ６を挟んで対向するように配置されている。   In the multichip module 10 of the first embodiment, the four glass interposers 5 are divided into two large rectangular glass interposers 5x (5) and two small rectangular glass interposers 5y (5). Divided. The large glass interposers 5x are arranged so as to face each other with the Si interposer 6 interposed therebetween, and the small glass interposers 5y are arranged so as to face each other with the Si interposer 6 interposed therebetween.

この時、大きな長方形のガラスインターポーザ５ｘの長手方向の長さは、小さな長方形のガラスインターポーザ５ｙの短辺の２つ分の長さと、Ｓｉインターポーザ６の一辺の長さとを合わせた長さと略等しくなるような関係となっている。   At this time, the length of the large rectangular glass interposer 5x in the longitudinal direction is substantially equal to the length of the two short sides of the small rectangular glass interposer 5y and the length of one side of the Si interposer 6. It is like this.

したがって、図１に示すように、Ｓｉインターポーザ６の周囲に４枚のガラスインターポーザ５を配置する上で、２枚の大きなガラスインターポーザ５ｘをＳｉインターポーザ６を挟んで対向して配置し、かつ２枚の大きなガラスインターポーザ５ｘの間に、同様にＳｉインターポーザ６を挟んで対向するように２枚の小さなガラスインターポーザ５ｙを配置している。   Therefore, as shown in FIG. 1, when four glass interposers 5 are arranged around the Si interposer 6, two large glass interposers 5x are arranged opposite to each other with the Si interposer 6 interposed therebetween, and two Between two large glass interposers 5x, two small glass interposers 5y are arranged so as to face each other with the Si interposer 6 interposed therebetween.

これにより、５枚のインターポーザが、平面視で最小の面積の四角形を形成するように配置されている。なお、５枚のインターポーザは、それぞれ後述する微小（５〜１０μｍ程度）な隙間７を介して配置されている。   Thus, the five interposers are arranged so as to form a quadrangle having the minimum area in plan view. Note that the five interposers are arranged via a minute gap (about 5 to 10 μm) described later.

また、図２に示すように、Ｓｉインターポーザ６およびガラスインターポーザ５のそれぞれには、貫通孔内配線である貫通ビア５ｃ，６ｃが複数形成されている。   As shown in FIG. 2, each of the Si interposer 6 and the glass interposer 5 is formed with a plurality of through vias 5 c and 6 c that are through-hole wirings.

つまり、Ｓｉインターポーザ６においては、その上面６ａ側の電極と下面６ｂ側の電極とを電気的に接続する複数の貫通ビア６ｃが形成されており、また、ガラスインターポーザ５においても、その上面５ａ側の電極と下面５ｂ側の電極とを電気的に接続する複数の貫通ビア５ｃが形成されている。   That is, the Si interposer 6 is formed with a plurality of through vias 6c that electrically connect the electrode on the upper surface 6a side and the electrode on the lower surface 6b side, and the glass interposer 5 also has an upper surface 5a side. A plurality of through vias 5c are formed to electrically connect the electrodes and the electrodes on the lower surface 5b side.

なお、これら１枚のＳｉインターポーザ６と４枚のガラスインターポーザ５は、パッケージ基板であるセラミック基板（配線基板）３の上面３ａに支持されている。   The single Si interposer 6 and the four glass interposers 5 are supported on the upper surface 3a of a ceramic substrate (wiring substrate) 3 that is a package substrate.

すなわち、セラミック基板３の上面３ａには、それぞれ複数のバンプ４を介してＳｉインターポーザ６とガラスインターポーザ５が実装されている。詳細には、セラミック基板３の上面３ａに格子状に配置された複数のバンプ４ｃを介してＳｉインターポーザ６が実装され、さらに、Ｓｉインターポーザ６の周囲に４枚のガラスインターポーザ５のそれぞれが、複数のバンプ４ｄを介して実装されている。   That is, the Si interposer 6 and the glass interposer 5 are mounted on the upper surface 3 a of the ceramic substrate 3 via the plurality of bumps 4, respectively. Specifically, the Si interposer 6 is mounted on the upper surface 3a of the ceramic substrate 3 via a plurality of bumps 4c arranged in a lattice pattern, and each of the four glass interposers 5 is provided around the Si interposer 6. It is mounted via the bump 4d.

また、各ガラスインターポーザ５上には、それぞれ光ＩＣ２が複数のバンプ４ｂを介して搭載され、さらに、Ｓｉインターポーザ６上には、プロセッサＩＣ１が複数のバンプ４ａを介して搭載されている。   On each glass interposer 5, the optical IC 2 is mounted via a plurality of bumps 4b, and on the Si interposer 6, the processor IC 1 is mounted via a plurality of bumps 4a.

なお、プロセッサＩＣ１においては、中央部の電源・グランドピンが複数のバンプ４ａを介してＳｉインターポーザ６に接続され、一方、周縁部（ここでは外側２列）の信号用ピンが複数のバンプ４ａを介してガラスインターポーザ５に接続されている。   In the processor IC 1, the central power supply / ground pin is connected to the Si interposer 6 via a plurality of bumps 4 a, while the signal pins in the peripheral part (herein, the outer two rows) have a plurality of bumps 4 a. To the glass interposer 5.

そして、図１に示すように、各ガラスインターポーザ５上において、プロセッサＩＣ１の高速の信号用ピンと光ＩＣ２の信号用ピンとが、上面５ａに形成された高速配線５ｄを介して接続されている。   As shown in FIG. 1, on each glass interposer 5, the high-speed signal pins of the processor IC1 and the signal pins of the optical IC 2 are connected via high-speed wiring 5d formed on the upper surface 5a.

また、パッケージ基板であるセラミック基板３には、図２に示すように、複数の内部配線３ｃや複数のビア３ｄが形成されており、上面３ａ側の電極と下面３ｂ側の電極とが、複数のビア３ｄや内部配線３ｃを介して電気的に接続されている。   Further, as shown in FIG. 2, a plurality of internal wirings 3c and a plurality of vias 3d are formed on the ceramic substrate 3 as a package substrate, and a plurality of electrodes on the upper surface 3a side and electrodes on the lower surface 3b side are provided. Are electrically connected via the via 3d and the internal wiring 3c.

そして、セラミック基板３の下面３ｂには、マルチチップモジュール１０の外部端子である複数の半田ボール８が設けられている。   A plurality of solder balls 8 that are external terminals of the multichip module 10 are provided on the lower surface 3 b of the ceramic substrate 3.

以上の構成により、プロセッサＩＣ１および光ＩＣ２は、Ｓｉインターポーザ６の貫通ビア６ｃ、ガラスインターポーザ５の貫通ビア５ｃ、バンプ４、セラミック基板３のビア３ｄ、内部配線３ｃ等を介してセラミック基板３の下面３ｂに設けられた複数の半田ボール８に電気的に接続されている。   With the above configuration, the processor IC 1 and the optical IC 2 are connected to the lower surface of the ceramic substrate 3 via the through via 6c of the Si interposer 6, the through via 5c of the glass interposer 5, the bump 4, the via 3d of the ceramic substrate 3, the internal wiring 3c, and the like. It is electrically connected to a plurality of solder balls 8 provided on 3b.

なお、本実施の形態１のマルチチップモジュール１０では、チップ支持基板として、Ｓｉインターポーザ６とガラスインターポーザ５とが混在している。   In the multichip module 10 of the first embodiment, the Si interposer 6 and the glass interposer 5 are mixed as the chip support substrate.

これは、Ｓｉ（シリコン）およびガラスは、半導体チップを形成するシリコンと熱膨張係数が近いためであり、シリコン基板およびガラス基板をインターポーザとして用いることにより、チップ間の配線を細い配線で、かつ高密度に形成することができる。   This is because Si (silicon) and glass have a thermal expansion coefficient close to that of silicon forming a semiconductor chip. By using a silicon substrate and a glass substrate as an interposer, the wiring between chips is thin and high. Can be formed to a density.

つまり、本実施の形態１のマルチチップモジュール１０は、プロセッサＩＣ１の中央部の電源・グランド・低速信号ピンの領域では、ここで発生する熱が直下のＳｉインターポーザ６に伝わる構造となっており、プロセッサＩＣ１の熱が光ＩＣ２には到達しないような熱遮蔽の構造を備えている。   That is, the multichip module 10 of the first embodiment has a structure in which the heat generated here is transmitted to the Si interposer 6 directly below in the power supply / ground / low-speed signal pin area in the center of the processor IC1, A heat shielding structure is provided so that the heat of the processor IC1 does not reach the optical IC2.

一方、Ｓｉインターポーザ６の周囲には、隙間７を介してガラスインターポーザ５を配置し、このガラスインターポーザ５上に光ＩＣ２を搭載することにより、光ＩＣ２による高速の電気信号が損失しにくいようにしている。なお、光ＩＣ２は、ピン数が少ないため、ガラスインターポーザ５に形成する貫通ビア５ｃ用の貫通孔の数も少なくて済み、インターポーザの加工コストの低減化を図ることができる。   On the other hand, a glass interposer 5 is disposed around the Si interposer 6 through a gap 7 and an optical IC 2 is mounted on the glass interposer 5 so that high-speed electrical signals from the optical IC 2 are not easily lost. Yes. Since the optical IC 2 has a small number of pins, the number of through holes for the through vias 5c formed in the glass interposer 5 is small, and the processing cost of the interposer can be reduced.

そして、プロセッサＩＣ（第１半導体チップ）１は、Ｓｉインターポーザ６とガラスインターポーザ５とに跨がって実装されており、Ｓｉインターポーザ６とガラスインターポーザ５との両者に電気的に接続されている。   The processor IC (first semiconductor chip) 1 is mounted across the Si interposer 6 and the glass interposer 5, and is electrically connected to both the Si interposer 6 and the glass interposer 5.

詳細には、プロセッサＩＣ１の中央部の電源・グランド・低速信号ピンはＳｉインターポーザ６に電気的に接続され、周縁部（例えば、ここでは外側から２列）の高速信号用のピンは、Ｓｉインターポーザ６の周囲に配置されたガラスインターポーザ５に電気的に接続されている。   Specifically, the power supply / ground / low-speed signal pins at the center of the processor IC 1 are electrically connected to the Si interposer 6, and the high-speed signal pins at the periphery (for example, two rows from the outside here) are connected to the Si interposer. 6 is electrically connected to a glass interposer 5 disposed around the periphery of the glass 6.

これにより、プロセッサＩＣ１の放熱性を高め、モジュールのコストの低減化を図り、電源性能および高速伝送性を向上させたマルチチップモジュール１０を実現することができる。   As a result, the heat dissipation of the processor IC 1 can be increased, the module cost can be reduced, and the multichip module 10 with improved power supply performance and high-speed transmission can be realized.

次に、図３を用いて、本発明者が比較検討を行った比較例のマルチチップモジュール８０について説明する。   Next, with reference to FIG. 3, a description will be given of a multi-chip module 80 of a comparative example that the inventor has conducted a comparative study.

図３に示すマルチチップモジュール８０では、チップ支持基板であるインターポーザとして、１枚のＳｉインターポーザ８１を用い、このＳｉインターポーザ８１上にプロセッサＩＣ１および光ＩＣ２が搭載されている。さらに、プロセッサＩＣ１と光ＩＣ２とを接続する電気配線である高速配線８１ｂがＳｉインターポーザ８１の上面８１ａに形成されている。   In the multichip module 80 shown in FIG. 3, one Si interposer 81 is used as an interposer that is a chip support substrate, and the processor IC 1 and the optical IC 2 are mounted on the Si interposer 81. Further, a high-speed wiring 81 b that is an electrical wiring for connecting the processor IC 1 and the optical IC 2 is formed on the upper surface 81 a of the Si interposer 81.

なお、プロセッサＩＣ１は大電力を消費するため、給電性能の向上を目的として中央部に電源・グランドピンが多数集中して配置されている。したがって、Ｉ／Ｏピン（高速信号ピン）は基本的に周縁部に配置されている。そして、消費電力が大きいため、モジュール内では熱源となる半導体チップである。   Since the processor IC1 consumes a large amount of power, a large number of power supply / ground pins are concentrated in the center for the purpose of improving the power supply performance. Therefore, the I / O pins (high-speed signal pins) are basically arranged at the peripheral edge. And since power consumption is large, it is a semiconductor chip which becomes a heat source in the module.

一方、光ＩＣ２は、電気信号ピンのほとんどは光変換のための高速信号用Ｉ／Ｏピンと少数の電源・グランドピンとから構成される。そして、光ＩＣ２は熱に弱いという特性を有している。   On the other hand, in the optical IC 2, most of the electric signal pins are composed of high-speed signal I / O pins for optical conversion and a small number of power supply / ground pins. The optical IC 2 has a characteristic that it is weak against heat.

以上のような特性の２種類の半導体チップ（シリコンチップ）を有する構造において、図３に示す比較例のマルチチップモジュール８０では、Ｓｉインターポーザ８１上にプロセッサＩＣ１と光ＩＣ２とが搭載されているため、プロセッサＩＣ１から発せられる熱がＳｉインターポーザ８１を介して光ＩＣ２に伝わる。   In the structure having two types of semiconductor chips (silicon chips) having the above characteristics, the processor IC1 and the optical IC2 are mounted on the Si interposer 81 in the multichip module 80 of the comparative example shown in FIG. The heat generated from the processor IC1 is transmitted to the optical IC2 through the Si interposer 81.

その結果、光ＩＣ２が損傷し易い。   As a result, the optical IC 2 is easily damaged.

また、インターポーザとしてＳｉインターポーザ８１を用いているため、伝送損失が大きく、高速伝送性能が低下してしまう。   Further, since the Si interposer 81 is used as the interposer, the transmission loss is large and the high-speed transmission performance is degraded.

さらに、面積が大きなＳｉインターポーザ８１を用いることにより、材料コストが高くなる等の課題が発生する。   Further, the use of the Si interposer 81 having a large area causes problems such as an increase in material cost.

これに対して、本実施の形態１の図１および図２に示すマルチチップモジュール１０では、プロセッサＩＣ１の電源・グランド・低速信号ピンが集中する中央部の領域の直下にＳｉインターポーザ６を配置し、さらに、プロセッサＩＣ１の高速インタフェースの直下および光インタコネクション用の光ＩＣ２の直下にガラスインターポーザ５を配置している。   On the other hand, in the multi-chip module 10 shown in FIGS. 1 and 2 of the first embodiment, the Si interposer 6 is arranged immediately below the central region where the power supply, ground, and low-speed signal pins of the processor IC1 are concentrated. Further, a glass interposer 5 is disposed immediately below the high-speed interface of the processor IC1 and immediately below the optical IC 2 for optical interconnection.

すなわち、インターポーザとして、Ｓｉインターポーザ６とガラスインターポーザ５とが混在している。   That is, the Si interposer 6 and the glass interposer 5 are mixed as an interposer.

これにより、モジュールの熱特性、電源性能、高速伝送性能等の性能を向上させて比較例で発生する上記課題を解決することができる。   This improves the thermal characteristics, power supply performance, high-speed transmission performance, etc. of the module and solves the above-mentioned problems that occur in the comparative example.

具体的には、熱に関しては、プロセッサＩＣ１の一部と光ＩＣ２とをガラスインターポーザ５上に配置することにより、プロセッサＩＣ１と光ＩＣ２間の熱伝導を回避することができる。これにより、プロセッサＩＣ１の熱によって光ＩＣ２が損傷することを阻止できる。   Specifically, regarding heat, by disposing a part of the processor IC1 and the optical IC2 on the glass interposer 5, heat conduction between the processor IC1 and the optical IC2 can be avoided. As a result, the optical IC 2 can be prevented from being damaged by the heat of the processor IC 1.

そして、プロセッサＩＣ１の直下にＳｉインターポーザ６を配置することにより、プロセッサＩＣ１の熱をＳｉインターポーザ６に伝導することができる。その結果、マルチチップモジュール１０の熱特性を向上できる。   By disposing the Si interposer 6 immediately below the processor IC 1, the heat of the processor IC 1 can be conducted to the Si interposer 6. As a result, the thermal characteristics of the multichip module 10 can be improved.

また、電源性能に関しては、ガラス材における空洞共振が発生する要件である大電源電流が流れるプロセッサＩＣ１の直下にＳｉインターポーザ６を配置することにより、空洞共振が起こらないため、空洞共振による電源雑音発生の課題を回避することができる。   Further, regarding power supply performance, since the Si interposer 6 is disposed immediately below the processor IC 1 through which a large power supply current, which is a requirement for generating cavity resonance in a glass material, does not cause cavity resonance, power noise is generated due to cavity resonance. This problem can be avoided.

また、高速伝送性に関しては、プロセッサＩＣ１と光ＩＣ２との間の超高速信号（例えば、１０Ｇｂｐｓ以上）の電気配線（高速配線５ｄ）がガラスインターポーザ５上に形成されていることにより、高速信号における高速性を維持することができる。   As for high-speed transmission, the electrical wiring (high-speed wiring 5d) for the ultra-high-speed signal (for example, 10 Gbps or more) between the processor IC1 and the optical IC 2 is formed on the glass interposer 5, so High speed can be maintained.

以上、本実施の形態１のマルチチップモジュール１０によれば、Ｓｉまたはガラスの何れか１種類のインターポーザで構成したマルチチップモジュール（例えば、比較例のマルチチップモジュール８０）と比較して、熱特性・電源性能・高速伝送性能等の性能を向上させることができる。   As described above, according to the multichip module 10 of the first embodiment, compared with the multichip module (for example, the multichip module 80 of the comparative example) configured by any one kind of Si or glass interposer, the thermal characteristics. -Performance such as power supply performance and high-speed transmission performance can be improved.

次に、本実施の形態１の情報処理装置について説明する。   Next, the information processing apparatus according to the first embodiment will be described.

図４に示す本実施の形態１の情報処理装置１１は、サーバやルータ等の情報機器であり、本実施の形態１のマルチチップモジュール１０を情報機器に組み込んだ一例である。   The information processing apparatus 11 according to the first embodiment shown in FIG. 4 is an information device such as a server or a router, and is an example in which the multichip module 10 according to the first embodiment is incorporated in the information device.

情報処理装置１１は、複数の処理基板１２と、それら処理基板１２との接続を切り替えるためのスイッチ基板（制御基板）１３とをそれぞれコネクタ１６を介してバックプレーン基板１４に接続し、複数の処理基板１２とスイッチ基板１３とをバックプレーン基板１４で接続する構成のものである。   The information processing apparatus 11 connects a plurality of processing boards 12 and a switch board (control board) 13 for switching the connection between the processing boards 12 to the backplane board 14 via the connectors 16, respectively. The board 12 and the switch board 13 are connected by a backplane board 14.

このような情報処理装置１１では、各基板間を６０ｃｍ〜１００ｃｍ程度の伝送路で信号配線によって接続している。   In such an information processing apparatus 11, the substrates are connected to each other through a signal line through a transmission path of about 60 cm to 100 cm.

また、信号の高速化により電気インターコネクションでの伝送が物理（特性）的に困難な箇所には光インターコネクションが適用されるようになっている。図４では、光インターコネクションがバックプレーン伝送に適用された場合の情報処理装置１１に、本実施の形態１のマルチチップモジュール１０が適用された例を示している。   In addition, optical interconnection is applied to places where transmission through electrical interconnection is physically (characteristic) difficult due to signal speedup. FIG. 4 shows an example in which the multichip module 10 of the first embodiment is applied to the information processing apparatus 11 when the optical interconnection is applied to backplane transmission.

すなわち、複数の処理基板１２およびスイッチ基板１３のそれぞれには、図１に示す本実施の形態１のマルチチップモジュール１０が搭載されている。   That is, the multichip module 10 of the first embodiment shown in FIG. 1 is mounted on each of the plurality of processing substrates 12 and the switch substrate 13.

各マルチチップモジュール１０は、上述したように、プロセッサＩＣ１と、プロセッサＩＣ１とは機能が異なる光ＩＣ２と、複数の半導体チップを支持する複数のインターポーザ（チップ支持基板）と、複数のインターポーザを支持するセラミック基板（配線基板）３とを備えている。   As described above, each multi-chip module 10 supports the processor IC 1, the optical IC 2 having a function different from that of the processor IC 1, a plurality of interposers (chip support substrates) that support a plurality of semiconductor chips, and a plurality of interposers. And a ceramic substrate (wiring substrate) 3.

そして、マルチチップモジュール１０における複数のインターポーザには、シリコンからなるＳｉインターポーザ６と、ガラスからなるガラスインターポーザ５とが混在している。   The plurality of interposers in the multichip module 10 include a Si interposer 6 made of silicon and a glass interposer 5 made of glass.

図４に示す情報処理装置１１では、複数の処理基板１２のそれぞれとスイッチ基板１３とが複数の光ファイバー（配線部）１５によって光接続されており、スイッチ基板１３によって入力信号に基づいて複数の処理基板１２の何れと接続するかを高速で制御している（切り替えている）。   In the information processing apparatus 11 shown in FIG. 4, each of the plurality of processing substrates 12 and the switch substrate 13 are optically connected by a plurality of optical fibers (wiring units) 15, and a plurality of processings are performed by the switch substrate 13 based on input signals. Which of the substrates 12 is connected is controlled at high speed (switched).

本実施の形態１の情報処理装置１１によれば、各基板に本実施の形態１のマルチチップモジュール１０が搭載されているため、各基板における処理能力を向上させることができる。   According to the information processing apparatus 11 of the first embodiment, since the multichip module 10 of the first embodiment is mounted on each substrate, the processing capability on each substrate can be improved.

その結果、情報処理装置１１の伝送スループット等の性能を向上させることができる。   As a result, performance such as transmission throughput of the information processing apparatus 11 can be improved.

＜実施の形態２＞
図５は本発明の実施の形態２の半導体装置の構造の一例を半導体チップを透過して示す平面図、図６は実施の形態２の変形例の半導体装置の構造を示す拡大部分断面図、図７は図５に示す半導体装置に搭載される第１半導体チップに設けられたバンプのレイアウトの一例を示す平面図である。<Embodiment 2>
FIG. 5 is a plan view showing an example of the structure of the semiconductor device according to the second embodiment of the present invention through a semiconductor chip. FIG. 6 is an enlarged partial sectional view showing the structure of a semiconductor device according to a modification of the second embodiment. FIG. 7 is a plan view showing an example of the layout of bumps provided on the first semiconductor chip mounted on the semiconductor device shown in FIG.

図５に示す本実施の形態２のマルチチップモジュール２０は、実施の形態１のマルチチップモジュール１０と同様に、機能が異なる複数の半導体チップ（プロセッサＩＣ１と光ＩＣ２）を有し、かつチップ支持基板（インターポーザ）としてＳｉインターポーザ６とガラスインターポーザ５とが混在しているものである。   The multi-chip module 20 of the second embodiment shown in FIG. 5 has a plurality of semiconductor chips (processor IC1 and optical IC 2) having different functions, as with the multi-chip module 10 of the first embodiment, and has chip support. A Si interposer 6 and a glass interposer 5 are mixed as a substrate (interposer).

本実施の形態２のマルチチップモジュール２０における実施の形態１のマルチチップモジュール１０との相違点は、Ｓｉインターポーザ６の周囲に配置されたガラスインターポーザ５の形状および構造と、図７に示すプロセッサＩＣ１の主面１ａに設けられたバンプ４の配置である。   The multichip module 20 of the second embodiment is different from the multichip module 10 of the first embodiment in the shape and structure of the glass interposer 5 arranged around the Si interposer 6 and the processor IC1 shown in FIG. This is an arrangement of the bumps 4 provided on the main surface 1a.

図５および図７に示すように、プロセッサＩＣ１の４つの隅部（角部）ではバンプを使用せずに、かつガラスインターポーザ５の平面サイズを４枚（Ｓｉインターポーザ６の上下左右）ともに同一のサイズ（大きさ）としている。   As shown in FIGS. 5 and 7, bumps are not used at the four corners (corner portions) of the processor IC 1, and the planar size of the four glass interposers 5 (upper, lower, left and right of the Si interposer 6) is the same. Size (size).

すなわち、図７に示すように、プロセッサＩＣ１の主面１ａの４つの隅部にはバンプが設けられておらず、さらに４枚のガラスインターポーザ５を同一の平面サイズとしている。つまり、Ｓｉインターポーザ６の図６に示す上面６ａの一辺と、４枚のガラスインターポーザ５のそれぞれの図６に示す上面５ａの一辺とが略同じ長さとなっている。   That is, as shown in FIG. 7, bumps are not provided at the four corners of the main surface 1a of the processor IC1, and the four glass interposers 5 have the same planar size. That is, one side of the upper surface 6a shown in FIG. 6 of the Si interposer 6 and one side of the upper surface 5a shown in FIG. 6 of each of the four glass interposers 5 have substantially the same length.

４枚のガラスインターポーザ５のそれぞれの上面５ａの一辺とＳｉインターポーザ６の上面６ａの一辺とを略同じ長さとすることで、図５に示すように、Ｓｉインターポーザ６の周囲に４枚のガラスインターポーザ５を配置した際に、プロセッサＩＣ１の主面１ａの４つの隅部に対向する位置にはインターポーザは配置されない構造となる。   By making the one side of the upper surface 5a of each of the four glass interposers 5 and the one side of the upper surface 6a of the Si interposer 6 have substantially the same length, four glass interposers are provided around the Si interposer 6 as shown in FIG. When 5 is arranged, the interposer is not arranged at positions facing the four corners of the main surface 1a of the processor IC1.

したがって、図７に示すように、プロセッサＩＣ１の主面１ａの４つの隅部にはバンプが設けられていない。   Therefore, as shown in FIG. 7, bumps are not provided at the four corners of the main surface 1a of the processor IC1.

このように本実施の形態２のマルチチップモジュール２０は、同一の平面サイズ（１種類）の４枚のガラスインターポーザ５を用いて組み立てるため、部品コストの削減が可能となる。   As described above, since the multichip module 20 according to the second embodiment is assembled using the four glass interposers 5 having the same plane size (one type), the cost of components can be reduced.

また、図６は、本実施の形態２の変形例のマルチチップモジュール２０におけるインターポーザの断面の詳細構造を示している。   FIG. 6 shows a detailed structure of the cross section of the interposer in the multichip module 20 of the modification of the second embodiment.

図６に示すマルチチップモジュール２０では、ガラスインターポーザ５の内部の配線層に高速信号用の高速配線５ｅを設ける構造をとっている。なお、光ＩＣ２を支持するガラスインターポーザ５を薄く形成し、ガラスインターポーザ５の下方にガラスコア５ｇが配置されている。ガラスコア５ｇにも複数の貫通ビア（貫通孔内配線）５ｈが形成されている。これにより、ガラスインターポーザ５ではその表裏面の端子５ｆが貫通ビア５ｃによって電気的に接続され、さらにガラスコア５ｇの貫通ビア５ｈが端子５ｆと端子５ｉとを電気的に接続することで、光ＩＣ２のバンプ４ｂを直下のセラミック基板３の端子３ｅにバンプ４ｄを介して電気的に接続させることができる。   The multi-chip module 20 shown in FIG. 6 has a structure in which high-speed signal 5e for high-speed signals is provided in the wiring layer inside the glass interposer 5. The glass interposer 5 that supports the optical IC 2 is formed thin, and a glass core 5 g is disposed below the glass interposer 5. The glass core 5g is also formed with a plurality of through vias (in-hole wiring) 5h. As a result, in the glass interposer 5, the front and back terminals 5f are electrically connected by the through vias 5c, and the through vias 5h of the glass core 5g electrically connect the terminals 5f and 5i. The bump 4b can be electrically connected to the terminal 3e of the ceramic substrate 3 directly below via the bump 4d.

また、Ｓｉインターポーザ６では、その表裏面の端子６ｄが貫通ビア６ｃによって電気的に接続され、さらにバンプ４ｃを介して直下のセラミック基板３の端子３ｅに電気的に接続されている。   Further, in the Si interposer 6, the front and back terminals 6d are electrically connected by the through vias 6c, and are further electrically connected to the terminals 3e of the ceramic substrate 3 directly below via the bumps 4c.

なお、セラミック基板３にはその上面３ａに複数の端子３ｅが形成され、一方、下面３ｂには複数のランド（電極）３ｆが形成され、各ランド３ｆにマルチチップモジュール２０の外部端子となる複数の半田ボール８が設けられている。セラミック基板３においては、上面３ａの端子３ｅと、これに対応する下面３ｂのランド３ｆとが、内部に形成された複数のビア３ｄや内部配線３ｃを介して電気的に接続されている。   A plurality of terminals 3e are formed on the upper surface 3a of the ceramic substrate 3, while a plurality of lands (electrodes) 3f are formed on the lower surface 3b. A plurality of lands 3f serve as external terminals of the multichip module 20. Solder balls 8 are provided. In the ceramic substrate 3, the terminal 3e on the upper surface 3a and the land 3f on the lower surface 3b corresponding to the terminal 3e are electrically connected through a plurality of vias 3d and internal wirings 3c formed therein.

次に、本実施の形態２のマルチチップモジュール２０におけるプロセッサＩＣ１のバンプ４ｃの配置について、図７を用いて説明する。   Next, the arrangement of the bumps 4c of the processor IC1 in the multichip module 20 of the second embodiment will be described with reference to FIG.

マルチチップモジュール２０では、高速伝送（高速信号）用のバンプ（およびその周囲の電源／グランドバンプ）４は、モジュールの最外周から何列（本実施の形態２では２列）かに集中して配列され、一方、低速信号・電源・グランド用のバンプ４は、中央部に配列されている。   In the multichip module 20, bumps (and power / ground bumps) 4 for high-speed transmission (high-speed signal) are concentrated in the number of rows (two rows in the second embodiment) from the outermost periphery of the module. On the other hand, the bumps 4 for low-speed signal / power supply / ground are arranged in the central portion.

ここで、図７に示すプロセッサＩＣ１において、主面１ａの周縁部に配置される上記高速伝送（高速信号）用とその周囲の電源／グランドのバンプ４の集合をバンプ群４ｅ、中央部に配置される低速信号・電源・グランド用のバンプ４の集合をバンプ群４ｆとして表す。   Here, in the processor IC1 shown in FIG. 7, the set of bumps 4 for the high speed transmission (high speed signal) and the surrounding power supply / ground arranged at the peripheral portion of the main surface 1a is arranged in the bump group 4e and the central portion. A set of bumps 4 for the low-speed signal / power source / ground to be used is represented as a bump group 4f.

また、図７において、各バンプ４の記号Ｖは電源、Ｇはグランド、Ｌは低速信号、Ｈは高速信号（差動）であることをそれぞれ示している。   In FIG. 7, the symbol V of each bump 4 indicates a power source, G indicates a ground, L indicates a low-speed signal, and H indicates a high-speed signal (differential).

そして、本実施の形態２のプロセッサＩＣ１の特徴は、上記２つの集合間のバンプピッチ（バンプ４の設置ピッチ：Ｑ）が、中央部のバンプ群４ｆにおける隣り合うバンプ４のバンプピッチ（バンプ４の設置ピッチ：Ｐ）より大きい（Ｑ＞Ｐ）ことである。   The processor IC1 of the second embodiment is characterized in that the bump pitch between the two sets (bump 4 installation pitch: Q) is the bump pitch (bump 4) of the adjacent bumps 4 in the central bump group 4f. (Q> P) which is larger than the installation pitch of P.

すなわち、プロセッサＩＣ１の主面１ａに設けられた複数のバンプ４のうち、Ｓｉインターポーザ６に接続する中央部のバンプ群４ｆの最外周のバンプ４と、このバンプ４の隣りに設けられ、かつガラスインターポーザ５に接続するバンプ群４ｅのバンプ４との設置ピッチをＱとする。さらに、Ｓｉインターポーザ６に接続する中央部のバンプ群４ｆの複数のバンプ４のうちの隣り合うバンプ間の設置ピッチをＰとすると、設置ピッチＱは設置ピッチＰより大きい（Ｑ＞Ｐ）。   That is, among the plurality of bumps 4 provided on the main surface 1a of the processor IC1, the bump 4 on the outermost periphery of the central bump group 4f connected to the Si interposer 6 is provided adjacent to the bump 4 and glass. The installation pitch of the bump group 4e connected to the interposer 5 with the bump 4 is defined as Q. Further, when the installation pitch between adjacent bumps of the plurality of bumps 4 of the central bump group 4f connected to the Si interposer 6 is P, the installation pitch Q is larger than the installation pitch P (Q> P).

この集合間のバンプピッチＱは、Ｓｉインターポーザ６とガラスインターポーザ５の間の図１に示す隙間７の距離α（図５参照）をどこまで狭くできるかにより変わってくるが、実装の位置精度からαは、例えば５μｍ〜数十μｍ程度である。ここで、Ｑ＝Ｐ＋αである。   The bump pitch Q between the groups varies depending on how far the distance α (see FIG. 5) of the gap 7 shown in FIG. 1 between the Si interposer 6 and the glass interposer 5 can be reduced. Is, for example, about 5 μm to several tens of μm. Here, Q = P + α.

すなわち、プロセッサＩＣ１のバンプ配置において、上記２つの集合間のバンプピッチＱを、中央部のバンプ群４ｆにおけるバンプピッチＰより大きくすることにより、Ｓｉインターポーザ６、ガラスインターポーザ５およびプロセッサＩＣ１の３者間の実装の位置ずれを吸収することができる。   That is, in the bump arrangement of the processor IC1, the bump pitch Q between the two sets is made larger than the bump pitch P in the bump group 4f in the central portion, so that the three members of the Si interposer 6, the glass interposer 5 and the processor IC1 are arranged. It is possible to absorb the positional deviation of the mounting.

また、本実施の形態２のプロセッサＩＣ１の他の特徴は、主面１ａの４隅にバンプ４が存在しないことである。   Another feature of the processor IC 1 according to the second embodiment is that there are no bumps 4 at the four corners of the main surface 1a.

これにより、プロセッサＩＣ１の主面１ａの４つの隅部には、これに対応させてインターポーザを配置する必要がないため、Ｓｉインターポーザ６の周囲に配置する４枚のガラスインターポーザ５の形状（平面の大きさ）を、上述のように同一にすることができ、部品コストの削減が可能となる。   Thereby, since it is not necessary to arrange an interposer in correspondence with the four corners of the main surface 1a of the processor IC1, the shape (planar surface) of the four glass interposers 5 arranged around the Si interposer 6 can be obtained. The size) can be made the same as described above, and the component cost can be reduced.

なお、本実施の形態２のマルチチップモジュール２０のその他の構造とその他の効果については、実施の形態１のマルチチップモジュール１０のものと同様であるため、その重複説明は省略する。   Note that the other structure and other effects of the multichip module 20 of the second embodiment are the same as those of the multichip module 10 of the first embodiment, and therefore, redundant description thereof is omitted.

＜実施の形態３＞
図８は本発明の実施の形態３の半導体装置の構造の一例を半導体チップを透過して示す平面図、図９は図８のＡ−Ａ線に沿って切断した構造を示す断面図である。<Embodiment 3>
8 is a plan view showing an example of the structure of the semiconductor device according to the third embodiment of the present invention through a semiconductor chip. FIG. 9 is a cross-sectional view showing the structure cut along the line AA in FIG. .

本実施の形態３のマルチチップモジュール３０は、機能が異なる３種類の半導体チップが搭載された半導体装置である。なお、本実施の形態３では、機能が異なる３種類の半導体チップが、プロセッサＩＣ（第１半導体チップ）１と、光ＩＣ（第２半導体チップ）２と、積層型のメモリチップ（第３半導体チップ）３１の場合を一例として説明するが、３種類の半導体チップの機能は、上記以外のものであっても同様の効果を得ることができる。   The multichip module 30 of the third embodiment is a semiconductor device on which three types of semiconductor chips having different functions are mounted. In the third embodiment, three types of semiconductor chips having different functions are a processor IC (first semiconductor chip) 1, an optical IC (second semiconductor chip) 2, and a stacked memory chip (third semiconductor). The case of the chip) 31 will be described as an example, but the same effect can be obtained even if the functions of the three types of semiconductor chips are other than those described above.

ここで、３種類の半導体チップの関係を説明すると、プロセッサＩＣ１は、処理の中心となる素子であり、消費電力が大きいことが特徴である。光ＩＣ２は、外部インターコネクトに利用する高速通信用の素子であり、消費電力は小さい。また、メモリチップ３１は、記憶素子であり、消費電力はプロセッサＩＣ１ほどではないが、比較的大きい。   Here, the relationship between the three types of semiconductor chips will be described. The processor IC1 is an element that is the center of processing and is characterized by high power consumption. The optical IC 2 is an element for high-speed communication used for an external interconnect, and has low power consumption. Further, the memory chip 31 is a storage element, and the power consumption is not as high as that of the processor IC1, but is relatively large.

そして、プロセッサＩＣ１は、処理の中心となる素子であるため、光ＩＣ２と積層型のメモリチップ３１の両者と電気的に高密度に接続する必要があり、したがって、インターポーザの配線で接続する。   Since the processor IC1 is an element that becomes the center of processing, it is necessary to electrically connect both the optical IC2 and the stacked memory chip 31 with high density, and therefore, the processor IC1 is connected by wiring of an interposer.

このとき、光ＩＣ２とプロセッサＩＣ１との間は、例えば１０Ｇｂｐｓ超の高速信号が必要である。一方、メモリチップ３１とプロセッサＩＣ１との間の電気接続は、ＪＥＤＥＣ（Joint Electron Device Engineering Council standards)で議論されているwide I/OやＨＥＭ（High Bandwidth Memory)規格のように１Ｇｂｐｓ相当の伝送速度が用いられる。   At this time, a high-speed signal exceeding 10 Gbps, for example, is required between the optical IC 2 and the processor IC 1. On the other hand, the electrical connection between the memory chip 31 and the processor IC 1 is a transmission speed equivalent to 1 Gbps as in wide I / O and HEM (High Bandwidth Memory) standards discussed in JEDEC (Joint Electron Device Engineering Council standards). Is used.

さらに、積層型のメモリチップ３１は、積層されたそれぞれのメモリチップ３１の貫通ビア（貫通孔内配線）３１ａを介して電気的に接続されており、最下段のメモリチップ３１がバンプ４ｇを介して電気的に接続されている。そして、上述のように比較的消費電力が大きいという特徴がある。さらに、積層型のメモリチップ３１は、比較的ピン数が多い傾向がある。   Furthermore, the stacked memory chips 31 are electrically connected via the through vias (wirings in the through holes) 31a of the stacked memory chips 31, and the lowermost memory chip 31 is connected via the bumps 4g. Are electrically connected. And as above-mentioned, there exists the characteristic that power consumption is comparatively large. Furthermore, the stacked memory chip 31 tends to have a relatively large number of pins.

以上の特徴を考慮し、図９に示すように、積層型のメモリチップ３１とプロセッサＩＣ１との間はＳｉインターポーザ６で接続し、一方、図８に示すように、光ＩＣ２とプロセッサＩＣ１との間はガラスインターポーザ５の高速配線５ｄで接続する構造としている。   Considering the above characteristics, the stacked memory chip 31 and the processor IC1 are connected by the Si interposer 6 as shown in FIG. 9, while the optical IC2 and the processor IC1 are connected as shown in FIG. The gap is connected by the high-speed wiring 5d of the glass interposer 5.

なお、図９に示すように、プロセッサＩＣ１と積層型のメモリチップ３１は、両者とも消費電力が大きいため、１枚の細長いＳｉインターポーザ６上に実装されており、プロセッサＩＣ１と積層型のメモリチップ３１との間は、Ｓｉインターポーザ６の配線によって電気的に接続されている。   As shown in FIG. 9, since both the processor IC1 and the stacked memory chip 31 have high power consumption, they are mounted on one elongated Si interposer 6, and the processor IC1 and the stacked memory chip 31 31 is electrically connected by wiring of the Si interposer 6.

詳細には、Ｓｉインターポーザ６が、プロセッサＩＣ１の中央部に対応して配置され、かつプロセッサＩＣ１の主面１ａの対向する２辺それぞれから迫り出すように延在（突出）した図８に示す延在部６ｅを有している。そして、プロセッサＩＣ１から突出した、Ｓｉインターポーザ６の延在部６ｅに積層型のメモリチップ３１が搭載されている。   Specifically, the Si interposer 6 is disposed corresponding to the central portion of the processor IC1 and extends (protrudes) as shown in FIG. 8 so as to protrude from the two opposite sides of the main surface 1a of the processor IC1. It has a base 6e. The stacked memory chip 31 is mounted on the extending portion 6e of the Si interposer 6 protruding from the processor IC1.

本実施の形態３のマルチチップモジュール３０によれば、Ｓｉインターポーザ６が延在部６ｅを有していることにより、この延在部６ｅに積層型のメモリチップ３１を搭載することができる。   According to the multichip module 30 of the third embodiment, since the Si interposer 6 has the extending portion 6e, the stacked memory chip 31 can be mounted on the extending portion 6e.

これにより、メモリチップ３１とプロセッサＩＣ１との間の伝送速度は高速ではないため、Ｓｉインターポーザ６の配線によって、損失による影響を受けることなくメモリチップ３１とプロセッサＩＣ１との間で信号の伝送を行うことができる。   As a result, the transmission speed between the memory chip 31 and the processor IC 1 is not high, so that the signal is transmitted between the memory chip 31 and the processor IC 1 without being affected by the loss by the wiring of the Si interposer 6. be able to.

また、Ｓｉインターポーザ６の延在部６ｅに積層型のメモリチップ３１を搭載することにより、比較的消費電力が大きなメモリチップ３１であっても、光ＩＣ２に対して熱の影響を付与しない実装を行うことができる。   In addition, by mounting the stacked memory chip 31 on the extending portion 6e of the Si interposer 6, even if the memory chip 31 has relatively large power consumption, the optical IC 2 is not affected by heat. It can be carried out.

また、積層型のメモリチップ３１は比較的ピン数が多いが、Ｓｉインターポーザ６の延在部６ｅにメモリチップ３１を積層することにより、ガラスインターポーザ５に形成する貫通孔の数を増やさなくて済むため、コスト上昇に対して抑制化を図ることができる。   In addition, although the stacked memory chip 31 has a relatively large number of pins, it is not necessary to increase the number of through holes formed in the glass interposer 5 by stacking the memory chip 31 on the extending portion 6e of the Si interposer 6. Therefore, it is possible to suppress the cost increase.

なお、本実施の形態３のマルチチップモジュール３０のその他の構造とその他の効果については、実施の形態１のマルチチップモジュール１０のものと同様であるため、その重複説明は省略する。   The other structure and other effects of the multichip module 30 according to the third embodiment are the same as those of the multichip module 10 according to the first embodiment, and therefore, duplicate description thereof is omitted.

＜実施の形態４＞
図１０は本発明の実施の形態４の半導体装置の構造の一例を半導体チップを透過して示す平面図である。<Embodiment 4>
FIG. 10 is a plan view showing an example of the structure of the semiconductor device according to the fourth embodiment of the present invention through a semiconductor chip.

図１０に示す本実施の形態４のマルチチップモジュール４０は、ガラスインターポーザ５の中央部に開口部５ｊを形成し、この開口部５ｊにＳｉインターポーザ６を配置する構造の半導体装置である。   The multichip module 40 of the fourth embodiment shown in FIG. 10 is a semiconductor device having a structure in which an opening 5j is formed in the center of the glass interposer 5 and the Si interposer 6 is disposed in the opening 5j.

これにより、ガラスインターポーザ５を１枚で形成することができ、モジュール組み立て時におけるインターポーザ実装時の実装回数の低減化を図り、インターポーザ間の位置ずれリスクを低くすることができる。   Thereby, the glass interposer 5 can be formed by one piece, the mounting frequency at the time of interposer mounting at the time of module assembly can be reduced, and the risk of positional deviation between the interposers can be reduced.

なお、ガラスインターポーザ５に形成する開口部５ｊの形状は、Ｓｉインターポーザ６に対応してＳｉインターポーザ６より僅かに大きい程度の四角形が好ましいが、四角形に限定されるものではない。   The shape of the opening 5j formed in the glass interposer 5 is preferably a quadrilateral that is slightly larger than the Si interposer 6 corresponding to the Si interposer 6, but is not limited to a quadrilateral.

本実施の形態４のマルチチップモジュール４０のその他の構造とその他の効果については、実施の形態１のマルチチップモジュール１０のものと同様であるため、その重複説明は省略する。   Since the other structure and other effects of the multichip module 40 of the fourth embodiment are the same as those of the multichip module 10 of the first embodiment, a duplicate description thereof will be omitted.

＜実施の形態５＞
図１１は本発明の実施の形態５の半導体装置の構造の一例を半導体チップを透過して示す平面図である。<Embodiment 5>
FIG. 11 is a plan view showing an example of the structure of the semiconductor device according to the fifth embodiment of the present invention through a semiconductor chip.

図１１に示す本実施の形態５のマルチチップモジュール５０は、実施の形態３のマルチチップモジュール３０と同様に、プロセッサＩＣ１、光インターコネクション用の光ＩＣ２および積層型のメモリチップ３１が混載された半導体装置である。   As in the multichip module 30 of the third embodiment, the multichip module 50 of the fifth embodiment shown in FIG. 11 includes a processor IC1, an optical IC 2 for optical interconnection, and a stacked memory chip 31 mixedly mounted. It is a semiconductor device.

そこで、マルチチップモジュール５０のマルチチップモジュール３０との相違点は、光ＩＣ２および積層型のメモリチップ３１のレイアウトと、セラミック基板（配線基板）３に対するインターポーザの平面方向の配置角度である。   Therefore, the differences between the multichip module 50 and the multichip module 30 are the layout of the optical IC 2 and the stacked memory chip 31 and the arrangement angle of the interposer in the planar direction with respect to the ceramic substrate (wiring substrate) 3.

すなわち、本実施の形態５のマルチチップモジュール５０では、プロセッサＩＣ１のメモリ用インタフェースのバンプ４および光ＩＣ用インタフェースのバンプ４を、プロセッサＩＣ１の対角線方向に対向する一対の角部（隅部）近傍それぞれに配置している（集めている）。さらに、一方の上記角部（隅部）の近傍に光ＩＣ２を配置し、かつ他方の上記角部（隅部）の近傍に積層型のメモリチップ３１を配置している。   That is, in the multichip module 50 of the fifth embodiment, the bumps 4 for the memory interface of the processor IC1 and the bumps 4 for the optical IC interface are in the vicinity of a pair of corners (corners) opposite to each other in the diagonal direction of the processor IC1. They are arranged (collected) in each. Further, the optical IC 2 is disposed in the vicinity of one corner (corner), and the stacked memory chip 31 is disposed in the vicinity of the other corner (corner).

この時、積層型のメモリチップ３１はＳｉインターポーザ６上に搭載され、光ＩＣ２は１枚のガラスインターポーザ５上に搭載されている。   At this time, the stacked memory chip 31 is mounted on the Si interposer 6, and the optical IC 2 is mounted on the single glass interposer 5.

また、Ｓｉインターポーザ６とガラスインターポーザ５は、それぞれのセラミック基板３に対する平面方向の配置角度が、４５°θ回転した角度で（セラミック基板３の対角線方向に沿って）配置されている。   Further, the Si interposer 6 and the glass interposer 5 are arranged so that the arrangement angle in the plane direction with respect to each ceramic substrate 3 is rotated by 45 ° θ (along the diagonal direction of the ceramic substrate 3).

これにより、ガラスインターポーザ５を１枚使用する構造とすることができるため、マルチチップモジュール５０のコストの低減化を図ることができる。   Thereby, since it can be set as the structure which uses the one glass interposer 5, the cost reduction of the multichip module 50 can be aimed at.

なお、本実施の形態５のマルチチップモジュール５０のその他の構造とその他の効果については、実施の形態１のマルチチップモジュール１０のものと同様であるため、その重複説明は省略する。   The other structure and other effects of the multichip module 50 according to the fifth embodiment are the same as those of the multichip module 10 according to the first embodiment, and therefore, duplicate description thereof is omitted.

＜実施の形態６＞
図１２は本発明の実施の形態６の半導体装置の構造の一例を半導体チップを透過して示す平面図、図１３は図１２のＡ−Ａ線に沿って切断した構造を示す断面図である。<Embodiment 6>
12 is a plan view showing an example of the structure of the semiconductor device according to the sixth embodiment of the present invention through a semiconductor chip. FIG. 13 is a cross-sectional view showing the structure cut along the line AA in FIG. .

図１２および図１３に示す本実施の形態６のマルチチップモジュール６０は、実施の形態３のマルチチップモジュール３０と略同様の構造の半導体装置である。   A multichip module 60 of the sixth embodiment shown in FIGS. 12 and 13 is a semiconductor device having a structure substantially similar to that of the multichip module 30 of the third embodiment.

図１２に示す本実施の形態６のマルチチップモジュール６０のマルチチップモジュール３０との相違点は、ガラスインターポーザ５とセラミック基板３との電気的接続を一部ワイヤ（導電性細線）６１を用いたことである。   The difference between the multi-chip module 30 of the multi-chip module 60 of the sixth embodiment shown in FIG. 12 is that a part of the electrical connection between the glass interposer 5 and the ceramic substrate 3 is a wire (conductive thin wire) 61. That is.

これは、ガラスインターポーザ５は、貫通孔を形成する技術がＳｉインターポーザ６に比較して困難であるため、貫通孔の数をなるべく少なくした方が好ましいためである。   This is because the glass interposer 5 is more difficult to form a through hole than the Si interposer 6, and therefore it is preferable to reduce the number of through holes as much as possible.

そして、本実施の形態６では、光ＩＣ２の低速信号・電源・グランド用のバンプ群４ｈのバンプ４と接続するガラスインターポーザ５の低速信号・電源・グランド端子を、貫通ビアではなくガラスインターポーザ５の周縁部にワイヤ６１を形成し、このワイヤ６１によってセラミック基板３と電気的に接続している。   In the sixth embodiment, the low-speed signal / power / ground terminal of the glass interposer 5 connected to the bump 4 of the bump group 4h for the low-speed signal / power / ground of the optical IC 2 is used instead of the through via. A wire 61 is formed at the periphery, and the wire 61 is electrically connected to the ceramic substrate 3.

つまり、ワイヤ６１によってガラスインターポーザ５とセラミック基板３との電気的接続を実現している。なお、光ＩＣ２の高速信号用のバンプ群４ｉのバンプ４は、プロセッサＩＣ１のバンプ４ａとガラスインターポーザ５の高速配線５ｄを介して接続されている。   That is, the electrical connection between the glass interposer 5 and the ceramic substrate 3 is realized by the wire 61. The bump 4 of the high-speed signal bump group 4 i of the optical IC 2 is connected to the bump 4 a of the processor IC 1 via the high-speed wiring 5 d of the glass interposer 5.

上述のようにワイヤ６１を用いてガラスインターポーザ５とセラミック基板３との電気的接続を図ることにより、ガラスインターポーザ５に形成する貫通孔の数を減らすことができる。   As described above, the number of through-holes formed in the glass interposer 5 can be reduced by electrically connecting the glass interposer 5 and the ceramic substrate 3 using the wires 61.

なお、図１３に示すように、ガラスインターポーザ５の下方にガラスコア５ｇが配置されており、このガラスコア５ｇから貫通ビアを完全になくすことにより、ガラスインターポーザ５やガラスコア５ｇを接着剤６２等で固定することができる。   As shown in FIG. 13, a glass core 5g is disposed below the glass interposer 5, and the glass interposer 5 and the glass core 5g are removed from the glass core 5g by completely eliminating the through vias. It can be fixed with.

ただし、ビアが残る場合は、電気的な接続を行うため、バンプ等で接続することが好ましい。   However, when the via remains, it is preferable to connect with a bump or the like in order to make an electrical connection.

本実施の形態６のマルチチップモジュール６０によれば、ガラスインターポーザ５とセラミック基板３との電気的接続を一部ワイヤ６１で行うことにより、ガラスインターポーザ５に形成する貫通孔の数を減らすことができ、マルチチップモジュール６０のコストの低減化を図ることができる。   According to the multichip module 60 of the sixth embodiment, the number of through holes formed in the glass interposer 5 can be reduced by partially connecting the glass interposer 5 and the ceramic substrate 3 with the wires 61. In addition, the cost of the multichip module 60 can be reduced.

なお、本実施の形態６のマルチチップモジュール６０のその他の構造とその他の効果については、実施の形態１のマルチチップモジュール１０のものと同様であるため、その重複説明は省略する。   Since the other structure and other effects of the multichip module 60 of the sixth embodiment are the same as those of the multichip module 10 of the first embodiment, the duplicate description thereof is omitted.

＜実施の形態７＞
図１４は本発明の実施の形態７の半導体装置の構造の一例を示す断面図である。<Embodiment 7>
FIG. 14 is a sectional view showing an example of the structure of the semiconductor device according to the seventh embodiment of the present invention.

図１４に示す本実施の形態７のマルチチップモジュール７０は、実施の形態１のマルチチップモジュール１０と略同様の構造の半導体装置である。   A multichip module 70 according to the seventh embodiment shown in FIG. 14 is a semiconductor device having a structure substantially similar to that of the multichip module 10 according to the first embodiment.

本実施の形態７のマルチチップモジュール７０のマルチチップモジュール１０との相違点は、プロセッサＩＣ１および光ＩＣ２に、冷却用の放熱フィンがそれぞれ独立して取り付けられていることである。   A difference of the multichip module 70 of the seventh embodiment from the multichip module 10 is that cooling fins are independently attached to the processor IC1 and the optical IC2.

すなわち、マルチチップモジュール７０のプロセッサＩＣ１の裏面側に放熱フィン７１が取り付けられ、さらに、それぞれの光ＩＣ２の裏面側にも放熱フィン７２が取り付けられている。放熱フィン７１，７２は、それぞれ導電性接着剤７３等を介して各チップに取り付けられている。   That is, the radiating fins 71 are attached to the back side of the processor IC 1 of the multichip module 70, and the radiating fins 72 are also attached to the back side of each optical IC 2. The heat radiating fins 71 and 72 are attached to the respective chips via conductive adhesives 73 and the like.

なお、光ＩＣ２は熱に弱い性質を有しているため、プロセッサＩＣ１からの熱の伝導を抑える構造が好ましい。実施の形態１のマルチチップモジュール１０においては、インターポーザをＳｉインターポーザ６とガラスインターポーザ５とに分けることで両者の熱伝導性は抑えることができる。   Note that since the optical IC 2 has a heat-sensitive property, a structure that suppresses heat conduction from the processor IC 1 is preferable. In the multichip module 10 according to the first embodiment, the thermal conductivity of both can be suppressed by dividing the interposer into the Si interposer 6 and the glass interposer 5.

したがって、プロセッサＩＣ１と光ＩＣ２の放熱性をさらに高めることを考慮する場合、プロセッサＩＣ１と光ＩＣ２とに同一（一体型）の放熱フィンを取り付けると、この放熱フィンから熱伝導が起こってしまう。   Therefore, when considering further enhancing the heat dissipation of the processor IC1 and the optical IC2, if the same (integrated) heat dissipation fins are attached to the processor IC1 and the optical IC2, heat conduction occurs from the heat dissipation fins.

そこで、図１４に示すように、本実施の形態７のマルチチップモジュール７０では、プロセッサＩＣ１と光ＩＣ２とに、それぞれ独立した放熱フィン７１，７２を取り付けることにより、放熱フィン経由の熱伝導を抑えることができ、マルチチップモジュール７０の放熱性をさらに高めることができる。   Therefore, as shown in FIG. 14, in the multichip module 70 of the seventh embodiment, heat radiation via the heat radiation fins is suppressed by attaching independent heat radiation fins 71 and 72 to the processor IC1 and the optical IC2, respectively. The heat dissipation of the multichip module 70 can be further enhanced.

なお、本実施の形態７のマルチチップモジュール７０のその他の構造とその他の効果については、実施の形態１のマルチチップモジュール１０のものと同様であるため、その重複説明は省略する。   Note that the other structure and other effects of the multichip module 70 of the seventh embodiment are the same as those of the multichip module 10 of the first embodiment, and therefore redundant description thereof is omitted.

以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments of the invention. However, the present invention is not limited to the embodiments of the invention, and various modifications can be made without departing from the scope of the invention. It goes without saying that it is possible.

なお、本発明は上記した実施の形態に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施の形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。   In addition, this invention is not limited to above-described embodiment, Various modifications are included. For example, the above-described embodiment has been described in detail for easy understanding of the present invention, and is not necessarily limited to one having all the configurations described.

また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加、削除、置換をすることが可能である。なお、図面に記載した各部材や相対的なサイズは、本発明を分かりやすく説明するため簡素化・理想化しており、実装上はより複雑な形状となる。   Further, a part of the configuration of one embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of one embodiment. . In addition, it is possible to add, delete, and replace other configurations for a part of the configuration of each embodiment. In addition, each member and relative size which were described in drawing are simplified and idealized in order to demonstrate this invention clearly, and it becomes a more complicated shape on mounting.

上記実施の形態１〜７のマルチチップモジュールは、サーバ、ルータ、ネットワーク機器等の情報処理装置に実装する半導体装置として説明したが、上記半導体装置は、小型化ニーズへの対応として、高密度実装が用いられるモバイル機器に適用することも可能である。   Although the multichip module of the first to seventh embodiments has been described as a semiconductor device mounted on an information processing device such as a server, router, or network device, the semiconductor device is mounted with high density as a response to the need for miniaturization. It is also possible to apply to a mobile device in which is used.

１ プロセッサＩＣ（第１半導体チップ）
１ａ 主面
２ 光ＩＣ（第２半導体チップ）
３ セラミック基板（配線基板）
３ａ 上面
３ｂ 下面
３ｃ 内部配線
３ｄ ビア
３ｅ 端子
３ｆ ランド
４，４ａ，４ｂ，４ｃ，４ｄ バンプ
４ｅ，４ｆ バンプ群
４ｇ バンプ
４ｈ，４ｉ バンプ群
５ ガラスインターポーザ（チップ支持基板、ガラス基板）
５ａ 上面
５ｂ 下面
５ｃ 貫通ビア（貫通孔内配線）
５ｄ，５ｅ 高速配線
５ｆ 端子
５ｇ ガラスコア
５ｈ 貫通ビア（貫通孔内配線）
５ｉ 端子
５ｊ 開口部
５ｘ，５ｙ ガラスインターポーザ（チップ支持基板、ガラス基板）
６ Ｓｉインターポーザ（チップ支持基板、シリコン基板）
６ａ 上面
６ｂ 下面
６ｃ 貫通ビア（貫通孔内配線）
６ｄ 端子
６ｅ 延在部
７ 隙間
８ 半田ボール（外部端子）
１０ マルチチップモジュール（半導体装置）
１１ 情報処理装置
１２ 処理基板
１３ スイッチ基板（制御基板）
１４ バックプレーン基板
１５ 光ファイバー（配線部）
１６ コネクタ
２０，３０，４０，５０，６０，７０ マルチチップモジュール（半導体装置）
３１ メモリチップ（第３半導体チップ）
３１ａ 貫通ビア（貫通孔内配線）
６１ ワイヤ（導電性細線）
６２ 接着剤
７１，７２ 放熱フィン
７３ 導電性接着剤
８０ マルチチップモジュール
８１ Ｓｉインターポーザ
８１ａ 上面
８１ｂ 高速配線1 Processor IC (first semiconductor chip)
1a Main surface 2 Optical IC (second semiconductor chip)
3 Ceramic substrate (wiring board)
3a Upper surface 3b Lower surface 3c Internal wiring 3d Via 3e Terminal 3f Land 4, 4a, 4b, 4c, 4d Bump 4e, 4f Bump group 4g Bump 4h, 4i Bump group 5 Glass interposer (chip support substrate, glass substrate)
5a Upper surface 5b Lower surface 5c Through via (wiring in through hole)
5d, 5e High-speed wiring 5f Terminal 5g Glass core 5h Through-via (through-hole wiring)
5i terminal 5j opening 5x, 5y glass interposer (chip support substrate, glass substrate)
6 Si interposer (chip support substrate, silicon substrate)
6a Upper surface 6b Lower surface 6c Through via (wiring in through hole)
6d terminal 6e extension 7 gap 8 solder ball (external terminal)
10 Multichip module (semiconductor device)
11 Information processing device 12 Processing board 13 Switch board (control board)
14 Backplane board 15 Optical fiber (wiring section)
16 Connector 20, 30, 40, 50, 60, 70 Multichip module (semiconductor device)
31 Memory chip (third semiconductor chip)
31a Through-via (wiring in through-hole)
61 wire (conductive thin wire)
62 Adhesive 71, 72 Radiation fin 73 Conductive adhesive 80 Multichip module 81 Si interposer 81a Upper surface 81b High-speed wiring

Claims (11)

機能が異なる複数の半導体チップと、
前記複数の半導体チップを支持し、それぞれに貫通孔内配線が形成された複数のチップ支持基板と、
前記複数のチップ支持基板を支持する配線基板と、
前記配線基板に設けられた複数の外部端子と、
を有し、
前記複数のチップ支持基板には、シリコンからなるシリコン基板と、ガラスからなるガラス基板とが混在しており、
前記複数の半導体チップのうちの１つは、前記シリコン基板と前記ガラス基板とに電気的に接続されている、半導体装置。 A plurality of semiconductor chips having different functions;
A plurality of chip support substrates that support the plurality of semiconductor chips and each have a through-hole wiring formed thereon;
A wiring substrate that supports the plurality of chip support substrates;
A plurality of external terminals provided on the wiring board;
Have
In the plurality of chip support substrates, a silicon substrate made of silicon and a glass substrate made of glass are mixed ,
One of the plurality of semiconductor chips is a semiconductor device electrically connected to the silicon substrate and the glass substrate . 機能が異なる複数の半導体チップと、
前記複数の半導体チップを支持し、それぞれに貫通孔内配線が形成された複数のチップ支持基板と、
前記複数のチップ支持基板を支持する配線基板と、
前記配線基板に設けられた複数の外部端子と、
を有し、
前記複数のチップ支持基板には、シリコンからなるシリコン基板と、ガラスからなるガラス基板とが混在しており、
前記複数の半導体チップのうちの１つは、前記シリコン基板と前記ガラス基板とに電気的に接続された第１半導体チップであり、
前記シリコン基板は、前記第１半導体チップの中央部に対応して配置され、
前記シリコン基板の周囲に複数の前記ガラス基板が配置されている、半導体装置。 A plurality of semiconductor chips having different functions;
A plurality of chip support substrates that support the plurality of semiconductor chips and each have a through-hole wiring formed thereon;
A wiring substrate that supports the plurality of chip support substrates;
A plurality of external terminals provided on the wiring board;
Have
In the plurality of chip support substrates, a silicon substrate made of silicon and a glass substrate made of glass are mixed,
One of the plurality of semiconductor chips is a first semiconductor chip electrically connected to the silicon substrate and the glass substrate;
The silicon substrate is disposed corresponding to a central portion of the first semiconductor chip;
A semiconductor device, wherein a plurality of the glass substrates are arranged around the silicon substrate. 請求項２に記載の半導体装置において、
前記第１半導体チップの主面の４つの隅部にはバンプが設けられておらず、
前記複数の前記ガラス基板は、それぞれ平面サイズが同じである、半導体装置。 The semiconductor device according to claim 2 ,
Bumps are not provided at the four corners of the main surface of the first semiconductor chip,
The plurality of glass substrates are semiconductor devices, each having the same planar size. 請求項３に記載の半導体装置において、
前記第１半導体チップの前記主面に設けられた複数の前記バンプのうち、前記シリコン基板に接続する最外周のバンプと、このバンプの隣りに設けられ、かつ前記ガラス基板に接続するバンプとの設置ピッチは、前記シリコン基板に接続する複数のバンプの設置ピッチより大きい、半導体装置。 The semiconductor device according to claim 3 .
Of the plurality of bumps provided on the main surface of the first semiconductor chip, an outermost bump connected to the silicon substrate, and a bump provided adjacent to the bump and connected to the glass substrate A semiconductor device, wherein an installation pitch is larger than an installation pitch of a plurality of bumps connected to the silicon substrate. 請求項２に記載の半導体装置において、
前記複数の前記ガラス基板のそれぞれに、前記第１半導体チップとは機能が異なる第２半導体チップが搭載されている、半導体装置。 The semiconductor device according to claim 2 ,
A semiconductor device in which a second semiconductor chip having a function different from that of the first semiconductor chip is mounted on each of the plurality of glass substrates. 機能が異なる複数の半導体チップと、
前記複数の半導体チップを支持し、それぞれに貫通孔内配線が形成された複数のチップ支持基板と、
前記複数のチップ支持基板を支持する配線基板と、
前記配線基板に設けられた複数の外部端子と、
を有し、
前記複数のチップ支持基板には、シリコンからなるシリコン基板と、ガラスからなるガラス基板とが混在しており、
前記複数の半導体チップのうちの１つは、前記シリコン基板と前記ガラス基板とに電気的に接続された第１半導体チップであり、
前記シリコン基板は、前記第１半導体チップの中央部に対応して配置され、かつ前記第１半導体チップの主面の対向する２辺それぞれから迫り出すように延在した延在部を有し、
前記ガラス基板は、前記第１半導体チップの前記主面の対向する他の２辺それぞれに対応して前記シリコン基板の周囲に配置されている、半導体装置。 A plurality of semiconductor chips having different functions;
A plurality of chip support substrates that support the plurality of semiconductor chips and each have a through-hole wiring formed thereon;
A wiring substrate that supports the plurality of chip support substrates;
A plurality of external terminals provided on the wiring board;
Have
In the plurality of chip support substrates, a silicon substrate made of silicon and a glass substrate made of glass are mixed,
One of the plurality of semiconductor chips is a first semiconductor chip electrically connected to the silicon substrate and the glass substrate;
The silicon substrate has an extending portion that is arranged corresponding to the center portion of the first semiconductor chip and extends so as to protrude from each of two opposing sides of the main surface of the first semiconductor chip,
The said glass substrate is a semiconductor device arrange | positioned around the said silicon substrate corresponding to each of two other sides which the said main surface of the said 1st semiconductor chip opposes. 請求項６に記載の半導体装置において、
前記ガラス基板に前記第１半導体チップとは機能が異なる第２半導体チップが搭載され、
前記シリコン基板の前記延在部に、前記第１半導体チップおよび前記第２半導体チップとは機能が異なる第３半導体チップが搭載されている、半導体装置。 The semiconductor device according to claim 6 .
A second semiconductor chip having a function different from that of the first semiconductor chip is mounted on the glass substrate;
A semiconductor device, wherein a third semiconductor chip having a function different from that of the first semiconductor chip and the second semiconductor chip is mounted on the extending portion of the silicon substrate. 機能が異なる複数の半導体チップと、
前記複数の半導体チップを支持し、それぞれに貫通孔内配線が形成された複数のチップ支持基板と、
前記複数のチップ支持基板を支持する配線基板と、
前記配線基板に設けられた複数の外部端子と、
を有し、
前記複数のチップ支持基板には、シリコンからなるシリコン基板と、ガラスからなるガラス基板とが混在しており、
前記ガラス基板と前記配線基板とが、導電性細線によって電気的に接続されている、半導体装置。 A plurality of semiconductor chips having different functions;
A plurality of chip support substrates that support the plurality of semiconductor chips and each have a through-hole wiring formed thereon;
A wiring substrate that supports the plurality of chip support substrates;
A plurality of external terminals provided on the wiring board;
Have
In the plurality of chip support substrates, a silicon substrate made of silicon and a glass substrate made of glass are mixed,
A semiconductor device in which the glass substrate and the wiring substrate are electrically connected by a conductive thin wire. 機能が異なる複数の半導体チップと、
前記複数の半導体チップを支持し、それぞれに貫通孔内配線が形成された複数のチップ支持基板と、
前記複数のチップ支持基板を支持する配線基板と、
前記配線基板に設けられた複数の外部端子と、
を有し、
前記複数のチップ支持基板には、シリコンからなるシリコン基板と、ガラスからなるガラス基板とが混在しており、
前記複数の半導体チップのうちの１つは、前記シリコン基板と前記ガラス基板とに電気的に接続された第１半導体チップであり、
前記シリコン基板は、前記第１半導体チップの中央部に対応して配置され、
前記シリコン基板の周囲に複数の前記ガラス基板が配置され、
前記複数の前記ガラス基板のそれぞれに、前記第１半導体チップとは機能が異なる第２半導体チップが搭載され、
前記第１および前記第２半導体チップに、放熱フィンがそれぞれ独立して取り付けられている、半導体装置。 A plurality of semiconductor chips having different functions;
A plurality of chip support substrates that support the plurality of semiconductor chips and each have a through-hole wiring formed thereon;
A wiring substrate that supports the plurality of chip support substrates;
A plurality of external terminals provided on the wiring board;
Have
In the plurality of chip support substrates, a silicon substrate made of silicon and a glass substrate made of glass are mixed,
One of the plurality of semiconductor chips is a first semiconductor chip electrically connected to the silicon substrate and the glass substrate;
The silicon substrate is disposed corresponding to a central portion of the first semiconductor chip;
A plurality of the glass substrates are arranged around the silicon substrate,
A second semiconductor chip having a function different from that of the first semiconductor chip is mounted on each of the plurality of glass substrates,
A semiconductor device, wherein heat radiation fins are independently attached to the first and second semiconductor chips. 機能が異なる複数の半導体チップと、前記複数の半導体チップを支持する複数のチップ支持基板と、前記複数のチップ支持基板を支持する配線基板とを備えた半導体装置が、それぞれに搭載された複数の処理基板と、
前記半導体装置が搭載され、前記複数の処理基板の何れと接続するかを制御する制御基板と、
前記複数の処理基板のそれぞれと前記制御基板とを接続する複数の配線部と、
を有し、
前記半導体装置における前記複数のチップ支持基板には、シリコンからなるシリコン基板と、ガラスからなるガラス基板とが混在しており、
前記複数の半導体チップのうちの１つは、前記シリコン基板と前記ガラス基板とに電気的に接続されている、情報処理装置。 A plurality of semiconductor devices each including a plurality of semiconductor chips having different functions, a plurality of chip support substrates that support the plurality of semiconductor chips, and a wiring substrate that supports the plurality of chip support substrates. A processing substrate;
A control board on which the semiconductor device is mounted and controls which of the plurality of processing boards is connected;
A plurality of wiring sections connecting each of the plurality of processing substrates and the control substrate;
Have
In the plurality of chip support substrates in the semiconductor device, a silicon substrate made of silicon and a glass substrate made of glass are mixed ,
An information processing apparatus , wherein one of the plurality of semiconductor chips is electrically connected to the silicon substrate and the glass substrate . 機能が異なる複数の半導体チップと、前記複数の半導体チップを支持する複数のチップ支持基板と、前記複数のチップ支持基板を支持する配線基板とを備えた半導体装置が、それぞれに搭載された複数の処理基板と、
前記半導体装置が搭載され、前記複数の処理基板の何れと接続するかを制御する制御基板と、
前記複数の処理基板のそれぞれと前記制御基板とを接続する複数の配線部と、
を有し、
前記半導体装置における前記複数のチップ支持基板には、シリコンからなるシリコン基板と、ガラスからなるガラス基板とが混在しており、
前記複数の半導体チップのうちの１つは、前記シリコン基板と前記ガラス基板とに電気的に接続された第１半導体チップであり、
前記シリコン基板は、前記第１半導体チップの中央部に対応して配置され、
前記シリコン基板の周囲に複数の前記ガラス基板が配置されている、情報処理装置。 A plurality of semiconductor devices each including a plurality of semiconductor chips having different functions, a plurality of chip support substrates that support the plurality of semiconductor chips, and a wiring substrate that supports the plurality of chip support substrates. A processing substrate;
A control board on which the semiconductor device is mounted and controls which of the plurality of processing boards is connected;
A plurality of wiring sections connecting each of the plurality of processing substrates and the control substrate;
Have
In the plurality of chip support substrates in the semiconductor device, a silicon substrate made of silicon and a glass substrate made of glass are mixed,
One of the plurality of semiconductor chips is a first semiconductor chip electrically connected to the silicon substrate and the glass substrate;
The silicon substrate is disposed corresponding to a central portion of the first semiconductor chip;
An information processing apparatus in which a plurality of the glass substrates are arranged around the silicon substrate.
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