JP6146306B2 - I/oデバイス制御システムおよびi/oデバイス制御システムの制御方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 39
- 230000015654 memory Effects 0.000 claims description 193
- 238000012545 processing Methods 0.000 description 36
- 230000008569 process Effects 0.000 description 26
- 230000006870 function Effects 0.000 description 23
- 238000012546 transfer Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 9
- 238000004590 computer program Methods 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 7
- 238000013508 migration Methods 0.000 description 5
- 230000005012 migration Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000001960 triggered effect Effects 0.000 description 2
- 241000007649 Etisus splendidus Species 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
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Description
I/Oデバイスa(4a)とI/Oデバイスb(4b)とは、ネットワーク(3)を介してコンピュータ(1)に接続され、コンピュータ(1)との間でまたはI/Oデバイスa(4a)とI/Oデバイスb(4b)との間でデータや制御情報(以下ではデータと制御情報をまとめてデータと称する)を送受信する。
また、コンピュータプログラム(162)は、I/Oデバイスa(4a)、I/Oデバイスb(4b)等によるデータの入出力等を制御する図示していないアプリケーションプログラムを含んでいる。このアプリケーションプログラムは、実行されることにより、移動するデータを特定するとともに、このデータのデータ容量を示す情報を取得する。また、このアプリケーションプログラムが実行されることにより、この移動するデータのデータ容量の全てのデータの移動が完了した場合、データの移動が予定されたデータ量の移動が完了したと判定する。
なお、メインメモリ(16)は、揮発性メモリから構成されていてもよいし、不揮発性メモリから構成されていてもよいし、あるいは揮発性メモリと不揮発性メモリとを組み合わせたものから構成されていてもよい。ただし、メインメモリ(16)に記憶されるブリッジ情報(161)と、コンピュータプログラム(162)と、並列処理管理テーブル(163)とは、コンピュータ(1)が停止した場合に、メインメモリ(16)を構成する不揮発性メモリまたはメインメモリ(16)外に設けられている図示していない不揮発性メモリに格納されるように構成されているものとする。
制御部A(21A)は、バスブリッジ(15)との間で例えばPCIe、PCI等の所定のプロトコルに従ってデータを入出力する機能を有している。また、ブリッジメモリA(22A)は、制御部A(21A)によって管理され、制御部A(21A)によって転送されるデータを一時的に保持し、データ転送を仲介するために用いられる。
この制御部A(21A)は、PCIe、PCI等の所定のプロトコルに従って生成されたパケットに所定のヘッダー情報等を付加することでカプセル化してネットワーク(3)で用いられている所定のプロトコルのパケットに変換する機能を有している。また、制御部A(21A)は、ネットワーク(3)で用いられている所定のプロトコルに従って生成されたパケットから所定の制御情報を取り除いてデカプセル化してPCIe、PCI等の所定のプロトコルのパケットに変換する機能を有している。さらに、制御部A(21A)は、メインメモリ(16)、I/Oデバイスa(4a)やI/Oデバイスb(4b)等との間でブリッジメモリA(22A)を介してDMA(Direct Memory Access;ダイレクトメモリアクセス)によるデータの転送を制御する機能を有している。
すなわち制御部A(21A)は、I/Oデバイスa(4a)やI/Oデバイスb(4b)等から受信したDMAライトやDMAリードの要求に応じて、I/Oデバイスa(4a)やI/Oデバイスb(4b)等から受信したデータをブリッジメモリA(22A)に書き込んだり、ブリッジメモリA(22A)からデータを読み出してI/Oデバイスa(4a)やI/Oデバイスb(4b)等に送信したりする機能を有している。また、制御部A(21A)は、I/Oデバイスa(4a)、I/Oデバイスb(4b)等のI/Oデバイス間のデータ転送において、DMAライトやDMAリードに対する処理の完了をI/Oデータ移動制御部(11)に対して通知する機能を有している。
制御部A(21A)は、I/Oデバイスa(4a)との間で例えばPCIe、PCI等の所定のプロトコルに従ってデータを入出力する機能を有している。また、ブリッジメモリA(22A)は、制御部A(21A)によって管理され、制御部A(21A)によって転送されるデータを一時的に保持し、データ転送を仲介するために用いられる。
この制御部A(21A)は、PCIe、PCI等の所定のプロトコルに従って生成されたパケットに所定のヘッダー情報等を付加することでカプセル化してネットワーク(3)で用いられている所定のプロトコルのパケットに変換する機能を有している。また、制御部A(21A)は、ネットワーク(3)で用いられている所定のプロトコルに従って生成されたパケットから所定の制御情報を取り除いてデカプセル化してPCIe、PCI等の所定のプロトコルのパケットに変換する機能を有している。さらに、制御部A(21A)は、コンピュータ(1)やメインメモリ(16)、I/Oデバイスa(4a)やI/Oデバイスb(4b)等との間でブリッジメモリA(22A)を介してDMAによるデータの転送を制御する機能を有している。
すなわち制御部A(21A)は、コンピュータ(1)やI/Oデバイスa(4a)、I/Oデバイスb(4b)等から受信したDMAライトやDMAリードの要求に応じて、コンピュータ(1)やI/Oデバイスa(4a)、I/Oデバイスb(4b)等から受信したデータをブリッジメモリA(22A)に書き込んだり、ブリッジメモリA(22A)からデータを読み出してコンピュータ(1)やI/Oデバイスa(4a)、I/Oデバイスb(4b)等に送信したりする機能を有している。また、制御部A(21A)は、I/Oデバイスa(4a)、I/Oデバイスb(4b)等のI/Oデバイス間のデータ転送において、DMAライトやDMAリードに対する処理の完了をI/Oデータ移動制御部(11)に対して通知する機能を有している。
制御部b(21b)は、I/Oデバイスb(4b)との間で例えばPCIe、PCI等の所定のプロトコルに従ってデータを入出力する機能を有している。また、ブリッジメモリb(22b)は、制御部b(21b)によって管理され、制御部b(21b)によって転送されるデータを一時的に保持し、仲介するために用いられる。
この制御部b(21b)は、また、PCIe、PCI等の所定のプロトコルに従って生成されたパケットに所定のヘッダー情報等を付加することでカプセル化してネットワーク(3)で用いられている所定のプロトコルのパケットに変換する機能を有している。また、制御部b(21b)は、ネットワーク(3)で用いられている所定のプロトコルに従って生成されたパケットから所定の制御情報を取り除いてデカプセル化してPCIe、PCI等の所定のプロトコルのパケットに変換する機能を有している。さらに、制御部b(21b)は、コンピュータ(1)やメインメモリ(16)、I/Oデバイスa(4a)やI/Oデバイスb(4b)等との間でブリッジメモリb(22b)を介してDMAによるデータの転送を制御する機能を有している。
すなわち制御部b(21b)は、コンピュータ(1)やI/Oデバイスa(4a)、I/Oデバイスb(4b)等から受信したDMAライトやDMAリードの要求に応じて、コンピュータ(1)やI/Oデバイスa(4a)、I/Oデバイスb(4b)等から受信したデータをブリッジメモリb(22b)に書き込んだり、ブリッジメモリb(22b)からデータを読み出してコンピュータ(1)やI/Oデバイスa(4a)、I/Oデバイスb(4b)等に送信したりする機能を有している。また、制御部b(21b)は、I/Oデバイスa(4a)、I/Oデバイスb(4b)等のI/Oデバイス間のデータ転送において、DMAライトやDMAリードに対する処理の完了をI/Oデータ移動制御部(11)に対して通知する機能を有している。
例えば、I/Oデバイスa(4a)からI/Oデバイスb(4b)へデータを移動する場合、まずI/Oデータ移動制御部(11)は、最適ブリッジ検索部(12)によって後述するようにして選択された最適なブリッジメモリを保持するネットワークブリッジの情報を受けとる。なお、最適として決定すべき優先順位や条件は、予め設定されているものとする。
そして、I/Oデータ移動制御部(11)は、最適ブリッジ検索部(12)によって決定された最適なネットワークブリッジが保持するブリッジメモリ(この場合、ブリッジメモリA(22A)、ブリッジメモリA(22A)またはブリッジメモリb(22b)のいずれか)に対し、I/Oデバイスa(4a)から移動するデータを、I/Oデバイス部a(13a)を呼出すことでI/Oデバイスa(4a)によってDMAでライトさせる。また、I/Oデータ移動制御部(11)は、I/Oデバイスドライバ部b(13b)を呼出し、I/Oデバイスb(4b)に当該ブリッジメモリからデータ(この場合、I/Oデバイスa(4a)によってDMAでライトされたデータ)をDMAでリードさせる。
ここで、ブリッジ情報(161)が管理するブリッジの情報は、図2に示すように、ブリッジ名、接続I/Oデバイスを表す情報、最大ペイロード長を表す情報の3つでなくても良い。図2に示した例では、ブリッジ情報(161)が、ネットワークブリッジA2A、ネットワークブリッジa2aおよびネットワークブリッジb2bについての情報のほか、ネットワークブリッジnについての情報等を含んでいる。
したがって、I/Oデバイスa(4a)やI/Oデバイスb(4b)は、ブリッジメモリA(22A)、ブリッジメモリA(22A)およびブリッジメモリb(22b)がマップされたコンピュータ(1)のメモリ空間5の所定のアドレスにアクセスすることにより、ブリッジメモリA(22A)、ブリッジメモリA(22A)およびブリッジメモリb(22b)にアクセスすることができる。したがって、I/Oデバイスa(4a)やI/Oデバイスb(4b)がPCIeやPCIに準拠したインターフェースを有している場合には、リードやライトの対象アドレスをブリッジメモリA(22A)、ブリッジメモリA(22A)やブリッジメモリb(22b)に対応したものにプログラム上で設定することで、特別なソフトウェア上あるいはハードウェア上の変更無しでPCIeやPCIに準拠した手順によってブリッジメモリA(22A)、ブリッジメモリA(22A)やブリッジメモリb(22b)にアクセスすることができる。
なお、図4に示した例では、メモリ空間5に、ネットワークブリッジA(2A)、ネットワークブリッジa(2a)およびネットワークブリッジb(2b)の3つのネットワークブリッジのほか、ネットワークブリッジnのアドレス等が割り当てられている。
一方、DMAリードは、リードするデータの到着を完了通知とするノンポステッド(non−Posted)型のアクセスであり、次のリクエストを発行するためには、前のリクエストの完了を待つ必要がある。このためDMAリードはDMAライトより性能に対するレイテンシ(すなわち要求応答間の遅延時間)の影響が大きい。
したがって、DMAリードのレイテンシによる影響を小さくするようにブリッジメモリを選択できれば、I/Oデバイス間のデータ移動の効率を向上させることができる。
本実施形態では、例えばI/Oデバイスa(4a)からI/Oデバイスb(4b)にデータを移動する場合、I/Oデバイスa(4a)は仲介メモリ(すなわちブリッジメモリ)にDMAを用いてデータをライトし、I/Oデバイスb(4b)は仲介メモリ(すなわちブリッジメモリ)からDMAを用いてデータをリードする。したがって、この場合、最適ブリッジ検索部(12)によって、データ移動先のI/Oデバイスb(4b)との間のデータ伝送時間が最も小さい(すなわち距離が小さい)ブリッジメモリを選択することで、DMAリードのレイテンシを小さくすることができる。つまり、最適ブリッジ検索部(12)は、データの移動先に最も近いブリッジメモリを保持するネットワークブリッジをブリッジ情報(161)を参照することで検索し、この場合、データ移動先であるI/Oデバイスb(4b)と接続されているネットワークブリッジb(2b)を最適なブリッジとして選択する。
また、最適なネットワークブリッジの選択には、移動先I/Oデバイスb(4b)との距離と、最大ペイロード長の両方を考慮し、これらの要因を含む評価式で最も評価されるブリッジを最適なネットワークメモリを保持するブリッジとして選択することも可能である。
すなわち、最適ブリッジ検索部(12)は、I/Oデバイス間のデータの移動を仲介するブリッジメモリの候補が複数ある場合に、その中でデータ移動先I/Oデバイスに最も近いブリッジメモリか、データのリードやライトを行うパケットのペイロード長が最も大きいブリッジメモリか、または移動先のI/Oデバイスとの距離とペイロード長の両方を考慮してデータの移動に最適なブリッジメモリを選択する。
この場合、最適ブリッジ検索部(12)は、ブリッジ情報(161)を参照し、I/Oデバイスb(4b)と接続するネットワークブリッジb(2b)を最適なブリッジと判定し、I/Oデータ移動制御部(11)に伝える(ステップA2)。
データがブリッジメモリb(22b)にライトされると、制御部b(21b)によってI/Oデータ移動制御部(11)が呼び出される。
I/Oデータ移動制御部(11)は、続いてI/Oデバイスドライバ部b(13b)を呼出し、ブリッジメモリb(22b)のデータをI/Oデバイスb(4b)によってDMAでリードさせる(ステップA4)。
データのリードが完了すると、制御部b(21b)によってI/Oデータ移動制御部(11)が再度呼び出される。
また、終了条件に該当しない場合、I/Oデータ移動制御部(11)は、ステップA3とステップA4の処理を繰り返す(ステップA5でNoの場合)。
このようにして、I/Oデータ移動制御部(11)は、データ移動元I/Oデバイスによるブリッジメモリに対するデータのライトと、データ移動先のI/Oデバイスによるブリッジメモリからのデータのリードの処理を、予定されたデータ量の移動が完了するまで繰り返して実行する。つまり、I/Oデータ移動制御部(11)は、アプリケーションプログラムを実行した際に取得した“移動するデータのデータ量を示す情報”に基づき、このデータ量についてのデータの移動が完了するまで、データ移動元I/Oデバイスに対する書き込み制御を指示するとともに、データ移動先I/Oデバイスからの読み出し制御を指示する。
一方、I/Oデバイスa(4a)が例えばネットワークデバイスに見られるように、外部からのデータ入力をトリガとしてDMA処理を開始するデバイスの場合、I/Oデータ移動制御部(11)はステップA3の処理の度にI/Oデバイス部a(13a)を呼び出す必要はない。
図8に並列処理管理テーブル(163)の設定例を示した。図8に示した例では、I/Oデバイスa(4a)からI/Oデバイスb(4b)へデータを移動する2つの処理を並列処理管理テーブル(163)に設定している。図8の並列処理管理テーブル(163)では、移動元I/Oデバイスa(4a)から移動するデータのアドレスを「a1」および移動先I/Oデバイスb(4b)でデータをライトするアドレスを「b1」とする1個の転送処理と、移動元I/Oデバイスa(4a)から移動するデータのアドレスを「a2」および移動先I/Oデバイスb(4b)でデータをライトするアドレスを「b2」とするもう1個の転送処理との2個の処理が設定されている。
次に、I/Oデータ移動制御部(11)が、I/Oデバイス部a(13a)に対して、I/Oデバイスa(4a)への所定のコマンドの発行を指示する。ここでI/Oデバイス部a(13a)が、I/Oデバイスa(4a)にブリッジメモリb(22b)に対しDMAでデータをライトさせる(ステップB3)。
続いてI/Oデータ移動制御部(11)によってI/Oデバイスドライバ部b(13b)が呼び出され、I/Oデバイスドライバ部b(13b)がI/Oデバイスb(4b)にブリッジメモリb(22b)からDMAでデータをリードさせる(ステップB4)。
次に、I/Oデータ移動制御部(11)が、データ移動処理において完了したデータ移動の情報で並列処理管理テーブル(163)を更新する(ステップB5)。
ここで並列処理管理テーブルに記録された移動済みデータが、予定した移動データ量に達した場合、あるいは、並列処理管理テーブル(163)の移動処理終了フラグがアサートされている場合、データ移動処理は完了する。
一方、移動データ量に達していない場合、あるいは移動処理終了フラグがアサートされていない場合、I/Oデータ移動制御部(11)は、ステップB3から処理を繰り返す(ステップB6)。
図9のネットワークブリッジc(2c)は、ネットワークブリッジA(2A)やネットワークブリッジb(2b)と同様の構成を有し、制御部a(21a)や制御部b(21b)に対応する制御部c(21c)を有するとともに、ブリッジメモリa(22a)やブリッジメモリb(22b)に対応するブリッジメモリc(22c)を有している。
ただし、ネットワークブリッジc(2c)には、I/Oデバイスは直接接続されていない。ブリッジメモリc(22c)は、図1の構成と同様にして、I/Oデバイスa(4a)やI/Oデバイスb(4b)によってI/Oデバイス間のデータ移動の際の仲介メモリとして使用することができる。
ここで、メモリ手段(108)は、ブリッジ手段(105)〜(107)内に実装されていてもよいし、あるいは例えばネットワーク(3)にブリッジ手段(105)〜(107)とは異なる中継手段を介して接続される等してブリッジ手段(105)〜(107)外に設けられていてもよい。
本願は、2011年10月28日に、日本に出願された特願2011−237593号に基づき優先権を主張し、その内容をここに援用する。
2A ネットワークブリッジA
2a ネットワークブリッジa
2b ネットワークブリッジb
2c ネットワークブリッジc
3 ネットワーク
4a I/Oデバイスa
4b I/Oデバイスb
5 メモリ空間
10 I/Oデバイス制御システム
10a I/Oデバイス制御システム
11 I/Oデータ移動制御部
12 最適ブリッジ検索部
13a I/Oデバイスドライバ部a
13b I/Oデバイスドライバ部b
14 CPU
15 バスブリッジ
16 メインメモリ
17 CPU
22A ブリッジメモリA
22a ブリッジメモリa
22b ブリッジメモリb102 データ移動元I/Oデバイス
100 I/Oデバイス制御システム
101 コンピュータ
103 データ移動先I/Oデバイス
104 ネットワーク
105〜107 ブリッジ手段
108 メモリ手段
109 I/Oデータ移動制御手段
161 ブリッジ情報
162 コンピュータプログラム
163 並列処理管理テーブル
1621 I/Oデータ移動制御プログラム
1622 最適ブリッジ検索プログラム
1623a I/Oデバイスドライバプログラムa
1623b I/Oデバイスドライバプログラムb
Claims (8)
- データを移動するデータ移動元I/Oデバイスと、前記データを移動するデータ移動先I/Oデバイスと、前記データの移動を制御するコンピュータとを、ネットワークに接続する複数のブリッジ部と、
前記データ移動元I/Oデバイスと前記データ移動先I/Oデバイスとの間を移動する前記データを保持する前記ブリッジ部に設けられたメモリ部と、
前記データ移動元I/Oデバイスと、前記データ移動先I/Oデバイスとの間の前記データの移動を仲介する前記ブリッジ部の候補が複数存在する場合、複数の前記ブリッジ部のうち前記データ移動先I/Oデバイスと最も距離が近いブリッジ部を選択する最適ブリッジ検索部と、
前記データ移動元I/Oデバイスに前記最適ブリッジ検索部が選択したブリッジ部に設けられたメモリ部に対して前記データの書き込み制御を指示し、前記データ移動先I/Oデバイスに前記最適ブリッジ検索部が選択したブリッジ部に設けられたメモリ部から前記データの読み出し制御を指示する前記コンピュータの内部に設けられたI/Oデータ移動制御部と
を備えることを特徴とするI/Oデバイス制御システム。 - 前記データ移動元I/Oデバイスおよび前記データ移動先I/Oデバイスは、前記コンピュータがアクセス可能なメモリ空間上においてマップされた前記ブリッジ部のアドレスを用いて前記メモリ部にアクセスする請求項1に記載のI/Oデバイス制御システム。
- 前記最適ブリッジ検索部は、
前記データ移動元I/Oデバイスと、前記データ移動先I/Oデバイスとの間の前記データの移動を仲介する前記ブリッジ部の候補が複数存在する場合、複数の前記ブリッジ部のうち前記データ移動先I/Oデバイスとの距離及びペイロード長の両方に基づいて、前記ブリッジ部を選択する、
請求項1または2に記載のI/Oデバイス制御システム。 - 前記データ移動元I/Oデバイスによる前記メモリ部に対するデータの書き込み制御と、前記データ移動先I/Oデバイスによる前記メモリ部からのデータの読み出し制御の処理を、前記データの移動が予定されたデータ量の移動が完了するまで繰り返す請求項1から3のいずれか1項に記載のI/Oデバイス制御システム。
- データを移動するデータ移動元I/Oデバイスと、前記データを移動するデータ移動先I/Oデバイスと、前記データの移動を制御するコンピュータとを、ネットワークに接続する複数のブリッジ部、及び、前記データ移動元I/Oデバイスと前記データ移動先I/Oデバイスとの間を移動する前記データを保持する前記ブリッジ部に設けられたメモリ部、を備えるI/Oデバイス制御システムの制御方法であって、
前記コンピュータが、前記データ移動元I/Oデバイスと、前記データ移動先I/Oデバイスとの間の前記データの移動を仲介する前記ブリッジ部の候補が複数存在する場合、複数の前記ブリッジ部のうち前記データ移動先I/Oデバイスと最も距離が近いブリッジ部を選択することと、
前記コンピュータが、前記データ移動元I/Oデバイスに選択した前記ブリッジ部に設けられた前記メモリ部に対して前記データの書き込み制御を指示し、前記データ移動先I/Oデバイスに選択した前記ブリッジ部に設けられた前記メモリ部から前記データの読み出し制御を指示することと
を含むI/Oデバイス制御システムの制御方法。 - 前記コンピュータがアクセス可能なメモリ空間上においてマップされた前記ブリッジ部のアドレスを用いて前記メモリ部にアクセスすること
を含む請求項5に記載のI/Oデバイス制御システムの制御方法。 - 前記データ移動元I/Oデバイスと、前記データ移動先I/Oデバイスとの間の前記データの移動を仲介する前記ブリッジ部の候補が複数存在する場合、複数の前記ブリッジ部のうち前記データ移動先I/Oデバイスとの距離及びペイロード長の両方に基づいて、前記ブリッジ部を選択すること
を含む請求項5または6に記載のI/Oデバイス制御システムの制御方法。 - 前記データ移動元I/Oデバイスによる前記メモリ部に対するデータの書き込み制御と、前記データ移動先I/Oデバイスによる前記メモリ部からのデータの読み出し制御の処理を、前記データの移動が予定されたデータ量の移動が完了するまで繰り返すこと
を含む請求項6または7に記載のI/Oデバイス制御システムの制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013540857A JP6146306B2 (ja) | 2011-10-28 | 2012-10-26 | I/oデバイス制御システムおよびi/oデバイス制御システムの制御方法 |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011237593 | 2011-10-28 | ||
JP2011237593 | 2011-10-28 | ||
PCT/JP2012/077795 WO2013062109A1 (ja) | 2011-10-28 | 2012-10-26 | I/oデバイス制御システムおよびi/oデバイス制御方法 |
JP2013540857A JP6146306B2 (ja) | 2011-10-28 | 2012-10-26 | I/oデバイス制御システムおよびi/oデバイス制御システムの制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2013062109A1 JPWO2013062109A1 (ja) | 2015-04-02 |
JP6146306B2 true JP6146306B2 (ja) | 2017-06-14 |
Family
ID=48167933
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013540857A Active JP6146306B2 (ja) | 2011-10-28 | 2012-10-26 | I/oデバイス制御システムおよびi/oデバイス制御システムの制御方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20140281053A1 (ja) |
JP (1) | JP6146306B2 (ja) |
WO (1) | WO2013062109A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102496994B1 (ko) | 2021-03-23 | 2023-02-09 | 에스케이하이닉스 주식회사 | PCIe 인터페이스 장치 및 그 동작 방법 |
KR102529761B1 (ko) * | 2021-03-18 | 2023-05-09 | 에스케이하이닉스 주식회사 | PCIe 디바이스 및 그 동작 방법 |
KR102521902B1 (ko) | 2021-03-23 | 2023-04-17 | 에스케이하이닉스 주식회사 | PCIe 인터페이스 장치 및 그 동작 방법 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5307345A (en) * | 1992-06-25 | 1994-04-26 | Digital Equipment Corporation | Method and apparatus for cut-through data packet transfer in a bridge device |
JPH11232213A (ja) * | 1998-02-13 | 1999-08-27 | Nec Corp | 入出力装置におけるデータ転送方式 |
JP4670676B2 (ja) * | 2006-02-17 | 2011-04-13 | 日本電気株式会社 | スイッチ及びネットワークブリッジ装置 |
US9003077B2 (en) * | 2011-09-30 | 2015-04-07 | Oracle International Corporation | Sharing IOMMU mappings across devices in a DMA group |
-
2012
- 2012-10-26 WO PCT/JP2012/077795 patent/WO2013062109A1/ja active Application Filing
- 2012-10-26 US US14/353,838 patent/US20140281053A1/en not_active Abandoned
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Also Published As
Publication number | Publication date |
---|---|
JPWO2013062109A1 (ja) | 2015-04-02 |
US20140281053A1 (en) | 2014-09-18 |
WO2013062109A1 (ja) | 2013-05-02 |
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