JP6132048B1 - Resonant load power converter and time-sharing operation method for resonant load power converter - Google Patents

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Abstract

【課題】単相インバータの各アームに、２個のスイッチング素子の直列体をＮ個（Ｎは２以上の整数）並列に接続して構成されたスイッチ群回路を備えた共振負荷用電力変換装置において、１素子あたりのスイッチング周波数を低減させる。【解決手段】周波数指令の１／２Ｎの周波数を有し、振幅値０〜１の間に、プラスとマイナスが同一傾斜である直線波形により形成された三角波信号を生成する三角波生成部１１２と、その三角波信号を、１／４Ｎ周期ずつ順次遅延させる４Ｎ−１個の遅延器１１３…と、基準値生成部１１４により（２Ｎ＋１）／４Ｎの値に設定した基準値と、前記三角波生成部１１２で生成された三角波信号および前記４Ｎ−１個の遅延器１１３により遅延された三角波信号とを各々比較し、前記三角波信号が基準値より小のときゲートＯＮ信号を、三角波信号が基準値より大のときゲートＯＦＦ信号を各々出力する４Ｎ個の比較器１１５…と、を備えた。【選択図】 図２A power converter for a resonant load comprising a switch group circuit configured by connecting N series bodies of two switching elements in parallel to each arm of a single-phase inverter (N is an integer of 2 or more). , The switching frequency per element is reduced. A triangular wave generator 112 that generates a triangular wave signal having a frequency of 1 / 2N of a frequency command and having a linear waveform with positive and negative slopes having the same slope between amplitude values 0 and 1; 4N-1 delay units 113 that sequentially delay the triangular wave signal by 1 / 4N period, a reference value set to a value of (2N + 1) / 4N by the reference value generation unit 114, and the triangular wave generation unit 112 The generated triangular wave signal and the triangular wave signal delayed by the 4N-1 delay devices 113 are respectively compared, and when the triangular wave signal is smaller than a reference value, the gate ON signal is compared, and the triangular wave signal is larger than the reference value. And 4N comparators 115 for outputting gate-off signals respectively. [Selection] Figure 2

Description

本発明は、例えば誘導加熱回路などの共振負荷に矩形波電圧を供給する共振負荷用電力変換装置およびその時分割運転方法に関する。   The present invention relates to a resonant load power converter that supplies a rectangular wave voltage to a resonant load such as an induction heating circuit, and a time-sharing operation method thereof.

図１０は、共振負荷に接続された共振負荷用電力変換装置（交直変換装置）の回路構成を示している。図１０において、交直変換装置１０は、入力側が直流電圧源１１に接続され、出力側が誘導加熱回路などの共振負荷１２に接続された単相インバータを備えている。この単相インバータの各スイッチング素子をＯＮ，ＯＦＦ制御することにより、共振周波数で矩形波電圧を共振負荷１２に出力する。   FIG. 10 shows a circuit configuration of a resonant load power converter (AC / DC converter) connected to the resonant load. In FIG. 10, the AC / DC converter 10 includes a single-phase inverter whose input side is connected to a DC voltage source 11 and whose output side is connected to a resonant load 12 such as an induction heating circuit. A rectangular wave voltage is output to the resonant load 12 at the resonant frequency by ON / OFF control of each switching element of the single-phase inverter.

この交直変換装置１０は、共振負荷１２が誘導加熱回路である場合は、誘導加熱用負荷共振交直変換装置（誘導加熱用共振型インバータ）として構成される。   When the resonant load 12 is an induction heating circuit, this AC / DC converter 10 is configured as an induction heating load resonant AC / DC converter (inductive heating resonant inverter).

この誘導加熱用負荷共振交直変換装置は、単相インバータの各スイッチング素子をＯＮ、ＯＦＦ制御して生成した交流を、コイルとキャパシタによるＬＣ共振回路に流し、それによって生成される交番磁界を被加熱体（電気伝導体）に与えて渦電流を流し、これによって発生するジュール熱によって内部から加熱させる方式となっている。   In this induction heating load resonance AC / DC converter, alternating current generated by ON / OFF control of each switching element of a single-phase inverter is passed through an LC resonance circuit composed of a coil and a capacitor, and the alternating magnetic field generated thereby is heated. An eddy current is applied to a body (electric conductor) and heated from the inside by Joule heat generated thereby.

共振負荷用電力変換装置（例えば図１０の交直変換装置１０）の出力側に接続される共振負荷としての誘導加熱回路は、周波数が高いほど、電流浸透深さが減少する性質が従来から知られている。   Conventionally, an induction heating circuit as a resonant load connected to the output side of a power converter for a resonant load (for example, the AC / DC converter 10 in FIG. 10) is known to have a property that the current penetration depth decreases as the frequency increases. ing.

例えば電縫管接合（継目を電気抵抗溶接で接合し、管を形成する）においては、表面焼き入れによって行われるため、誘導加熱に用いる共振負荷用電力変換装置には、周波数が高い電圧を出力できることが要求される。   For example, since electric resistance welding (joint joints are formed by electrical resistance welding to form a pipe) is performed by surface quenching, a high-frequency voltage is output to the resonant load power converter used for induction heating. It is required to be able to do it.

一方で、誘導加熱に用いる共振負荷用電力変換装置のスイッチング素子には、駆動周波数に上限があるため、スイッチング素子の駆動周波数よりも高い電圧周波数に対応ができないことが問題となる。   On the other hand, since the switching element of the resonance load power converter used for induction heating has an upper limit on the driving frequency, there is a problem that it cannot cope with a voltage frequency higher than the driving frequency of the switching element.

この問題を解決する先行技術として、例えば特許文献１には、図１０の交直変換装置１０の単相インバータの各スイッチング素子を時分割でスイッチング制御することが記載されている。   As a prior art for solving this problem, for example, Patent Document 1 describes that switching control of each switching element of the single-phase inverter of the AC / DC converter 10 of FIG. 10 is performed in a time division manner.

国際公開ＷＯ２０１５／１９４５８５号公報International Publication WO2015 / 194585

特許文献１には、共振負荷用電力変換装置における単相インバータの時分割運転機能は記載されているが、どのような回路構成によって単相インバータのスイッチング波形を生成するかについては開示されていない。   Patent Document 1 describes a time-sharing operation function of a single-phase inverter in a resonant load power converter, but does not disclose what circuit configuration generates a switching waveform of the single-phase inverter. .

本発明の目的は、１スイッチング素子あたりのスイッチング周波数低減を可能とした単相インバータのスイッチング波形を生成する、共振負荷用電力変換装置およびその時分割運転方法を提供することにある。   An object of the present invention is to provide a resonance load power converter and a time-sharing operation method thereof that generate a switching waveform of a single-phase inverter that enables a switching frequency per switching element to be reduced.

上記課題を解決するための請求項１に記載の共振負荷用電力変換装置は、直流入力側が直流電圧源に、出力側が共振負荷に各々接続され、共振周波数で矩形波電圧を出力する単相インバータを備えた共振負荷用電力変換装置であって、
前記単相インバータの一方の相の上、下アームおよび他方の相の上、下アームに各々接続され、２個のスイッチング素子の直列体をＮ個（Ｎは２以上の整数）並列に接続して構成されたスイッチ群回路と、
前記単相インバータの前記スイッチ群回路の各スイッチング素子を時分割でスイッチング制御する制御部とを備え、
前記制御部は、
周波数指令を所定分数に分周した周波数を有し、振幅値０〜１の間に、プラス傾斜とマイナス傾斜が同一傾斜である直線波形により形成された三角波信号を生成する三角波生成部と、
前記三角波生成部で生成された三角波信号を、１／４Ｎ周期ずつ順次遅延させる４Ｎ−１個の遅延器と、
（２Ｎ＋１）／４Ｎの値に設定した基準値と、前記三角波生成部で生成された三角波信号および前記４Ｎ−１個の遅延器により遅延された三角波信号とを各々比較し、前記三角波信号が基準値より小のときゲートＯＮ信号を、三角波信号が基準値より大のときゲートＯＦＦ信号を各々出力する４Ｎ個の比較器と、
を備えていることを特徴とする。 The power converter for a resonant load according to claim 1 for solving the above-described problem is a single-phase inverter in which a DC input side is connected to a DC voltage source, an output side is connected to a resonant load, and a rectangular wave voltage is output at a resonant frequency. A resonant load power converter comprising:
One phase of the single-phase inverter is connected to the upper arm, the lower arm, and the upper and lower arms of the other phase, respectively. A switch group circuit configured as follows:
A control unit that performs switching control of each switching element of the switch group circuit of the single-phase inverter in a time-sharing manner,
The controller is
A triangular wave generator having a frequency obtained by dividing the frequency command into a predetermined fraction, and generating a triangular wave signal formed by a linear waveform in which the positive slope and the negative slope are the same slope between amplitude values 0 and 1;
4N-1 delay units for sequentially delaying the triangular wave signal generated by the triangular wave generation unit by 1 / 4N period;
The reference value set to the value of (2N + 1) / 4N is compared with the triangular wave signal generated by the triangular wave generation unit and the triangular wave signal delayed by the 4N-1 delay units, and the triangular wave signal is the reference. 4N comparators that output a gate ON signal when the value is smaller than the value and a gate OFF signal when the triangular wave signal is larger than the reference value,
It is characterized by having.

また、請求項３に記載の共振負荷用電力変換装置の時分割運転方法は、直流入力側が直流電圧源に、出力側が共振負荷に各々接続され、共振周波数で矩形波電圧を出力する単相インバータを備えた共振負荷用電力変換装置の時分割運転方法であって、
前記単相インバータの一方の相の上、下アームおよび他方の相の上、下アームに各々接続され、２個のスイッチング素子の直列体をＮ個（Ｎは２以上の整数）並列に接続して構成されたスイッチ群回路と、
前記単相インバータの前記スイッチ群回路の各スイッチング素子を時分割でスイッチング制御する制御部とを備え、
前記制御部の三角波生成部が、周波数指令を所定分数に分周した周波数を有し、振幅値０〜１の間に、プラス傾斜とマイナス傾斜が同一傾斜である直線波形により形成された三角波信号を生成する三角波生成ステップと、
前記制御部の４Ｎ−１個の遅延器が、前記三角波生成部で生成された三角波信号を、１／４Ｎ周期ずつ順次遅延させるステップと、
前記制御部の４Ｎ個の比較器が、（２Ｎ＋１）／４Ｎの値に設定した基準値と、前記三角波生成部で生成された三角波信号および前記４Ｎ−１個の遅延器により遅延された三角波信号とを各々比較し、前記三角波信号が基準値より小のときゲートＯＮ信号を、三角波信号が基準値より大のときゲートＯＦＦ信号を各々出力するステップと、
を備えていることを特徴とする。 According to a third aspect of the present invention, there is provided a time-sharing operation method for a resonant load power converter, wherein a DC input side is connected to a DC voltage source and an output side is connected to a resonant load. A time-sharing operation method for a resonant load power conversion device comprising:
One phase of the single-phase inverter is connected to the upper arm, the lower arm, and the upper and lower arms of the other phase, respectively. A switch group circuit configured as follows:
A control unit that performs switching control of each switching element of the switch group circuit of the single-phase inverter in a time-sharing manner,
The triangular wave generation unit of the control unit has a frequency obtained by dividing the frequency command into a predetermined fraction, and is a triangular wave signal formed by a linear waveform having a positive slope and a negative slope having the same slope between amplitude values 0 and 1 A triangular wave generation step for generating
4N-1 delay units of the control unit sequentially delay the triangular wave signal generated by the triangular wave generation unit by 1 / 4N period;
A reference value set to a value of (2N + 1) / 4N by the 4N comparators of the control unit, a triangular wave signal generated by the triangular wave generation unit, and a triangular wave signal delayed by the 4N-1 delay units And outputting a gate ON signal when the triangular wave signal is smaller than a reference value, and outputting a gate OFF signal when the triangular wave signal is larger than a reference value,
It is characterized by having.

上記構成によれば、１アーム毎に２Ｎ個のスイッチング素子を有した単相インバータの、１スイッチング素子あたりのスイッチング周波数を下げることができる。   According to the above configuration, the switching frequency per switching element of the single-phase inverter having 2N switching elements per arm can be lowered.

また、スイッチング素子の直列体の並列数Ｎが、２以上のどのような値であっても、時分割運転が可能なスイッチングパターンを生成することができる。   In addition, a switching pattern capable of time-division operation can be generated regardless of the parallel number N of the switching elements in series.

また、請求項２に記載の共振負荷用電力変換装置は、請求項１において、
前記スイッチング素子の直列体の並列個数Ｎは２であり、
前記単相インバータの一方の相の上アームのスイッチ群回路は、スイッチング素子Ｕ１１，Ｕ１２の直列体とスイッチング素子Ｕ２１，Ｕ２２の直列体とを並列に接続して構成され、
前記単相インバータの一方の相の下アームのスイッチ群回路は、スイッチング素子Ｘ１１，Ｘ１２の直列体とスイッチング素子Ｘ２１，Ｘ２２の直列体とを並列に接続して構成され、
前記単相インバータの他方の相の上アームのスイッチ群回路は、スイッチング素子Ｖ１１，Ｖ１２の直列体とスイッチング素子Ｖ２１，Ｖ２２の直列体とを並列に接続して構成され、
前記単相インバータの他方の相の下アームのスイッチ群回路は、スイッチング素子Ｙ１１，Ｙ１２の直列体とスイッチング素子Ｙ２１，Ｙ２２の直列体とを並列に接続して構成され、
前記４Ｎ−１個の遅延器は、前記三角波生成部に対して順次直列に設けた第１〜第７の遅延器で構成され、前記４Ｎ個の比較器は、第１〜第８の比較器で構成され、
前記第１の比較器は、前記三角波生成部で生成された三角波信号と前記基準値を比較し、前記三角波信号の１周期の（２Ｎ＋１）／４Ｎの期間ゲートＯＮ信号となり、（２Ｎ−１）／４Ｎの期間ゲートＯＦＦ信号となるスイッチング素子Ｕ１１、Ｙ１１用ゲート指令信号を出力し、
前記第２の比較器は、前記第１の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ１１、Ｙ１１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１、Ｖ１１用ゲート指令信号を出力し、
前記第３の比較器は、前記第２の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｘ１１、Ｖ１１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１、Ｙ２１用ゲート指令信号を出力し、
前記第４の比較器は、前記第３の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ２１、Ｙ２１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１、Ｖ２１用ゲート指令信号を出力し、
前記第５の比較器は、前記第４の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｘ２１、Ｖ２１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１２、Ｙ１２用ゲート指令信号を出力し、
前記第６の比較器は、前記第５の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ１２、Ｙ１２用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１２、Ｖ１２用ゲート指令信号を出力し、
前記第７の比較器は、前記第６の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｘ１２、Ｖ１２用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２２、Ｙ２２用ゲート指令信号を出力し、
前記第８の比較器は、前記第７の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ２２、Ｙ２２用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２２、Ｖ２２用ゲート指令信号を出力することを特徴とする。 The power converter for a resonant load according to claim 2 is the power converter according to claim 1,
The parallel number N of the serial bodies of the switching elements is 2,
The switch group circuit of the upper arm of one phase of the single-phase inverter is configured by connecting a series body of switching elements U11 and U12 and a series body of switching elements U21 and U22 in parallel.
The switch group circuit of the lower arm of one phase of the single-phase inverter is configured by connecting a series body of switching elements X11 and X12 and a series body of switching elements X21 and X22 in parallel.
The switch group circuit of the upper arm of the other phase of the single-phase inverter is configured by connecting a series body of switching elements V11 and V12 and a series body of switching elements V21 and V22 in parallel.
The switch group circuit of the lower arm of the other phase of the single-phase inverter is configured by connecting a series body of switching elements Y11 and Y12 and a series body of switching elements Y21 and Y22 in parallel.
The 4N-1 delay units include first to seventh delay units sequentially provided in series with the triangular wave generation unit, and the 4N comparators include first to eighth comparators. Consists of
The first comparator compares the triangular wave signal generated by the triangular wave generation unit with the reference value, and becomes a gate ON signal for a period of (2N + 1) / 4N of one period of the triangular wave signal, and (2N−1) Outputs a gate command signal for the switching elements U11 and Y11, which becomes a gate OFF signal for a period of / 4N,
The second comparator compares the triangular wave signal delayed by the first delay device with the reference value, and delays the gate command signal for U11, Y11 by ¼ N period, and the gate command signal Output a gate command signal for the switching elements X11 and V11 having the same ON period and OFF period as the ON period and OFF period of
The third comparator compares the triangular wave signal delayed by the second delay device with the reference value, and delays the gate command signal for X11, V11 by ¼ N period, and the gate command signal Output a gate command signal for the switching elements U21 and Y21 having the same ON period and OFF period as the ON period and OFF period of
The fourth comparator compares the triangular wave signal delayed by the third delay device with the reference value, and delays the gate command signal for U21, Y21 by ¼ N period, and the gate command signal Output the gate command signal for the switching elements X21 and V21 having the same ON period and OFF period as the ON period and OFF period of
The fifth comparator compares the triangular wave signal delayed by the fourth delay device with the reference value, and delays the gate command signal for X21, V21 by ¼ N period, and the gate command signal Outputs a gate command signal for the switching elements U12, Y12 having the same ON period and OFF period as the ON period and OFF period of
The sixth comparator compares the triangular wave signal delayed by the fifth delay device with the reference value and delays the gate command signal for U12, Y12 by ¼ N period, and the gate command signal Output a gate command signal for the switching element X12, V12 having the same ON period and OFF period as the ON period and OFF period of
The seventh comparator compares the triangular wave signal delayed by the sixth delay device with the reference value, and delays the gate command signal for X12, V12 by ¼ N period, and the gate command signal Outputs a gate command signal for the switching elements U22, Y22 having the same ON period and OFF period as the ON period and OFF period of
The eighth comparator compares the triangular wave signal delayed by the seventh delay device with the reference value, delays by 1 / 4N cycle with respect to the gate command signal for U22, Y22, and the gate command signal The gate command signals for the switching elements X22 and V22 having the same ON period and OFF period as the ON period and OFF period are output.

また、請求項４に記載の共振負荷用電力変換装置の時分割運転方法は、請求項３において、
前記スイッチング素子の直列体の並列個数Ｎは２であり、
前記単相インバータの一方の相の上アームのスイッチ群回路は、スイッチング素子Ｕ１１，Ｕ１２の直列体とスイッチング素子Ｕ２１，Ｕ２２の直列体とを並列に接続して構成され、
前記単相インバータの一方の相の下アームのスイッチ群回路は、スイッチング素子Ｘ１１，Ｘ１２の直列体とスイッチング素子Ｘ２１，Ｘ２２の直列体とを並列に接続して構成され、
前記単相インバータの他方の相の上アームのスイッチ群回路は、スイッチング素子Ｖ１１，Ｖ１２の直列体とスイッチング素子Ｖ２１，Ｖ２２の直列体とを並列に接続して構成され、
前記単相インバータの他方の相の下アームのスイッチ群回路は、スイッチング素子Ｙ１１，Ｙ１２の直列体とスイッチング素子Ｙ２１，Ｙ２２の直列体とを並列に接続して構成され、
前記４Ｎ−１個の遅延器は、前記三角波生成部に対して順次直列に設けた第１〜第７の遅延器で構成され、前記４Ｎ個の比較器は、第１〜第８の比較器で構成され、
前記第１の比較器が、前記三角波生成部で生成された三角波信号と前記基準値を比較し、前記三角波信号の１周期の（２Ｎ＋１）／４Ｎの期間ゲートＯＮ信号となり、（２Ｎ−１）／４Ｎの期間ゲートＯＦＦ信号となるスイッチング素子Ｕ１１、Ｙ１１用ゲート指令信号を出力するステップと、
前記第２の比較器が、前記第１の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ１１、Ｙ１１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１、Ｖ１１用ゲート指令信号を出力するステップと、
前記第３の比較器が、前記第２の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｘ１１、Ｖ１１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１、Ｙ２１用ゲート指令信号を出力するステップと、
前記第４の比較器が、前記第３の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ２１、Ｙ２１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１、Ｖ２１用ゲート指令信号を出力するステップと、
前記第５の比較器が、前記第４の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｘ２１、Ｖ２１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１２、Ｙ１２用ゲート指令信号を出力するステップと、
前記第６の比較器が、前記第５の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ１２、Ｙ１２用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１２、Ｖ１２用ゲート指令信号を出力するステップと、
前記第７の比較器が、前記第６の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｘ１２、Ｖ１２用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２２、Ｙ２２用ゲート指令信号を出力するステップと、
前記第８の比較器が、前記第７の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ２２、Ｙ２２用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２２、Ｖ２２用ゲート指令信号を出力するステップと、
を備えたことを特徴とする。 Further, the time-sharing operation method of the resonance load power converter according to claim 4 is characterized in that in claim 3,
The parallel number N of the serial bodies of the switching elements is 2,
The switch group circuit of the upper arm of one phase of the single-phase inverter is configured by connecting a series body of switching elements U11 and U12 and a series body of switching elements U21 and U22 in parallel.
The switch group circuit of the lower arm of one phase of the single-phase inverter is configured by connecting a series body of switching elements X11 and X12 and a series body of switching elements X21 and X22 in parallel.
The switch group circuit of the upper arm of the other phase of the single-phase inverter is configured by connecting a series body of switching elements V11 and V12 and a series body of switching elements V21 and V22 in parallel.
The switch group circuit of the lower arm of the other phase of the single-phase inverter is configured by connecting a series body of switching elements Y11 and Y12 and a series body of switching elements Y21 and Y22 in parallel.
The 4N-1 delay units include first to seventh delay units sequentially provided in series with the triangular wave generation unit, and the 4N comparators include first to eighth comparators. Consists of
The first comparator compares the triangular wave signal generated by the triangular wave generator with the reference value, and becomes a gate ON signal for a period of (2N + 1) / 4N of one period of the triangular wave signal, and (2N−1) A step of outputting a gate command signal for the switching elements U11 and Y11 that becomes a gate OFF signal for a period of / 4N;
The second comparator compares the triangular wave signal delayed by the first delay device with the reference value, and delays the gate command signal for U11, Y11 by ¼N period, and the gate command signal Outputting a gate command signal for switching elements X11 and V11 having the same ON period and OFF period as the ON period and OFF period of
The third comparator compares the triangular wave signal delayed by the second delay device with the reference value, and delays the gate command signal for X11, V11 by ¼N period, and the gate command signal Outputting a gate command signal for switching elements U21, Y21 having the same ON period and OFF period as the ON period and OFF period of
The fourth comparator compares the triangular wave signal delayed by the third delay device with the reference value, and delays the gate command signal for U21, Y21 by ¼N period, and the gate command signal Outputting a gate command signal for the switching elements X21, V21 having the same ON period and OFF period as the ON period and OFF period of
The fifth comparator compares the triangular wave signal delayed by the fourth delay device with the reference value, and delays the gate command signal for X21, V21 by ¼N period, and the gate command signal Outputting a gate command signal for the switching elements U12, Y12 having the same ON period and OFF period as the ON period and OFF period of
The sixth comparator compares the triangular wave signal delayed by the fifth delay device with the reference value, and delays the gate command signal for U12, Y12 by ¼N period, and the gate command signal Outputting a gate command signal for switching element X12, V12 having the same ON period and OFF period as the ON period and OFF period of
The seventh comparator compares the triangular wave signal delayed by the sixth delay device with the reference value, and delays the gate command signal for X12, V12 by ¼ N period, and the gate command signal Outputting a gate command signal for switching elements U22 and Y22 having the same ON period and OFF period as the ON period and OFF period of
The eighth comparator compares the triangular wave signal delayed by the seventh delay device with the reference value, and delays the gate command signal for U22, Y22 by ¼N period, and the gate command signal Outputting a gate command signal for the switching elements X22, V22 having the same ON period and OFF period as the ON period and OFF period of
It is provided with.

上記構成によれば、１アーム毎に４個のスイッチング素子を有した単相インバータの、１スイッチング素子あたりのスイッチング周波数を下げることができる。   According to the said structure, the switching frequency per switching element of the single phase inverter which has four switching elements for every arm can be lowered | hung.

（１）請求項１〜４に記載の発明によれば、１アーム毎に２Ｎ個のスイッチング素子を有した単相インバータの、１スイッチング素子あたりのスイッチング周波数を下げることができる。
（２）請求項１、３に記載の発明によれば、スイッチング素子の直列体の並列数Ｎが、２以上のどのような値であっても、時分割運転が可能なスイッチングパターンを生成することができる。
（３）請求項２、４に記載の発明によれば、１アーム毎に４個のスイッチング素子を有した単相インバータの、１スイッチング素子あたりのスイッチング周波数を下げることができる。 (1) According to the first to fourth aspects of the present invention, the switching frequency per switching element of the single-phase inverter having 2N switching elements per arm can be lowered.
(2) According to the first and third aspects of the invention, a switching pattern capable of time-division operation is generated regardless of the value of the parallel number N of the series bodies of the switching elements being two or more. be able to.
(3) According to the second and fourth aspects of the invention, the switching frequency per switching element of the single-phase inverter having four switching elements per arm can be lowered.

本発明の実施形態例による単相インバータの構成図。The block diagram of the single phase inverter by the embodiment of this invention. 本発明の実施形態例による制御ブロック図。The control block diagram by the embodiment of this invention. 本発明の実施例１による単相インバータの構成図。The block diagram of the single phase inverter by Example 1 of this invention. 本発明の実施例１による制御ブロック図。The control block diagram by Example 1 of this invention. 本発明の実施例１によるゲート信号生成パターンと出力電圧の様子を示す波形図。The wave form diagram which shows the mode of the gate signal generation pattern and output voltage by Example 1 of this invention. 本発明の実施例１におけるゲート信号パターン生成の過程を示す説明図。Explanatory drawing which shows the process of the gate signal pattern production | generation in Example 1 of this invention. 本発明の実施例１における三角波信号の１周期中のオン、オフ期間を示す説明図。Explanatory drawing which shows the on-off period in 1 period of the triangular wave signal in Example 1 of this invention. 本発明の実施例２による単相インバータの構成図。The block diagram of the single phase inverter by Example 2 of this invention. 本発明の実施例２によるゲート信号生成パターンと出力電圧の様子を示す波形図。The wave form diagram which shows the mode of the gate signal generation pattern and output voltage by Example 2 of this invention. 本発明が適用される共振負荷用電力変換装置の構成図。The block diagram of the power converter device for resonance loads to which this invention is applied.

以下、図面を参照しながら本発明の実施の形態を説明するが、本発明は下記の実施形態例に限定されるものではない。   Hereinafter, embodiments of the present invention will be described with reference to the drawings, but the present invention is not limited to the following embodiments.

図１は、共振負荷用電力変換装置である、例えば図９の交直変換装置１０に適用される、時分割運転機能を有した単相インバータ（インバータユニット）の構成を示している。   FIG. 1 shows a configuration of a single-phase inverter (inverter unit) having a time-sharing operation function, which is applied to, for example, the AC / DC converter 10 of FIG. 9 which is a resonant load power converter.

図１の単相インバータの直流入力部は直流リンク電圧入力部Ｖｄｃに接続され、各アームには、２直列Ｎ並列（Ｎ＝２以上の整数）のスイッチング素子（例えばＩＧＢＴ）を備えたスイッチ群回路１００Ｕ，１００Ｖ，１００Ｘ，１００Ｙが各々接続され、スイッチ群回路１００Ｕおよび１００Ｘの共通接続点とスイッチ群回路１００Ｖおよび１００Ｙの共通接続点の間には、矩形波の出力電圧Ｖｏｕｔが出力されるように構成されている。   The DC input unit of the single-phase inverter of FIG. 1 is connected to the DC link voltage input unit Vdc, and each arm includes a switch group (for example, an IGBT) having two series N parallel (N = 2 or more integer) switching elements. The circuits 100U, 100V, 100X, and 100Y are connected to each other, and a rectangular wave output voltage Vout is output between the common connection point of the switch group circuits 100U and 100X and the common connection point of the switch group circuits 100V and 100Y. It is configured.

単相インバータの一方の相の上アームのスイッチ群回路１００Ｕは、スイッチング素子Ｕ１１，Ｕ１２の直列体と、スイッチング素子Ｕ２１，Ｕ２２の直列体と、…スイッチング素子ＵＮ１，ＵＮ２の直列体とが並列に接続されている。   The switch group circuit 100U of the upper arm of one phase of the single-phase inverter has a series body of switching elements U11 and U12, a series body of switching elements U21 and U22, and a series body of switching elements UN1 and UN2 in parallel. It is connected.

単相インバータの一方の相の下アームのスイッチ群回路１００Ｘは、スイッチング素子Ｘ１１，Ｘ１２の直列体と、スイッチング素子Ｘ２１，Ｘ２２の直列体と、…スイッチング素子ＸＮ１，ＸＮ２の直列体とが並列に接続されている。   The switch group circuit 100X of the lower arm of one phase of the single-phase inverter includes a series body of switching elements X11 and X12, a series body of switching elements X21 and X22, and a series body of switching elements XN1 and XN2. It is connected.

単相インバータの他方の相の上アームのスイッチ群回路１００Ｖは、スイッチング素子Ｖ１１，Ｖ１２の直列体と、スイッチング素子Ｖ２１，Ｖ２２の直列体と、…スイッチング素子ＶＮ１，ＶＮ２の直列体とが並列に接続されている。   The switch group circuit 100V of the upper arm of the other phase of the single-phase inverter includes a series body of switching elements V11 and V12, a series body of switching elements V21 and V22, and a series body of switching elements VN1 and VN2. It is connected.

単相インバータの他方の相の下アームのスイッチ群回路１００Ｙは、スイッチング素子Ｙ１１，Ｙ１２の直列体と、スイッチング素子Ｙ２１，Ｙ２２の直列体と、…スイッチング素子ＹＮ１，ＹＮ２の直列体とが並列に接続されている。   The switch group circuit 100Y of the lower arm of the other phase of the single-phase inverter includes a series body of switching elements Y11 and Y12, a series body of switching elements Y21 and Y22, and a series body of switching elements YN1 and YN2. It is connected.

図２は、図１のスイッチ群回路１００Ｕ，１００Ｖ，１００Ｘ，１００Ｙの各スイッチング素子を時分割でスイッチング制御する制御部の制御ブロックを示している。   FIG. 2 shows a control block of a control unit that performs switching control of the switching elements of the switch group circuits 100U, 100V, 100X, and 100Y of FIG.

図２において、１１１は、周波数指令信号の周波数を１／２Ｎに分周する分周器である。１１２は、分周器１１１で分周された周波数を有し、振幅値０〜１の間に、プラス傾斜とマイナス傾斜が同一傾斜である直線波形により形成された三角波信号を生成する三角波生成部である。   In FIG. 2, reference numeral 111 denotes a frequency divider that divides the frequency of the frequency command signal by 1 / 2N. Reference numeral 112 denotes a triangular wave generator that generates a triangular wave signal having a frequency divided by the frequency divider 111 and having a linear waveform having a positive slope and a negative slope having the same slope between amplitude values 0 and 1. It is.

１１３…は、三角波生成部１１２で生成された三角波信号（１周期Ｔ）を、Ｔ／４Ｎずつ順次遅らせる（三角波１周期をＴとしているため、１／４Ｎ周期ずつ遅らせる）４Ｎ−１個の遅延器である。   113... 4N−1 delays that sequentially delay the triangular wave signal (one period T) generated by the triangular wave generation unit 112 by T / 4N (since one period of the triangular wave is T, it is delayed by 1 / 4N period). It is a vessel.

１１４は、前記三角波信号に対してオン・オフの境界を決定するための基準値（２Ｎ＋１）／４Ｎを生成（設定）する基準値生成部である。   A reference value generation unit 114 generates (sets) a reference value (2N + 1) / 4N for determining an on / off boundary for the triangular wave signal.

１１５…は、基準値生成部１１４の基準値（２Ｎ＋１）／４Ｎと、三角波生成部１１２で生成された三角波信号および４Ｎ−１個の遅延器１１３…により順次遅延された三角波信号とを各々比較し、三角波信号が基準値より小のときゲートＯＮ信号となり、三角波信号が基準値より大のときゲートＯＦＦ信号となる、図１の各スイッチング素子のゲート指令信号を各々出力する４Ｎ個の比較器である。   115... Compares the reference value (2N + 1) / 4N of the reference value generation unit 114 with the triangular wave signal generated by the triangular wave generation unit 112 and the triangular wave signal sequentially delayed by 4N−1 delay units 113. 4N comparators for outputting the gate command signals of the respective switching elements in FIG. 1, which are gate ON signals when the triangular wave signal is smaller than the reference value, and are gate OFF signals when the triangular wave signal is larger than the reference value. It is.

上記構成によれば、比較器１１５…は、基準値生成部１１４の（２Ｎ＋１）／４Ｎの値と、０〜１の間の値を推移する、三角波生成部１１２の三角波信号およびそれを順次１／４Ｎ周期ずつ遅延させた三角波信号とを比較しているので、三角波信号の１周期の（２Ｎ＋１）／４Ｎの期間ゲートＯＮ信号となり、（２Ｎ−１）／４Ｎの期間ゲートＯＦＦ信号となるゲート指令信号を各々出力する。   According to the above configuration, the comparators 115... Sequentially change the triangular wave signal of the triangular wave generation unit 112 that changes the value of (2N + 1) / 4N of the reference value generation unit 114 and the value between 0 and 1 and the 1 Since the triangular wave signal delayed by / 4N period is compared, the gate becomes the (2N + 1) / 4N period gate ON signal and (2N-1) / 4N period gate OFF signal of one period of the triangular wave signal. Each command signal is output.

そして、４Ｎ個の比較器１１５…から出力される各ゲート指令信号は、各々同一のＯＮ期間、ＯＦＦ期間を有し、且つ三角波信号の１／４Ｎ周期ずつ各々遅延したゲート指令信号となるため、図１のスイッチ群回路１００Ｕ，１００Ｖ，１００Ｘ，１００Ｙの各スイッチング素子が時分割でスイッチング制御される。   Each gate command signal output from the 4N comparators 115... Has the same ON period and OFF period, and becomes a gate command signal that is delayed by 1 / 4N period of the triangular wave signal. The switching elements of the switch group circuits 100U, 100V, 100X, and 100Y in FIG.

これによって、１アーム毎に２Ｎ個のスイッチング素子を有した単相インバータの、１スイッチング素子あたりのスイッチング周波数を下げることができる。   As a result, the switching frequency per switching element of the single-phase inverter having 2N switching elements per arm can be lowered.

また、スイッチング素子の直列体の並列数Ｎが、２以上のどのような値であっても、時分割運転が可能なスイッチングパターンを生成することができる。   In addition, a switching pattern capable of time-division operation can be generated regardless of the parallel number N of the switching elements in series.

前記単相インバータの出力電圧周期は三角波信号の周期Ｔの１／２Ｎとなっている。   The output voltage period of the single-phase inverter is 1 / 2N of the period T of the triangular wave signal.

図３は、図１の単相インバータの各アームのスイッチ群回路のスイッチング素子の直列体の並列数Ｎ＝２としたときのインバータユニットの構成を示している。図３において、単相インバータの一方の相の上アームのスイッチ群回路２００Ｕは、スイッチング素子Ｕ１１，Ｕ１２の直列体と、スイッチング素子Ｕ２１，Ｕ２２の直列体とが並列に接続されている。   FIG. 3 shows the configuration of the inverter unit when the parallel number N = 2 of the series bodies of the switching elements of the switch group circuit of each arm of the single-phase inverter of FIG. In FIG. 3, in the switch group circuit 200U of the upper arm of one phase of the single-phase inverter, a series body of switching elements U11 and U12 and a series body of switching elements U21 and U22 are connected in parallel.

単相インバータの一方の相の下アームのスイッチ群回路２００Ｘは、スイッチング素子Ｘ１１，Ｘ１２の直列体と、スイッチング素子Ｘ２１，Ｘ２２の直列体とが並列に接続されている。   In the switch group circuit 200X of the lower arm of one phase of the single-phase inverter, a series body of switching elements X11 and X12 and a series body of switching elements X21 and X22 are connected in parallel.

単相インバータの他方の相の上アームのスイッチ群回路２００Ｖは、スイッチング素子Ｖ１１，Ｖ１２の直列体と、スイッチング素子Ｖ２１，Ｖ２２の直列体とが並列に接続されている。   In the switch group circuit 200V of the upper arm of the other phase of the single-phase inverter, a series body of switching elements V11 and V12 and a series body of switching elements V21 and V22 are connected in parallel.

単相インバータの他方の相の下アームのスイッチ群回路２００Ｙは、スイッチング素子Ｙ１１，Ｙ１２の直列体と、スイッチング素子Ｙ２１，Ｙ２２の直列体とが並列に接続されている。   In the switch group circuit 200Y of the lower arm of the other phase of the single-phase inverter, a series body of switching elements Y11 and Y12 and a series body of switching elements Y21 and Y22 are connected in parallel.

図３の単相インバータでは、スイッチング素子Ｕ１１，Ｕ１２，Ｕ２１，Ｕ２２のＵ集団（Ｙ集団とリンク）は出力電圧としてプラス（上側）の電圧を生成し、スイッチング素子Ｖ１１，Ｖ１２，Ｖ２１，Ｖ２２のＶ集団（Ｘ集団とリンク）は出力電圧としてマイナス（下側）の電圧を生成するものである。   In the single-phase inverter of FIG. 3, the U group (link with the Y group) of the switching elements U11, U12, U21, and U22 generates a positive (upper) voltage as an output voltage, and the switching elements V11, V12, V21, and V22 The V group (link with the X group) generates a negative (lower) voltage as an output voltage.

図４は、図３のスイッチ群回路２００Ｕ，２００Ｖ，２００Ｘ，２００Ｙの各スイッチング素子を時分割でスイッチング制御する制御部の制御ブロックを示しており、図２と同一部分は同一符号をもって示している。   FIG. 4 shows a control block of a control unit that performs switching control of the switching elements of the switch group circuits 200U, 200V, 200X, and 200Y of FIG. 3 in a time-sharing manner, and the same parts as those in FIG. .

図４において図２と異なる点は、４Ｎ−１個の遅延器を、三角波生成部１１２に対して順次直列に設けた第１〜第７の遅延器１１３-1〜１１３-7で構成し、４Ｎ個の比較器を、第１〜第８の比較器１１５-1〜１１５-8で構成した点にあり、その他の部分は図２と同一に構成されている。 4 is different from FIG. 2 in that 4N−1 delay units are configured by first to seventh delay units 113 −1 to 113 −7 sequentially provided in series with respect to the triangular wave generation unit 112. 4N comparators are constituted by first to eighth comparators 115 -1 to 115 -8 , and the other parts are the same as those in FIG.

図４の制御ブロックによるゲート信号パターンと出力電圧の関係を図５に示す。図５の上段は、振幅値が０〜１の間で推移する、三角波生成部１１２の三角波信号および各遅延器で１／４Ｎ（＝１／８）周期ずつ遅延された三角波信号と、基準値生成部１１４の基準値（２Ｎ＋１）／４Ｎ（＝５／８）を示している。   FIG. 5 shows the relationship between the gate signal pattern and the output voltage by the control block of FIG. In the upper part of FIG. 5, the triangular wave signal of the triangular wave generating unit 112 whose amplitude value changes between 0 and 1, the triangular wave signal delayed by ¼N (= 1/8) period by each delay unit, and the reference value The reference value (2N + 1) / 4N (= 5/8) of the generation unit 114 is shown.

図５の中段は、比較器１１５-1〜１１５-8から各々出力されるゲート指令信号を示し、図５の下段は出力電圧を示している。 The middle part of FIG. 5 shows the gate command signals output from the comparators 115 -1 to 115 -8, and the lower part of FIG. 5 shows the output voltage.

本実施例１では、単相インバータの各アームのスイッチング素子が、２直列２並列であるので、出力電圧（Ｖｏｕｔ）の周波数に比べ、１素子当たりのスイッチング周波数が出力周波数の１／４である信号で動作させることになる。図５の時刻ｔ０〜ｔ８の区間が１素子の動作周期である。スイッチング素子Ｕ１１とＹ１１は同時にオン・オフのスイッチングをする。同様にスイッチング素子Ｕ１２とＹ１２、スイッチング素子Ｕ２１とＹ２１、スイッチング素子Ｕ２２とＹ２２、スイッチング素子Ｖ１１とＸ１１、スイッチング素子Ｖ１２とＸ１２、スイッチング素子Ｖ２１とＸ２１、スイッチング素子Ｖ２２とＸ２２は同時にオン・オフのスイッチングをする。   In the first embodiment, since the switching elements of each arm of the single-phase inverter are two in series and two in parallel, the switching frequency per element is 1/4 of the output frequency compared to the frequency of the output voltage (Vout). It will be operated by the signal. The interval from time t0 to t8 in FIG. 5 is the operation cycle of one element. The switching elements U11 and Y11 are switched on / off simultaneously. Similarly, switching elements U12 and Y12, switching elements U21 and Y21, switching elements U22 and Y22, switching elements V11 and X11, switching elements V12 and X12, switching elements V21 and X21, and switching elements V22 and X22 are simultaneously switched on / off. do.

各スイッチング素子のスイッチング周波数は出力周波数の１／４であるので、図５の最下段に示すように１周期で４回のオン（上側）と４回のオフ（下側）があることになる。このため１周期を８分割した１／８周期毎にスイッチングをする必要がある。   Since the switching frequency of each switching element is 1/4 of the output frequency, there are four times of on (upper side) and four times of off (lower side) in one cycle as shown in the lowermost stage of FIG. . For this reason, it is necessary to perform switching every 1/8 period obtained by dividing one period into eight.

ゲート信号パターン生成の過程を図６のｓｔｅｐ１〜ｓｔｅｐ７とともに説明する。図６中、灰色部分の時間帯がオンである。２直列（Ｕ１１とＵ１２）を同時にオンさせるのは８分割（１分割は１／８周期分）の内、素子が２個あるので２回、均等な動作のためには４分割の内１回で、このオン期間２回の間隔は３分割分（＝４分割−１分割）の時間であることをベースに考えると、２直列のうち一方の素子のオン期間５分割分の中央３分割分に、２直列のうち他方の素子のオフ期間を入れることで実現させた（ｓｔｅｐ１）。   The process of generating the gate signal pattern will be described together with step 1 to step 7 in FIG. In FIG. 6, the time zone in the gray portion is on. Two series (U11 and U12) are turned on at the same time in 8 divisions (1 division is 1/8 period), because there are 2 elements, 2 times, and for equal operation, once in 4 divisions Based on the fact that the interval between the two ON periods is a time of 3 divisions (= 4 divisions-1 divisions), the central 3 divisions of the 5 ON divisions of one of the two series elements. This is realized by putting an off period of the other element in two series (step 1).

次に２並列の動作（Ｕ１列（Ｕ１１とＵ１２）とＵ２列（Ｕ２１とＵ２２））であるが、Ｕ１列のオフ期間（３分割分）の中央にＵ２列のオンを挿入した（ｓｔｅｐ２）。   Next, two parallel operations (U1 column (U11 and U12) and U2 column (U21 and U22)), U on the U2 column is inserted at the center of the off period (3 divisions) of the U1 column (step 2). .

そしてｓｔｅｐ１をベースにｓｔｅｐ３を導くことができる。すなわち、２直列（Ｕ２１とＵ２２）のうち一方の素子のオン期間５分割分の中央３分割分に、２直列のうち他方の素子のオフ期間を入れる。   Then, step 3 can be derived based on step 1. That is, the off period of the other element in the two series is inserted into the central three divisions of the five on periods of one element in the two series (U21 and U22).

次に、Ｕ１列で生成したプラス側に対しマイナスをＶ１列で生成する（ｓｔｅｐ４）。これを生成するのがｓｔｅｐ５である。すなわち、２直列（Ｖ１１とＶ１２）のうち一方の素子のオン期間５分割分の中央３分割分に、２直列のうち他方の素子のオフ期間を入れる。ここでｓｔｅｐ５におけるＶ１１とＶ１２の動作が逆でも結果生成されるｓｔｅｐ４の波形は同じである。   Next, minus is generated in the V1 column with respect to the plus side generated in the U1 column (step 4). It is step 5 that generates this. That is, the off period of the other element in the two series is inserted into the middle three divisions of the five on periods of one element in the two series (V11 and V12). Here, even if the operations of V11 and V12 in step 5 are reversed, the waveform of step 4 generated as a result is the same.

同様にＶ２列に対応する波形をする（ｓｔｅｐ６）。これを生成するのがｓｔｅｐ７となる（ｓｔｅｐ６，ｓｔｅｐ７の動作はｓｔｅｐ４，ｓｔｅｐ５と同様である）。   Similarly, the waveform corresponding to the V2 column is made (step 6). This is generated in step 7 (the operations of step 6 and step 7 are the same as those in step 4 and step 5).

このように生成したゲート指令信号を、図５の（１）Ｕ１１／Ｙ１１，（２）Ｘ１１／Ｖ１１，（３）Ｕ２１／Ｙ２１，（４）Ｘ２１／Ｖ２１，（７）Ｕ１２／Ｙ１２，（８）Ｘ１２／Ｖ１２，（９）Ｕ２２／Ｙ２２，（１０）Ｘ２２／Ｖ２２に示す。   The gate command signals generated in this way are converted into (1) U11 / Y11, (2) X11 / V11, (3) U21 / Y21, (4) X21 / V21, (7) U12 / Y12, (8) in FIG. ) X12 / V12, (9) U22 / Y22, (10) X22 / V22.

上述したように、直列素子の信号が逆（Ｕ１１とＵ１２の信号が逆）となってもよい。また並列素子の信号が逆（Ｕ１列とＵ２列の信号が逆）となってもよい。   As described above, the signal of the series element may be reversed (the signals of U11 and U12 are reversed). Further, the signals of the parallel elements may be reversed (the signals of the U1 column and the U2 column are reversed).

上記図５中段のゲート指令信号（１）Ｕ１１／Ｙ１１，（２）Ｘ１１／Ｖ１１，（３）Ｕ２１／Ｙ２１，（４）Ｘ２１／Ｖ２１，（７）Ｕ１２／Ｙ１２，（８）Ｘ１２／Ｖ１２，（９）Ｕ２２／Ｙ２２，（１０）Ｘ２２／Ｖ２２を生成するため、図５上段の（１），（２），（３），（４），（７），（８），（９），（１０）の三角波を用意している。これは上述したように１／８周期毎にスイッチングをする必要があるためである。   In FIG. 5, the gate command signals (1) U11 / Y11, (2) X11 / V11, (3) U21 / Y21, (4) X21 / V21, (7) U12 / Y12, (8) X12 / V12, (9) In order to generate U22 / Y22 and (10) X22 / V22, (1), (2), (3), (4), (7), (8), (9), The triangular wave of (10) is prepared. This is because it is necessary to perform switching every 1/8 cycle as described above.

そして三角波信号の１周期中のオン、オフ周期を示す図７のように、１周期の間で５／８周期が連続してオン、残り３／８周期がオフである信号を生成するために、図２の制御ブロックのように三角波と所定の基準値と比較し基準値より低い値をオンとするように構成しており、これによって三角波（振幅値０〜１）と５／８の比較で５／８周期のオン期間が得られる。   In order to generate a signal in which the 5/8 period is continuously on and the remaining 3/8 period is off during one period as shown in FIG. 7 showing the on / off period in one period of the triangular wave signal. 2, the triangular wave is compared with a predetermined reference value, and a value lower than the reference value is turned on, thereby comparing the triangular wave (amplitude value 0 to 1) with 5/8. Thus, an ON period of 5/8 cycles is obtained.

ゲート指令信号（１）Ｕ１１／Ｙ１１の波形の時間幅のみ考えれば、三角波の５／８と比較することで生成できるためには、三角波の下端の頂点が時刻ｔ２−ｔ３の中間にある必要がある。これは、他のゲート指令信号（２）Ｘ１１／Ｖ１１，（３）Ｕ２１／Ｙ２１，（４）Ｘ２１／Ｖ２１，（７）Ｕ１２／Ｙ１２，（８）Ｘ１２／Ｖ１２，（９）Ｕ２２／Ｙ２２，（１０）Ｘ２２／Ｖ２２も同様である。   Considering only the time width of the waveform of the gate command signal (1) U11 / Y11, in order to be able to generate by comparing with 5/8 of the triangular wave, the lower end vertex of the triangular wave needs to be in the middle of the time t2-t3. is there. This is because other gate command signals (2) X11 / V11, (3) U21 / Y21, (4) X21 / V21, (7) U12 / Y12, (8) X12 / V12, (9) U22 / Y22, (10) The same applies to X22 / V22.

前記ゲート指令信号（１）Ｕ１１／Ｙ１１は、図４の比較器１１５-1において、三角波生成部１１２で生成された三角波信号（図５上段の（１））と基準値生成部１１４の基準値５／８（＝（２Ｎ＋１）／４Ｎ）を比較した結果、三角波の１周期の５／８の期間ゲートＯＮとなり３／８（＝（２Ｎ−１）／４Ｎ）の期間ゲートＯＦＦとなる信号として出力される。 The gate command signal (1) U11 / Y11 is the comparator 115 -1 of Figure 4, the triangular wave signal generated by the triangular wave generator 112 (Figure 5 upper (1)) and the reference value reference value generation unit 114 As a result of comparing 5/8 (= (2N + 1) / 4N), the signal becomes a gate ON for a period of 5/8 of one period of a triangular wave and a gate OFF for a period of 3/8 (= (2N-1) / 4N). Is output.

前記ゲート指令信号（２）Ｘ１１／Ｖ１１は、比較器１１５-2において、遅延器１１３-1で遅延された三角波信号（図５上段の（２））と前記基準値５／８を比較した結果、前記ゲート指令信号（１）Ｕ１１／Ｙ１１に対して１／８（＝１／４Ｎ）周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（１）と同一の信号として出力される。 That said gate command signal (2) X11 / V11 is the in the comparator 115 -2, were compared delayed triangular wave signal by the delaying unit 113 -1 and (5 upper (2)) the reference value 5/8 The gate command signal (1) U11 / Y11 is delayed by 1/8 (= 1 / 4N) cycle, and the ON period and the OFF period are output as the same signal as the gate command signal (1).

前記ゲート指令信号（３）Ｕ２１／Ｙ２１は、比較器１１５-3において、遅延器１１３-2で遅延された三角波信号（図５上段の（３））と前記基準値５／８を比較した結果、前記ゲート指令信号（２）Ｘ１１／Ｖ１１に対して１／８周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（２）と同一の信号として出力される。 That said gate command signal (3) U21 / Y21 is that in the comparator 115 -3, compared delayed triangular wave signal by the delaying unit 113 -2 and (5 upper (3)) the reference value 5/8 The gate command signal (2) is delayed by 1/8 cycle with respect to X11 / V11, and the ON period and the OFF period are output as the same signal as the gate command signal (2).

前記ゲート指令信号（４）Ｘ２１／Ｖ２１は、比較器１１５-4において、遅延器１１３-3で遅延された三角波信号（図５上段の（４））と前記基準値５／８を比較した結果、前記ゲート指令信号（３）Ｕ２１／Ｙ２１に対して１／８周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（３）と同一の信号として出力される。 That said gate command signal (4) X21 / V21 is the in the comparator 115 -4, compared delayed triangular wave signal by the delaying unit 113 -3 and (5 upper (4)) the reference value 5/8 The gate command signal (3) is delayed by 1/8 cycle with respect to U21 / Y21, and the ON period and the OFF period are output as the same signal as the gate command signal (3).

前記ゲート指令信号（７）Ｕ１２／Ｙ１２は、比較器１１５-5において、遅延器１１３-4で遅延された三角波信号（図５上段の（７））と前記基準値５／８を比較した結果、前記ゲート指令信号（４）Ｘ２１／Ｖ２１に対して１／８周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（４）と同一の信号として出力される。 The gate command signal (7) U12 / Y12 is in a comparator 115 -5, delay unit 113 delays the triangular wave signal at -4 (5 upper (7)) and the results of comparison of the reference value 5/8 The gate command signal (4) is delayed by 1/8 cycle with respect to X21 / V21, and the ON period and the OFF period are output as the same signal as the gate command signal (4).

前記ゲート指令信号（８）Ｘ１２／Ｖ１２は、比較器１１５-6において、遅延器１１３-5で遅延された三角波信号（図５上段の（８））と前記基準値５／８を比較した結果、前記ゲート指令信号（７）Ｕ１２／Ｙ１２に対して１／８周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（７）と同一の信号として出力される。 That said gate command signal (8) X12 / V12 is the in the comparator 115 -6, and compared delayed triangular wave signal by the delaying unit 113 -5 (Figure 5 upper (8)) and the reference value 5/8 The gate command signal (7) is delayed by 1/8 cycle with respect to U12 / Y12, and the ON period and the OFF period are output as the same signal as the gate command signal (7).

前記ゲート指令信号（９）Ｕ２２／Ｙ２２は、比較器１１５-7において、遅延器１１３-6で遅延された三角波信号（図５上段の（９））と前記基準値５／８を比較した結果、前記ゲート指令信号（８）Ｘ１２／Ｖ１２に対して１／８周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（８）と同一の信号として出力される。 That said gate command signal (9) U22 / Y22 is that in the comparator 115 -7 and comparing the reference value 5/8 the delayed triangular wave signal by the delaying unit 113 -6 (Figure 5 upper (9)) The gate command signal (8) is delayed by 1/8 cycle with respect to X12 / V12, and the ON period and the OFF period are output as the same signal as the gate command signal (8).

前記ゲート指令信号（１０）Ｘ２２／Ｖ２２は、比較器１１５-8において、遅延器１１３-7で遅延された三角波信号（図５上段の（１０））と前記基準値５／８を比較した結果、前記ゲート指令信号（９）Ｕ２２／Ｙ２２に対して１／８周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（９）と同一の信号として出力される。 That said gate command signal (10) X22 / V22 is the in the comparator 115 -8, and compared delayed triangular wave signal by the delaying unit 113 -7 (Figure 5 upper (10)) and the reference value 5/8 The gate command signal (9) is delayed by 1/8 cycle with respect to U22 / Y22, and the ON period and the OFF period are output as the same signal as the gate command signal (9).

尚、図５において、ゲート指令信号（５）、（６）は、後述のＮ＝３の実施例２の図９で、ゲート指令信号（５）Ｕ３１／Ｙ３１、ゲート指令信号（６）Ｘ３１／Ｖ３１を用いているため、ここでは欠番としている。   In FIG. 5, the gate command signals (5) and (6) are the gate command signal (5) U31 / Y31 and the gate command signal (6) X31 / Since V31 is used, it is omitted here.

図３の単相インバータの出力電圧のプラスとマイナスの推移は、図５に示すように、時刻ｔ０−ｔ１プラス側（Ｕ１列Ｕ１２オフで終了）→時刻ｔ１−ｔ２マイナス側（Ｖ１列Ｖ１２オフで終了）→時刻ｔ２−ｔ３プラス側（Ｕ２列Ｕ２２オフで終了）→時刻ｔ３−ｔ４マイナス側（Ｖ２列Ｖ２２オフで終了）→時刻ｔ４−ｔ５プラス側（Ｕ１列Ｕ１１オフで終了）→時刻ｔ５−ｔ６マイナス側（Ｖ１列Ｖ１１オフで終了）→時刻ｔ６−ｔ７プラス側（Ｕ２列Ｕ２１オフで終了）→時刻ｔ７−ｔ８マイナス側（Ｖ２列Ｖ２１オフで終了）、の８パターンの繰り返しである。   As shown in FIG. 5, the positive and negative transitions of the output voltage of the single-phase inverter of FIG. 3 are: time t0-t1 plus side (finished when U1 row U12 is off) → time t1-t2 minus side (V1 row V12 off) End at time t2-t3 plus (end when U2 row U22 is off) → time t3-t4 minus side (end when V2 row V22 is off) → time t4-t5 plus side (end when U1 row U11 is off) → time t5-t6 minus side (end when V1 row V11 is off) → time t6-t7 plus side (end when U2 row U21 is off) → time t7-t8 minus side (end when V2 row V21 is off) is there.

図８は、図１の単相インバータの各アームのスイッチ群回路のスイッチング素子の直列体の並列数Ｎ＝３としたときのインバータユニットの構成を示している。図８において、単相インバータの一方の相の上アームのスイッチ群回路３００Ｕは、スイッチング素子Ｕ１１，Ｕ１２の直列体と、スイッチング素子Ｕ２１，Ｕ２２の直列体と、スイッチング素子Ｕ３１，Ｕ３２の直列体とが並列に接続されている。   FIG. 8 shows the configuration of the inverter unit when the parallel number N of the series bodies of the switching elements of the switch group circuit of each arm of the single-phase inverter of FIG. 1 is N = 3. 8, the switch group circuit 300U of the upper arm of one phase of the single-phase inverter includes a series body of switching elements U11 and U12, a series body of switching elements U21 and U22, and a series body of switching elements U31 and U32. Are connected in parallel.

単相インバータの一方の相の下アームのスイッチ群回路３００Ｘは、スイッチング素子Ｘ１１，Ｘ１２の直列体と、スイッチング素子Ｘ２１，Ｘ２２の直列体と、スイッチング素子Ｘ３１，Ｘ３２の直列体とが並列に接続されている。   The switch group circuit 300X of the lower arm of one phase of the single-phase inverter has a series body of switching elements X11 and X12, a series body of switching elements X21 and X22, and a series body of switching elements X31 and X32 connected in parallel. Has been.

単相インバータの他方の相の上アームのスイッチ群回路３００Ｖは、スイッチング素子Ｖ１１，Ｖ１２の直列体と、スイッチング素子Ｖ２１，Ｖ２２の直列体と、スイッチング素子Ｖ３１，Ｖ３２の直列体とが並列に接続されている。   In the switch group circuit 300V of the upper arm of the other phase of the single-phase inverter, a series body of switching elements V11 and V12, a series body of switching elements V21 and V22, and a series body of switching elements V31 and V32 are connected in parallel. Has been.

単相インバータの他方の相の下アームのスイッチ群回路３００Ｙは、スイッチング素子Ｙ１１，Ｙ１２の直列体と、スイッチング素子Ｙ２１，Ｙ２２の直列体と、スイッチング素子Ｙ３１，Ｙ３２の直列体とが並列に接続されている。   In the switch group circuit 300Y of the lower arm of the other phase of the single-phase inverter, a series body of switching elements Y11 and Y12, a series body of switching elements Y21 and Y22, and a series body of switching elements Y31 and Y32 are connected in parallel. Has been.

図８の単相インバータの制御ブロックは図２と同様の回路となるが、図２における４Ｎ−１個の遅延器１１３…を、三角波生成部１１２に対して順次直列に設けられ、１／１２周期ずつ三角波信号を遅延する第１番目〜第１１番目の遅延器１１３…で構成し、図２における４Ｎ個の比較器１１５…を第１番目〜第１２番目の比較器１１５…で構成するものである。また、分周期１１１は周波数指令信号を１／６に分周し、基準値生成部１１４は７／１２の基準値を生成している。   The control block of the single-phase inverter in FIG. 8 is the same circuit as in FIG. 2, but the 4N−1 delay devices 113 in FIG. 2 are sequentially provided in series with respect to the triangular wave generation unit 112. 2 comprises the first to eleventh delay devices 113 for delaying the triangular wave signal by a period, and the 4N comparators 115 in FIG. 2 comprise the first to twelfth comparators 115. It is. Further, in the dividing period 111, the frequency command signal is divided by 1/6, and the reference value generation unit 114 generates a reference value of 7/12.

実施例２におけるゲート信号パターンと出力電圧の関係を図９に示す。図９の上段は、振幅値が０〜１の間で推移する、三角波生成部１１２の三角波信号および各遅延器で１／４Ｎ（＝１／１２）周期ずつ遅延された三角波信号と、基準値生成部１１４の基準値（２Ｎ＋１）／４Ｎ（＝７／１２）を示している。   FIG. 9 shows the relationship between the gate signal pattern and the output voltage in the second embodiment. In the upper part of FIG. 9, the triangular wave signal of the triangular wave generating unit 112 whose amplitude value changes between 0 and 1, the triangular wave signal delayed by 1 / 4N (= 1/12) period by each delay unit, and the reference value The reference value (2N + 1) / 4N (= 7/12) of the generation unit 114 is shown.

図９の中段は、第１番目の比較器（１１５-1）〜第１２番目の比較器（１１５-12）から各々出力されるゲート指令信号を示し、図９の下段は出力電圧を示している。 The middle part of FIG. 9 shows gate command signals output from the first comparator (115 -1 ) to the twelfth comparator (115 -12 ), and the lower part of FIG. 9 shows the output voltage. Yes.

本実施例２では、単相インバータの各アームのスイッチング素子が、２直列３並列であるので、出力電圧（Ｖｏｕｔ）の周波数に比べ、１素子当たりのスイッチング周波数が出力周波数の１／６である信号で動作させることになる。図９の時刻ｔ０〜ｔ１２の区間が１素子の動作周期である。   In the second embodiment, since the switching elements of each arm of the single-phase inverter are 2 series 3 parallel, the switching frequency per element is 1/6 of the output frequency compared to the frequency of the output voltage (Vout). It will be operated by the signal. The section from time t0 to t12 in FIG. 9 is the operation cycle of one element.

このため、図９の最下段に示すように、１周期で６回のオン（上側）と６回のオフ（下側）があることになる。したがって１周期を１２分割した１／１２周期毎にスイッチングする必要がある。   For this reason, as shown in the lowermost stage of FIG. 9, there are six ons (upper side) and six offs (lower side) in one cycle. Therefore, it is necessary to perform switching every 1/12 period obtained by dividing one period into 12.

本実施例２におけるゲート信号パターンは、図６で述べたＵ列に、さらにＵ３列があることから、Ｕ１列がオフの期間等間隔に２回オンを生成することを基本とし、実施例１の図６のｓｔｅｐ１〜ｓｔｅｐ７と同様の過程により生成することができる。   Since the gate signal pattern in the second embodiment has the U3 column in addition to the U column described in FIG. 6, it is basically based on generating ON twice at equal intervals when the U1 column is off. It can be generated by the same process as step 1 to step 7 in FIG.

図９中段のゲート指令信号（１）Ｕ１１／Ｙ１１，（２）Ｘ１１／Ｖ１１，（３）Ｕ２１／Ｙ２１，（４）Ｘ２１／Ｖ２１，（５）Ｕ３１／Ｙ３１，（６）Ｘ３１／Ｖ３１，（７）Ｕ１２／Ｙ１２，（８）Ｘ１２／Ｖ１２，（９）Ｕ２２／Ｙ２２，（１０）Ｘ２２／Ｖ２２，（１１）Ｕ３２／Ｙ３２，（１１）Ｘ３２／Ｖ３２を生成するため、図９上段の（１）〜（１２）の三角波を用意している。これは上述したように１／１２周期毎にスイッチングをする必要があるためである。   In FIG. 9, the gate command signals (1) U11 / Y11, (2) X11 / V11, (3) U21 / Y21, (4) X21 / V21, (5) U31 / Y31, (6) X31 / V31, ( 7) U12 / Y12, (8) X12 / V12, (9) U22 / Y22, (10) X22 / V22, (11) U32 / Y32, (11) X32 / V32 The triangular wave of 1)-(12) is prepared. This is because it is necessary to perform switching every 1/12 period as described above.

そして１周期の間で７／１２（＝（２Ｎ＋１）／４Ｎ）周期が連続してオン、残り５／１２（＝（２Ｎ−１）／４Ｎ）周期がオフである信号を生成するために、制御ブロックにおいて三角波と所定基準値を比較し基準値より低い値をオンとするように構成することで、三角波（振幅値０〜１）と７／１２の比較で７／１２周期のオン期間が得られる。   In order to generate a signal in which 7/12 (= (2N + 1) / 4N) periods are continuously on during one period and the remaining 5/12 (= (2N-1) / 4N) periods are off, By comparing the triangular wave with a predetermined reference value and turning on a value lower than the reference value in the control block, an ON period of 7/12 cycles is obtained by comparing the triangular wave (amplitude value 0 to 1) with 7/12. can get.

ゲート指令信号（１）Ｕ１１／Ｙ１１の波形の時間幅のみ考えれば、三角波の７／１２と比較することで生成できるためには、三角波の下端の頂点が時刻ｔ３−ｔ４の中間にある必要がある。これは、他のゲート指令信号（２）Ｘ１１／Ｖ１１，…（１２）Ｘ３２／Ｖ３２も同様である。   Considering only the time width of the waveform of the gate command signal (1) U11 / Y11, it is necessary that the vertex of the lower end of the triangular wave is in the middle of time t3-t4 in order to be able to generate it by comparison with 7/12 of the triangular wave. is there. The same applies to the other gate command signals (2) X11 / V11,... (12) X32 / V32.

前記ゲート指令信号（１）Ｕ１１／Ｙ１１は、第１番目の比較器１１５において、三角波生成部１１２で生成された三角波信号（図９上段の（１））と基準値生成部１１４の基準値７／１２（＝（２Ｎ＋１）／４Ｎ）を比較した結果、三角波の１周期の７／１２の期間ゲートＯＮとなり５／１２（＝（２Ｎ−１）／４Ｎ）の期間ゲートＯＦＦとなる信号として出力される。   The gate command signal (1) U11 / Y11 is generated by the first comparator 115 using the triangular wave signal generated by the triangular wave generator 112 ((1) in the upper part of FIG. 9) and the reference value 7 of the reference value generator 114. / 12 (= (2N + 1) / 4N), as a result, the gate is turned on for 7/12 periods of one period of the triangular wave, and is output as a signal that is turned off for 5/12 (= (2N-1) / 4N). Is done.

前記ゲート指令信号（２）Ｘ１１／Ｖ１１は、第２番目の比較器１１５において、第１番目の遅延器１１３で遅延された三角波信号（図９上段の（２））と前記基準値７／１２を比較した結果、前記ゲート指令信号（１）Ｕ１１／Ｙ１１に対して１／１２（＝１／４Ｎ）周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（１）と同一の信号として出力される。   In the second comparator 115, the gate command signal (2) X11 / V11 is the triangular wave signal ((2) in the upper part of FIG. 9) delayed by the first delay unit 113 and the reference value 7/12. As a result, the gate command signal (1) is delayed by 1/12 (= 1 / 4N) cycle with respect to U11 / Y11, and the ON period and OFF period are output as the same signal as the gate command signal (1). The

前記ゲート指令信号（３）Ｕ２１／Ｙ２１は、第３番目の比較器１１５において、第２番目の遅延器１１３で遅延された三角波信号（図９上段の（３））と前記基準７／１２を比較した結果、前記ゲート指令信号（２）Ｘ１１／Ｖ１１に対して１／１２周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（２）と同一の信号として出力される。   In the third comparator 115, the gate command signal (3) U21 / Y21 is obtained by using the triangular wave signal ((3) in the upper stage of FIG. 9) delayed by the second delay device 113 and the reference 7/12. As a result of comparison, the gate command signal (2) X11 / V11 is delayed by 1/12 period, and the ON period and the OFF period are output as the same signal as the gate command signal (2).

前記ゲート指令信号（４）Ｘ２１／Ｖ２１は、第４番目の比較器１１５において、第３番目の遅延器１１３で遅延された三角波信号（図９上段の（４））と前記基準値７／１２を比較した結果、前記ゲート指令信号（３）Ｕ２１／Ｙ２１に対して１／１２周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（３）と同一の信号として出力される。   In the fourth comparator 115, the gate command signal (4) X21 / V21 is the triangular wave signal ((4) in the upper part of FIG. 9) delayed by the third delay device 113 and the reference value 7/12. As a result, the gate command signal (3) is delayed by 1/12 period with respect to U21 / Y21, and the ON period and the OFF period are output as the same signal as the gate command signal (3).

前記ゲート指令信号（５）Ｕ３１／Ｙ３１は、第５番目の比較器１１５において、第４番目の遅延器１１３で遅延された三角波信号（図９上段の（５））と前記基準値７／１２を比較した結果、前記ゲート指令信号（４）Ｘ２１／Ｖ２１に対して１／１２周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（４）と同一の信号として出力される。   In the fifth comparator 115, the gate command signal (5) U31 / Y31 is the triangular wave signal ((5) in the upper part of FIG. 9) delayed by the fourth delay unit 113 and the reference value 7/12. As a result, the gate command signal (4) is delayed by 1/12 period with respect to X21 / V21, and the ON period and the OFF period are output as the same signal as the gate command signal (4).

前記ゲート指令信号（６）Ｘ３１／Ｖ３１は、第６番目の比較器１１５において、第５番目の遅延器１１３で遅延された三角波信号（図９上段の（６））と前記基準値７／１２を比較した結果、前記ゲート指令信号（５）Ｕ３１／Ｙ３１に対して１／１２周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（５）と同一の信号として出力される。   In the sixth comparator 115, the gate command signal (6) X31 / V31 is the triangular wave signal ((6) in the upper stage of FIG. 9) delayed by the fifth delay device 113 and the reference value 7/12. As a result, the gate command signal (5) is delayed by 1/12 period with respect to U31 / Y31, and the ON period and the OFF period are output as the same signal as the gate command signal (5).

前記ゲート指令信号（７）Ｕ１２／Ｙ１２は、第７番目の比較器１１５において、第６番目の遅延器１１３で遅延された三角波信号（図９上段の（７））と前記基準値７／１２を比較した結果、前記ゲート指令信号（６）Ｘ３１／Ｖ３１に対して１／１２周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（６）と同一の信号として出力される。   In the seventh comparator 115, the gate command signal (7) U12 / Y12 is the triangular wave signal ((7) in the upper stage of FIG. 9) delayed by the sixth delay device 113 and the reference value 7/12. As a result, the gate command signal (6) is delayed by 1/12 period with respect to X31 / V31, and the ON period and the OFF period are output as the same signal as the gate command signal (6).

前記ゲート指令信号（８）Ｘ１２／Ｖ１２は、第８番目の比較器１１５において、第７番目の遅延器１１３で遅延された三角波信号（図９上段の（８））と前記基準値７／１２を比較した結果、前記ゲート指令信号（７）Ｕ１２／Ｙ１２に対して１／１２周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（７）と同一の信号として出力される。   In the eighth comparator 115, the gate command signal (8) X12 / V12 is the triangular wave signal ((8) in the upper part of FIG. 9) delayed by the seventh delay device 113 and the reference value 7/12. As a result, the gate command signal (7) is delayed by 1/12 period with respect to U12 / Y12, and the ON period and the OFF period are output as the same signal as the gate command signal (7).

前記ゲート指令信号（９）Ｕ２２／Ｙ２２は、第９番目の比較器１１５において、第８番目の遅延器１１３で遅延された三角波信号（図９上段の（９））と前記基準値７／１２を比較した結果、前記ゲート指令信号（８）Ｘ１２／Ｖ１２に対して１／１２周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（８）と同一の信号として出力される。   In the ninth comparator 115, the gate command signal (9) U22 / Y22 is the triangular wave signal ((9) in the upper part of FIG. 9) delayed by the eighth delay device 113 and the reference value 7/12. As a result, the gate command signal (8) is delayed by 1/12 period with respect to X12 / V12, and the ON period and the OFF period are output as the same signal as the gate command signal (8).

前記ゲート指令信号（１０）Ｘ２２／Ｖ２２は、第１０番目の比較器１１５において、第９番目の遅延器１１３で遅延された三角波信号（図９上段の（１０））と前記基準値７／１２を比較した結果、前記ゲート指令信号（９）Ｕ２２／Ｙ２２に対して１／１２周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（９）と同一の信号として出力される。   In the tenth comparator 115, the gate command signal (10) X22 / V22 is the triangular wave signal ((10) in the upper part of FIG. 9) delayed by the ninth delay device 113 and the reference value 7/12. As a result, the gate command signal (9) is delayed by 1/12 period with respect to U22 / Y22, and the ON period and the OFF period are output as the same signal as the gate command signal (9).

前記ゲート指令信号（１１）Ｕ３２／Ｙ３２は、第１１番目の比較器１１５において、第１０番目の遅延器１１３で遅延された三角波信号（図９上段の（１１））と前記基準値７／１２を比較した結果、前記ゲート指令信号（１０）Ｘ２２／Ｖ２２に対して１／１２周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（１０）と同一の信号として出力される。   In the eleventh comparator 115, the gate command signal (11) U32 / Y32 is the triangular wave signal ((11) in the upper part of FIG. 9) delayed by the tenth delay device 113 and the reference value 7/12. As a result, the gate command signal (10) X22 / V22 is delayed by 1/12 period, and the ON period and the OFF period are output as the same signal as the gate command signal (10).

前記ゲート指令信号（１２）Ｘ３２／Ｖ３２は、第１２番目の比較器１１５において、第１１番目の遅延器１１３で遅延された三角波信号（図９上段の（１２））と前記基準値７／１２を比較した結果、前記ゲート指令信号（１１）Ｕ３２／Ｙ３２に対して１／１２周期遅延し、ＯＮ期間、ＯＦＦ期間がゲート指令信号（１１）と同一の信号として出力される。   In the twelfth comparator 115, the gate command signal (12) X32 / V32 is the triangular wave signal ((12) in the upper part of FIG. 9) delayed by the eleventh delay device 113 and the reference value 7/12. As a result, the gate command signal (11) U32 / Y32 is delayed by 1/12 period, and the ON period and the OFF period are output as the same signal as the gate command signal (11).

また、他の実施例として、単相インバータの各アームにおける２直列のスイッチング素子の並列数ＮをＮ＝４以上とした場合も前記同様に時分割運転が可能なスイッチングパターンを生成することができる。   As another embodiment, a switching pattern capable of time-division operation can be generated in the same manner as described above even when the parallel number N of two series switching elements in each arm of a single-phase inverter is set to N = 4 or more. .

１０…交直変換装置
１１…直流電圧源
１２…共振負荷
１００Ｕ，１００Ｖ，１００Ｘ，１００Ｙ，２００Ｕ，２００Ｖ，２００Ｘ，２００Ｙ，３００Ｕ，３００Ｖ，３００Ｘ，３００Ｙ…スイッチ群回路
１１１…分周器
１１２…三角波生成部
１１３，１１３-1〜１１３-7…遅延器
１１４…基準値生成部
１１５，１１５-1〜１１５-8…比較器
Ｕ１１〜ＵＮ１，Ｕ１２〜ＵＮ２，Ｖ１１〜ＶＮ１，Ｖ１２〜ＶＮ２，Ｘ１１〜ＸＮ１，Ｘ１２〜ＸＮ２，Ｙ１１〜ＹＮ１，Ｙ１２〜ＹＮ２…スイッチング素子 DESCRIPTION OF SYMBOLS 10 ... AC / DC converter 11 ... DC voltage source 12 ... Resonant load 100U, 100V, 100X, 100Y, 200U, 200V, 200X, 200Y, 300U, 300V, 300X, 300Y ... Switch group circuit 111 ... Divider 112 ... Triangular wave generation Units 113, 113 -1 to 113 -7 ... delay unit 114 ... reference value generation units 115, 115 -1 to 115 -8 ... comparators U11 to UN1, U12 to UN2, V11 to VN1, V12 to VN2, X11 to XN1 , X12 to XN2, Y11 to YN1, Y12 to YN2 ... switching elements

Claims (4)

直流入力側が直流電圧源に、出力側が共振負荷に各々接続され、共振周波数で矩形波電圧を出力する単相インバータを備えた共振負荷用電力変換装置であって、
前記単相インバータの一方の相の上、下アームおよび他方の相の上、下アームに各々接続され、２個のスイッチング素子の直列体をＮ個（Ｎは２以上の整数）並列に接続して構成されたスイッチ群回路と、
前記単相インバータの前記スイッチ群回路の各スイッチング素子を時分割でスイッチング制御する制御部とを備え、
前記制御部は、
周波数指令を所定分数に分周した周波数を有し、振幅値０〜１の間に、プラス傾斜とマイナス傾斜が同一傾斜である直線波形により形成された三角波信号を生成する三角波生成部と、
前記三角波生成部で生成された三角波信号を、１／４Ｎ周期ずつ順次遅延させる４Ｎ−１個の遅延器と、
（２Ｎ＋１）／４Ｎの値に設定した基準値と、前記三角波生成部で生成された三角波信号および前記４Ｎ−１個の遅延器により遅延された三角波信号とを各々比較し、前記三角波信号が基準値より小のときゲートＯＮ信号を、三角波信号が基準値より大のときゲートＯＦＦ信号を各々出力する４Ｎ個の比較器と、
を備えている共振負荷用電力変換装置。 Resonant load power conversion device comprising a single-phase inverter that has a DC input side connected to a DC voltage source and an output side connected to a resonant load, and outputs a rectangular wave voltage at a resonant frequency,
One phase of the single-phase inverter is connected to the upper arm, the lower arm, and the upper and lower arms of the other phase, respectively. A switch group circuit configured as follows:
A control unit that performs switching control of each switching element of the switch group circuit of the single-phase inverter in a time-sharing manner,
The controller is
A triangular wave generator having a frequency obtained by dividing the frequency command into a predetermined fraction, and generating a triangular wave signal formed by a linear waveform in which the positive slope and the negative slope are the same slope between amplitude values 0 and 1;
4N-1 delay units for sequentially delaying the triangular wave signal generated by the triangular wave generation unit by 1 / 4N period;
The reference value set to the value of (2N + 1) / 4N is compared with the triangular wave signal generated by the triangular wave generation unit and the triangular wave signal delayed by the 4N-1 delay units, and the triangular wave signal is the reference. 4N comparators that output a gate ON signal when the value is smaller than the value and a gate OFF signal when the triangular wave signal is larger than the reference value,
A power converter for a resonant load comprising: 前記スイッチング素子の直列体の並列個数Ｎは２であり、
前記単相インバータの一方の相の上アームのスイッチ群回路は、スイッチング素子Ｕ１１，Ｕ１２の直列体とスイッチング素子Ｕ２１，Ｕ２２の直列体とを並列に接続して構成され、
前記単相インバータの一方の相の下アームのスイッチ群回路は、スイッチング素子Ｘ１１，Ｘ１２の直列体とスイッチング素子Ｘ２１，Ｘ２２の直列体とを並列に接続して構成され、
前記単相インバータの他方の相の上アームのスイッチ群回路は、スイッチング素子Ｖ１１，Ｖ１２の直列体とスイッチング素子Ｖ２１，Ｖ２２の直列体とを並列に接続して構成され、
前記単相インバータの他方の相の下アームのスイッチ群回路は、スイッチング素子Ｙ１１，Ｙ１２の直列体とスイッチング素子Ｙ２１，Ｙ２２の直列体とを並列に接続して構成され、
前記４Ｎ−１個の遅延器は、前記三角波生成部に対して順次直列に設けた第１〜第７の遅延器で構成され、前記４Ｎ個の比較器は、第１〜第８の比較器で構成され、
前記第１の比較器は、前記三角波生成部で生成された三角波信号と前記基準値を比較し、前記三角波信号の１周期の（２Ｎ＋１）／４Ｎの期間ゲートＯＮ信号となり、（２Ｎ−１）／４Ｎの期間ゲートＯＦＦ信号となるスイッチング素子Ｕ１１、Ｙ１１用ゲート指令信号を出力し、
前記第２の比較器は、前記第１の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ１１、Ｙ１１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１、Ｖ１１用ゲート指令信号を出力し、
前記第３の比較器は、前記第２の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｘ１１、Ｖ１１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１、Ｙ２１用ゲート指令信号を出力し、
前記第４の比較器は、前記第３の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ２１、Ｙ２１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１、Ｖ２１用ゲート指令信号を出力し、
前記第５の比較器は、前記第４の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｘ２１、Ｖ２１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１２、Ｙ１２用ゲート指令信号を出力し、
前記第６の比較器は、前記第５の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ１２、Ｙ１２用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１２、Ｖ１２用ゲート指令信号を出力し、
前記第７の比較器は、前記第６の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｘ１２、Ｖ１２用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２２、Ｙ２２用ゲート指令信号を出力し、
前記第８の比較器は、前記第７の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ２２、Ｙ２２用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２２、Ｖ２２用ゲート指令信号を出力する請求項１に記載の共振負荷用電力変換装置。 The parallel number N of the serial bodies of the switching elements is 2,
The switch group circuit of the upper arm of one phase of the single-phase inverter is configured by connecting a series body of switching elements U11 and U12 and a series body of switching elements U21 and U22 in parallel.
The switch group circuit of the lower arm of one phase of the single-phase inverter is configured by connecting a series body of switching elements X11 and X12 and a series body of switching elements X21 and X22 in parallel.
The switch group circuit of the upper arm of the other phase of the single-phase inverter is configured by connecting a series body of switching elements V11 and V12 and a series body of switching elements V21 and V22 in parallel.
The switch group circuit of the lower arm of the other phase of the single-phase inverter is configured by connecting a series body of switching elements Y11 and Y12 and a series body of switching elements Y21 and Y22 in parallel.
The 4N-1 delay units include first to seventh delay units sequentially provided in series with the triangular wave generation unit, and the 4N comparators include first to eighth comparators. Consists of
The first comparator compares the triangular wave signal generated by the triangular wave generation unit with the reference value, and becomes a gate ON signal for a period of (2N + 1) / 4N of one period of the triangular wave signal, and (2N−1) Outputs a gate command signal for the switching elements U11 and Y11, which becomes a gate OFF signal for a period of / 4N,
The second comparator compares the triangular wave signal delayed by the first delay device with the reference value, and delays the gate command signal for U11, Y11 by ¼ N period, and the gate command signal Output a gate command signal for the switching elements X11 and V11 having the same ON period and OFF period as the ON period and OFF period of
The third comparator compares the triangular wave signal delayed by the second delay device with the reference value, and delays the gate command signal for X11, V11 by ¼ N period, and the gate command signal Output a gate command signal for the switching elements U21 and Y21 having the same ON period and OFF period as the ON period and OFF period of
The fourth comparator compares the triangular wave signal delayed by the third delay device with the reference value, and delays the gate command signal for U21, Y21 by ¼ N period, and the gate command signal Output the gate command signal for the switching elements X21 and V21 having the same ON period and OFF period as the ON period and OFF period of
The fifth comparator compares the triangular wave signal delayed by the fourth delay device with the reference value, and delays the gate command signal for X21, V21 by ¼ N period, and the gate command signal Outputs a gate command signal for the switching elements U12, Y12 having the same ON period and OFF period as the ON period and OFF period of
The sixth comparator compares the triangular wave signal delayed by the fifth delay device with the reference value and delays the gate command signal for U12, Y12 by ¼ N period, and the gate command signal Output a gate command signal for the switching element X12, V12 having the same ON period and OFF period as the ON period and OFF period of
The seventh comparator compares the triangular wave signal delayed by the sixth delay device with the reference value, and delays the gate command signal for X12, V12 by ¼ N period, and the gate command signal Outputs a gate command signal for the switching elements U22, Y22 having the same ON period and OFF period as the ON period and OFF period of
The eighth comparator compares the triangular wave signal delayed by the seventh delay device with the reference value, delays by 1 / 4N cycle with respect to the gate command signal for U22, Y22, and the gate command signal 2. The resonant load power converter according to claim 1, wherein the switching element X22 and the V22 gate command signal having the same ON period and OFF period as the ON period and OFF period are output. 直流入力側が直流電圧源に、出力側が共振負荷に各々接続され、共振周波数で矩形波電圧を出力する単相インバータを備えた共振負荷用電力変換装置の時分割運転方法であって、
前記単相インバータの一方の相の上、下アームおよび他方の相の上、下アームに各々接続され、２個のスイッチング素子の直列体をＮ個（Ｎは２以上の整数）並列に接続して構成されたスイッチ群回路と、
前記単相インバータの前記スイッチ群回路の各スイッチング素子を時分割でスイッチング制御する制御部とを備え、
前記制御部の三角波生成部が、周波数指令を所定分数に分周した周波数を有し、振幅値０〜１の間に、プラス傾斜とマイナス傾斜が同一傾斜である直線波形により形成された三角波信号を生成する三角波生成ステップと、
前記制御部の４Ｎ−１個の遅延器が、前記三角波生成部で生成された三角波信号を、１／４Ｎ周期ずつ順次遅延させるステップと、
前記制御部の４Ｎ個の比較器が、（２Ｎ＋１）／４Ｎの値に設定した基準値と、前記三角波生成部で生成された三角波信号および前記４Ｎ−１個の遅延器により遅延された三角波信号とを各々比較し、前記三角波信号が基準値より小のときゲートＯＮ信号を、三角波信号が基準値より大のときゲートＯＦＦ信号を各々出力するステップと、
を備えている共振負荷用電力変換装置の時分割運転方法。 The DC input side is connected to a DC voltage source and the output side is connected to a resonant load, respectively.
One phase of the single-phase inverter is connected to the upper arm, the lower arm, and the upper and lower arms of the other phase, respectively. A switch group circuit configured as follows:
A control unit that performs switching control of each switching element of the switch group circuit of the single-phase inverter in a time-sharing manner,
The triangular wave generation unit of the control unit has a frequency obtained by dividing the frequency command into a predetermined fraction, and is a triangular wave signal formed by a linear waveform having a positive slope and a negative slope having the same slope between amplitude values 0 and 1 A triangular wave generation step for generating
4N-1 delay units of the control unit sequentially delay the triangular wave signal generated by the triangular wave generation unit by 1 / 4N period;
A reference value set to a value of (2N + 1) / 4N by the 4N comparators of the control unit, a triangular wave signal generated by the triangular wave generation unit, and a triangular wave signal delayed by the 4N-1 delay units And outputting a gate ON signal when the triangular wave signal is smaller than a reference value, and outputting a gate OFF signal when the triangular wave signal is larger than a reference value,
A time-sharing operation method for a resonant load power converter. 前記スイッチング素子の直列体の並列個数Ｎは２であり、
前記単相インバータの一方の相の上アームのスイッチ群回路は、スイッチング素子Ｕ１１，Ｕ１２の直列体とスイッチング素子Ｕ２１，Ｕ２２の直列体とを並列に接続して構成され、
前記単相インバータの一方の相の下アームのスイッチ群回路は、スイッチング素子Ｘ１１，Ｘ１２の直列体とスイッチング素子Ｘ２１，Ｘ２２の直列体とを並列に接続して構成され、
前記単相インバータの他方の相の上アームのスイッチ群回路は、スイッチング素子Ｖ１１，Ｖ１２の直列体とスイッチング素子Ｖ２１，Ｖ２２の直列体とを並列に接続して構成され、
前記単相インバータの他方の相の下アームのスイッチ群回路は、スイッチング素子Ｙ１１，Ｙ１２の直列体とスイッチング素子Ｙ２１，Ｙ２２の直列体とを並列に接続して構成され、
前記４Ｎ−１個の遅延器は、前記三角波生成部に対して順次直列に設けた第１〜第７の遅延器で構成され、前記４Ｎ個の比較器は、第１〜第８の比較器で構成され、
前記第１の比較器が、前記三角波生成部で生成された三角波信号と前記基準値を比較し、前記三角波信号の１周期の（２Ｎ＋１）／４Ｎの期間ゲートＯＮ信号となり、（２Ｎ−１）／４Ｎの期間ゲートＯＦＦ信号となるスイッチング素子Ｕ１１、Ｙ１１用ゲート指令信号を出力するステップと、
前記第２の比較器が、前記第１の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ１１、Ｙ１１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１、Ｖ１１用ゲート指令信号を出力するステップと、
前記第３の比較器が、前記第２の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｘ１１、Ｖ１１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１、Ｙ２１用ゲート指令信号を出力するステップと、
前記第４の比較器が、前記第３の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ２１、Ｙ２１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１、Ｖ２１用ゲート指令信号を出力するステップと、
前記第５の比較器が、前記第４の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｘ２１、Ｖ２１用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１２、Ｙ１２用ゲート指令信号を出力するステップと、
前記第６の比較器が、前記第５の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ１２、Ｙ１２用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１２、Ｖ１２用ゲート指令信号を出力するステップと、
前記第７の比較器が、前記第６の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｘ１２、Ｖ１２用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２２、Ｙ２２用ゲート指令信号を出力するステップと、
前記第８の比較器が、前記第７の遅延器により遅延された三角波信号と前記基準値を比較し、前記Ｕ２２、Ｙ２２用ゲート指令信号に対して１／４Ｎ周期遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２２、Ｖ２２用ゲート指令信号を出力するステップと、
を備えた請求項３に記載の共振負荷用電力変換装置の時分割運転方法。 The parallel number N of the serial bodies of the switching elements is 2,
The switch group circuit of the upper arm of one phase of the single-phase inverter is configured by connecting a series body of switching elements U11 and U12 and a series body of switching elements U21 and U22 in parallel.
The switch group circuit of the lower arm of one phase of the single-phase inverter is configured by connecting a series body of switching elements X11 and X12 and a series body of switching elements X21 and X22 in parallel.
The switch group circuit of the upper arm of the other phase of the single-phase inverter is configured by connecting a series body of switching elements V11 and V12 and a series body of switching elements V21 and V22 in parallel.
The switch group circuit of the lower arm of the other phase of the single-phase inverter is configured by connecting a series body of switching elements Y11 and Y12 and a series body of switching elements Y21 and Y22 in parallel.
The 4N-1 delay units include first to seventh delay units sequentially provided in series with the triangular wave generation unit, and the 4N comparators include first to eighth comparators. Consists of
The first comparator compares the triangular wave signal generated by the triangular wave generator with the reference value, and becomes a gate ON signal for a period of (2N + 1) / 4N of one period of the triangular wave signal, and (2N−1) A step of outputting a gate command signal for the switching elements U11 and Y11 that becomes a gate OFF signal for a period of / 4N;
The second comparator compares the triangular wave signal delayed by the first delay device with the reference value, and delays the gate command signal for U11, Y11 by ¼N period, and the gate command signal Outputting a gate command signal for switching elements X11 and V11 having the same ON period and OFF period as the ON period and OFF period of
The third comparator compares the triangular wave signal delayed by the second delay device with the reference value, and delays the gate command signal for X11, V11 by ¼N period, and the gate command signal Outputting a gate command signal for switching elements U21, Y21 having the same ON period and OFF period as the ON period and OFF period of
The fourth comparator compares the triangular wave signal delayed by the third delay device with the reference value, and delays the gate command signal for U21, Y21 by ¼N period, and the gate command signal Outputting a gate command signal for the switching elements X21, V21 having the same ON period and OFF period as the ON period and OFF period of
The fifth comparator compares the triangular wave signal delayed by the fourth delay device with the reference value, and delays the gate command signal for X21, V21 by ¼N period, and the gate command signal Outputting a gate command signal for the switching elements U12, Y12 having the same ON period and OFF period as the ON period and OFF period of
The sixth comparator compares the triangular wave signal delayed by the fifth delay device with the reference value, and delays the gate command signal for U12, Y12 by ¼N period, and the gate command signal Outputting a gate command signal for switching element X12, V12 having the same ON period and OFF period as the ON period and OFF period of
The seventh comparator compares the triangular wave signal delayed by the sixth delay device with the reference value, and delays the gate command signal for X12, V12 by ¼ N period, and the gate command signal Outputting a gate command signal for switching elements U22 and Y22 having the same ON period and OFF period as the ON period and OFF period of
The eighth comparator compares the triangular wave signal delayed by the seventh delay device with the reference value, and delays the gate command signal for U22, Y22 by ¼N period, and the gate command signal Outputting a gate command signal for the switching elements X22, V22 having the same ON period and OFF period as the ON period and OFF period of
A time-sharing operation method for the resonance load power converter according to claim 3.
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