JP6127409B2 - クロック・ネットワーク・メタ合成のためのシステムおよび方法 - Google Patents
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Description
以上の実施例を含む実施形態に関し、さらに以下の付記を開示する。
(付記1)
クロック・ネットワークを構築する方法であって:
クロック・ネットワークについての設計仕様を受け取る段階と;
前記設計仕様に基づいて前記クロック・ネットワークのトポロジーを決定する段階であって、前記トポロジーは、前記クロック・ネットワークの複数のレベル、各レベルについてのバッファ型および各レベルについてのバッファ・ファンアウトのうちの少なくとも一つを示す、段階と;
決定されたトポロジーに基づいて前記クロック・ネットワークについての設計パラメータを決定する段階と;
前記設計パラメータを含むクロック・ネットワーク合成ツール仕様ファイルを生成する段階と;
前記仕様ファイルを使って、前記クロック・ネットワークが前記決定されたトポロジーを含み、前記クロック・ネットワークが前記クロック・ネットワークのクロック発生器からエンドポイントまでクロック信号を同期的に分配するよう、前記クロック・ネットワークを合成する段階とを含む、
方法。
(付記2)
前記設計仕様が、前記クロック・ネットワークのファンアウト範囲、前記クロック・ネットワークについてのバッファ型の集合および前記クロック・ネットワークについてのエンドポイントの集合のうちの少なくとも一つを含む、付記1記載の方法。
(付記3)
前記トポロジーがさらに、特定のレベルに含まれる第一のバッファのバッファ型がその特定のレベルに含まれる第二のバッファのバッファ型とほぼ同じであることを示す、付記1記載の方法。
(付記4)
前記トポロジーがさらに、特定のレベルに含まれる第一のバッファのバッファ・ファンアウトがその特定のレベルに含まれる第二のバッファのバッファ・ファンアウトとほぼ同じであることを示す、付記1記載の方法。
(付記5)
前記トポロジーがさらに、前記クロック・ネットワークの前記クロック発生器から各エンドポイントまでの、互いのレプリカである経路を示す、付記1記載の方法。
(付記6)
前記トポロジーがさらに、前記クロック・ネットワークの偶数個のレベルを示す、付記1記載の方法。
(付記7)
前記バッファ型が、前記設計仕様において示されるバッファ型のあらかじめ定義された集合に制約される、付記1記載の方法。
(付記8)
前記トポロジーを決定する段階がさらに、前記設計仕様に基づいて前記クロック・ネットワークの各レベルについてバッファの構成を決定することを含む、付記1記載の方法。
(付記9)
前記設計パラメータが、前記トポロジーによって示されるところの前記クロック・ネットワークの前記複数のレベル、各レベルについてのバッファ型および各レベルに含まれるバッファについてのバッファ・ファンアウトのうちの少なくとも一つを含む、付記1記載の方法。
(付記10)
前記トポロジーが、前記設計仕様によって許容される限り前記クロック信号から遠いところで分割されたクロックツリーを含む、付記1記載の方法。
(付記11)
コンピュータ可読媒体および該コンピュータ可読媒体上に担持される、プロセッサによって読み取り可能なコンピュータ実行可能命令とを有する製造物であって、前記命令は、読み取られ実行されたとき、前記プロセッサに:
クロック・ネットワークについての設計仕様を受け取る段階と;
前記設計仕様に基づいて前記クロック・ネットワークのトポロジーを決定する段階であって、前記トポロジーは、前記クロック・ネットワークの複数のレベル、各レベルについてのバッファ型および各レベルについてのバッファ・ファンアウトのうちの少なくとも一つを示す、段階と;
決定されたトポロジーに基づいて前記クロック・ネットワークについての設計パラメータを決定する段階と;
前記設計パラメータを含むクロック・ネットワーク合成ツール仕様ファイルを生成する段階とを実行させるものであり、前記仕様ファイルは、クロック・ネットワーク合成ツールが、前記仕様ファイルを使って、前記決定されたトポロジーを含むよう前記クロック・ネットワークを合成し、前記クロック・ネットワークが前記クロック・ネットワークのクロック発生器からエンドポイントまでクロック信号を同期的に分配するよう構成される、
製造物。
(付記12)
前記設計仕様が、前記クロック・ネットワークのファンアウト範囲、前記クロック・ネットワークについてのバッファ型の集合および前記クロック・ネットワークについてのエンドポイントの集合のうちの少なくとも一つを含む、付記11記載の製造物。
(付記13)
前記トポロジーがさらに、特定のレベルに含まれる第一のバッファのバッファ型がその特定のレベルに含まれる第二のバッファのバッファ型とほぼ同じであることを示す、付記11記載の製造物。
(付記14)
前記トポロジーがさらに、特定のレベルに含まれる第一のバッファのバッファ・ファンアウトがその特定のレベルに含まれる第二のバッファのバッファ・ファンアウトとほぼ同じであることを示す、付記11記載の製造物。
(付記15)
前記トポロジーがさらに、前記クロック・ネットワークの前記クロック発生器から各エンドポイントまでの、互いのレプリカである経路を示す、付記11記載の製造物。
(付記16)
前記トポロジーがさらに、前記クロック・ネットワークの偶数個のレベルを示す、付記11記載の製造物。
(付記17)
前記バッファ型が、前記設計仕様において示されるバッファ型のあらかじめ定義された集合に制約される、付記11記載の製造物。
(付記18)
前記プロセッサがさらに、前記設計仕様に基づいて前記クロック・ネットワークの各レベルについてバッファの構成を決定することによって前記トポロジーを決定するようにされる、付記11記載の製造物。
(付記19)
前記設計パラメータが、前記トポロジーによって示されるところの前記クロック・ネットワークの前記複数のレベル、各レベルについてのバッファ型および各レベルに含まれるバッファについてのファンアウトのうちの少なくとも一つを含む、付記11記載の製造物。
(付記20)
前記トポロジーが、前記設計仕様によって許容される限り前記クロック信号から遠いところで分割されたクロックツリーを含む、付記11記載の製造物。
102 クロック
104 エンドポイント
106、108、110、112 バッファ
114、116、118、120 ステージ
122、124、126、128 レベル
200 クロック・ネットワークを設計および/または構築する方法
202 設計仕様を受け取る
204 トポロジーを決定
205 設計パラメータを決定
206 ツール仕様を生成
208 クロック・ネットワークを合成
300 クロック・ネットワーク
302 クロック
304、306、308、310 バッファ
312 エンドポイント
400 クロック・ネットワークのトポロジーを決定する方法
402 バッファのリストを受け取る
404 ファンアウト範囲を受け取る
406 エンドポイントのリストを受け取る
408 エンドポイントをシンクとしてラベル付け
410 リスト内の各バッファ型について、シンクを駆動するためのバッファの構成を決定
412 どのバッファ型が設計上の制約条件に従うかを決定
414 レベルのトポロジーを決定
415 レベルについて設計パラメータを決定
416 レベル内のステージ数≧1
418 レベルについてのバッファを「シンク」とラベル付け
420 偶数個のレベル?
422 クロック・ネットワークのための設計パラメータを決定
424 ツール仕様ファイルを生成
501 バッファのリストに含まれうるバッファ型のバッファ集合
502、504、506 バッファ
508 駆動されうるエンドポイントのエンドポイント集合
510 エンドポイント
512 ワイヤ
600 エンドポイント510を駆動するバッファ502のバッファ構成
700 エンドポイント510を駆動するバッファ504のバッファ構成
720 エンドポイント510を駆動するバッファ504のバッファ構成
800 エンドポイント510を駆動するバッファ506のバッファ構成
802 エンドポイント510を駆動するバッファ506のバッファ構成
804 エンドポイント510を駆動するバッファ506のバッファ構成
Claims (20)
- 情報処理システムがクロック・ネットワークを構築する方法であって、情報処理システムのプロセッサが:
クロック・ネットワークについての設計仕様を受け取る段階であって、前記設計仕様は少なくとも前記クロック・ネットワークについてのバッファ型の集合と、前記クロック・ネットワークのファンアウト範囲とを含み、前記バッファ型はバッファの入力容量を示し、前記ファンアウト範囲は最大ファンアウトおよび最小ファンアウトを含む、段階と;
前記設計仕様に基づいて前記クロック・ネットワークのトポロジーを決定する段階であって、前記トポロジーは少なくとも、前記バッファ型の集合から選択される、前記クロック・ネットワークの複数のレベルのうちの各レベルについてのバッファ型を示す、段階と;
決定されたトポロジーに基づいて前記クロック・ネットワークについての設計パラメータを決定する段階と;
前記設計パラメータを含むクロック・ネットワーク合成ツール仕様ファイルを生成する段階と;
前記仕様ファイルを使って、前記クロック・ネットワークが前記決定されたトポロジーを含み、前記クロック・ネットワークが前記クロック・ネットワークのクロック発生器からエンドポイントまでクロック信号を同期的に分配するよう、前記クロック・ネットワークを合成する段階とを実行する、
方法。 - 前記設計仕様がさらに、前記クロック・ネットワークについてのエンドポイントの集合のうちの少なくとも一つを含む、請求項1記載の方法。
- 前記トポロジーがさらに、特定のレベルに含まれる第一のバッファのバッファ型がその特定のレベルに含まれる第二のバッファのバッファ型と同じであることを示す、請求項1記載の方法。
- 前記トポロジーがさらに、特定のレベルに含まれる第一のバッファのバッファ・ファンアウトがその特定のレベルに含まれる第二のバッファのバッファ・ファンアウトと同じであることを示す、請求項1記載の方法。
- 前記トポロジーがさらに、前記クロック・ネットワークの前記クロック発生器から各エンドポイントまでの、互いのレプリカである経路を示す、請求項1記載の方法。
- 前記トポロジーがさらに、前記クロック・ネットワークの偶数個のレベルを示す、請求項1記載の方法。
- 前記トポロジーはさらに前記クロック・ネットワークの各レベルについてのバッファ・ファンアウトを示す、請求項1記載の方法。
- 前記トポロジーを決定する段階がさらに、前記設計仕様に基づいて前記クロック・ネットワークの各レベルについてバッファの構成を決定することを含む、請求項1記載の方法。
- 前記設計パラメータが、前記トポロジーによって示されるところの前記クロック・ネットワークの前記複数のレベル、各レベルについてのバッファ型および各レベルに含まれるバッファについてのバッファ・ファンアウトのうちの少なくとも一つを含む、請求項1記載の方法。
- 前記トポロジーが、前記設計仕様によって許容される限り前記クロック信号から遠いところで分割されたクロックツリーを含む、請求項1記載の方法。
- コンピュータに:
クロック・ネットワークについての設計仕様を受け取る段階であって、前記設計仕様は少なくとも前記クロック・ネットワークについてのバッファ型の集合と、前記クロック・ネットワークのファンアウト範囲とを含み、前記バッファ型はバッファの入力容量を示し、前記ファンアウト範囲は最大ファンアウトおよび最小ファンアウトを含む、段階と;
前記設計仕様に基づいて前記クロック・ネットワークのトポロジーを決定する段階であって、前記トポロジーは少なくとも、前記バッファ型の集合から選択される、前記クロック・ネットワークの複数のレベルのうちの各レベルについてのバッファ型を示す、段階と;
決定されたトポロジーに基づいて前記クロック・ネットワークについての設計パラメータを決定する段階と;
前記設計パラメータを含むクロック・ネットワーク合成ツール仕様ファイルを生成する段階とを実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体。 - 前記設計仕様がさらに、前記クロック・ネットワークについてのエンドポイントの集合のうちの少なくとも一つを含む、請求項11記載の記録媒体。
- 前記トポロジーがさらに、特定のレベルに含まれる第一のバッファのバッファ型がその特定のレベルに含まれる第二のバッファのバッファ型と同じであることを示す、請求項11記載の記録媒体。
- 前記トポロジーがさらに、特定のレベルに含まれる第一のバッファのバッファ・ファンアウトがその特定のレベルに含まれる第二のバッファのバッファ・ファンアウトと同じであることを示す、請求項11記載の記録媒体。
- 前記トポロジーがさらに、前記クロック・ネットワークのクロック発生器から各エンドポイントまでの、互いのレプリカである経路を示す、請求項11記載の記録媒体。
- 前記トポロジーがさらに、前記クロック・ネットワークの偶数個のレベルを示す、請求項11記載の記録媒体。
- 前記トポロジーはさらに前記クロック・ネットワークの各レベルについてのバッファ・ファンアウトを示す、請求項11記載の記録媒体。
- 前記トポロジーを決定する段階が、前記設計仕様に基づいて前記クロック・ネットワークの各レベルについてバッファの構成を決定することを含む、請求項11記載の記録媒体。
- 前記設計パラメータが、前記トポロジーによって示されるところの前記クロック・ネットワークの前記複数のレベル、各レベルについてのバッファ型および各レベルに含まれるバッファについてのファンアウトのうちの少なくとも一つを含む、請求項11記載の記録媒体。
- 前記トポロジーが、前記設計仕様によって許容される限りクロック発生器から遠いところで分割されたクロックツリーを含む、請求項11記載の記録媒体。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/214,859 | 2011-08-22 | ||
US13/214,859 US9280628B2 (en) | 2011-08-22 | 2011-08-22 | System and method for clock network meta-synthesis |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013045459A JP2013045459A (ja) | 2013-03-04 |
JP6127409B2 true JP6127409B2 (ja) | 2017-05-17 |
Family
ID=47745552
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012181928A Active JP6127409B2 (ja) | 2011-08-22 | 2012-08-20 | クロック・ネットワーク・メタ合成のためのシステムおよび方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9280628B2 (ja) |
JP (1) | JP6127409B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9032356B2 (en) * | 2013-03-06 | 2015-05-12 | Lsi Corporation | Programmable clock spreading |
JPWO2017122417A1 (ja) * | 2016-01-12 | 2018-11-08 | ソニー株式会社 | 集積回路 |
US10303202B1 (en) * | 2016-08-15 | 2019-05-28 | Altera Corporation | Method and apparatus for performing clock allocation for a system implemented on a programmable device |
US10146899B1 (en) | 2017-11-27 | 2018-12-04 | International Business Machines Corporation | Clock control trees |
US10769345B1 (en) * | 2018-12-20 | 2020-09-08 | Cadence Design Systems, Inc. | Clock tree optimization by moving instances toward core route |
CN118511177A (zh) * | 2021-11-01 | 2024-08-16 | 密歇根州立大学董事会 | 自动化电路拓扑选择和配置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0963292A (ja) * | 1995-08-19 | 1997-03-07 | Sony Corp | クロツク分配方法 |
JPH0969119A (ja) * | 1995-08-31 | 1997-03-11 | Sony Corp | 回路設計装置及び回路設計方法 |
JPH0991055A (ja) * | 1995-09-22 | 1997-04-04 | Sony Corp | クロツク分配方法 |
JPH09185645A (ja) * | 1996-01-08 | 1997-07-15 | Hitachi Ltd | 論理回路の設計方法及びそれを用いた半導体集積回路装置 |
JPH09269847A (ja) * | 1996-04-01 | 1997-10-14 | Matsushita Electric Ind Co Ltd | クロック分配回路およびそのレイアウト設計方法 |
JPH10254577A (ja) * | 1997-03-07 | 1998-09-25 | Seiko Epson Corp | 画像信号処理装置 |
JPH1131747A (ja) * | 1997-07-10 | 1999-02-02 | Toshiba Corp | 半導体集積回路のクロック設計装置及び半導体集積回路の設計方法ならびに半導体集積回路のクロック供給回路網 |
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-
2011
- 2011-08-22 US US13/214,859 patent/US9280628B2/en active Active
-
2012
- 2012-08-20 JP JP2012181928A patent/JP6127409B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
US20130055186A1 (en) | 2013-02-28 |
US9280628B2 (en) | 2016-03-08 |
JP2013045459A (ja) | 2013-03-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160407 |
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|
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170314 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170327 |
|
R150 | Certificate of patent or registration of utility model |
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