JP6113489B2

JP6113489B2 - Semiconductor circuit and semiconductor device

Info

Publication number: JP6113489B2
Application number: JP2012273889A
Authority: JP
Inventors: 淳永山
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2012-12-14
Filing date: 2012-12-14
Publication date: 2017-04-12
Anticipated expiration: 2032-12-14
Also published as: JP2014120885A

Description

本発明は、半導体回路及び半導体装置に関するものである。 The present invention relates to a semiconductor circuit and a semiconductor device.

一般に、入力された信号（電圧）のレベルを変換して出力する回路として、レベルシフタ回路やトレラント入力回路が知られている。 Generally, a level shifter circuit and a tolerant input circuit are known as circuits that convert and output the level of an input signal (voltage).

トレラント入力回路としては、例えば特許文献１に記載された技術が知られている。トレラント入力回路は、入力された信号が電源電圧を超える場合に、電源電圧以下に変換する機能を有している。このようなトレラント入力回路は、近年、携帯型機器の低消費電力化を進めるためにシステムの低電圧化が図られるなかで、既存ＩＣとのインターフェースとして用いられている。 As a tolerant input circuit, for example, a technique described in Patent Document 1 is known. The tolerant input circuit has a function of converting below the power supply voltage when the input signal exceeds the power supply voltage. In recent years, such a tolerant input circuit has been used as an interface with an existing IC in order to reduce the system voltage in order to reduce the power consumption of portable devices.

特開２００６−２７９５６９号公報JP 2006-279568 A

レベルシフタ回路やトレラント入力回路等の入力された信号のレベルを変換して出力する回路において、入力された信号のレベルがＬｏｗレベルからＨｉｇｈレベルに急峻に遷移する際に、回路内部を伝達される信号が当該遷移に追従できないという問題が生じる場合があった。 In a circuit that converts and outputs the level of an input signal, such as a level shifter circuit or a tolerant input circuit, a signal transmitted through the circuit when the level of the input signal sharply changes from a low level to a high level. May not be able to follow the transition.

本発明は、上述した問題を解決するために提案されたものであり、高速で動作することができる、半導体回路及び半導体装置を提供することを目的とする。 The present invention has been proposed to solve the above-described problems, and an object thereof is to provide a semiconductor circuit and a semiconductor device that can operate at high speed.

上記目的を達成するために、本発明の半導体回路は、一方の主端子が入力端子に接続され、かつ他方の主端子が、出力信号を出力するバッファの入力に接続されたＮ型の第１トランジスタと、前記入力端子と前記バッファの入力との間に前記第１トランジスタと並列に接続されたＮ型の第２トランジスタと、一端が前記入力端子に接続され、かつ他端が前記第２トランジスタの制御端子に接続された容量素子と、を備える。 In order to achieve the above object, a semiconductor circuit according to the present invention includes an N-type first circuit in which one main terminal is connected to an input terminal and the other main terminal is connected to an input of a buffer that outputs an output signal. A transistor, an N-type second transistor connected in parallel with the first transistor between the input terminal and the input of the buffer; one end connected to the input terminal; and the other end of the second transistor And a capacitive element connected to the control terminal.

本発明の半導体装置は、本発明の半導体回路と、前記半導体回路から出力される出力信号が入力される内部回路と、を備える。 A semiconductor device of the present invention includes the semiconductor circuit of the present invention and an internal circuit to which an output signal output from the semiconductor circuit is input.

本発明によれば、高速で動作することができる、という効果を奏する。 According to the present invention, it is possible to operate at high speed.

本実施の形態の半導体装置の一例の概略構成を示す概略構成図である。It is a schematic block diagram which shows schematic structure of an example of the semiconductor device of this Embodiment. 本実施の形態の入力回路の一例の概略構成を示す回路図である。It is a circuit diagram which shows schematic structure of an example of the input circuit of this Embodiment. 本実施の形態の入力回路の動作波形の一例を示す波形図である。It is a wave form diagram which shows an example of the operation waveform of the input circuit of this Embodiment. 本実施の形態の入力回路のその他の概略構成を示す回路図である。It is a circuit diagram which shows the other schematic structure of the input circuit of this Embodiment. 本実施の形態の半導体装置のその他の一例の概略構成を示す概略構成図である。It is a schematic block diagram which shows schematic structure of the other example of the semiconductor device of this Embodiment. 比較例の入力回路の一例の概略構成を示す回路図である。It is a circuit diagram which shows schematic structure of an example of the input circuit of a comparative example. 比較例の入力回路の動作波形の一例を示す波形図である。It is a wave form diagram which shows an example of the operation waveform of the input circuit of a comparative example.

以下、本実施の形態では、本発明の半導体回路を半導体装置の入力回路に適用した場合について図面を参照して詳細に説明する。図１に、本実施の形態の半導体装置の一例の概略構成図を示す。本実施の形態の半導体装置１０は、入力回路１２及び内部回路１４を備える。 Hereinafter, in this embodiment, the case where the semiconductor circuit of the present invention is applied to an input circuit of a semiconductor device will be described in detail with reference to the drawings. FIG. 1 shows a schematic configuration diagram of an example of the semiconductor device of the present embodiment. The semiconductor device 10 according to the present embodiment includes an input circuit 12 and an internal circuit 14.

内部回路１４は、半導体装置１０の所望の機能を実現するために半導体装置１０内部に備えられたＩＣ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）である。内部回路１４は、入力回路１２から出力された出力信号が入力信号として入力され、当該入力信号に応じて動作するものであれば、特に限定されない。 The internal circuit 14 is an IC (Integrated Circuit) provided in the semiconductor device 10 in order to realize a desired function of the semiconductor device 10. The internal circuit 14 is not particularly limited as long as the output signal output from the input circuit 12 is input as an input signal and operates according to the input signal.

入力回路１２は、半導体装置１０の外部から入力端子２０に電源電圧（ＶＤＤ）を超えるレベルの入力信号（入力電圧）が入力された場合に、入力信号のレベルを電源電圧以下に変換して内部回路１４に出力するトレラント機能を有しているトレラント入力回路である。 When an input signal (input voltage) having a level exceeding the power supply voltage (VDD) is input to the input terminal 20 from the outside of the semiconductor device 10, the input circuit 12 converts the level of the input signal to the power supply voltage or lower to convert the input signal This is a tolerant input circuit having a tolerant function for outputting to the circuit 14.

図２は、本実施の形態の入力回路１２の一例の概略構成を示す回路図である。本実施の形態の入力回路１２は、ＮＭＯＳトランジスタＮ１、ＮＭＯＳトランジスタＮ２、ＰＭＯＳトランジスタＰ１、ＰＭＯＳトランジスタＰ２、容量素子Ｃ１、バッファＧ１、及びインバータＧ２を備える。なお、本実施の形態の各ＭＯＳトランジスタにおけるソース端子及びドレイン端子が「主端子」に対応し、ゲート端子が「制御端子」に対応している。 FIG. 2 is a circuit diagram showing a schematic configuration of an example of the input circuit 12 of the present embodiment. The input circuit 12 of this embodiment includes an NMOS transistor N1, an NMOS transistor N2, a PMOS transistor P1, a PMOS transistor P2, a capacitor element C1, a buffer G1, and an inverter G2. Note that the source terminal and the drain terminal in each MOS transistor of the present embodiment correspond to a “main terminal”, and the gate terminal corresponds to a “control terminal”.

ＮＭＯＳトランジスタＮ１は、ソース端子が入力端子２０に接続され、ドレイン端子がバッファＧ１の入力に接続されている。また、ＮＭＯＳトランジスタＮ１のゲート端子は、電源電圧ＶＤＤに接続されている。ＮＭＯＳトランジスタＮ１は、入力端子２０に入力された入力信号（入力電圧）のレベルが電源電圧ＶＤＤを超える場合に、入力信号のレベルを電源電圧ＶＤＤ以下に降圧する機能を有している。バッファＧ１には、ＮＭＯＳトランジスタＮ１により伝達された信号が入力される。バッファＧ１の出力が、出力信号として内部回路１４に出力される。なお、本実施の形態では、バッファＧ１のＨｉｇｈレベル判定電圧＋ＮＭＯＳトランジスタＮ１の閾値電圧Ｖｔｎ＝電源電圧ＶＤＤとしている。 The NMOS transistor N1 has a source terminal connected to the input terminal 20, and a drain terminal connected to the input of the buffer G1. The gate terminal of the NMOS transistor N1 is connected to the power supply voltage VDD. The NMOS transistor N1 has a function of stepping down the level of the input signal below the power supply voltage VDD when the level of the input signal (input voltage) input to the input terminal 20 exceeds the power supply voltage VDD. The signal transmitted by the NMOS transistor N1 is input to the buffer G1. The output of the buffer G1 is output to the internal circuit 14 as an output signal. In the present embodiment, the high level determination voltage of the buffer G1 + the threshold voltage Vtn of the NMOS transistor N1 = the power supply voltage VDD.

本実施の形態では、入力端子２０に入力された電圧振幅は、ＮＭＯＳトランジスタＮ１の伝達特性により、ＧＮＤレベルから電源電圧ＶＤＤ−閾値電圧Ｖｔｎレベルの電圧振幅として、ＮＭＯＳトランジスタＮ１とバッファＧ１の入力との間のノード１に伝達される。ノード１に伝達された信号に基づいて、バッファＧ１により、ＬｏｗレベルまたはＨｉｇｈレベルの出力信号が、内部回路１４に出力される
ＰＭＯＳトランジスタＰ１は、ソース端子が電源電圧ＶＤＤに接続され、ドレイン端子がノード１に接続されている。また、ゲート端子には、ノード３が接続されている。インバータＧ２の入力には、バッファＧ１の出力が接続され、出力には、ノード３が接続されている。すなわち、インバータＧ２の出力とＰＭＯＳトランジスタＰ１のゲート端子は、接続されており、インバータＧ２から出力された信号が、ＰＭＯＳトランジスタＰ１のゲート端子に入力される。本実施の形態のＰＭＯＳトランジスタＰ１は、ノード１の電圧を電源電圧ＶＤＤにプルアップする機能を有している。 In the present embodiment, the voltage amplitude input to the input terminal 20 is the voltage amplitude from the GND level to the power supply voltage VDD-threshold voltage Vtn level according to the transfer characteristics of the NMOS transistor N1, and the input of the NMOS transistor N1 and the buffer G1. To node 1 between. Based on the signal transmitted to the node 1, a low level or high level output signal is output to the internal circuit 14 by the buffer G 1. The PMOS transistor P 1 has a source terminal connected to the power supply voltage VDD and a drain terminal Connected to node 1. The node 3 is connected to the gate terminal. The output of the buffer G1 is connected to the input of the inverter G2, and the node 3 is connected to the output. That is, the output of the inverter G2 and the gate terminal of the PMOS transistor P1 are connected, and the signal output from the inverter G2 is input to the gate terminal of the PMOS transistor P1. The PMOS transistor P1 in this embodiment has a function of pulling up the voltage of the node 1 to the power supply voltage VDD.

また、ＮＭＯＳトランジスタＮ２は、入力端子２０とノード１との間に、ＮＭＯＳトランジスタＮ１と並列に接続されている。ＮＭＯＳトランジスタＮ２のソース端子は、入力端子２０に接続されており、ドレイン端子は、ノード１に接続されている。また、ゲート端子は、ノード２に接続されている。 The NMOS transistor N2 is connected between the input terminal 20 and the node 1 in parallel with the NMOS transistor N1. The source terminal of the NMOS transistor N 2 is connected to the input terminal 20, and the drain terminal is connected to the node 1. The gate terminal is connected to the node 2.

容量素子Ｃ１は、一端が入力端子２０に接続されており、他端が、ＮＭＯＳトランジスタＮ２のゲート端子（ノード２）に接続されている。なお、本実施の形態の容量素子Ｃ１は、キャパシタ素子である。容量素子Ｃ１の容量は、具体的には、ＰＭＯＳトランジスタＰ２やＮＭＯＳトランジスタＮ２等のサイズに応じて異なるが、周辺の寄生容量よりも大きいことが好ましい。 One end of the capacitive element C1 is connected to the input terminal 20, and the other end is connected to the gate terminal (node 2) of the NMOS transistor N2. Note that the capacitive element C1 of the present embodiment is a capacitor element. Specifically, the capacitance of the capacitive element C1 varies depending on the size of the PMOS transistor P2, the NMOS transistor N2, and the like, but is preferably larger than the peripheral parasitic capacitance.

ＰＭＯＳトランジスタＰ２は、ソース端子が電源電圧ＶＤＤに接続され、ドレイン端子が、ノード２に接続されている。また、ＰＭＯＳトランジスタＰ２のゲート端子は、ノード１に接続されている。 The PMOS transistor P2 has a source terminal connected to the power supply voltage VDD and a drain terminal connected to the node 2. The gate terminal of the PMOS transistor P2 is connected to the node 1.

本実施の形態の入力回路１２の動作について説明する。図３に、本実施の形態の入力回路１２における動作波形の一例の波形図を示す。図３では、入力端子２０に入力される入力信号のレベルが、ＬｏｗレベルからＨｉｇｈレベルに急峻に遷移する場合の動作波形を示している。なお、本実施の形態では、信号がＧＮＤレベルの場合は、Ｌｏｗレベルとし、信号が電源電圧ＶＤＤ（または、電源電圧ＶＤＤ以上）の場合は、Ｈｉｇｈレベルとしている。 The operation of the input circuit 12 of this embodiment will be described. FIG. 3 shows a waveform diagram of an example of operation waveforms in the input circuit 12 of the present embodiment. FIG. 3 shows an operation waveform when the level of the input signal input to the input terminal 20 changes sharply from the Low level to the High level. In this embodiment, when the signal is at the GND level, the signal is at the low level, and when the signal is at the power supply voltage VDD (or higher than the power supply voltage VDD), the signal is at the high level.

まず、入力端子２０に入力される入力信号がＬｏｗレベルの場合には、ＮＭＯＳトランジスタＮ１は、Ｌｏｗレベルの信号をノード１に伝達する。ノード１がＬｏｗレベルのため、ノード１にゲート端子が接続されているＰＭＯＳトランジスタＰ２は導通して、ノード２のレベルを電源電圧ＶＤＤにする。これにより、ＮＭＯＳトランジスタＮ２は、導通状態になる。また、ノード２に接続された容量素子Ｃ１には、電荷が蓄積される。 First, when the input signal input to the input terminal 20 is at a low level, the NMOS transistor N1 transmits a low level signal to the node 1. Since the node 1 is at the low level, the PMOS transistor P2 whose gate terminal is connected to the node 1 becomes conductive, and the level of the node 2 is set to the power supply voltage VDD. As a result, the NMOS transistor N2 becomes conductive. In addition, electric charge is accumulated in the capacitive element C1 connected to the node 2.

また、バッファＧ１には、Ｌｏｗレベルの信号が入力されるため、出力信号は、Ｌｏｗレベルになる。インバータＧ２は、Ｌｏｗレベルの出力信号が入力されるため、Ｈｉｇｈレベルの信号をノード３に出力する。これにより、ノード３のレベルが電源電圧ＶＤＤになり、ノード３にゲート端子が接続されたＰＭＯＳトランジスタＰ１は非導通状態になる。 Further, since a low level signal is input to the buffer G1, the output signal is at a low level. Since the low-level output signal is input to the inverter G2, a high-level signal is output to the node 3. As a result, the level of the node 3 becomes the power supply voltage VDD, and the PMOS transistor P1 having the gate terminal connected to the node 3 is turned off.

次に、入力端子２０に入力される入力信号がＬｏｗレベルからＨｉｇｈレベルに急峻に遷移する場合には、ＮＭＯＳトランジスタＮ１は、入力端子２０に入力される入力信号（電圧）に追従してノード１に信号（電圧）を伝達するが、ノード１に到達する電圧は、電源電圧ＶＤＤ−閾値電圧Ｖｔｎに満たない。これは、ＮＭＯＳトランジスタＮ１が伝達する信号のレベルは、直流レベルとしては、電源電圧ＶＤＤ−閾値電圧Ｖｔｎまで伝達するが、電源電圧ＶＤＤ−閾値電圧Ｖｔｎ近傍では、導通する電流が大きく減少してしまう。そのため、過渡的には、電源電圧ＶＤＤ−閾値電圧Ｖｔｎに達するまでに一定の時間を必要とするためである。 Next, when the input signal input to the input terminal 20 makes a steep transition from the Low level to the High level, the NMOS transistor N1 follows the input signal (voltage) input to the input terminal 20 to follow the node 1. However, the voltage reaching node 1 is less than power supply voltage VDD−threshold voltage Vtn. This is because the level of the signal transmitted by the NMOS transistor N1 is transmitted as the DC level from the power supply voltage VDD to the threshold voltage Vtn, but the conducting current is greatly reduced in the vicinity of the power supply voltage VDD and the threshold voltage Vtn. . Therefore, transiently, a certain time is required to reach power supply voltage VDD−threshold voltage Vtn.

同時に、入力端子２０とノード２とを容量で結合している容量素子Ｃ１に蓄積された電荷が保存され、ノード２は、入力電圧に追従して電源電圧ＶＤＤよりも上昇するが、ＰＭＯＳトランジスタＰ２の基板との間にある寄生の順方向ダイオード（寄生ダイオード）により、電源電圧ＶＤＤよりも寄生ダイオードの順方向電圧Ｖｆ分高い電圧にクランプされる。 At the same time, the electric charge stored in the capacitive element C1 that couples the input terminal 20 and the node 2 with a capacitor is stored, and the node 2 follows the input voltage and rises above the power supply voltage VDD, but the PMOS transistor P2 By the parasitic forward diode (parasitic diode) between the substrate and the substrate, it is clamped to a voltage higher than the power supply voltage VDD by the forward voltage Vf of the parasitic diode.

これにより、導通状態であるＮＭＯＳトランジスタＮ２は、バッファＧ１のＨｉｇｈレベル判定電圧である電源電圧ＶＤＤ−閾値電圧Ｖｔｎよりも、寄生ダイオードの順方向電圧Ｖｆ分高い電圧をノード１に伝達する。 As a result, the NMOS transistor N2 in the conductive state transmits to the node 1 a voltage that is higher than the power supply voltage VDD—threshold voltage Vtn, which is the high level determination voltage of the buffer G1, by the forward voltage Vf of the parasitic diode.

これにより、ノード１の電圧がバッファＧ１のＨｉｇｈレベル判定電圧（電源電圧ＶＤＤ−閾値電圧Ｖｔｎ）以上になると、バッファＧ１は、Ｈｉｇｈレベルの出力信号を出力する。当該Ｈｉｇｈレベルの出力信号により、インバータＧ２は、Ｌｏｗレベルの信号を出力し、ＰＭＯＳトランジスタＰ１が導通状態になる。導通状態になったＰＭＯＳトランジスタＰ１は、ノード１の電圧を電源電圧ＶＤＤに引き上げる。 Accordingly, when the voltage at the node 1 becomes equal to or higher than the high level determination voltage (power supply voltage VDD−threshold voltage Vtn) of the buffer G1, the buffer G1 outputs a high level output signal. In response to the High level output signal, the inverter G2 outputs a Low level signal, and the PMOS transistor P1 becomes conductive. The PMOS transistor P1 in the conductive state raises the voltage of the node 1 to the power supply voltage VDD.

このように、本実施の形態の入力回路１２では、入力端子２０に入力される入力信号がＬｏｗレベルからＨｉｇｈレベルに急峻に遷移した場合でも、バッファＧ１が遅延無く、Ｈｉｇｈレベルを判定してＨｉｇｈレベルの出力信号を出力することができる。 As described above, in the input circuit 12 according to the present embodiment, even when the input signal input to the input terminal 20 steeply transitions from the Low level to the High level, the buffer G1 determines the High level without delay and determines the High level. A level output signal can be output.

ここで、本実施の形態の入力回路１２との比較のために従来の入力回路における動作について説明する。図６には、従来の入力回路の一例の概略構成の回路図を示す。従来の入力回路１１２は、本実施の形態の入力回路１２が備えている、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２、及び容量素子Ｃ１を備えていない他は、同様の構成をしている。 Here, the operation of the conventional input circuit will be described for comparison with the input circuit 12 of the present embodiment. FIG. 6 shows a circuit diagram of a schematic configuration of an example of a conventional input circuit. The conventional input circuit 112 has the same configuration except that the input circuit 12 of the present embodiment does not include the PMOS transistor P2, the NMOS transistor N2, and the capacitor C1.

すなわち、従来の入力回路１１２は、図６に示すように、ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１、バッファＧ１、及びインバータＧ２を備えている。 That is, the conventional input circuit 112 includes an NMOS transistor N1, a PMOS transistor P1, a buffer G1, and an inverter G2, as shown in FIG.

ＮＭＯＳトランジスタＮ１は、ソース端子が入力端子１２０に接続され、ドレイン端子がノード１を介してバッファＧ１の入力に接続されている。また、ゲート端子には、電源電圧ＶＤＤが入力される。ＮＭＯＳトランジスタＮ１は、入力端子１２０に入力された入力信号のＧＮＤレベルから電源電圧ＶＤＤ以上の電圧振幅を、ＧＮＤレベルから電源電圧ＶＤＤ−閾値電圧Ｖｔｎの電圧振幅としてノード１に伝達する機能を有している。 The NMOS transistor N1 has a source terminal connected to the input terminal 120 and a drain terminal connected to the input of the buffer G1 via the node 1. The power supply voltage VDD is input to the gate terminal. The NMOS transistor N1 has a function of transmitting a voltage amplitude equal to or higher than the power supply voltage VDD from the GND level of the input signal input to the input terminal 120 to the node 1 as a voltage amplitude of the power supply voltage VDD−threshold voltage Vtn from the GND level. ing.

バッファＧ１の出力は、インバータＧ２の入力に接続されている。インバータＧ２の出力は、ＰＭＯＳトランジスタＰ１のゲート端子に接続されている。 The output of the buffer G1 is connected to the input of the inverter G2. The output of the inverter G2 is connected to the gate terminal of the PMOS transistor P1.

ＰＭＯＳトランジスタＰ１のソース端子は、電源電圧ＶＤＤに接続されており、ドレイン端子は、ノード１に接続されている。ＰＭＯＳトランジスタＰ１は、入力端子１２０に、電源電圧ＶＤＤよりも高いレベルの電圧が入力された際に、ＮＭＯＳトランジスタＮ１のリーク電流により、電源電圧ＶＤＤよりも高い電圧がノード１に印加されてしまうのを電源電圧ＶＤＤ＋寄生ダイオードの順方向電圧Ｖｆにクランプすることで抑制する機能を有している。 The source terminal of the PMOS transistor P 1 is connected to the power supply voltage VDD, and the drain terminal is connected to the node 1. In the PMOS transistor P1, when a voltage having a level higher than the power supply voltage VDD is input to the input terminal 120, a voltage higher than the power supply voltage VDD is applied to the node 1 due to the leakage current of the NMOS transistor N1. Is clamped to the power supply voltage VDD + the forward voltage Vf of the parasitic diode.

従来の入力回路１１２の動作について説明する。図７に、従来の入力回路１１２における動作波形の一例の波形図を示す。図７では、上記図３に示した本実施の形態の入力回路１２の動作波形と同様に、入力端子１２０に入力される入力信号のレベルが、ＬｏｗレベルからＨｉｇｈレベルに急峻に遷移する場合の動作波形を示している。 The operation of the conventional input circuit 112 will be described. FIG. 7 shows a waveform diagram of an example of operation waveforms in the conventional input circuit 112. In FIG. 7, in the same manner as the operation waveform of the input circuit 12 of the present embodiment shown in FIG. 3 above, the level of the input signal input to the input terminal 120 sharply transitions from the Low level to the High level. Operation waveforms are shown.

まず、入力端子２０に入力される入力信号がＬｏｗレベルの場合には、ＮＭＯＳトランジスタＮ１は、Ｌｏｗレベルの信号をノード１に伝達する。ノード１がＬｏｗレベルのため、バッファＧ１は、Ｌｏｗレベルの信号を出力し、インバータＧ２は、Ｈｉｇｈレベルの信号を出力する、これにより、ＰＭＯＳトランジスタＰ１は非導通状態になる。 First, when the input signal input to the input terminal 20 is at a low level, the NMOS transistor N1 transmits a low level signal to the node 1. Since the node 1 is at the low level, the buffer G1 outputs a low level signal, and the inverter G2 outputs a high level signal, whereby the PMOS transistor P1 is turned off.

この状態から、入力端子１２０に入力される入力信号がＬｏｗレベルからＨｉｇｈレベルに急峻に遷移する場合には、ＮＭＯＳトランジスタＮ１は、入力端子２０に入力される入力信号（電圧）に追従してノード１に電源電圧ＶＤＤ−閾値電圧Ｖｔｎに達するまで信号（電圧）を伝達しようとする。しかしながら、電源電圧ＶＤＤ−閾値電圧Ｖｔｎ近傍では、導通する電流が大きく減少してしまうため、過渡的には、電源電圧ＶＤＤ−閾値電圧Ｖｔｎに達するまでに一定時間（図７、期間Ｔ参照）を必要とする。 In this state, when the input signal input to the input terminal 120 abruptly transitions from the Low level to the High level, the NMOS transistor N1 follows the input signal (voltage) input to the input terminal 20 to be a node. A signal (voltage) is transmitted to 1 until the power supply voltage VDD-threshold voltage Vtn is reached. However, in the vicinity of the power supply voltage VDD-threshold voltage Vtn, the conducting current is greatly reduced. Therefore, in a transient manner, a certain time (see period T in FIG. 7) is required until the power supply voltage VDD-threshold voltage Vtn is reached. I need.

入力端子１２０に入力される入力信号のパルス幅が、当該一定時間（期間Ｔ）よりも短い場合は、ノード１の電圧が電源電圧ＶＤＤ−閾値電圧Ｖｔｎに達しないため、バッファＧ１では、Ｈｉｇｈレベルと判定することができない。また、入力信号のパルス幅が、当該一定時間（期間Ｔ）よりも長い場合でも、図７に示したように、バッファＧ１から出力される信号のパルス幅が短くなってしまい、正しく信号を伝達することができない。 When the pulse width of the input signal input to the input terminal 120 is shorter than the certain time (period T), the voltage of the node 1 does not reach the power supply voltage VDD−the threshold voltage Vtn. Therefore, the buffer G1 has a high level. Cannot be determined. Even when the pulse width of the input signal is longer than the predetermined time (period T), the pulse width of the signal output from the buffer G1 is shortened as shown in FIG. Can not do it.

このような問題は、電源電圧ＶＤＤが低電圧化するほど、バッファＧ１のＨｉｇｈレベル判定電圧と、電源電圧ＶＤＤとの差が小さくなるために顕在化する傾向にある。 Such a problem tends to become apparent because the difference between the high level determination voltage of the buffer G1 and the power supply voltage VDD decreases as the power supply voltage VDD decreases.

これに対して、上述したように本実施の形態の入力回路１２は、ＮＭＯＳトランジスタＮ１と並列に接続されたＮＭＯＳトランジスタＮ２と、一端が入力端子２０に接続され、他端がＮＭＯＳトランジスタＮ２のゲート端子に接続された容量素子Ｃ１と、ソース端子が電源電圧ＶＤＤに接続され、ドレイン端子がＮＭＯＳトランジスタＮ２のゲート端子に接続され、かつゲート端子がノード１に接続されたＰＭＯＳトランジスタＰ２と、を備える。ＰＭＯＳトランジスタＰ２は、ＮＭＯＳトランジスタＮ２のゲート端子に入力される電圧を寄生ダイオードの順方向電圧Ｖｆ分高い電圧にクランプする。入力信号がＬｏｗレベルの間には、容量素子Ｃ１には、端子間の電位差が電源電圧ＶＤＤとなる電荷が蓄積される。これにより、入力端子２０に入力される入力信号のレベルがＬｏｗレベルからＨｉｇｈレベルに急峻に遷移した場合に、ＮＭＯＳトランジスタＮ２は、電源電圧ＶＤＤ−閾値電圧Ｖｔｎよりも寄生ダイオードの順方向電圧Ｖｆ分高い電圧をノード１に伝達することができる。 On the other hand, as described above, the input circuit 12 of the present embodiment includes the NMOS transistor N2 connected in parallel with the NMOS transistor N1, one end connected to the input terminal 20, and the other end to the gate of the NMOS transistor N2. A capacitor C1 connected to the terminal; a PMOS transistor P2 having a source terminal connected to the power supply voltage VDD, a drain terminal connected to the gate terminal of the NMOS transistor N2, and a gate terminal connected to the node 1. . The PMOS transistor P2 clamps the voltage input to the gate terminal of the NMOS transistor N2 to a voltage higher by the forward voltage Vf of the parasitic diode. While the input signal is at the low level, the capacitor C1 accumulates charges whose potential difference between the terminals is the power supply voltage VDD. As a result, when the level of the input signal input to the input terminal 20 sharply transitions from the Low level to the High level, the NMOS transistor N2 has the forward voltage Vf of the parasitic diode than the power supply voltage VDD−the threshold voltage Vtn. A high voltage can be transmitted to node 1.

従って、ノード１に入力が接続されるバッファＧ１は、遅延なく、Ｈｉｇｈレベルを判定して、Ｈｉｇｈレベルの信号を出力することができるため、高速で動作することができる。 Therefore, the buffer G1 whose input is connected to the node 1 can determine the High level and output a High level signal without delay, and can operate at high speed.

なお、バッファＧ１のＨｉｇｈレベル判定電圧は、一般に、入力回路１２（半導体装置１０）に接続されるインターフェースの仕様が規格により定められており、当該規格を満たすように設定されている。そのため、バッファＧ１のＨｉｇｈレベル判定電圧を任意に設定することが困難な場合があるが、そのような場合に対しても、本発明の入力回路１２（半導体装置１０）では、高速で動作を行うことができる。 Note that the high level determination voltage of the buffer G1 is generally set so that the specification of the interface connected to the input circuit 12 (semiconductor device 10) is determined by the standard, and the standard is satisfied. For this reason, it may be difficult to arbitrarily set the high level determination voltage of the buffer G1, but even in such a case, the input circuit 12 (semiconductor device 10) of the present invention operates at high speed. be able to.

また、本発明の入力回路１２では、例えば、チャージポンプ等を用いる必要がなく、少ない素子の増加による簡易な構成により高速で動作を行わせることができるため、素子が大型化するのを抑制することができる。 Further, in the input circuit 12 of the present invention, for example, it is not necessary to use a charge pump or the like, and the operation can be performed at a high speed with a simple configuration by increasing the number of elements, so that an increase in the size of the elements is suppressed. be able to.

なお、本実施の形態の入力回路１２では、ＰＭＯＳトランジスタＰ２を備えた場合について説明したが、ＰＭＯＳトランジスタＰ２は、備えていなくてもよい。この場合は、ＮＭＯＳトランジスタＮ２のゲート端子に掛かる電圧を制御できないため、印加される電圧が過大になり、ゲート絶縁膜を損傷する懸念がある。これに対して、本実施の形態のように、ＰＭＯＳトランジスタＰ２を備えることにより、ノード２の電圧をクランプすることができるため、ＮＭＯＳトランジスタＮ２のゲート絶縁膜の破壊を防止することができる。 In the input circuit 12 of the present embodiment, the case where the PMOS transistor P2 is provided has been described, but the PMOS transistor P2 may not be provided. In this case, since the voltage applied to the gate terminal of the NMOS transistor N2 cannot be controlled, there is a concern that the applied voltage becomes excessive and the gate insulating film is damaged. On the other hand, since the voltage of the node 2 can be clamped by providing the PMOS transistor P2 as in this embodiment, the gate insulating film of the NMOS transistor N2 can be prevented from being broken.

また、本実施の形態では、入力端子２０と、ＮＭＯＳトランジスタＮ２のゲート端子との間に接続される容量素子がキャパシタ（容量素子Ｃ１）である場合について説明したがこれに限らない。例えば、容量素子としてＭＯＳトランジスタを用いてもよい。容量素子としてＭＯＳトランジスタを用いた場合の入力回路１２の例を図４に示す。図４（Ａ）は、容量素子がＮＭＯＳトランジスタＮ３の場合を示しており、図４（Ｂ）は、容量素子がＰＭＯＳトランジスタＰ３の場合を示している。このように容量素子として用いられるＭＯＳトランジスタは、基板が分離されているものであればＰ型であってもよいし、Ｎ型であってもよい。容量素子としてＭＯＳトランジスタを用いた場合であっても、上述した本実施の形態の入力回路１２の動作（図３参照）と同様に動作することはいうまでもない。なお、容量素子としてＭＯＳトランジスタを用いる場合、キャパシタを用いる場合に比べて、容量素子を形成する工程を不要とすることができる場合がある。また、ＭＯＳトランジスタは、キャパシタに比べて、素子面積を小さくできる場合がある。 In the present embodiment, the case where the capacitor connected between the input terminal 20 and the gate terminal of the NMOS transistor N2 is a capacitor (capacitor C1) is described, but the present invention is not limited to this. For example, a MOS transistor may be used as the capacitor element. An example of the input circuit 12 in the case where a MOS transistor is used as the capacitor is shown in FIG. 4A shows the case where the capacitive element is an NMOS transistor N3, and FIG. 4B shows the case where the capacitive element is a PMOS transistor P3. As described above, the MOS transistor used as the capacitive element may be P-type or N-type as long as the substrate is separated. Even when a MOS transistor is used as the capacitor, it goes without saying that it operates in the same manner as the operation of the input circuit 12 of this embodiment described above (see FIG. 3). Note that in the case where a MOS transistor is used as the capacitor, the process for forming the capacitor may be unnecessary as compared with the case where a capacitor is used. In addition, the MOS transistor may be able to reduce the element area as compared with the capacitor.

また、本実施の形態では、入力回路１２がバッファＧ１及びインバータＧ２を備えた場合について説明したがこれに限らず、バッファＧ１及びインバータＧ２を同一の論理を持たせた他の論理回路としてもよい。 In this embodiment, the case where the input circuit 12 includes the buffer G1 and the inverter G2 has been described. However, the present invention is not limited thereto, and the buffer G1 and the inverter G2 may be other logic circuits having the same logic. .

また、本実施の形態では、本発明を入力回路１２に適用した場合について説明したがこれに限らず、本発明をレベルシフタ回路に適用してもよい。レベルシフタ回路に適用した場合の半導体装置１０の一例の概略構成を示す概略構成図を図５に示す。当該半導体装置１０のレベルシフタ回路１６では、内部回路１４Ａから出力された信号が入力され、入力された信号の信号レベルが電源電圧ＶＤＤＢを超える場合に、信号レベルを降圧して、内部回路１４Ｂに出力する機能を有している。なお、当該レベルシフタ回路１６は、本実施の形態の入力回路１２と同様の構成により実現できることはいうまでもない。 In this embodiment, the case where the present invention is applied to the input circuit 12 has been described. However, the present invention is not limited to this, and the present invention may be applied to a level shifter circuit. FIG. 5 shows a schematic configuration diagram illustrating a schematic configuration of an example of the semiconductor device 10 when applied to a level shifter circuit. In the level shifter circuit 16 of the semiconductor device 10, when the signal output from the internal circuit 14A is input and the signal level of the input signal exceeds the power supply voltage VDDB, the signal level is stepped down and output to the internal circuit 14B. It has a function to do. Needless to say, the level shifter circuit 16 can be realized by the same configuration as the input circuit 12 of the present embodiment.

また、その他の上記各実施の形態で説明した半導体装置１０及び入力回路１２等の構成及び動作等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。 In addition, the configurations and operations of the semiconductor device 10 and the input circuit 12 described in the other embodiments are only examples, and can be changed according to the situation without departing from the gist of the present invention. Needless to say.

１０半導体装置
１２入力回路（半導体回路）
１４、１４Ａ、１４Ｂ内部回路
１６レベルシフタ回路（半導体回路）
２０入力端子
Ｐ１ＰＭＯＳトランジスタ（第４トランジスタ）
Ｐ２ＰＭＯＳトランジスタ（第３トランジスタ）
Ｐ３ＰＭＯＳトランジスタ（容量素子）
Ｎ１ＮＭＯＳトランジスタ（第１トランジスタ）
Ｎ２ＮＭＯＳトランジスタ（第２トランジスタ）
Ｎ３ＮＭＯＳトランジスタ（容量素子）
Ｃ１容量素子
Ｇ１バッファ
Ｇ２インバータ 10 Semiconductor Device 12 Input Circuit (Semiconductor Circuit)
14, 14A, 14B Internal circuit 16 Level shifter circuit (Semiconductor circuit)
20 Input terminal P1 PMOS transistor (fourth transistor)
P2 PMOS transistor (third transistor)
P3 PMOS transistor (capacitive element)
N1 NMOS transistor (first transistor)
N2 NMOS transistor (second transistor)
N3 NMOS transistor (capacitor)
C1 Capacitance element G1 Buffer G2 Inverter

Claims

An N-type first transistor having one main terminal connected to an input terminal and the other main terminal connected to an input of a buffer that outputs an output signal;
An N-type second transistor connected in parallel with the first transistor between the input terminal and the input of the buffer;
A capacitive element having one end connected to the input terminal and the other end connected to the control terminal of the second transistor;
A semiconductor circuit comprising

A P-type third transistor having one main terminal connected to a power supply voltage, the other main terminal connected to the other end of the capacitive element, and a control terminal connected to an input of the buffer. Item 14. The semiconductor circuit according to Item 1.

The semiconductor circuit according to claim 1, wherein the capacitive element is a capacitor.

The semiconductor circuit according to claim 1, wherein the capacitive element is a MOS transistor.

A P-type fourth transistor having one main terminal connected to the power supply voltage and the other main terminal connected to the input of the buffer;
An inverter that receives an output signal output from the buffer and outputs a signal to a control terminal of the fourth transistor;
The semiconductor circuit of any one of Claims 1-4 provided with these.

6. The semiconductor circuit according to claim 1, wherein the semiconductor circuit is a tolerant input circuit that outputs an output signal from the buffer in accordance with an input signal input from the outside to the input terminal. 7.

The semiconductor circuit according to any one of claims 1 to 6,
An internal circuit to which an output signal output from the semiconductor circuit is input;
A semiconductor device comprising: