JP5689778B2

JP5689778B2 - Input circuit

Info

Publication number: JP5689778B2
Application number: JP2011232932A
Authority: JP
Inventors: 大紙丸
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2011-10-24
Filing date: 2011-10-24
Publication date: 2015-03-25
Anticipated expiration: 2031-10-24
Also published as: JP2013093659A

Description

本発明は、高電位信号を低電位信号に変換する入力回路に関する。 The present invention relates to an input circuit that converts a high potential signal into a low potential signal.

特許文献１（特開２００９−７７０１６号公報）は、高電位信号を低電位信号に変換する入力回路を開示している。ここで、高電位信号の電位レベルは、グランド電位ＧＮＤから高電源電位ＶＣＣＨまでの範囲で変動し、低電位信号の電位レベルは、グランド電位ＧＮＤから低電源電圧ＶＣＣＬまでの範囲で変動する。高電源電位ＶＣＣＨは、低電源電位ＶＣＣＬよりも高い（ＶＣＣＨ＞ＶＣＣＬ）。特許文献１では、入力回路内の全てのトランジスタが、低耐圧トランジスタで形成される。 Japanese Patent Application Laid-Open No. 2009-77016 discloses an input circuit that converts a high potential signal into a low potential signal. Here, the potential level of the high potential signal varies in the range from the ground potential GND to the high power supply potential VCCH, and the potential level of the low potential signal varies in the range from the ground potential GND to the low power supply voltage VCCL. The high power supply potential VCCH is higher than the low power supply potential VCCL (VCCH> VCCL). In Patent Document 1, all transistors in the input circuit are formed of low breakdown voltage transistors.

特許文献２（特開平６−３２６５９３号公報）は、半導体集積回路を開示している。その半導体集積回路は、ＮＭＯＳトランジスタ、第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタを備えている。ＮＭＯＳトランジスタのソースは外部パッドに接続され、そのゲートは電源電圧端子に接続され、そのバックゲートはグランド端子に接続される。第１のＰＭＯＳトランジスタのソース及びバックゲートは外部パッドに接続され、そのドレイン及びゲートは互いに接続される。第２のＰＭＯＳトランジスタのバックゲートは外部パッドに接続され、そのソースは第１のＰＭＯＳトランジスタのドレインに接続され、そのドレイン及びゲートはＮＭＯＳトランジスタのドレインに接続される。 Patent Document 2 (Japanese Patent Laid-Open No. 6-326593) discloses a semiconductor integrated circuit. The semiconductor integrated circuit includes an NMOS transistor, a first PMOS transistor, and a second PMOS transistor. The NMOS transistor has a source connected to the external pad, a gate connected to the power supply voltage terminal, and a back gate connected to the ground terminal. The source and back gate of the first PMOS transistor are connected to an external pad, and the drain and gate are connected to each other. The back gate of the second PMOS transistor is connected to the external pad, its source is connected to the drain of the first PMOS transistor, and its drain and gate are connected to the drain of the NMOS transistor.

特開２００９−７７０１６号公報JP 2009-77016 A 特開平６−３２６５９３号公報JP-A-6-326593

高電位信号を低電位信号に変換する入力回路に関して、一例として、次のような入出力論理関係を考える。入力信号である高電位信号の電位レベルが高電源電位ＶＣＣＨ（Ｈｉｇｈ）であるとき、出力信号である低電位信号の電位レベルはグランド電位ＧＮＤ（Ｌｏｗ）である。一方、入力信号である高電位信号の電位レベルがグランド電位ＧＮＤ（Ｌｏｗ）であるとき、出力信号である低電位信号の電位レベルは低電源電位ＶＣＣＬ（Ｈｉｇｈ）である。入力信号がＬｏｗレベルからＨｉｇｈレベルへ、あるいは、ＨｉｇｈレベルからＬｏｗレベルへ徐々に変化する際、出力信号の電位レベル（論理レベル）は、あるタイミングで切り替わる。この論理反転が発生するタイミングでの入力信号の電位は、以下、「ターゲット反転電位」と参照される。 As an example of an input circuit that converts a high potential signal into a low potential signal, consider the following input / output logic relationship. When the potential level of the high potential signal that is the input signal is the high power supply potential VCCH (High), the potential level of the low potential signal that is the output signal is the ground potential GND (Low). On the other hand, when the potential level of the high potential signal that is the input signal is the ground potential GND (Low), the potential level of the low potential signal that is the output signal is the low power supply potential VCCL (High). When the input signal gradually changes from Low level to High level or from High level to Low level, the potential level (logic level) of the output signal is switched at a certain timing. The potential of the input signal at the timing at which this logic inversion occurs is hereinafter referred to as “target inversion potential”.

グランド電位ＧＮＤと高電源電位ＶＣＣＨとの間で変動する入力信号に対して、ターゲット反転電位は、適切なレベル（例えば、ＶＣＣＨ／２）に設定されることが望ましい。例えば、ターゲット反転電位が低過ぎる場合、入力端子に印加されるノイズによって、出力信号の予期せぬ論理反転が発生してしまう恐れがあるからである。従って、ターゲット反転電位としては、ある程度のレベルが必要である。 It is desirable that the target inversion potential is set to an appropriate level (for example, VCCH / 2) with respect to an input signal that varies between the ground potential GND and the high power supply potential VCCH. For example, if the target inversion potential is too low, unexpected logic inversion of the output signal may occur due to noise applied to the input terminal. Therefore, a certain level is required as the target inversion potential.

高電位信号を低電位信号に変換する入力回路であって、適切なターゲット反転電位で動作可能な入力回路が望まれる。 An input circuit that converts a high potential signal into a low potential signal and that can operate at an appropriate target inversion potential is desired.

以下に、［発明を実施するための形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。 [Means for Solving the Problems] will be described below using the numbers and symbols used in [Mode for Carrying Out the Invention]. These numbers and symbols are added with parentheses in order to clarify the correspondence between the description of [Claims] and [Mode for Carrying Out the Invention]. However, these numbers and symbols should not be used for the interpretation of the technical scope of the invention described in [Claims].

本発明の１つの観点において、入力回路（１）が提供される。その入力回路（１）は、グランド電位（ＧＮＤ）が印加されるグランド端子と、グランド電位（ＧＮＤ）と第１電源電位（ＶＣＣＨ）との間で電位が変動する入力信号が入力される入力端子（ＩＮ）と、を備える。入力回路（１）は更に、入力端子（ＩＮ）とグランド端子との間に接続され、中間ノードとして第１ノード（１１）を有する抵抗（１０）を備える。入力回路（１）は更に、第１ノード（１１）に接続された第２ノード（２１）と、入力が第２ノード（２１）に接続され出力が第３ノード（３１）に接続されたインバータ（３０）と、を備える。入力回路（１）は更に、第３ノード（３１）の電位に応じて、抵抗（１０）を通した入力端子（ＩＮ）とグランド端子との間の電気的接続をＯＮ／ＯＦＦ制御するスイッチ（Ｎ１３）を備える。 In one aspect of the invention, an input circuit (1) is provided. The input circuit (1) includes a ground terminal to which a ground potential (GND) is applied, and an input terminal to which an input signal whose potential varies between the ground potential (GND) and the first power supply potential (VCCH) is input. (IN). The input circuit (1) further includes a resistor (10) connected between the input terminal (IN) and the ground terminal and having a first node (11) as an intermediate node. The input circuit (1) further includes a second node (21) connected to the first node (11), and an inverter having an input connected to the second node (21) and an output connected to the third node (31). (30). The input circuit (1) further switches on / off the electrical connection between the input terminal (IN) through the resistor (10) and the ground terminal according to the potential of the third node (31) ( N13).

ターゲット反転電位（Ｖｔｈ＿ｔａｒｇ）は、インバータ（３０）の反転電位（Ｖｔｉｎｖ）よりも高い。抵抗（１０）は、入力端子（ＩＮ）の電位（Ｖｉｎ）がターゲット反転電位（Ｖｔｈ＿ｔａｒｇ）の場合に第２ノード（２１）の電位が反転電位（Ｖｔｉｎｖ）となるように構成される。 The target inversion potential (Vth_targ) is higher than the inversion potential (Vtinv) of the inverter (30). The resistor (10) is configured so that the potential of the second node (21) becomes the inversion potential (Vtinv) when the potential (Vin) of the input terminal (IN) is the target inversion potential (Vth_target).

第２ノード（２１）の電位が反転電位（Ｖｔｉｎｖ）より低い場合、インバータ（３０）は、第１電源電位（ＶＣＣＨ）より低い第２電源電位（ＶＣＣＬ）を第３ノード（３１）に出力し、且つ、スイッチ（Ｎ１３）は、上記の電気的接続をＯＮする。一方、第２ノード（２１）の電位が反転電位（Ｖｔｉｎｖ）より高い場合、インバータ（３０）は、グランド電位（ＧＮＤ）を第３ノード（３１）に出力し、且つ、スイッチ（Ｎ１３）は、上記の電気的接続をＯＦＦする。 When the potential of the second node (21) is lower than the inversion potential (Vtinv), the inverter (30) outputs the second power supply potential (VCCL) lower than the first power supply potential (VCCH) to the third node (31). The switch (N13) turns on the electrical connection. On the other hand, when the potential of the second node (21) is higher than the inversion potential (Vtinv), the inverter (30) outputs the ground potential (GND) to the third node (31), and the switch (N13) Turn off the electrical connection.

本発明に係る入力回路（１）は、更に、次のように構成されてもよい。 The input circuit (1) according to the present invention may be further configured as follows.

入力回路（１）は、第１ノード（１１）と第２ノード（２１）との間に介在する第１ＮＭＯＳトランジスタ（Ｎ２０）を更に備えてもよい。その第１ＮＭＯＳトランジスタ（Ｎ２０）のゲートには、第２電源電位（ＶＣＣＬ）が印加される。 The input circuit (1) may further include a first NMOS transistor (N20) interposed between the first node (11) and the second node (21). A second power supply potential (VCCL) is applied to the gate of the first NMOS transistor (N20).

抵抗（１０）は、ＰＭＯＳトランジスタ（Ｐ１１）を有していてもよい。そのＰＭＯＳトランジスタ（Ｐ１１）のソース及びバックゲートは、入力端子（ＩＮ）に接続される。また、そのＰＭＯＳトランジスタ（Ｐ１１）のドレイン及びゲートは、第１ノード（１１）に接続される。 The resistor (10) may include a PMOS transistor (P11). The source and back gate of the PMOS transistor (P11) are connected to the input terminal (IN). The drain and gate of the PMOS transistor (P11) are connected to the first node (11).

抵抗（１０）は、更に、第２ＮＭＯＳトランジスタ（Ｎ１３）を有していてもよい。その第２ＮＭＯＳトランジスタ（Ｎ１３）のゲート、ソース及びドレインは、それぞれ、第３ノード（３１）、グランド端子及び第１ノード（１１）に接続される。この第２ＮＭＯＳトランジスタ（Ｎ１３）が、上記スイッチとして機能する。 The resistor (10) may further include a second NMOS transistor (N13). The gate, source and drain of the second NMOS transistor (N13) are connected to the third node (31), the ground terminal and the first node (11), respectively. The second NMOS transistor (N13) functions as the switch.

抵抗（１０）は、更に、第２ＮＭＯＳトランジスタ（Ｎ１３）のドレインと第１ノード（１１）との間に介在する第３ＮＭＯＳトランジスタ（Ｎ１１）を有してもよい。その第３ＮＭＯＳトランジスタ（Ｎ１１）のゲートには、第２電源電位（ＶＣＣＬ）が印加される。 The resistor (10) may further include a third NMOS transistor (N11) interposed between the drain of the second NMOS transistor (N13) and the first node (11). A second power supply potential (VCCL) is applied to the gate of the third NMOS transistor (N11).

入力回路（１）で用いられるトランジスタの耐圧（Ｖｂ）は、第１電源電位（ＶＣＣＨ）よりも低く、第２電源電位（ＶＣＣＬ）よりも高く、第１電源電位（ＶＣＣＨ）と第２電源電位（ＶＣＣＬ）との差（ＶＣＣＨ−ＶＣＣＬ）より大きい。 The breakdown voltage (Vb) of the transistor used in the input circuit (1) is lower than the first power supply potential (VCCH), higher than the second power supply potential (VCCL), and the first power supply potential (VCCH) and the second power supply potential. It is larger than the difference (VCCH−VCCL) from (VCCL).

本発明によれば、高電位信号を低電位信号に変換する入力回路であって、適切なターゲット反転電位で動作可能な入力回路が実現される。 According to the present invention, an input circuit that converts a high potential signal into a low potential signal and that can operate at an appropriate target inversion potential is realized.

図１は、本発明の実施の形態に係る入力回路の構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of an input circuit according to an embodiment of the present invention. 図２は、入力信号がＬｏｗレベルである場合の状態を示す回路図である。FIG. 2 is a circuit diagram showing a state when the input signal is at a low level. 図３は、入力信号がＨｉｇｈレベルである場合の状態を示す回路図である。FIG. 3 is a circuit diagram showing a state when the input signal is at a high level. 図４は、各トランジスタに印加される電圧を要約的に示すテーブルである。FIG. 4 is a table that summarizes the voltages applied to each transistor. 図５は、入力信号の電位レベルが徐々に変化する遷移状態での動作を示すチャートである。FIG. 5 is a chart showing an operation in a transition state in which the potential level of the input signal gradually changes. 図６は、入力信号の電位レベルが徐々に変化する遷移状態での動作を示すチャートである。FIG. 6 is a chart showing an operation in a transition state in which the potential level of the input signal gradually changes. 図７は、図６中の期間ＰＡにおける状態を示す回路図である。FIG. 7 is a circuit diagram showing a state in period PA in FIG. 図８は、図６中の期間ＰＢにおける状態を示す回路図である。FIG. 8 is a circuit diagram showing a state in period PB in FIG.

添付図面を参照して、本発明の実施の形態を説明する。 Embodiments of the present invention will be described with reference to the accompanying drawings.

１．構成
図１は、本発明の実施の形態に係る入力回路１の構成を示す回路図である。この入力回路１は、高電位信号を低電位信号に変換するように構成されている。より詳細には、入力回路１は、入力端子ＩＮ、出力端子ＯＵＴ、可変抵抗部１０、ＮＭＯＳトランジスタＮ２０、及びインバータ３０を備えている。 1. Configuration FIG. 1 is a circuit diagram showing a configuration of an input circuit 1 according to an embodiment of the present invention. The input circuit 1 is configured to convert a high potential signal into a low potential signal. More specifically, the input circuit 1 includes an input terminal IN, an output terminal OUT, a variable resistance unit 10, an NMOS transistor N20, and an inverter 30.

入力端子ＩＮには、高電位信号が入力信号として入力される。その入力信号の電位レベルは、グランド電位ＧＮＤと高電源電位ＶＣＣＨ（第１電源電位）との間で変動する。一方、出力端子ＯＵＴからは、低電位信号が出力信号として出力される。その出力信号の電位レベルは、グランド電位ＧＮＤと低電源電位ＶＣＣＬ（第２電源電位）との間で変動する。高電源電位ＶＣＣＨは、低電源電位ＶＣＣＬよりも高い（ＶＣＣＨ＞ＶＣＣＬ）。例えば、高電源電位ＶＣＣＨは３．３Ｖであり、低電源電位ＶＣＣＬは１．８Ｖである。 A high potential signal is input as an input signal to the input terminal IN. The potential level of the input signal varies between the ground potential GND and the high power supply potential VCCH (first power supply potential). On the other hand, a low potential signal is output as an output signal from the output terminal OUT. The potential level of the output signal varies between the ground potential GND and the low power supply potential VCCL (second power supply potential). The high power supply potential VCCH is higher than the low power supply potential VCCL (VCCH> VCCL). For example, the high power supply potential VCCH is 3.3V and the low power supply potential VCCL is 1.8V.

１−１．可変抵抗部１０
可変抵抗部１０は、入力端子ＩＮとグランド電位ＧＮＤが印加されるグランド端子との間に接続されている。この可変抵抗部１０は、抵抗分圧により、入力端子ＩＮの電位よりも低い電位を生成することができる。つまり、可変抵抗部１０は、入力信号の電位を降下させる電位降下回路の役割を果たす。 1-1. Variable resistance unit 10
The variable resistance unit 10 is connected between the input terminal IN and a ground terminal to which the ground potential GND is applied. The variable resistance unit 10 can generate a potential lower than the potential of the input terminal IN by resistance voltage division. That is, the variable resistance unit 10 serves as a potential drop circuit that drops the potential of the input signal.

より詳細には、可変抵抗部１０は、ＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジスタＮ１１、ＮＭＯＳトランジスタＮ１２及びＮＭＯＳトランジスタＮ１３を備えている。それらＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジスタＮ１１、ＮＭＯＳトランジスタＮ１２及びＮＭＯＳトランジスタＮ１３は、入力端子ＩＮとグランド端子との間に直列に接続されている。ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１との間の接続ノードは、中間ノード１１（第１ノード）である。ＮＭＯＳトランジスタＮ１１とＮＭＯＳトランジスタＮ１２との間の接続ノードは、中間ノード１２である。ＮＭＯＳトランジスタＮ１２とＮＭＯＳトランジスタＮ１３との間の接続ノードは、中間ノード１３である。 More specifically, the variable resistance unit 10 includes a PMOS transistor P11, an NMOS transistor N11, an NMOS transistor N12, and an NMOS transistor N13. The PMOS transistor P11, NMOS transistor N11, NMOS transistor N12, and NMOS transistor N13 are connected in series between the input terminal IN and the ground terminal. A connection node between the PMOS transistor P11 and the NMOS transistor N11 is an intermediate node 11 (first node). A connection node between the NMOS transistor N11 and the NMOS transistor N12 is the intermediate node 12. A connection node between the NMOS transistor N12 and the NMOS transistor N13 is the intermediate node 13.

ＰＭＯＳトランジスタＰ１１のソースとバックゲートは共に、入力端子ＩＮに接続されている。ＰＭＯＳトランジスタＰ１１のドレインとゲートは共に、中間ノード１１に接続されている。このような接続により、ＰＭＯＳトランジスタＰ１１は、双方向ダイオードを形成する。よって、中間ノード１１の電位は、入力端子ＩＮの電位から降下する。 The source and back gate of the PMOS transistor P11 are both connected to the input terminal IN. The drain and gate of the PMOS transistor P11 are both connected to the intermediate node 11. With such a connection, the PMOS transistor P11 forms a bidirectional diode. Therefore, the potential of the intermediate node 11 drops from the potential of the input terminal IN.

ＮＭＯＳトランジスタＮ１１のドレイン、ソース、ゲート及びバックゲートは、それぞれ、中間ノード１１、中間ノード１２、ＶＣＣＬ端子及びグランド端子に接続されている。ＶＣＣＬ端子には低電源電位ＶＣＣＬが印加される。このように、ＮＭＯＳトランジスタＮ１１は、中間ノード１１と中間ノード１２との間に介在しており、そのゲートには低電源電位ＶＣＣＬが印加される。このＮＭＯＳトランジスタＮ１１の閾値電圧がＶｔｎである場合、ＮＭＯＳトランジスタＮ１１のソース電位は、最大でも“ＶＣＣＬ−Ｖｔｎ”に抑えられる。すなわち、ＮＭＯＳトランジスタＮ１１は、中間ノード１２に高電位が伝搬することを防止する役割を果たす。 The drain, source, gate and back gate of the NMOS transistor N11 are connected to the intermediate node 11, the intermediate node 12, the VCCL terminal and the ground terminal, respectively. A low power supply potential VCCL is applied to the VCCL terminal. Thus, the NMOS transistor N11 is interposed between the intermediate node 11 and the intermediate node 12, and the low power supply potential VCCL is applied to its gate. When the threshold voltage of the NMOS transistor N11 is Vtn, the source potential of the NMOS transistor N11 is suppressed to “VCCL−Vtn” at the maximum. That is, the NMOS transistor N11 plays a role of preventing a high potential from propagating to the intermediate node 12.

ＮＭＯＳトランジスタＮ１２のドレイン、ソース、ゲート及びバックゲートは、それぞれ、中間ノード１２、中間ノード１３、中間ノード１２及びグランド端子に接続されている。 The drain, source, gate and back gate of the NMOS transistor N12 are connected to the intermediate node 12, the intermediate node 13, the intermediate node 12 and the ground terminal, respectively.

ＮＭＯＳトランジスタＮ１３のドレイン、ソース、ゲート及びバックゲートは、それぞれ、中間ノード１３、グランド端子、ノード３１及びグランド端子に接続されている。 The drain, source, gate and back gate of the NMOS transistor N13 are connected to the intermediate node 13, the ground terminal, the node 31 and the ground terminal, respectively.

１−２．ＮＭＯＳトランジスタＮ２０
可変抵抗部１０の中間ノード１１（第１ノード）は、ＮＭＯＳトランジスタＮ２０を介して、ノード２１（第２ノード）に接続されている。具体的には、ＮＭＯＳトランジスタＮ２０のソース、ドレイン、ゲート及びバックゲートは、それぞれ、ノード２１、中間ノード１１、ＶＣＣＬ端子及びグランド端子に接続されている。このように、ＮＭＯＳトランジスタＮ２０は、中間ノード１１とノード２１との間に介在しており、そのゲートには低電源電位ＶＣＣＬが印加される。このＮＭＯＳトランジスタＮ２０の閾値電圧がＶｔｎである場合、ＮＭＯＳトランジスタＮ２０のソース電位は、最大でも“ＶＣＣＬ−Ｖｔｎ”に抑えられる。すなわち、ＮＭＯＳトランジスタＮ２０は、ノード２１に高電位が伝搬することを防止する役割を果たす。 1-2. NMOS transistor N20
The intermediate node 11 (first node) of the variable resistance unit 10 is connected to the node 21 (second node) via the NMOS transistor N20. Specifically, the source, drain, gate and back gate of the NMOS transistor N20 are connected to the node 21, the intermediate node 11, the VCCL terminal and the ground terminal, respectively. Thus, the NMOS transistor N20 is interposed between the intermediate node 11 and the node 21, and the low power supply potential VCCL is applied to the gate thereof. When the threshold voltage of the NMOS transistor N20 is Vtn, the source potential of the NMOS transistor N20 is suppressed to “VCCL−Vtn” at the maximum. That is, the NMOS transistor N20 plays a role of preventing a high potential from propagating to the node 21.

１−３．インバータ３０
インバータ３０はバッファであり、その入力及び出力は、それぞれ、ノード２１及びノード３１（第３ノード）に接続されている。より詳細には、インバータ３０は、ＰＭＯＳトランジスタＰ３０とＮＭＯＳトランジスタＮ３０を備えている。ＰＭＯＳトランジスタＰ３０のソース、ドレイン、ゲート及びバックゲートは、それぞれ、ＶＣＣＬ端子、ノード３１、ノード２１及びＶＣＣＬ端子に接続されている。ＮＭＯＳトランジスタＮ３０のソース、ドレイン、ゲート及びバックゲートは、それぞれ、グランド端子、ノード３１、ノード２１及びグランド端子に接続されている。 1-3. Inverter 30
The inverter 30 is a buffer, and its input and output are connected to a node 21 and a node 31 (third node), respectively. More specifically, the inverter 30 includes a PMOS transistor P30 and an NMOS transistor N30. The source, drain, gate, and back gate of the PMOS transistor P30 are connected to the VCCL terminal, the node 31, the node 21, and the VCCL terminal, respectively. The source, drain, gate and back gate of the NMOS transistor N30 are connected to the ground terminal, the node 31, the node 21 and the ground terminal, respectively.

インバータ３０の反転電位はＶｔｉｎｖ（例えば、ＶＣＣＬ／２）である。ノード２１の電位が反転電位Ｖｔｉｎｖより低い場合、ＰＭＯＳトランジスタＰ３０がＯＮし、ＮＭＯＳトランジスタＮ３０がＯＦＦし、結果として、インバータ３０は低電源電位ＶＣＣＬをノード３１に出力する。一方、ノード２１の電位が反転電位Ｖｔｉｎｖ１より高い場合、ＰＭＯＳトランジスタＰ３０がＯＦＦし、ＮＭＯＳトランジスタＮ３０がＯＮし、結果として、インバータ３０はグランド電位ＧＮＤをノード３１に出力する。 The inversion potential of the inverter 30 is Vtinv (for example, VCCL / 2). When the potential of the node 21 is lower than the inversion potential Vtinv, the PMOS transistor P30 is turned on and the NMOS transistor N30 is turned off. As a result, the inverter 30 outputs the low power supply potential VCCL to the node 31. On the other hand, when the potential of the node 21 is higher than the inversion potential Vtinv1, the PMOS transistor P30 is turned off and the NMOS transistor N30 is turned on. As a result, the inverter 30 outputs the ground potential GND to the node 31.

図１において、ノード３１が、出力端子ＯＵＴと接続されている。但し、ノード３１と出力端子ＯＵＴとの間に、他のインバータが介在していてもよい。 In FIG. 1, a node 31 is connected to the output terminal OUT. However, another inverter may be interposed between the node 31 and the output terminal OUT.

１−４．スイッチ
上述の通り、可変抵抗部１０は、入力端子ＩＮとグランド端子との間に直列に接続されたトランジスタＰ１１、Ｎ１１、Ｎ１２及びＮ１３を備えている。それらのうちＮＭＯＳトランジスタＮ１３のＯＮ／ＯＦＦは、インバータ３０の出力電位であるノード３１の電位によって制御される。具体的には、ノード３１の電位が低電源電位ＶＣＣＬである場合、ＮＭＯＳトランジスタＮ１３はＯＮする。一方、ノード３１の電位がグランド電位ＧＮＤである場合、ＮＭＯＳトランジスタＮ１３はＯＦＦする。 1-4. Switch As described above, the variable resistance unit 10 includes the transistors P11, N11, N12, and N13 connected in series between the input terminal IN and the ground terminal. Of these, ON / OFF of the NMOS transistor N13 is controlled by the potential of the node 31 which is the output potential of the inverter 30. Specifically, when the potential of the node 31 is the low power supply potential VCCL, the NMOS transistor N13 is turned on. On the other hand, when the potential of the node 31 is the ground potential GND, the NMOS transistor N13 is turned off.

ＮＭＯＳトランジスタＮ１３がＯＮしている場合、可変抵抗部１０を通した入力端子ＩＮとグランド端子との間の電気的接続はＯＮする。これは、可変抵抗部１０が、入力端子ＩＮとグランド端子との間に接続された「分圧抵抗」として有効に機能することを意味する。一方、ＮＭＯＳトランジスタＮ１３がＯＦＦしている場合、可変抵抗部１０を通した入力端子ＩＮとグランド端子との間の電気的接続はＯＦＦする。これは、可変抵抗部１０の「分圧抵抗」としての機能が無効化されることを意味する。 When the NMOS transistor N13 is ON, the electrical connection between the input terminal IN and the ground terminal through the variable resistor unit 10 is ON. This means that the variable resistor section 10 effectively functions as a “voltage dividing resistor” connected between the input terminal IN and the ground terminal. On the other hand, when the NMOS transistor N13 is OFF, the electrical connection between the input terminal IN and the ground terminal through the variable resistor unit 10 is OFF. This means that the function of the variable resistance unit 10 as the “voltage dividing resistor” is invalidated.

すなわち、ＮＭＯＳトランジスタＮ１３は、可変抵抗部１０の分圧抵抗としての機能を有効化／無効化するための「スイッチ」としての役割を果たす。このスイッチ（ＮＭＯＳトランジスタＮ１３）は、ノード３１の電位に応じて、可変抵抗部１０を通した入力端子ＩＮとグランド端子との間の電気的接続をＯＮ／ＯＦＦ制御する。それにより、可変抵抗部１０の機能が切り替えられる。 That is, the NMOS transistor N13 serves as a “switch” for enabling / disabling the function of the variable resistance unit 10 as a voltage dividing resistor. This switch (NMOS transistor N13) controls ON / OFF of the electrical connection between the input terminal IN and the ground terminal through the variable resistance unit 10 according to the potential of the node 31. Thereby, the function of the variable resistance unit 10 is switched.

尚、上記の例では、可変抵抗部１０のＮＭＯＳトランジスタＮ１３が「スイッチ」としての役割も果たしているが、「スイッチ」の構成はそれに限られない。ノード３１や出力端子ＯＵＴの論理反転に応答して可変抵抗部１０の機能を切り替えることができるのであれば、どのような構成の「スイッチ」でも構わない。例えば、ノード３１の電位の“反転電位”に基づいて、可変抵抗部１０の機能を切り替えるような「スイッチ」でも構わない。ノード３１の電位に基づく場合であっても、その反転電位に基づく場合であっても、「スイッチ」は、ノード３１の電位に応じて可変抵抗部１０の機能を切り替えると言える。 In the above example, the NMOS transistor N13 of the variable resistor unit 10 also serves as a “switch”, but the configuration of the “switch” is not limited thereto. As long as the function of the variable resistance unit 10 can be switched in response to the logical inversion of the node 31 and the output terminal OUT, a “switch” having any configuration may be used. For example, a “switch” that switches the function of the variable resistance unit 10 based on the “inversion potential” of the potential of the node 31 may be used. Whether it is based on the potential of the node 31 or based on its inverted potential, it can be said that the “switch” switches the function of the variable resistance unit 10 in accordance with the potential of the node 31.

２．定常状態及び耐圧
２−１．ＩＮ＝Ｌｏｗ
図２は、入力信号がＬｏｗレベルである場合の状態を示している。この場合、入力信号の電位Ｖｉｎはグランド電位ＧＮＤである。 2. Steady state and pressure resistance 2-1. IN = Low
FIG. 2 shows a state where the input signal is at a low level. In this case, the potential Vin of the input signal is the ground potential GND.

可変抵抗部１０の状態は、次の通りである。後述されるように、ノード３１の電位は低電源電位ＶＣＣＬである。よって、ＮＭＯＳトランジスタＮ１３はＯＮし、可変抵抗部１０を通した入力端子ＩＮとグランド端子との間の電気的接続はＯＮする。この場合、可変抵抗部１０の分圧抵抗としての機能が有効化される。但し、入力電位Ｖｉｎがグランド電位ＧＮＤであるため、中間ノード１１、１２、１３の電位は全てグランド電位ＧＮＤである。 The state of the variable resistance unit 10 is as follows. As will be described later, the potential of the node 31 is the low power supply potential VCCL. Therefore, the NMOS transistor N13 is turned on, and the electrical connection between the input terminal IN and the ground terminal through the variable resistor unit 10 is turned on. In this case, the function of the variable resistance unit 10 as a voltage dividing resistor is validated. However, since the input potential Vin is the ground potential GND, the potentials of the intermediate nodes 11, 12, and 13 are all the ground potential GND.

インバータ３０の状態は、次の通りである。ノード２１の電位は、可変抵抗部１０の中間ノード１１の電位と同じであり、グランド電位ＧＮＤである。よって、ＰＭＯＳトランジスタＰ３０がＯＮし、ＮＭＯＳトランジスタＮ３０がＯＦＦし、インバータ３０は低電源電位ＶＣＣＬをノード３１に出力する。 The state of the inverter 30 is as follows. The potential of the node 21 is the same as the potential of the intermediate node 11 of the variable resistance unit 10 and is the ground potential GND. Therefore, the PMOS transistor P30 is turned on, the NMOS transistor N30 is turned off, and the inverter 30 outputs the low power supply potential VCCL to the node 31.

ノード３１に接続された出力端子ＯＵＴの電位は、低電源電位ＶＣＣＬである。つまり、出力端子ＯＵＴからは、Ｈｉｇｈレベルの出力信号が出力される。 The potential of the output terminal OUT connected to the node 31 is the low power supply potential VCCL. That is, a high level output signal is output from the output terminal OUT.

２−２．ＩＮ＝Ｈｉｇｈ
図３は、入力信号がＨｉｇｈレベルである場合の状態を示している。この場合、入力信号の電位Ｖｉｎは高電源電位ＶＣＣＨである。 2-2. IN = High
FIG. 3 shows a state where the input signal is at a high level. In this case, the potential Vin of the input signal is the high power supply potential VCCH.

可変抵抗部１０の状態は、次の通りである。後述されるように、ノード３１の電位はグランド電位ＧＮＤである。よって、ＮＭＯＳトランジスタＮ１３はＯＦＦし、可変抵抗部１０を通した入力端子ＩＮとグランド端子との間の電気的接続はＯＦＦする。この場合、可変抵抗部１０の分圧抵抗としての機能が無効化される。また、入力端子ＩＮからグランド端子への貫通電流の発生が防止される。 The state of the variable resistance unit 10 is as follows. As will be described later, the potential of the node 31 is the ground potential GND. Therefore, the NMOS transistor N13 is turned off, and the electrical connection between the input terminal IN and the ground terminal through the variable resistor unit 10 is turned off. In this case, the function of the variable resistance unit 10 as the voltage dividing resistor is invalidated. In addition, generation of a through current from the input terminal IN to the ground terminal is prevented.

中間ノード１１の電位は、高電源電位ＶＣＣＨである。但し、厳密には、ＰＭＯＳトランジスタＰ１１のＰ＋拡散層（ソース）とＮウェル（バックゲート）が寄生ダイオードを形成しており、その寄生ダイオードの順バイアス電圧Ｖｆ分だけ、中間ノード１１の電位は高電源電位ＶＣＣＨから降下する。しかしながら、説明の煩雑化を避けるため、ここではその電位降下の分は省略することにする。 The potential of intermediate node 11 is high power supply potential VCCH. However, strictly speaking, the P + diffusion layer (source) and the N well (back gate) of the PMOS transistor P11 form a parasitic diode, and the potential of the intermediate node 11 is high by the forward bias voltage Vf of the parasitic diode. It drops from the power supply potential VCCH. However, in order to avoid complication of explanation, the potential drop is omitted here.

中間ノード１２の電位は、ＮＭＯＳトランジスタＮ１１のソース電位であり、“ＶＣＣＬ−Ｖｔｎ”である。中間ノード１３の電位は、中間ノード１２の電位と同じ“ＶＣＣＬ−Ｖｔｎ”である。 The potential of the intermediate node 12 is the source potential of the NMOS transistor N11 and is “VCCL−Vtn”. The potential of the intermediate node 13 is “VCCL−Vtn”, which is the same as the potential of the intermediate node 12.

インバータ３０の状態は、次の通りである。ノード２１の電位は、ＮＭＯＳトランジスタＮ２０のソース電位であり、“ＶＣＣＬ−Ｖｔｎ”である。この電位“ＶＣＣＬ−Ｖｔｎ”は、インバータ３０の反転電位Ｖｔｉｎｖより高いとする。この場合、ＰＭＯＳトランジスタＰ３０がＯＦＦし、ＮＭＯＳトランジスタＮ３０がＯＮし、インバータ３０はグランド電位ＧＮＤをノード３１に出力する。 The state of the inverter 30 is as follows. The potential of the node 21 is the source potential of the NMOS transistor N20 and is “VCCL−Vtn”. This potential “VCCL−Vtn” is assumed to be higher than the inversion potential Vtinv of the inverter 30. In this case, the PMOS transistor P30 is turned off, the NMOS transistor N30 is turned on, and the inverter 30 outputs the ground potential GND to the node 31.

ノード３１に接続された出力端子ＯＵＴの電位は、グランド電位ＧＮＤである。つまり、出力端子ＯＵＴからは、Ｌｏｗレベルの出力信号が出力される。 The potential of the output terminal OUT connected to the node 31 is the ground potential GND. That is, a low level output signal is output from the output terminal OUT.

２−３．耐圧
図４は、図２及び図３で示されたそれぞれの状態において各トランジスタに印加される電圧を示している。Ｖｇｄはゲート−ドレイン間の電圧（電位差）であり、Ｖｇｓはゲート−ソース間の電圧（電位差）であり、Ｖｄｓはドレイン−ソース間の電圧（電位差）である。各トランジスタの耐圧がＶｂである場合、その耐圧Ｖｂは次の条件を満たせばよい。 2-3. 4. Withstand Voltage FIG. 4 shows voltages applied to the respective transistors in the respective states shown in FIGS. Vgd is a gate-drain voltage (potential difference), Vgs is a gate-source voltage (potential difference), and Vds is a drain-source voltage (potential difference). When the withstand voltage of each transistor is Vb, the withstand voltage Vb may satisfy the following condition.

Ｖｂ＞ＶＣＣＬ
Ｖｂ＞ＶＣＣＨ−ＶＣＣＬ
Ｖｂ＞ＶＣＣＨ−（ＶＣＣＬ−Ｖｔｎ） Vb> VCCL
Vb> VCCH-VCCL
Vb> VCCH- (VCCL-Vtn)

一例として、ＶＣＣＨ＝３．３Ｖ、ＶＣＣＬ＝１．８Ｖ、ＶＣＣＬ−Ｖｔｎ＝１．５５Ｖである場合を考える。この場合、耐圧Ｖｂは次の条件を満たせばよい。 As an example, consider a case where VCCH = 3.3V, VCCL = 1.8V, and VCCL-Vtn = 1.55V. In this case, the withstand voltage Vb may satisfy the following condition.

Ｖｂ＞ＶＣＣＬ＝１．８Ｖ
Ｖｂ＞ＶＣＣＨ−ＶＣＣＬ＝３．３Ｖ−１．８Ｖ＝１．５Ｖ
Ｖｂ＞ＶＣＣＨ−（ＶＣＣＬ−Ｖｔｎ）＝３．３Ｖ−１．５５Ｖ＝１．７５Ｖ Vb> VCCL = 1.8V
Vb> VCCH-VCCL = 3.3V-1.8V = 1.5V
Vb> VCCH− (VCCL−Vtn) = 3.3V−1.55V = 1.75V

従って、図２及び図３で示された状態を考えた場合、各トランジスタの耐圧Ｖｂは、少なくとも１．８Ｖより高ければよい。逆に言えば、耐圧Ｖｂとして、高電源電位ＶＣＣＨほどの高レベルは不要である。つまり、本実施の形態では、各トランジスタの耐圧Ｖｂを、高電源電位ＶＣＣＨより低くすることが可能である（ＶＣＣＨ＞Ｖｂ）。これは、入力回路１内のトランジスタを全て「低耐圧トランジスタ」で構成可能であることを意味する。すなわち、本実施の形態によれば、低耐圧トランジスタだけで、高電源電位ＶＣＣＨを扱う入力回路１を構成することが可能である。従って、製造コストが削減される。 Therefore, when considering the states shown in FIGS. 2 and 3, the withstand voltage Vb of each transistor should be higher than at least 1.8V. In other words, the breakdown voltage Vb does not need to be as high as the high power supply potential VCCH. That is, in this embodiment, the withstand voltage Vb of each transistor can be lower than the high power supply potential VCCH (VCCH> Vb). This means that all the transistors in the input circuit 1 can be composed of “low voltage transistors”. That is, according to the present embodiment, it is possible to configure the input circuit 1 that handles the high power supply potential VCCH with only the low breakdown voltage transistor. Therefore, the manufacturing cost is reduced.

３．遷移状態
次に、入力信号の電位Ｖｉｎが徐々に変化する遷移状態を考える。一例として、電源投入時等、入力信号の電位Ｖｉｎがグランド電位ＧＮＤから高電源電位ＶＣＣＨまで徐々に変化する場合を考える。 3. Transition State Next, consider a transition state in which the potential Vin of the input signal gradually changes. As an example, consider a case where the potential Vin of the input signal gradually changes from the ground potential GND to the high power supply potential VCCH, such as when the power is turned on.

入力電位Ｖｉｎがグランド電位ＧＮＤから増加していくと、ノード２１の電位も増加していく。そして、入力電位Ｖｉｎがあるレベルに達すると、ノード２１の電位がインバータ３０の反転電位Ｖｔｉｎｖと等しくなる。この時点での入力電位Ｖｉｎは、以下、「ターゲット反転電位Ｖｔｈ＿ｔａｒｇ」と参照される。このターゲット反転電位Ｖｔｈ＿ｔａｒｇは、電位降下回路として働く可変抵抗部１０の構成に依存して決まる。逆に、可変抵抗部１０は、入力電位Ｖｉｎがターゲット反転電位Ｖｔｈ＿ｔａｒｇのときにノード２１の電位がインバータ３０の反転電位Ｖｔｉｎｖとなるように構成される。尚、ターゲット反転電位Ｖｔｈ＿ｔａｒｇは、インバータ３０の反転電位Ｖｔｉｎｖよりも高い（Ｖｔｈ＿ｔａｒｇ＞Ｖｔｉｎｖ）。 As the input potential Vin increases from the ground potential GND, the potential of the node 21 also increases. When the input potential Vin reaches a certain level, the potential of the node 21 becomes equal to the inversion potential Vtinv of the inverter 30. The input potential Vin at this point is hereinafter referred to as “target inversion potential Vth_target”. This target inversion potential Vth_targ is determined depending on the configuration of the variable resistance unit 10 that functions as a potential drop circuit. Conversely, the variable resistance unit 10 is configured such that the potential of the node 21 becomes the inversion potential Vtinv of the inverter 30 when the input potential Vin is the target inversion potential Vth_target. Note that the target inversion potential Vth_targ is higher than the inversion potential Vtinv of the inverter 30 (Vth_target> Vtinv).

図５は、入力電位Ｖｉｎとノード２１の電位との関係を示している。図５において、横軸が入力電位Ｖｉｎを表し、縦軸がノード２１の電位を表している。また、図６は、各ノードの電位状態を示している。図６において、横軸は入力電位Ｖｉｎを表し、縦軸はノード１１、２１、及び出力端子ＯＵＴのそれぞれの電位を表している。尚、図６中の各電位はＳＰＩＣＥシミュレーションにより得られた。そのＳＰＩＣＥシミュレーションにおいて、ＶＣＣＨ＝３．３Ｖ、ＶＣＣＬ＝１．８Ｖ、Ｖｔｉｎｖ＝ＶＣＣＬ／２＝０．９Ｖ、Ｖｔｈ＿ｔａｒｇ＝１．７Ｖに設定された。入力電位Ｖｉｎの変化に伴い、状態の異なる次の２つの期間ＰＡ、ＰＢが順番に現れる。 FIG. 5 shows the relationship between the input potential Vin and the potential of the node 21. In FIG. 5, the horizontal axis represents the input potential Vin, and the vertical axis represents the potential of the node 21. FIG. 6 shows the potential state of each node. In FIG. 6, the horizontal axis represents the input potential Vin, and the vertical axis represents the potentials of the nodes 11 and 21 and the output terminal OUT. Each potential in FIG. 6 was obtained by SPICE simulation. In the SPICE simulation, VCCH = 3.3V, VCCL = 1.8V, Vtinv = VCCL / 2 = 0.9V, and Vth_target = 1.7V. As the input potential Vin changes, the next two periods PA and PB in different states appear in order.

３−１．期間ＰＡ：Ｖｉｎ＝ＧＮＤ〜Ｖｔｈ＿ｔａｒｇ
期間ＰＡにおいて、入力電位Ｖｉｎは、グランド電位ＧＮＤ以上であり、ターゲット反転電位Ｖｔｈ＿ｔａｒｇ（＝１．７Ｖ）より低い。図７は、この期間ＰＡにおける状態を示している。 3-1. Period PA: Vin = GND-Vth_target
In the period PA, the input potential Vin is equal to or higher than the ground potential GND and is lower than the target inversion potential Vth_target (= 1.7 V). FIG. 7 shows a state in this period PA.

図２で示された状態（Ｖｉｎ＝ＧＮＤ）から、入力電位Ｖｉｎが徐々に上昇していく。このとき、ノード３１の電位は、図２で示された状態と同じであり、低電源電位ＶＣＣＬのままである。よって、スイッチとしてのＮＭＯＳトランジスタＮ１３はＯＮのままであり、可変抵抗部１０を通した入力端子ＩＮとグランド端子との間の電気的接続はＯＮのままでる。可変抵抗部１０の分圧抵抗としての機能が有効であるため、中間ノード１１の電位Ｖｄｉｖは、入力電位Ｖｉｎより低くなる（Ｖｄｉｖ＜Ｖｉｎ）。つまり、可変抵抗部１０は、電位降下回路として働き、入力電位Ｖｉｎを降下させた電位Ｖｄｉｖを出力する。 From the state shown in FIG. 2 (Vin = GND), the input potential Vin gradually increases. At this time, the potential of the node 31 is the same as that shown in FIG. 2 and remains at the low power supply potential VCCL. Therefore, the NMOS transistor N13 as a switch remains ON, and the electrical connection between the input terminal IN and the ground terminal through the variable resistor unit 10 remains ON. Since the function of the variable resistance unit 10 as a voltage dividing resistor is effective, the potential Vdiv of the intermediate node 11 becomes lower than the input potential Vin (Vdiv <Vin). That is, the variable resistance unit 10 functions as a potential drop circuit and outputs a potential Vdiv obtained by dropping the input potential Vin.

ノード２１の電位は、可変抵抗部１０の中間ノード１１の電位Ｖｄｉｖと同じである。入力電位Ｖｉｎがターゲット反転電位Ｖｔｈ＿ｔａｒｇより低いため、このときの電位Ｖｄｉｖはインバータ３０の反転電位Ｖｔｉｎｖより低い。よって、ＰＭＯＳトランジスタＰ３０がＯＮし、ＮＭＯＳトランジスタＮ３０がＯＦＦし、インバータ３０は低電源電位ＶＣＣＬをノード３１に出力する。出力端子ＯＵＴからは、Ｈｉｇｈレベルの出力信号が出力される。 The potential of the node 21 is the same as the potential Vdiv of the intermediate node 11 of the variable resistance unit 10. Since the input potential Vin is lower than the target inversion potential Vth_target, the potential Vdiv at this time is lower than the inversion potential Vtinv of the inverter 30. Therefore, the PMOS transistor P30 is turned on, the NMOS transistor N30 is turned off, and the inverter 30 outputs the low power supply potential VCCL to the node 31. A high level output signal is output from the output terminal OUT.

３−２．期間ＰＢ：Ｖｉｎ＝Ｖｔｈ＿ｔａｒｇ〜ＶＣＣＨ
期間ＰＢにおいて、入力電位Ｖｉｎは、ターゲット反転電位Ｖｔｈ＿ｔａｒｇ（＝１．７Ｖ）以上である。図８は、この期間ＰＢにおける状態を示している。 3-2. Period PB: Vin = Vth_target to VCCH
In the period PB, the input potential Vin is equal to or higher than the target inversion potential Vth_target (= 1.7 V). FIG. 8 shows a state in this period PB.

入力電位Ｖｉｎがターゲット反転電位Ｖｔｈ＿ｔａｒｇを超えると、ノード２１の電位がインバータ３０の反転電位Ｖｔｉｎｖを超える。その結果、ＰＭＯＳトランジスタＰ３０がＯＦＦし、ＮＭＯＳトランジスタＮ３０がＯＮし、インバータ３０はグランド電位ＧＮＤをノード３１に出力する。すなわち、ノード３１の論理反転が起こる。この論理反転に応答して、ＮＭＯＳトランジスタＮ１３はＯＦＦし、可変抵抗部１０を通した入力端子ＩＮとグランド端子との間の電気的接続はＯＦＦする。これにより、可変抵抗部１０の分圧抵抗としての機能が無効化される。 When the input potential Vin exceeds the target inversion potential Vth_target, the potential of the node 21 exceeds the inversion potential Vtinv of the inverter 30. As a result, the PMOS transistor P30 is turned off, the NMOS transistor N30 is turned on, and the inverter 30 outputs the ground potential GND to the node 31. That is, the logic inversion of the node 31 occurs. In response to this logic inversion, the NMOS transistor N13 is turned OFF, and the electrical connection between the input terminal IN and the ground terminal through the variable resistor unit 10 is turned OFF. Thereby, the function as the voltage dividing resistance of the variable resistance unit 10 is invalidated.

可変抵抗部１０が分圧抵抗として機能しないため、中間ノード１１の電位Ｖ１１は、入力電位Ｖｉｎとほぼ等しくなる。厳密には、ＰＭＯＳトランジスタＰ１１のＰ＋拡散層（ソース）とＮウェル（バックゲート）が寄生ダイオードを形成しており、その寄生ダイオードの順バイアス電圧Ｖｆ分だけ、中間ノード１１の電位Ｖ１１は入力電位Ｖｉｎから降下する。図６では、その電降下も示されている。 Since the variable resistance unit 10 does not function as a voltage dividing resistor, the potential V11 of the intermediate node 11 is substantially equal to the input potential Vin. Strictly speaking, the P + diffusion layer (source) and the N well (back gate) of the PMOS transistor P11 form a parasitic diode, and the potential V11 of the intermediate node 11 is equal to the input potential by the forward bias voltage Vf of the parasitic diode. Descent from Vin. In FIG. 6, the electric drop is also shown.

ノード２１の電位Ｖ２１は、電位Ｖ１１の増加と共に増加する。但し、ノード２１の電位Ｖ２１、すなわち、ＮＭＯＳトランジスタＮ２０のソース電位は、最大でも“ＶＣＣＬ−Ｖｔｎ”に抑えられる。つまり、ＮＭＯＳトランジスタＮ２０は、インバータ３０に高電位が伝搬することを防止する役割を果たす。電位“ＶＣＣＬ−Ｖｔｎ”は反転電位Ｖｔｉｎｖより高く、インバータ３０はグランド電位ＧＮＤをノード３１に出力する。出力端子ＯＵＴからは、Ｌｏｗレベルの出力信号が出力される。 The potential V21 of the node 21 increases as the potential V11 increases. However, the potential V21 of the node 21, that is, the source potential of the NMOS transistor N20 is suppressed to “VCCL−Vtn” at the maximum. That is, the NMOS transistor N20 plays a role of preventing a high potential from propagating to the inverter 30. The potential “VCCL−Vtn” is higher than the inversion potential Vtinv, and the inverter 30 outputs the ground potential GND to the node 31. A low level output signal is output from the output terminal OUT.

期間ＰＢにおいては、入力端子ＩＮからグランド端子への貫通電流の発生が防止される。それは、ＮＭＯＳトランジスタＮ１３がＯＦＦしており、可変抵抗部１０を通した入力端子ＩＮとグランド端子との間の電気的接続がＯＦＦしているからである。 In the period PB, generation of a through current from the input terminal IN to the ground terminal is prevented. This is because the NMOS transistor N13 is OFF, and the electrical connection between the input terminal IN and the ground terminal through the variable resistor unit 10 is OFF.

尚、入力信号がＨｉｇｈレベルからＬｏｗレベルに変わる場合の動作は、上記の動作の逆となる。 The operation when the input signal changes from the high level to the low level is the reverse of the above operation.

４．効果
以上に説明されたように、本実施の形態によれば、入力端子ＩＮとインバータ３０との間に可変抵抗部１０が設けられる。この可変抵抗部１０は、入力電位Ｖｉｎがターゲット反転電位Ｖｔｈ＿ｔａｒｇより低い場合に、その入力電位Ｖｉｎを降下させてインバータ３０の方へ供給する。従って、インバータ３０の出力が論理反転するタイミングでの入力電位Ｖｉｎ、すなわち、ターゲット反転電位Ｖｔｈ＿ｔａｒｇは、インバータ３０の反転電位Ｖｔｉｎｖよりも高くなる（Ｖｔｈ＿ｔａｒｇ＞Ｖｔｉｎｖ）。 4). Effects As described above, according to the present embodiment, the variable resistance unit 10 is provided between the input terminal IN and the inverter 30. When the input potential Vin is lower than the target inversion potential Vth_target, the variable resistance unit 10 drops the input potential Vin and supplies it to the inverter 30. Accordingly, the input potential Vin at the timing when the output of the inverter 30 is logically inverted, that is, the target inverted potential Vth_target is higher than the inverted potential Vtinv of the inverter 30 (Vth_target> Vtinv).

このようにして、インバータ３０の反転電位Ｖｔｉｎｖよりも高いターゲット反転電位Ｖｔｈ＿ｔａｒｇでの論理反転が実現される。言い換えれば、ある程度高いターゲット反転電位Ｖｔｈ＿ｔａｒｇで動作可能な入力回路１が実現される。その結果、入力端子ＩＮに印加されるノイズにより出力信号の予期せぬ論理反転が発生することが防止される。つまり、ノイズ耐性が高まる。 In this way, logic inversion at the target inversion potential Vth_target that is higher than the inversion potential Vtinv of the inverter 30 is realized. In other words, the input circuit 1 that can operate at a relatively high target inversion potential Vth_target is realized. As a result, unexpected logic inversion of the output signal due to noise applied to the input terminal IN is prevented. That is, noise resistance is increased.

また、ターゲット反転電位Ｖｔｈ＿ｔａｒｇは、電位降下回路として働く可変抵抗部１０の構成に依存して決まる。可変抵抗部１０を適切に設計することによって、ターゲット反転電位Ｖｔｈ＿ｔａｒｇを所望の値に設定することが可能となる。例えば、ターゲット反転電位Ｖｔｈ＿ｔａｒｇをＶＣＣＨ／２近傍に設定することができる。具体的には、入力電位Ｖｉｎがターゲット反転電位Ｖｔｈ＿ｔａｒｇ（＝ＶＣＣＨ／２）のときに中間ノード１１の電位がインバータ３０の反転電位Ｖｔｉｎｖとなるように、可変抵抗部１０を設計すればよい。 Further, the target inversion potential Vth_targ is determined depending on the configuration of the variable resistance unit 10 that functions as a potential drop circuit. By appropriately designing the variable resistor section 10, the target inversion potential Vth_target can be set to a desired value. For example, the target inversion potential Vth_target can be set in the vicinity of VCCH / 2. Specifically, the variable resistor unit 10 may be designed so that the potential of the intermediate node 11 becomes the inverted potential Vtinv of the inverter 30 when the input potential Vin is the target inverted potential Vth_target (= VCCH / 2).

また、インバータ３０の出力の論理反転に応答して、可変抵抗部１０の分圧抵抗としての機能が無効化される。具体的には、可変抵抗部１０を通した入力端子ＩＮとグランド端子との間の電気的接続がＯＦＦされる。これにより、入力端子ＩＮからグランド端子への貫通電流の発生が防止される。 Further, in response to the logic inversion of the output of the inverter 30, the function of the variable resistor unit 10 as the voltage dividing resistor is invalidated. Specifically, the electrical connection between the input terminal IN and the ground terminal through the variable resistor unit 10 is turned off. This prevents the occurrence of a through current from the input terminal IN to the ground terminal.

更に、本実施の形態によれば、低耐圧トランジスタだけで、高電源電位ＶＣＣＨを扱う入力回路１を構成することが可能である。上述の定常状態及び遷移状態の両方を考えると、入力回路１内の各トランジスタの耐圧Ｖｂは、次の条件を満たせばよい。 Furthermore, according to the present embodiment, it is possible to configure the input circuit 1 that handles the high power supply potential VCCH with only a low breakdown voltage transistor. Considering both the steady state and the transition state described above, the withstand voltage Vb of each transistor in the input circuit 1 only needs to satisfy the following condition.

従って、各トランジスタの耐圧Ｖｂは、少なくとも１．８Ｖより高ければよい。逆に言えば、耐圧Ｖｂとして、高電源電位ＶＣＣＨほどの高レベルは不要である。つまり、本実施の形態では、各トランジスタの耐圧Ｖｂを、高電源電位ＶＣＣＨより低くすることが可能である（ＶＣＣＨ＞Ｖｂ）。これは、入力回路１内のトランジスタを全て「低耐圧トランジスタ」で構成可能であることを意味する。低耐圧トランジスタであっても、定常状態及び遷移状態の両方における耐圧Ｖｂの条件を満足する。低耐圧トランジスタだけで入力回路１を構成することにより、製造コストが削減される。 Therefore, the withstand voltage Vb of each transistor should be higher than at least 1.8V. In other words, the breakdown voltage Vb does not need to be as high as the high power supply potential VCCH. That is, in this embodiment, the withstand voltage Vb of each transistor can be lower than the high power supply potential VCCH (VCCH> Vb). This means that all the transistors in the input circuit 1 can be composed of “low voltage transistors”. Even the low breakdown voltage transistor satisfies the condition of the breakdown voltage Vb in both the steady state and the transition state. By configuring the input circuit 1 with only low-voltage transistors, the manufacturing cost can be reduced.

本実施の形態に係る入力回路１は、例えば、半導体集積回路の入力インターフェース等に適用可能である。 The input circuit 1 according to the present embodiment can be applied to, for example, an input interface of a semiconductor integrated circuit.

以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。 The embodiments of the present invention have been described above with reference to the accompanying drawings. However, the present invention is not limited to the above-described embodiments, and can be appropriately changed by those skilled in the art without departing from the scope of the invention.

１入力回路
１０可変抵抗部
３０インバータ
ＩＮ入力端子
ＯＵＴ出力端子
ＶＣＣＨ高電源電位
ＶＣＣＬ低電源電位 1 Input Circuit 10 Variable Resistor 30 Inverter IN Input Terminal OUT Output Terminal VCCH High Power Supply Potential VCCL Low Power Supply Potential

Claims

A ground terminal to which a ground potential is applied;
An input terminal to which an input signal whose potential varies between the ground potential and the first power supply potential is input;
A resistor connected between the input terminal and the ground terminal and having a first node as an intermediate node;
A second node connected to the first node;
An inverter having an input connected to the second node and an output connected to a third node;
A switch for controlling ON / OFF of electrical connection between the input terminal through the resistor and the ground terminal according to the potential of the third node,
The target inversion potential is higher than the inversion potential of the inverter,
The resistor is configured such that when the potential of the input terminal is the target inversion potential, the potential of the second node is the inversion potential,
When the potential of the second node is lower than the inversion potential, the inverter outputs a second power supply potential lower than the first power supply potential to the third node, and the switch turns on the electrical connection. And
When the potential of the second node is higher than the inversion potential, the inverter outputs the ground potential to the third node, and the switch turns off the electrical connection.

The input circuit according to claim 1,
A first NMOS transistor interposed between the first node and the second node;
An input circuit in which the second power supply potential is applied to the gate of the first NMOS transistor.

The input circuit according to claim 1 or 2,
The resistor comprises a PMOS transistor;
The source and back gate of the PMOS transistor are connected to the input terminal,
An input circuit in which a drain and a gate of the PMOS transistor are connected to the first node.

An input circuit according to claim 3,
The resistor further includes a second NMOS transistor,
The gate, source, and drain of the second NMOS transistor are connected to the third node, the ground terminal, and the first node, respectively.
An input circuit in which the second NMOS transistor functions as the switch.

The input circuit according to claim 4,
The resistor further includes a third NMOS transistor interposed between the drain of the second NMOS transistor and the first node,
An input circuit in which the second power supply potential is applied to the gate of the third NMOS transistor.

An input circuit according to any one of claims 1 to 5,
The withstand voltage of the transistor used in the input circuit is lower than the first power supply potential, higher than the second power supply potential, and larger than a difference between the first power supply potential and the second power supply potential.