JP6730213B2 - Semiconductor circuit and semiconductor device - Google Patents

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Description

本発明は、半導体回路及び半導体装置に関するものである。 The present invention relates to a semiconductor circuit and a semiconductor device.

一般に、入力された信号(電圧)のレベルを変換して出力する回路として、レベルシフタ回路やトレラント入力回路が知られている。 Generally, a level shifter circuit or a tolerant input circuit is known as a circuit that converts the level of an input signal (voltage) and outputs it.

トレラント入力回路としては、例えば特許文献1に記載された技術が知られている。トレラント入力回路は、入力された信号が電源電圧を超える場合に、電源電圧以下に変換する機能を有している。このようなトレラント入力回路は、近年、携帯型機器の低消費電力化を進めるためにシステムの低電圧化が図られるなかで、既存ICとのインターフェースとして用いられている。 As a tolerant input circuit, for example, the technique described in Patent Document 1 is known. The tolerant input circuit has a function of converting an input signal to a power supply voltage or lower when the input signal exceeds the power supply voltage. In recent years, such a tolerant input circuit has been used as an interface with an existing IC in order to reduce the system voltage in order to reduce the power consumption of portable devices.

特開2006−279569号公報JP, 2006-279569, A

レベルシフタ回路やトレラント入力回路等の入力された信号のレベルを変換して出力する回路において、入力された信号のレベルがLowレベルからHighレベルに急峻に遷移する際に、回路内部を伝達される信号が当該遷移に追従できないという問題が生じる場合があった。 In a circuit that converts and outputs the level of an input signal such as a level shifter circuit or a tolerant input circuit, the signal transmitted inside the circuit when the level of the input signal makes a sharp transition from Low level to High level There was a problem that could not follow the transition.

本発明は、上述した問題を解決するために提案されたものであり、高速で動作することができる、半導体回路及び半導体装置を提供することを目的とする。 The present invention has been proposed to solve the above problems, and an object of the present invention is to provide a semiconductor circuit and a semiconductor device that can operate at high speed.

上記目的を達成するために、本発明の半導体回路は、Low又はHighのレベルの入力信号が入力される入力端子と、一方の主端子が入力端子に接続され、他方の主端子が出力ノードに接続され、制御端子が電源電圧に接続された、N型の第1トランジスタと、前記第1トランジスタと並列に接続されたN型の第2トランジスタと、一方の主端子が前記電源電圧に接続され、かつ他方の主端子が前記第2トランジスタの制御端子に接続され、かつ制御端子が前記第1トランジスタの他方の主端子に接続されたP型の第3トランジスタと、一端が前記入力端子及び前記第1トランジスタの前記一方の主端子に接続され、他端が前記第2トランジスタの制御端子及び前記第3トランジスタの前記他方の主端子に接続された容量素子と、を備える。 In order to achieve the above object, a semiconductor circuit of the present invention has an input terminal to which an input signal of Low or High level is input, one main terminal connected to the input terminal, and the other main terminal to an output node. is connected, a control terminal connected to the supply voltage, connected to the first transistor of the N type, and the second transistor of the connected N-type in parallel with said first transistor, to one main terminal of said power supply voltage A P-type third transistor having the other main terminal connected to the control terminal of the second transistor and the control terminal connected to the other main terminal of the first transistor; the first is connected to the one main terminal of the transistor comprises other end said second transistor of the control terminal and the third transistor the other capacitor element connected to the main terminals of the.

本発明の半導体装置は、本発明の半導体回路と、前記半導体回路から出力される出力信号が入力される内部回路と、を備える。 A semiconductor device of the present invention includes the semiconductor circuit of the present invention and an internal circuit to which an output signal output from the semiconductor circuit is input.

本発明によれば、高速で動作することができる、という効果を奏する。 According to the present invention, it is possible to operate at high speed.

本実施の形態の半導体装置の一例の概略構成を示す概略構成図である。It is a schematic block diagram which shows the schematic structure of an example of the semiconductor device of this Embodiment. 本実施の形態の入力回路の一例の概略構成を示す回路図である。It is a circuit diagram which shows the schematic structure of an example of the input circuit of this Embodiment. 本実施の形態の入力回路の動作波形の一例を示す波形図である。FIG. 6 is a waveform chart showing an example of operation waveforms of the input circuit of the present embodiment. 本実施の形態の入力回路のその他の概略構成を示す回路図である。It is a circuit diagram which shows the other schematic structure of the input circuit of this Embodiment. 本実施の形態の半導体装置のその他の一例の概略構成を示す概略構成図である。It is a schematic block diagram which shows the schematic structure of another example of the semiconductor device of this Embodiment. 比較例の入力回路の一例の概略構成を示す回路図である。It is a circuit diagram which shows the schematic structure of an example of the input circuit of a comparative example. 比較例の入力回路の動作波形の一例を示す波形図である。It is a waveform diagram which shows an example of the operation waveform of the input circuit of a comparative example.

以下、本実施の形態では、本発明の半導体回路を半導体装置の入力回路に適用した場合について図面を参照して詳細に説明する。図1に、本実施の形態の半導体装置の一例の概略構成図を示す。本実施の形態の半導体装置10は、入力回路12及び内部回路14を備える。 Hereinafter, in this embodiment, a case where the semiconductor circuit of the present invention is applied to an input circuit of a semiconductor device will be described in detail with reference to the drawings. FIG. 1 shows a schematic configuration diagram of an example of the semiconductor device of this embodiment. The semiconductor device 10 of this embodiment includes an input circuit 12 and an internal circuit 14.

内部回路14は、半導体装置10の所望の機能を実現するために半導体装置10内部に備えられたIC(Integrated Circuit)である。内部回路14は、入力回路12から出力された出力信号が入力信号として入力され、当該入力信号に応じて動作するものであれば、特に限定されない。 The internal circuit 14 is an IC (Integrated Circuit) provided inside the semiconductor device 10 to realize a desired function of the semiconductor device 10. The internal circuit 14 is not particularly limited as long as the output signal output from the input circuit 12 is input as an input signal and operates according to the input signal.

入力回路12は、半導体装置10の外部から入力端子20に電源電圧(VDD)を超えるレベルの入力信号(入力電圧)が入力された場合に、入力信号のレベルを電源電圧以下に変換して内部回路14に出力するトレラント機能を有しているトレラント入力回路である。 The input circuit 12 converts the level of the input signal to the power supply voltage or lower when the input signal (input voltage) having a level exceeding the power supply voltage (VDD) is input to the input terminal 20 from the outside of the semiconductor device 10. It is a tolerant input circuit having a tolerant function of outputting to the circuit 14.

図2は、本実施の形態の入力回路12の一例の概略構成を示す回路図である。本実施の形態の入力回路12は、NMOSトランジスタN1、NMOSトランジスタN2、PMOSトランジスタP1、PMOSトランジスタP2、容量素子C1、バッファG1、及びインバータG2を備える。なお、本実施の形態の各MOSトランジスタにおけるソース端子及びドレイン端子が「主端子」に対応し、ゲート端子が「制御端子」に対応している。 FIG. 2 is a circuit diagram showing a schematic configuration of an example of the input circuit 12 of the present embodiment. The input circuit 12 of the present embodiment includes an NMOS transistor N1, an NMOS transistor N2, a PMOS transistor P1, a PMOS transistor P2, a capacitor C1, a buffer G1, and an inverter G2. The source terminal and the drain terminal in each MOS transistor of this embodiment correspond to the "main terminal", and the gate terminal corresponds to the "control terminal".

NMOSトランジスタN1は、ソース端子が入力端子20に接続され、ドレイン端子がバッファG1の入力に接続されている。また、NMOSトランジスタN1のゲート端子は、電源電圧VDDに接続されている。NMOSトランジスタN1は、入力端子20に入力された入力信号(入力電圧)のレベルが電源電圧VDDを超える場合に、入力信号のレベルを電源電圧VDD以下に降圧する機能を有している。バッファG1には、NMOSトランジスタN1により伝達された信号が入力される。バッファG1の出力が、出力信号として内部回路14に出力される。なお、本実施の形態では、バッファG1のHighレベル判定電圧+NMOSトランジスタN1の閾値電圧Vtn=電源電圧VDDとしている。 The NMOS transistor N1 has a source terminal connected to the input terminal 20 and a drain terminal connected to the input of the buffer G1. The gate terminal of the NMOS transistor N1 is connected to the power supply voltage VDD. The NMOS transistor N1 has a function of reducing the level of the input signal to the power supply voltage VDD or lower when the level of the input signal (input voltage) input to the input terminal 20 exceeds the power supply voltage VDD. The signal transmitted by the NMOS transistor N1 is input to the buffer G1. The output of the buffer G1 is output to the internal circuit 14 as an output signal. In this embodiment, the high level determination voltage of the buffer G1+the threshold voltage Vtn of the NMOS transistor N1=the power supply voltage VDD.

本実施の形態では、入力端子20に入力された電圧振幅は、NMOSトランジスタN1の伝達特性により、GNDレベルから電源電圧VDD−閾値電圧Vtnレベルの電圧振幅として、NMOSトランジスタN1とバッファG1の入力との間のノード1に伝達される。ノード1に伝達された信号に基づいて、バッファG1により、LowレベルまたはHighレベルの出力信号が、内部回路14に出力される
PMOSトランジスタP1は、ソース端子が電源電圧VDDに接続され、ドレイン端子がノード1に接続されている。また、ゲート端子には、ノード3が接続されている。インバータG2の入力には、バッファG1の出力が接続され、出力には、ノード3が接続されている。すなわち、インバータG2の出力とPMOSトランジスタP1のゲート端子は、接続されており、インバータG2から出力された信号が、PMOSトランジスタP1のゲート端子に入力される。本実施の形態のPMOSトランジスタP1は、ノード1の電圧を電源電圧VDDにプルアップする機能を有している。
In the present embodiment, the voltage amplitude input to the input terminal 20 is a voltage amplitude from the GND level to the power supply voltage VDD-threshold voltage Vtn level due to the transfer characteristic of the NMOS transistor N1, and is input to the NMOS transistor N1 and the buffer G1. Is transmitted to node 1 in between. Based on the signal transmitted to the node 1, the buffer G1 outputs a low-level or high-level output signal to the internal circuit 14. The PMOS transistor P1 has a source terminal connected to the power supply voltage VDD and a drain terminal It is connected to node 1. The node 3 is connected to the gate terminal. The output of the buffer G1 is connected to the input of the inverter G2, and the node 3 is connected to the output. That is, the output of the inverter G2 and the gate terminal of the PMOS transistor P1 are connected, and the signal output from the inverter G2 is input to the gate terminal of the PMOS transistor P1. The PMOS transistor P1 of this embodiment has a function of pulling up the voltage of the node 1 to the power supply voltage VDD.

また、NMOSトランジスタN2は、入力端子20とノード1との間に、NMOSトランジスタN1と並列に接続されている。NMOSトランジスタN2のソース端子は、入力端子20に接続されており、ドレイン端子は、ノード1に接続されている。また、ゲート端子は、ノード2に接続されている。 The NMOS transistor N2 is connected in parallel with the NMOS transistor N1 between the input terminal 20 and the node 1. The source terminal of the NMOS transistor N2 is connected to the input terminal 20, and the drain terminal is connected to the node 1. The gate terminal is connected to the node 2.

容量素子C1は、一端が入力端子20に接続されており、他端が、NMOSトランジスタN2のゲート端子(ノード2)に接続されている。なお、本実施の形態の容量素子C1は、キャパシタ素子である。容量素子C1の容量は、具体的には、PMOSトランジスタP2やNMOSトランジスタN2等のサイズに応じて異なるが、周辺の寄生容量よりも大きいことが好ましい。 The capacitive element C1 has one end connected to the input terminal 20 and the other end connected to the gate terminal (node 2) of the NMOS transistor N2. The capacitive element C1 of the present embodiment is a capacitor element. Specifically, the capacitance of the capacitive element C1 varies depending on the size of the PMOS transistor P2, the NMOS transistor N2, etc., but is preferably larger than the surrounding parasitic capacitance.

PMOSトランジスタP2は、ソース端子が電源電圧VDDに接続され、ドレイン端子が、ノード2に接続されている。また、PMOSトランジスタP2のゲート端子は、ノード1に接続されている。 The PMOS transistor P2 has a source terminal connected to the power supply voltage VDD and a drain terminal connected to the node 2. The gate terminal of the PMOS transistor P2 is connected to the node 1.

本実施の形態の入力回路12の動作について説明する。図3に、本実施の形態の入力回路12における動作波形の一例の波形図を示す。図3では、入力端子20に入力される入力信号のレベルが、LowレベルからHighレベルに急峻に遷移する場合の動作波形を示している。なお、本実施の形態では、信号がGNDレベルの場合は、Lowレベルとし、信号が電源電圧VDD(または、電源電圧VDD以上)の場合は、Highレベルとしている。 The operation of the input circuit 12 of this embodiment will be described. FIG. 3 shows a waveform diagram of an example of operation waveforms in the input circuit 12 of the present embodiment. FIG. 3 shows operation waveforms when the level of the input signal input to the input terminal 20 makes a sharp transition from the Low level to the High level. In the present embodiment, when the signal is at the GND level, it is at the Low level, and when the signal is at the power supply voltage VDD (or above the power supply voltage VDD), it is at the High level.

まず、入力端子20に入力される入力信号がLowレベルの場合には、NMOSトランジスタN1は、Lowレベルの信号をノード1に伝達する。ノード1がLowレベルのため、ノード1にゲート端子が接続されているPMOSトランジスタP2は導通して、ノード2のレベルを電源電圧VDDにする。これにより、NMOSトランジスタN2は、導通状態になる。また、ノード2に接続された容量素子C1には、電荷が蓄積される。 First, when the input signal input to the input terminal 20 is Low level, the NMOS transistor N1 transmits the Low level signal to the node 1. Since the node 1 is at the low level, the PMOS transistor P2 whose gate terminal is connected to the node 1 becomes conductive, and the level of the node 2 becomes the power supply voltage VDD. As a result, the NMOS transistor N2 becomes conductive. Further, charges are accumulated in the capacitive element C1 connected to the node 2.

また、バッファG1には、Lowレベルの信号が入力されるため、出力信号は、Lowレベルになる。インバータG2は、Lowレベルの出力信号が入力されるため、Highレベルの信号をノード3に出力する。これにより、ノード3のレベルが電源電圧VDDになり、ノード3にゲート端子が接続されたPMOSトランジスタP1は非導通状態になる。 Further, since a Low level signal is input to the buffer G1, the output signal becomes a Low level. The low-level output signal is input to the inverter G2, so that the inverter G2 outputs a high-level signal to the node 3. As a result, the level of the node 3 becomes the power supply voltage VDD, and the PMOS transistor P1 whose gate terminal is connected to the node 3 becomes non-conductive.

次に、入力端子20に入力される入力信号がLowレベルからHighレベルに急峻に遷移する場合には、NMOSトランジスタN1は、入力端子20に入力される入力信号(電圧)に追従してノード1に信号(電圧)を伝達するが、ノード1に到達する電圧は、電源電圧VDD−閾値電圧Vtnに満たない。これは、NMOSトランジスタN1が伝達する信号のレベルは、直流レベルとしては、電源電圧VDD−閾値電圧Vtnまで伝達するが、電源電圧VDD−閾値電圧Vtn近傍では、導通する電流が大きく減少してしまう。そのため、過渡的には、電源電圧VDD−閾値電圧Vtnに達するまでに一定の時間を必要とするためである。 Next, when the input signal input to the input terminal 20 makes a sharp transition from the Low level to the High level, the NMOS transistor N1 follows the input signal (voltage) input to the input terminal 20 and follows the node 1 , But the voltage reaching node 1 is less than power supply voltage VDD−threshold voltage Vtn. This is because the level of the signal transmitted by the NMOS transistor N1 is transmitted from the power supply voltage VDD-threshold voltage Vtn as a DC level, but the conducting current is greatly reduced in the vicinity of the power supply voltage VDD-threshold voltage Vtn. .. Therefore, it is because a certain period of time is required to reach the power supply voltage VDD-threshold voltage Vtn transiently.

同時に、入力端子20とノード2とを容量で結合している容量素子C1に蓄積された電荷が保存され、ノード2は、入力電圧に追従して電源電圧VDDよりも上昇するが、PMOSトランジスタP2の基板との間にある寄生の順方向ダイオード(寄生ダイオード)により、電源電圧VDDよりも寄生ダイオードの順方向電圧Vf分高い電圧にクランプされる。 At the same time, the charge accumulated in the capacitive element C1 coupling the input terminal 20 and the node 2 with each other by capacitance is stored, and the node 2 follows the input voltage and rises above the power supply voltage VDD, but the PMOS transistor P2 It is clamped to a voltage higher than the power supply voltage VDD by the forward voltage Vf of the parasitic diode by the parasitic forward diode (parasitic diode) between the substrate and the substrate.

これにより、導通状態であるNMOSトランジスタN2は、バッファG1のHighレベル判定電圧である電源電圧VDD−閾値電圧Vtnよりも、寄生ダイオードの順方向電圧Vf分高い電圧をノード1に伝達する。 As a result, the NMOS transistor N2 in the conductive state transmits to the node 1 a voltage higher than the power supply voltage VDD, which is the High level determination voltage of the buffer G1, minus the threshold voltage Vtn by the forward voltage Vf of the parasitic diode.

これにより、ノード1の電圧がバッファG1のHighレベル判定電圧(電源電圧VDD−閾値電圧Vtn)以上になると、バッファG1は、Highレベルの出力信号を出力する。当該Highレベルの出力信号により、インバータG2は、Lowレベルの信号を出力し、PMOSトランジスタP1が導通状態になる。導通状態になったPMOSトランジスタP1は、ノード1の電圧を電源電圧VDDに引き上げる。 As a result, when the voltage of the node 1 becomes equal to or higher than the high level determination voltage (power supply voltage VDD-threshold voltage Vtn) of the buffer G1, the buffer G1 outputs a high level output signal. The high-level output signal causes the inverter G2 to output a low-level signal, and the PMOS transistor P1 becomes conductive. The turned-on PMOS transistor P1 raises the voltage of the node 1 to the power supply voltage VDD.

このように、本実施の形態の入力回路12では、入力端子20に入力される入力信号がLowレベルからHighレベルに急峻に遷移した場合でも、バッファG1が遅延無く、Highレベルを判定してHighレベルの出力信号を出力することができる。 As described above, in the input circuit 12 of the present embodiment, even when the input signal input to the input terminal 20 makes a sharp transition from the Low level to the High level, the buffer G1 determines the High level without delay and determines the High level. A level output signal can be output.

ここで、本実施の形態の入力回路12との比較のために従来の入力回路における動作について説明する。図6には、従来の入力回路の一例の概略構成の回路図を示す。従来の入力回路112は、本実施の形態の入力回路12が備えている、PMOSトランジスタP2、NMOSトランジスタN2、及び容量素子C1を備えていない他は、同様の構成をしている。 Here, the operation of the conventional input circuit will be described for comparison with the input circuit 12 of the present embodiment. FIG. 6 shows a circuit diagram of a schematic configuration of an example of a conventional input circuit. The conventional input circuit 112 has the same configuration as that of the input circuit 12 of the present embodiment except that it does not include the PMOS transistor P2, the NMOS transistor N2, and the capacitive element C1.

すなわち、従来の入力回路112は、図6に示すように、NMOSトランジスタN1、PMOSトランジスタP1、バッファG1、及びインバータG2を備えている。 That is, the conventional input circuit 112 includes an NMOS transistor N1, a PMOS transistor P1, a buffer G1, and an inverter G2, as shown in FIG.

NMOSトランジスタN1は、ソース端子が入力端子120に接続され、ドレイン端子がノード1を介してバッファG1の入力に接続されている。また、ゲート端子には、電源電圧VDDが入力される。NMOSトランジスタN1は、入力端子120に入力された入力信号のGNDレベルから電源電圧VDD以上の電圧振幅を、GNDレベルから電源電圧VDD−閾値電圧Vtnの電圧振幅としてノード1に伝達する機能を有している。 The NMOS transistor N1 has a source terminal connected to the input terminal 120 and a drain terminal connected to the input of the buffer G1 via the node 1. The power supply voltage VDD is input to the gate terminal. The NMOS transistor N1 has a function of transmitting the voltage amplitude of the power supply voltage VDD or more from the GND level of the input signal input to the input terminal 120 to the node 1 as the voltage amplitude of the power supply voltage VDD−the threshold voltage Vtn from the GND level. ing.

バッファG1の出力は、インバータG2の入力に接続されている。インバータG2の出力は、PMOSトランジスタP1のゲート端子に接続されている。 The output of the buffer G1 is connected to the input of the inverter G2. The output of the inverter G2 is connected to the gate terminal of the PMOS transistor P1.

PMOSトランジスタP1のソース端子は、電源電圧VDDに接続されており、ドレイン端子は、ノード1に接続されている。PMOSトランジスタP1は、入力端子120に、電源電圧VDDよりも高いレベルの電圧が入力された際に、NMOSトランジスタN1のリーク電流により、電源電圧VDDよりも高い電圧がノード1に印加されてしまうのを電源電圧VDD+寄生ダイオードの順方向電圧Vfにクランプすることで抑制する機能を有している。 The source terminal of the PMOS transistor P1 is connected to the power supply voltage VDD, and the drain terminal is connected to the node 1. In the PMOS transistor P1, when a voltage of a level higher than the power supply voltage VDD is input to the input terminal 120, a voltage higher than the power supply voltage VDD is applied to the node 1 due to the leak current of the NMOS transistor N1. Is clamped to the power supply voltage VDD+the forward voltage Vf of the parasitic diode to suppress it.

従来の入力回路112の動作について説明する。図7に、従来の入力回路112における動作波形の一例の波形図を示す。図7では、上記図3に示した本実施の形態の入力回路12の動作波形と同様に、入力端子120に入力される入力信号のレベルが、LowレベルからHighレベルに急峻に遷移する場合の動作波形を示している。 The operation of the conventional input circuit 112 will be described. FIG. 7 shows a waveform diagram of an example of operation waveforms in the conventional input circuit 112. 7, when the level of the input signal input to the input terminal 120 makes a sharp transition from the Low level to the High level, similar to the operation waveform of the input circuit 12 of the present embodiment shown in FIG. The operation waveform is shown.

まず、入力端子20に入力される入力信号がLowレベルの場合には、NMOSトランジスタN1は、Lowレベルの信号をノード1に伝達する。ノード1がLowレベルのため、バッファG1は、Lowレベルの信号を出力し、インバータG2は、Highレベルの信号を出力する、これにより、PMOSトランジスタP1は非導通状態になる。 First, when the input signal input to the input terminal 20 is Low level, the NMOS transistor N1 transmits the Low level signal to the node 1. Since the node 1 is at the low level, the buffer G1 outputs a low level signal and the inverter G2 outputs a high level signal, whereby the PMOS transistor P1 becomes non-conductive.

この状態から、入力端子120に入力される入力信号がLowレベルからHighレベルに急峻に遷移する場合には、NMOSトランジスタN1は、入力端子20に入力される入力信号(電圧)に追従してノード1に電源電圧VDD−閾値電圧Vtnに達するまで信号(電圧)を伝達しようとする。しかしながら、電源電圧VDD−閾値電圧Vtn近傍では、導通する電流が大きく減少してしまうため、過渡的には、電源電圧VDD−閾値電圧Vtnに達するまでに一定時間(図7、期間T参照)を必要とする。 From this state, when the input signal input to the input terminal 120 makes a sharp transition from the low level to the high level, the NMOS transistor N1 follows the input signal (voltage) input to the input terminal 20 to cause the node. 1 to transmit a signal (voltage) until the power supply voltage VDD-threshold voltage Vtn is reached. However, in the vicinity of the power supply voltage VDD-threshold voltage Vtn, the conducting current is greatly reduced. Therefore, transiently, a fixed time (see period T in FIG. 7) is reached until the power supply voltage VDD-threshold voltage Vtn is reached. I need.

入力端子120に入力される入力信号のパルス幅が、当該一定時間(期間T)よりも短い場合は、ノード1の電圧が電源電圧VDD−閾値電圧Vtnに達しないため、バッファG1では、Highレベルと判定することができない。また、入力信号のパルス幅が、当該一定時間(期間T)よりも長い場合でも、図7に示したように、バッファG1から出力される信号のパルス幅が短くなってしまい、正しく信号を伝達することができない。 When the pulse width of the input signal input to the input terminal 120 is shorter than the certain time (period T), the voltage of the node 1 does not reach the power supply voltage VDD−threshold voltage Vtn, so that the buffer G1 is at the high level. Can not be determined. Even when the pulse width of the input signal is longer than the certain time (period T), the pulse width of the signal output from the buffer G1 becomes short as shown in FIG. 7, and the signal is transmitted correctly. Can not do it.

このような問題は、電源電圧VDDが低電圧化するほど、バッファG1のHighレベル判定電圧と、電源電圧VDDとの差が小さくなるために顕在化する傾向にある。 Such a problem tends to become apparent as the difference between the high level determination voltage of the buffer G1 and the power supply voltage VDD becomes smaller as the power supply voltage VDD becomes lower.

これに対して、上述したように本実施の形態の入力回路12は、NMOSトランジスタN1と並列に接続されたNMOSトランジスタN2と、一端が入力端子20に接続され、他端がNMOSトランジスタN2のゲート端子に接続された容量素子C1と、ソース端子が電源電圧VDDに接続され、ドレイン端子がNMOSトランジスタN2のゲート端子に接続され、かつゲート端子がノード1に接続されたPMOSトランジスタP2と、を備える。PMOSトランジスタP2は、NMOSトランジスタN2のゲート端子に入力される電圧を寄生ダイオードの順方向電圧Vf分高い電圧にクランプする。入力信号がLowレベルの間には、容量素子C1には、端子間の電位差が電源電圧VDDとなる電荷が蓄積される。これにより、入力端子20に入力される入力信号のレベルがLowレベルからHighレベルに急峻に遷移した場合に、NMOSトランジスタN2は、電源電圧VDD−閾値電圧Vtnよりも寄生ダイオードの順方向電圧Vf分高い電圧をノード1に伝達することができる。 On the other hand, as described above, the input circuit 12 of the present embodiment has the NMOS transistor N2 connected in parallel with the NMOS transistor N1, one end connected to the input terminal 20, and the other end connected to the gate of the NMOS transistor N2. A capacitive element C1 connected to the terminal; a source terminal connected to the power supply voltage VDD; a drain terminal connected to the gate terminal of the NMOS transistor N2; and a PMOS transistor P2 having the gate terminal connected to the node 1. .. The PMOS transistor P2 clamps the voltage input to the gate terminal of the NMOS transistor N2 to a voltage higher by the forward voltage Vf of the parasitic diode. While the input signal is at the Low level, the capacitance element C1 accumulates charges whose potential difference between the terminals becomes the power supply voltage VDD. As a result, when the level of the input signal input to the input terminal 20 makes a sharp transition from the Low level to the High level, the NMOS transistor N2 is divided by the forward voltage Vf of the parasitic diode from the power supply voltage VDD−the threshold voltage Vtn. High voltages can be transferred to node 1.

従って、ノード1に入力が接続されるバッファG1は、遅延なく、Highレベルを判定して、Highレベルの信号を出力することができるため、高速で動作することができる。 Therefore, the buffer G1 whose input is connected to the node 1 can determine the High level and output the High level signal without delay, and thus can operate at high speed.

なお、バッファG1のHighレベル判定電圧は、一般に、入力回路12(半導体装置10)に接続されるインターフェースの仕様が規格により定められており、当該規格を満たすように設定されている。そのため、バッファG1のHighレベル判定電圧を任意に設定することが困難な場合があるが、そのような場合に対しても、本発明の入力回路12(半導体装置10)では、高速で動作を行うことができる。 Note that the High level determination voltage of the buffer G1 is generally set by a standard that defines the specifications of the interface connected to the input circuit 12 (semiconductor device 10). Therefore, it may be difficult to arbitrarily set the High level determination voltage of the buffer G1. Even in such a case, the input circuit 12 (semiconductor device 10) of the present invention operates at high speed. be able to.

また、本発明の入力回路12では、例えば、チャージポンプ等を用いる必要がなく、少ない素子の増加による簡易な構成により高速で動作を行わせることができるため、素子が大型化するのを抑制することができる。 Further, in the input circuit 12 of the present invention, for example, it is not necessary to use a charge pump or the like, and it is possible to operate at high speed with a simple configuration by increasing the number of elements, so that it is possible to prevent the elements from becoming large. be able to.

なお、本実施の形態の入力回路12では、PMOSトランジスタP2を備えた場合について説明したが、PMOSトランジスタP2は、備えていなくてもよい。この場合は、NMOSトランジスタN2のゲート端子に掛かる電圧を制御できないため、印加される電圧が過大になり、ゲート絶縁膜を損傷する懸念がある。これに対して、本実施の形態のように、PMOSトランジスタP2を備えることにより、ノード2の電圧をクランプすることができるため、NMOSトランジスタN2のゲート絶縁膜の破壊を防止することができる。 The input circuit 12 of the present embodiment has been described with respect to the case where the PMOS transistor P2 is provided, but the PMOS transistor P2 may not be provided. In this case, since the voltage applied to the gate terminal of the NMOS transistor N2 cannot be controlled, the applied voltage becomes excessive, which may damage the gate insulating film. On the other hand, since the voltage of the node 2 can be clamped by providing the PMOS transistor P2 as in the present embodiment, it is possible to prevent the gate insulating film of the NMOS transistor N2 from being destroyed.

また、本実施の形態では、入力端子20と、NMOSトランジスタN2のゲート端子との間に接続される容量素子がキャパシタ(容量素子C1)である場合について説明したがこれに限らない。例えば、容量素子としてMOSトランジスタを用いてもよい。容量素子としてMOSトランジスタを用いた場合の入力回路12の例を図4に示す。図4(A)は、容量素子がNMOSトランジスタN3の場合を示しており、図4(B)は、容量素子がPMOSトランジスタP3の場合を示している。このように容量素子として用いられるMOSトランジスタは、基板が分離されているものであればP型であってもよいし、N型であってもよい。容量素子としてMOSトランジスタを用いた場合であっても、上述した本実施の形態の入力回路12の動作(図3参照)と同様に動作することはいうまでもない。なお、容量素子としてMOSトランジスタを用いる場合、キャパシタを用いる場合に比べて、容量素子を形成する工程を不要とすることができる場合がある。また、MOSトランジスタは、キャパシタに比べて、素子面積を小さくできる場合がある。 Further, although the case where the capacitive element connected between the input terminal 20 and the gate terminal of the NMOS transistor N2 is the capacitor (capacitive element C1) has been described in the present embodiment, the present invention is not limited to this. For example, a MOS transistor may be used as the capacitive element. FIG. 4 shows an example of the input circuit 12 when a MOS transistor is used as the capacitive element. FIG. 4A shows the case where the capacitive element is the NMOS transistor N3, and FIG. 4B shows the case where the capacitive element is the PMOS transistor P3. As described above, the MOS transistor used as the capacitive element may be of P type or N type as long as the substrate is separated. It goes without saying that even when the MOS transistor is used as the capacitor, the same operation as that of the input circuit 12 of the present embodiment described above (see FIG. 3) is performed. Note that when a MOS transistor is used as a capacitor, the step of forming the capacitor can be unnecessary in some cases as compared with the case where a capacitor is used. Moreover, the element area of the MOS transistor may be smaller than that of the capacitor in some cases.

また、本実施の形態では、入力回路12がバッファG1及びインバータG2を備えた場合について説明したがこれに限らず、バッファG1及びインバータG2を同一の論理を持たせた他の論理回路としてもよい。 Further, although the case where the input circuit 12 includes the buffer G1 and the inverter G2 has been described in the present embodiment, the present invention is not limited to this, and the buffer G1 and the inverter G2 may be other logic circuits having the same logic. ..

また、本実施の形態では、本発明を入力回路12に適用した場合について説明したがこれに限らず、本発明をレベルシフタ回路に適用してもよい。レベルシフタ回路に適用した場合の半導体装置10の一例の概略構成を示す概略構成図を図5に示す。当該半導体装置10のレベルシフタ回路16では、内部回路14Aから出力された信号が入力され、入力された信号の信号レベルが電源電圧VDDBを超える場合に、信号レベルを降圧して、内部回路14Bに出力する機能を有している。なお、当該レベルシフタ回路16は、本実施の形態の入力回路12と同様の構成により実現できることはいうまでもない。 Further, although the case where the present invention is applied to the input circuit 12 has been described in the present embodiment, the present invention is not limited to this, and the present invention may be applied to a level shifter circuit. FIG. 5 is a schematic configuration diagram showing a schematic configuration of an example of the semiconductor device 10 when applied to a level shifter circuit. In the level shifter circuit 16 of the semiconductor device 10, the signal output from the internal circuit 14A is input, and when the signal level of the input signal exceeds the power supply voltage VDDB, the signal level is stepped down and output to the internal circuit 14B. It has the function to Needless to say, the level shifter circuit 16 can be realized by the same configuration as the input circuit 12 of this embodiment.

また、その他の上記各実施の形態で説明した半導体装置10及び入力回路12等の構成及び動作等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。 Further, other configurations, operations, etc. of the semiconductor device 10 and the input circuit 12 described in the above respective embodiments are examples, and may be changed according to circumstances without departing from the gist of the present invention. Needless to say.

10 半導体装置
12 入力回路 (半導体回路)
14、14A、14B 内部回路
16 レベルシフタ回路 (半導体回路)
20 入力端子
P1 PMOSトランジスタ (第4トランジスタ)
P2 PMOSトランジスタ (第3トランジスタ)
P3 PMOSトランジスタ (容量素子)
N1 NMOSトランジスタ (第1トランジスタ)
N2 NMOSトランジスタ (第2トランジスタ)
N3 NMOSトランジスタ (容量素子)
C1 容量素子
G1 バッファ
G2 インバータ
10 semiconductor device 12 input circuit (semiconductor circuit)
14, 14A, 14B Internal circuit 16 Level shifter circuit (semiconductor circuit)
20 Input terminal P1 PMOS transistor (4th transistor)
P2 PMOS transistor (third transistor)
P3 PMOS transistor (capacitance element)
N1 NMOS transistor (first transistor)
N2 NMOS transistor (second transistor)
N3 NMOS transistor (capacitance element)
C1 Capacitive element G1 Buffer G2 Inverter

Claims (6)

Low又はHighのレベルの入力信号が入力される入力端子と、
一方の主端子が入力端子に接続され、他方の主端子が出力ノードに接続され、制御端子が電源電圧に接続された、N型の第1トランジスタと、
前記第1トランジスタと並列に接続されたN型の第2トランジスタと、
一方の主端子が前記電源電圧に接続され、かつ他方の主端子が前記第2トランジスタの制御端子に接続され、かつ制御端子が前記第1トランジスタの他方の主端子に接続されたP型の第3トランジスタと、
一端が前記入力端子及び前記第1トランジスタの前記一方の主端子に接続され、他端が前記第2トランジスタの制御端子及び前記第3トランジスタの前記他方の主端子に接続された容量素子と、
を備えた半導体回路。
An input terminal to which an input signal of Low or High level is input,
An N-type first transistor having one main terminal connected to an input terminal, the other main terminal connected to an output node, and a control terminal connected to a power supply voltage;
An N-type second transistor connected in parallel with the first transistor,
One of the P-type first main terminals is connected to the power supply voltage, the other main terminal is connected to the control terminal of the second transistor, and the control terminal is connected to the other main terminal of the first transistor. 3 transistors,
One end connected to said one main terminal of said input terminals and said first transistor, and a capacitor element whose other end is connected to the other main terminal of the control terminal and the third transistor of the second transistor,
A semiconductor circuit including.
前記容量素子は、キャパシタである、
請求項1に記載の半導体回路。
The capacitive element is a capacitor,
The semiconductor circuit according to claim 1.
前記容量素子は、MOSトランジスタである、
請求項1に記載の半導体回路。
The capacitive element is a MOS transistor,
The semiconductor circuit according to claim 1.
一方の主端子が前記電源電圧に接続され、かつ他方の主端子が前記第1トランジスタの他方の主端子に接続されたP型の第4トランジスタと、
前記第1トランジスタの他方の主端子が入力に接続されたバッファと、
入力が前記バッファの出力に接続され、出力が前記第4トランジスタの制御端子に接続されたインバータと、
を備えた、請求項1から請求項3のいずれか1項に記載の半導体回路。
A P-type fourth transistor having one main terminal connected to the power supply voltage and the other main terminal connected to the other main terminal of the first transistor;
A buffer having the other main terminal of the first transistor connected to the input;
An inverter having an input connected to the output of the buffer and an output connected to the control terminal of the fourth transistor;
The semiconductor circuit according to any one of claims 1 to 3, further comprising:
前記入力端子に入力された前記入力信号の前記レベルに応じて、前記バッファから出力信号を出力するトレラント入力回路である、
請求項4に記載の半導体回路。
A tolerant input circuit that outputs an output signal from the buffer according to the level of the input signal input to the input terminal,
The semiconductor circuit according to claim 4.
請求項1から請求項5のいずれか1項に記載の半導体回路と、
前記半導体回路から出力される出力信号が入力される内部回路と、
を備えた半導体装置。
A semiconductor circuit according to any one of claims 1 to 5,
An internal circuit to which an output signal output from the semiconductor circuit is input,
A semiconductor device provided with.
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