JP6097559B2 - 放送受信システムのフロントエンド集積回路、それを含む放送受信システム、及びその動作方法 - Google Patents

Description

本発明は、放送システムに係り、特に、デジタルＴＶシステム、及び該デジタルＴＶシステムのアナログフロントエンド（ａｎａｌｏｇｕｅ ｆｒｏｎｔ ｅｎｄ）集積回路、及びこれらの動作方法に関する。

通信技術の発達及び多様なコンテンツとハイクオリティに対する需要の増加に伴い、視聴者に多様な方式の放送サービスが提供されている。現在提供されている放送サービスには、例えば、地上波ＮＴＳＣ放送、地上波ＰＡＬ放送、ケーブル放送、衛星放送などがある。このようなそれぞれの放送サービスは、提供される放送信号の処理技術及び伝送媒体や伝送帯域が全く異なるため、他の放送サービスのそれぞれの規格（あるいは、標準）によって、多様な放送信号を受信して処理することができる受信装置をそれぞれ備えなければならない。

このため、放送受信装置には、多数の信号を受信して初期処理するためのフロントエンド回路が備えられ、フロントエンド回路の動作に必要なクロック信号を提供するための回路も多数が必要である。
このように、多数のフロントエンド回路に対応してクロック信号を提供する回路を個別的に備えれば、チップのサイズ及び製造コストが増加する。したがって、サイズを減らし、製造コストを節減するための方策が要求される。
なお、先行技術文献は特に発見できなかった。

本発明が解決しようとする技術的な課題は、ＤＴＶシステムで多数のフロントエンド回路に対してクロックソース装置を共有することによって、チップのサイズ及びコストを減らしうる放送受信装置用のフロントエンド回路、及びそれを備える放送受信システムを提供することにある。

前記技術的課題を果たすための本発明の一実施形態による放送受信システムのフロントエンド集積回路は、第１及び第２クロック部と、第１及び第２アナログフロントエンド部と、を含む。前記第１クロック部は、オシレータから基準クロックを受信して、第１クロック信号を発生させ、前記第１アナログフロントエンド部は、前記第１クロック信号によって第１放送信号を受信して処理する。
前記第２クロック部は、前記オシレータから前記基準クロックを受信して、第２クロック信号を発生させ、前記第２アナログフロントエンド部は、前記第２クロック信号によって第２放送信号を受信して処理する。

本発明の一実施形態による放送受信システムは、前記フロントエンド集積回路と、前記第１及び第２アナログフロントエンド部から出力されるビデオ信号を復調、またはデコーディングするためのビデオ信号処理モジュールと、前記第１及び第２アナログフロントエンド部から出力されるオーディオ信号を処理するためのオーディオ信号処理モジュールと、を含む。

本発明の一実施形態による放送受信システムのフロントエンド動作方法は、単一オシレータから発生する基準クロックを用いて互いに異なる周波数を有する第１及び第２クロック信号を発生させる段階と、前記第１クロック信号によってアナログ信号である第１放送信号を受信してデジタル信号に変換する段階と、前記第２クロック信号によってアナログ信号である第２放送信号を受信してデジタル信号に変換する段階と、を含む。

実施形態によって、前記方法は、前記単一オシレータから発生する前記基準クロックを用いて、前記第１及び第２クロック信号と異なる周波数を有する第３クロック信号を発生させる段階をさらに含みうる。
実施形態によって、前記第１及び第２クロック信号は、それぞれ前記基準クロックの周波数の実数倍の周波数を有し、前記第３クロック信号を前記基準クロックの周波数の整数倍の周波数を有しうる。

本発明の一実施形態によれば、ＤＴＶシステムで多数のフロントエンド回路に対してクロックソース装置（例えば、オシレータ）が共有されることによって、チップのサイズ及び製造コストが減少する。

本発明の実施形態による放送システムの概略的なブロック図。 本発明の一実施形態による放送受信システムの概略的なブロック図。 本発明の実施形態による放送受信システムの一部をさらに詳しく示すブロック図。 図３に示されたＣＶＢＳ ＡＦＥをさらに詳しく示すブロック図。 図３に示されたＳＩＦ／ＣＨ／ＩＦ ＡＦＥをさらに詳しく示すブロック図。 図３ないし図４に示された第１クロック部の一実施形態を示すブロック図。 図３ないし図４に示された第２クロック部の一実施形態を示すブロック図。

本明細書または出願に開示されている本発明の実施形態についての特定の構造的ないし機能的説明は、単に本発明による実施形態を説明する目的として例示されたものであって、本発明による実施形態は、多様な形態で実施され、本明細書または出願に説明された実施形態に限定されるものと解析してはならない。

本発明による実施形態は、多様な変更を加えることができ、さまざまな形態を有することができるので、特定の実施形態を図面に例示し、本明細書または出願に詳細に説明する。しかし、これは、本発明の概念による実施形態を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれるあらゆる変更、均等物ないし代替物を含むものと理解しなければならない。

第１及び／または第２などの用語は、多様な構成要素の説明に使われるが、構成要素は、これらの用語によって限定されるものではない。これらの用語は、１つの構成要素を他の構成要素から区別する目的のみで、例えば、本発明の概念による権利範囲から外れず、第１構成要素は、第２構成要素と名付けられ、同様に、第２構成要素は、第１構成要素とも名付けられうる。

ある構成要素が、他の構成要素に“連結されて”、または“接続されて”いると言及された時には、その他の構成要素に直接的に連結されているか、または接続されていることもあるが、中間に他の構成要素が存在することもあると理解しなければならない。一方、ある構成要素が、他の構成要素に“直接連結されて”、または“直接接続されて”いると言及された時には、中間に他の構成要素が存在していないと理解しなければならない。構成要素間の関係を説明する他の表現、すなわち、“〜の間に”、“直ちに〜の間に”、または“〜に隣合う”、“〜に直接隣合う”なども同様に解析しなければならない。

本明細書で使った用語は、単に特定の実施形態を説明するために使われたものであって、本発明を限定しようとする意図ではない。単数の表現は、文脈上明白に異なる意味に使用しない限り、複数の表現を含む。本明細書で、“含む”または“有する”などの用語は、実施された特徴、数字、段階、動作、構成要素、部分品またはこれらを組み合わせたものが存在するということを指定しようとするものであって、１つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部分品またはこれらを組み合わせたものの存在、または付加の可能性を予め排除しないものと理解しなければならない。

特に定義のない限り、技術的や科学的な用語を含んで、ここで使われるあらゆる用語は、本発明が属する技術分野で通常の知識を有した者によって、一般的に理解されるものと同じ意味である。一般的に使われる辞書に定義されたような用語は、関連技術の文脈上有する意味と一致する意味であると解釈されなければならず、本明細書で明白に定義しない限り、理想的や過度に形式的な意味として解釈されない。

以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。各図面に付された同一参照符号は、同一部材を表わす。
図１は、本発明の一実施形態による放送システム１０の概略的な構成ブロック図である。放送システム１０は、放送送信システム１００と放送受信システム２００とを含む。放送送信システム１００は、それぞれが放送受信システム２００と互換可能な信号を送信する複数の放送送信システムとのうちの１つであり得る。ここで、互換可能とは、放送送信システム１００から送信された信号が放送受信システム２００によって受信されて処理されうることを意味する。

図２は、本発明の一実施形態による放送受信システム２００の概略的な構成ブロック図である。
これを参照すると、放送受信システム２００は、それぞれが１つ以上の技術標準に従って動作することができる放送送信システムによって伝送される互いに異なる信号を受信して処理することができるデジタルＴＶ（ＤＴＶ）受信器であり得る。図２に示された放送受信システムは、スイッチモジュール２１０、ＨＤＭＩ受信部２２１、ＲＧＢフロントエンド２２２、ＣＶＢＳフロントエンド部２２３、ＳＩＦ／ＣＨ／ＩＦフロントエンド部２２４、オーディオＡＤＣモジュール２２５、ビデオ及びオーディオ処理ロジック部２３０、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２５０、オーディオＤＡＣモジュール２７１、デジタルオーディオ出力モジュール２７２、ビデオＤＡＣモジュール２７３、ＬＶＤＳ出力モジュール２７４、及びシステムＰＬＬ２７５を含みうる。ここで、“モジュール”または“部”は、互換可能な信号を受信して処理し、特定の信号を出力するように構成された１つ以上の回路を意味する。

また、放送受信システム２００は、外部メモリや機器との連結のために、マイコンモジュール２９１、フラッシュＲＯＭコントローラ２９２、外部機器インターフェースモジュール２８５、及びＤＤＲ２コントローラ２９３をさらに含みうる。
スイッチモジュール２１０は、放送受信システムによって受信される外部から提供された“入力放送信号”を入力信号に相応する特定のフロントエンドモジュールにスイッチングする。

したがって、図２の実施形態では、ＨＤＭＩ受信部２２１は、ＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）信号を受信して処理する。ＲＧＢフロントエンドＲＧＢ ＡＦＥ２２２は、ＲＧＢ信号またはＹＰｂＰｒ信号を受信して処理する。ＣＶＢＳフロントエンドＣＶＢＳ ＡＦＥ２２３は、２１ピン（ｐｉｎ）で連結するビデオ通信方式の１つであるＳＣＡＲＴ信号またはＣＶＢＳ（Ｃｏｍｐｏｓｉｔｅ Ｖｉｄｅｏ Ｂｌａｎｋｉｎｇ Ｓｙｎｃ）信号を受信して処理する。ＳＩＦ／ＣＨ／ＩＦフロントエンドＳＩＦ／ＣＨ／ＩＦ ＡＦＥ２２４は、ＳＩＦ／ＣＨ／ＩＦ信号を受信して処理する。ＳＩＦ（Ｓｏｕｎｄ Ｉｎｔｅｒｍｅｄｉａｔｅ Ｆｒｅｑｕｅｎｃｙ）信号は、オーディオ信号であり、ＣＨ信号は、ＤＴＶ（Ｄｉｇｉｔａｌ ＴＶ）ビデオ信号であり、ＩＦ信号は、アナログビデオ信号である。このような例示的な信号は、１つ以上の放送システムによって適用可能な技術標準によって定義される他の“フォーマット（ｆｏｒｍａｔ）”を有するものとして記述される。

オーディオＡＤＣモジュール２２５は、アナログオーディオ信号を受信してデジタルオーディオ信号に変換する。ビデオ及びオーディオ処理ロジック部２３０は、ＨＤＭＩ受信部２２１、ＲＧＢ ＡＦＥ２２２、ＣＶＢＳ ＡＦＥ２２３、ＳＩＦ／ＣＨ／ＩＦ ＡＦＥ２２４から受信される映像（ビデオ）信号及びオーディオ信号を処理するモジュールである。詳しく図示されていないが、ビデオ及びオーディオ処理ロジック部２３０は、ビデオ信号を処理（例えば、復調、またはデコーディングなど）するためのビデオ信号処理モジュールとオーディオ信号を処理するためのオーディオ信号処理モジュールとを含みうる。

ビデオ及びオーディオ処理ロジック部２３０は、各種の信号受信部２２１〜２２４またはオーディオＡＤＣモジュール２２５から受信されるオーディオ信号を処理することができる。また、ビデオ及びオーディオ処理ロジック部２３０は、信号受信部２２１〜２２４から受信される映像信号を復調するか、デコーディングすることができる。
ＣＰＵ２５０は、放送受信システム２００の動作を全般的に制御する。オーディオＤＡＣモジュール２７１は、アナログオーディオ信号を出力するために、デジタルオーディオ信号をアナログオーディオ信号に変換することができる。デジタルオーディオ出力部２７２は、デジタルオーディオ信号を出力するための機能ブロックである。

ビデオＤＡＣモジュール２７３は、アナログ映像信号を出力するために、デジタル映像信号をアナログ映像信号に変換することができる。ビデオＤＡＣモジュール２７３の出力は、ＶＣＲ出力信号になりうる。ＬＶＤＳ出力モジュール２７４は、低電圧差動信号（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ、ＬＶＤＳ）を出力するためのモジュールである。
システムＰＬＬ２７５は、放送受信システム２００の内部動作に必要なクロック信号を提供するためのクロック生成モジュールである。システムＰＬＬ２７５は、外部のクロックソース（例えば、オシレータ）からソースクロックを供給されて内部クロック信号を生成して、ＣＰＵ２５０などの内部モジュールに提供することができる。

図２に示されたモジュールは、主に機能によって定義されるが、当業者は、モジュールがハードウェア、ソフトウェアまたはハードウェアとソフトウェアとの結合で多様に具現されうるということを理解できる。すなわち、図２に示された各モジュールは、機能上の区分であり、各モジュールが別途に具現されるということを意味するものではない。本発明の一実施形態では、放送受信システム用の複数のフロントエンドモジュールが１つの集積回路に集積されることもあり、他の実施形態では、放送受信システム用の複数のフロントエンドモジュールが２つ以上の集積回路を含むチップセット（ｃｈｉｐ ｓｅｔ）に集積されることもある。“集積回路”（または、“ＩＣ”）は、共通のパッケージング内に含まれた単一半導体装置を意味し、またシステムオンチップ（ＳＯＣ：Ｓｙｓｔｅｍ−Ｏｎ−Ｃｈｉｐ）の具現を含みうる。

図２に示された放送受信システム２００は、ＤＴＶ（Ｄｉｇｉｔａｌ Ｔｅｌｅｖｉｓｉｏｎ）システムであり得る。ＤＴＶシステムは、衛星用（ｓａｔｅｌｌｉｔｅ）ＤＴＶシステム、ケーブル用（ｃａｂｌｅ）ＤＴＶシステム、携帯用（ｈａｎｄｈｅｌｄ）ＤＴＶ、または地上波用（ｔｅｒｒｅｓｔｒｉａｌ）ＤＴＶシステムとして具現可能である。ＤＴＶシステム１０は、ＨＤＴＶ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ Ｔｅｌｅｖｉｓｉｏｎ）システムを含む。
前記携帯用ＤＴＶシステムは、携帯電話、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、タブレット（ｔａｂｌｅｔ）ＰＣ、車両用ナビゲーション装置、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、またはＰＭＰ（Ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ）として具現可能である。

図２を再び参照して、入力放送信号の受信及び処理方法を説明すれば、次の通りである。
各種の放送信号（ＣＨ信号、ＩＦ（Ｉｎｔｅｒｍｅｄｉａｔｅ Ｆｒｅｑｕｅｎｃｙ）信号、ＳＩＦ信号、ＣＶＢＳ信号、ＲＧＢ信号またはＹＰｂＰｒ信号）は、当該受信部２２１〜２２４に入力されて受信されうる。当該受信部２２１〜２２４で処理された複数の他の放送入力信号のそれぞれは、ビデオ及びオーディオ処理ロジック部２３０で当該信号のフォーマット（及び当該技術標準）に合わせて、復調及びデコーディングされうる。

ビデオ及びオーディオ処理ロジック部２３０は、各種のビデオ及びオーディオ信号を復調またはデコーディングするための機能ブロックを含みうる。例えば、ビデオ及びオーディオ処理ロジック部２３０は、実施形態によって、デモジュレータ（図示せず）、多機能デコーダ（図示せず）、アナログデモジュレータ（図示せず）などを含みうる。
しかし、本発明の実施形態が、これに限定されるものではなく、入力される信号の種類によって、機能ブロックがさらに追加されることもあり、除去されることもある。

ビデオ及びオーディオ処理ロジック部２３０は、また各種のビデオ信号の大きさ変換、エンコーディング、または画質改善のための映像処理などを行うための機能ブロックを含みうる。例えば、図示されていないが、ビデオ及びオーディオ処理ロジック部２３０は、ビデオ信号の大きさ変換のためのスケーラ（ｓｃａｌｅｒ）、ＣＶＢＳエンコーダ、ビデオエンハンスメント部（ｖｉｄｅｏ ｅｎｈａｎｃｅｍｅｎｔ）などを含みうる。しかし、本発明の実施形態が、これに限定されるものではなく、入力される信号の種類によって、機能ブロックがさらに追加されることもあり、除去されることもある。
ビデオ及びオーディオ処理ロジック部２３０から出力された信号は、当該出力部２７１〜２７４を通じて出力される。

図３は、本発明の実施形態による放送受信システムの一部をさらに詳しく示すブロック図である。図４Ａは、図３に示されたＣＶＢＳ ＡＦＥをさらに詳しく示すブロック図である。図３及び図４Ａを参照すると、ＣＶＢＳ ＡＦＥ２２３は、ＣＶＢＳクロック部４２１、及びＣＶＢＳデータブロック４２２を含み、ＣＶＢＳデータブロック４２２は、バッファ４２２ａとアナログ−デジタル変換器（ＡＤＣ：Ａｎａｌｏｇｕｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）４２２ｂとを含みうる。

ＣＶＢＳクロック部４２１は、オシレータ４１０から出力される基準クロックＲ＿ＣＬＫを受信して、ＣＶＢＳクロック信号（第１クロック信号とも言う）ＣＶＢＳ＿ＣＬＫを発生させる。ＣＶＢＳデータブロック４２２は、ＣＶＢＳクロック信号ＣＶＢＳ＿ＣＬＫを用いてＣＶＢＳ信号を受信し、該受信された信号をＡＤＣ変換することができる。例えば、ＣＶＢＳ信号は、バッファ４２２ａを通じてＡＤＣ４２２ｂに入力されうる。ＡＤＣ４２２ｂは、ＣＶＢＳクロック信号ＣＶＢＳ＿ＣＬＫを用いてアナログＣＶＢＳ信号を当該デジタル信号に変換することができる。

ＣＶＢＳデータブロック４２２から出力されたデータは、ＣＶＢＳロジック部４２５に入力される。ＣＶＢＳロジック部４２５も、ＣＶＢＳクロック信号ＣＶＢＳ＿ＣＬＫを用いてＣＶＢＳデータの復調またはデコーディングなどの処理ができる。ＣＶＢＳロジック部４２５は、図２に示されたビデオ及びオーディオ処理ロジック部２３０の一機能ブロックであり得る。

図４Ｂは、図３に示されたＳＩＦ／ＣＨ／ＩＦ ＡＦＥをさらに詳しく示すブロック図である。図３及び図４Ｂを参照すると、ＳＩＦ／ＣＨ／ＩＦ ＡＦＥ２２４は、ＳＩＦ／ＣＨ／ＩＦクロック部４４１、ＳＩＦクロック部４３１、及びＳＩＦ／ＣＨ／ＩＦデータブロック４４２を含む。ＳＩＦ／ＣＨ／ＩＦデータブロック４４２は、増幅器４４２ａとＡＤＣ４４２ｂとを含みうる。

ＳＩＦ／ＣＨ／ＩＦクロック部４４１は、オシレータ４１０から出力される基準クロックＲ＿ＣＬＫを受信して、ＳＩＦ／ＣＨ／ＩＦクロック信号（第２クロック信号とも言う）ＳＩＦ／ＣＨ／ＩＦ＿ＣＬＫを発生させる。ＳＩＦ／ＣＨ／ＩＦクロック部４４１と同様に、ＳＩＦクロック部４３１は、オシレータ４１０から出力される基準クロックＲ＿ＣＬＫを受信して、ＳＩＦクロック信号（第３クロック信号とも言う）ＳＩＦ＿ＣＬＫを発生させる。

ＳＩＦ／ＣＨ／ＩＦデータブロック４４２は、ＳＩＦ／ＣＨ／ＩＦクロック信号ＳＩＦ／ＣＨ／ＩＦ＿ＣＬＫを用いてＳＩＦ／ＣＨ／ＩＦ信号を受信してＡＤＣ変換することができる。例えば、ＳＩＦ／ＣＨ／ＩＦ信号は、増幅器４４２ａで増幅された後、ＡＤＣ４４２ｂに入力されうる。増幅器４４２ａは、利得（ｇａｉｎ）がプログラマブルに調節されるＰＧＡ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｉｎ Ａｍｐｌｉｆｉｅｒ）として具現可能である。ＡＤＣ４２２ｂは、ＳＩＦ／ＣＨ／ＩＦクロック信号ＳＩＦ／ＣＨ／ＩＦ＿ＣＬＫを用いてアナログＳＩＦ／ＣＨ／ＩＦ信号を当該デジタル信号に変換することができる。

ＳＩＦ／ＣＨ／ＩＦデータブロック４４２から出力されたデータは、ＳＩＦ／ＣＨ／ＩＦロジック部４４５に入力される。ＳＩＦ／ＣＨ／ＩＦロジック部４４５は、ＳＩＦ／ＣＨ／ＩＦクロック信号ＳＩＦ／ＣＨ／ＩＦ＿ＣＬＫを用いてＳＩＦ／ＣＨ／ＩＦデータを追加的に処理（例えば、復調またはデコーディングなどの処理）することができる。ＳＩＦ／ＣＨ／ＩＦロジック部４４５の出力信号のうち、ＳＩＦ信号は、ＳＩＦロジック部４３５に入力されて、ＳＩＦロジック部４３５によって処理されうる。この際、ＳＩＦロジック部４３５は、ＳＩＦクロック部４３２から発生したＳＩＦクロック信号ＳＩＦ＿ＣＬＫによって、ＳＩＦ／ＣＨ／ＩＦロジック部４４５の出力信号のうち、ＳＩＦ信号を処理することができる。
ＳＩＦクロック信号ＳＩＦ＿ＣＬＫは、また放送受信システム２００のシステムクロック信号として使われることもある。

本発明の一実施形態では、第１ないし第３クロック信号ＣＶＢＳ＿ＣＬＫ、ＳＩＦ／ＣＨ／ＩＦ＿ＣＬＫ、ＳＩＦ＿ＣＬＫは、互いに異なる周波数を有するクロック信号である。
図５Ａは、図３ないし図４に示されたＣＶＢＳクロック部４２１の一実施形態を示すブロック図である。これを参照すると、ＣＶＢＳクロック部４２１は、ＰＬＬ４８０、及びマルチプレクサ４９０を含む。ＰＬＬ４８０は、実数ＰＬＬ（ｆｒａｃｔｉｏｎａｌ ＰＬＬ）であり得るが、これに限定されるものではない。例えば、他の実施形態で、ＰＬＬ４８０は、整数ＰＬＬ（ｉｎｔｅｇｅｒ ＰＬＬ）であり得る。

ＰＬＬ４８０が整数ＰＬＬである場合、ＰＬＬ４８０は、オシレータ４１０から出力される基準クロックＲ＿ＣＬＫを整数倍に逓倍したクロック信号を発生させうる。
ＰＬＬ４８０が実数ＰＬＬである場合、ＰＬＬ４８０は、オシレータ４１０から出力される基準クロックＲ＿ＣＬＫを実数倍に逓倍または分周したクロック信号を発生させうる。実数ＰＬＬは、フラクショナル（ｆｒａｃｔｉｏｎａｌ）−Ｎ（Ｎは、実数）ＰＬＬであり得る。

マルチプレクサ４９０は、３：１マルチプレクサであり得るが、これに限定されるものではない。マルチプレクサ４９０は、選択信号ＳＥＬ１によって、ＰＬＬ出力クロック、基準クロックＲ＿ＣＬＫ、及びソースクロックＳ１＿ＣＬＫのうちの何れか１つを選択して、ＣＶＢＳクロック信号ＣＶＢＳ＿ＣＬＫとして出力することができる。ソースクロックＳ１＿ＣＬＫは、システム内部の他のクロック発生器（例えば、２７５、４３１、または４４１など）またはシステム外部から入力されるクロック信号であり得る。

選択信号ＳＥＬ１は、システムのモードによって予め設定されることもあり、ＣＰＵ２５０によって発生しうる。例えば、選択信号ＳＥＬ１は、特定のレジスタ（図示せず）に予め設定しうる。システムが第１モード（例えば、ノーマルモード）である場合、選択信号ＳＥＬ１は“１”として設定され、ＰＬＬ４８０の出力クロックが第１クロック信号ＣＶＢＳ＿ＣＬＫに選択されうる。システムが第２モード（例えば、テストモード）である場合、選択信号ＳＥＬ１は“２”または“３”として設定され、基準クロックＲ＿ＣＬＫまたはソースクロックＳ１＿ＣＬＫがＣＶＢＳクロック信号ＣＶＢＳ＿ＣＬＫに選択されうる。

図５Ｂは、図３ないし図４に示されたＳＩＦ／ＣＨ／ＩＦクロック部の一実施形態を示すブロック図である。これを参照すると、ＳＩＦ／ＣＨ／ＩＦクロック部４４１も、ＣＶＢＳクロック部４２１と同様に構成することができる。ＰＬＬ５２０は、オシレータ４１０から出力される基準クロックＲ＿ＣＬＫを実数倍に逓倍または分周したクロック信号を発生させうる。このクロック信号の周波数は、１つ以上のジッタ特性に基づいて調節することができる。ＰＬＬ５２０は、ロージッタ実数ＰＬＬ（ｌｏｗ ｊｉｔｔｅｒ ｆｒａｃｔｉｏｎａｌ ＰＬＬ）であり得るが、これに限定されるものではない。例えば、他の実施形態で、ＰＬＬ４８０は、整数ＰＬＬであり得る。

マルチプレクサ５３０は、選択信号ＳＥＬ２によって、ＰＬＬ５２０の出力クロック、基準クロックＲ＿ＣＬＫ、及びソースクロックＳ２＿ＣＬＫのうちの何れか１つを選択して、ＳＩＦ／ＣＨ／ＩＦクロック信号ＳＩＦ／ＣＨ／ＩＦ＿ＣＬＫとして出力することができる。ソースクロックＳ２＿ＣＬＫは、システム内部の他のクロック発生器（例えば、２７５、４２１、または４３１など）またはシステム外部から入力されるクロック信号であり得る。

選択信号ＳＥＬ２は、システムのモードによって、予め設定されることもあり、ＣＰＵ２５０によって発生しうる。例えば、選択信号ＳＥＬ２は、特定のレジスタ（図示せず）に予め設定しうる。システムが第１モード（例えば、ノーマルモード）である場合、選択信号ＳＥＬ２は“１”として設定され、ＰＬＬ５２０の出力クロックが第２クロック信号ＳＩＦ／ＣＨ／ＩＦ＿ＣＬＫに選択されうる。システムが第２モード（例えば、テストモード）である場合、選択信号ＳＥＬ２は“２”または“３”として設定され、基準クロックＲ＿ＣＬＫまたはソースクロックＳ２＿ＣＬＫが第２クロック信号ＳＩＦ／ＣＨ／ＩＦ＿ＣＬＫに選択されうる。

ＳＩＦクロック部４３１は、別途に図示されていないが、図５Ａ及び図５Ｂに示されたクロック部４２１、４４１と類似した構成を有しうる。ＳＩＦクロック部４３１は、デスキューＰＬＬ（ｄｅ−ｓｋｅｗ ＰＬＬ）を含みうる。
前述した放送信号は、デジタルＴＶ放送信号、例えば、ＤＴＶビデオ信号とＤＴＶ音声中間周波数信号とを含みうる。また、前記ＴＶ放送信号は、アナログＴＶ放送信号、例えば、アナログビデオ信号とアナログ音声中間周波数信号とを含みうる。

実施形態によって、デジタルＴＶ放送信号、すなわち、ＤＴＶビデオ信号とＤＴＶ音声中間周波数信号は、ヨーロッパ（Ｅｕｒｏｐｅ）のＤＴＶ標準であるＤＶＢ（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｂｒｏａｄｃａｓｔｉｎｇ）ファミリ（ｆａｍｉｌｙ）、例えば、ＤＶＢ−Ｓ（衛星用）、ＤＶＢ−Ｔ（地上波用）、ＤＶＢ−Ｃ（ケーブル用）、ＤＶＢ−Ｈ（携帯用）、またはＤＶＢ−ＳＨ（Ｓａｔｅｌｌｉｔｅ ｓｅｒｖｉｃｅｓ ｔｏ Ｈａｎｄｈｅｌｄｓ）による信号であり得る。

他の実施形態によって、デジタルＴＶ放送信号、すなわち、ＤＴＶビデオ信号とＤＴＶ音声中間周波数信号は、北アメリカ（Ｎｏｒｔｈ Ａｍｅｒｉｃａ）のＤＴＶ標準であるＡＴＳＣ（Ａｄｖａｎｃｅｄ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ Ｃｏｍｍｉｔｔｅｅ）ファミリ、例えば、ＡＴＳＣ（地上波用／ケーブル用）またはＡＴＳＣ−Ｍ／Ｈ（モバイル用（ｍｏｂｉｌｅ）／携帯用）に符合する信号であり得る。

さらに他の実施形態によって、デジタルＴＶ放送信号、すなわち、ＤＴＶビデオ信号とＤＴＶ音声中間周波数信号は、日本（Ｊａｐａｎ）とラテンアメリカ（Ｌａｔｉｎ Ａｍｅｒｉｃａ）とのＤＴＶ標準であるＩＳＤＢ（Ｉｎｔｅｇｒａｔｅｄ Ｓｅｒｖｉｃｅｓ Ｄｉｇｉｔａｌ Ｂｒｏａｄｃａｓｔｉｎｇ）、例えば、ＩＳＤＢ−Ｓ（衛星用）、ＩＳＤＢ−Ｔ（地上波用）、ＩＳＤＢ−Ｃ（ケーブル用）、１ｓｅｇ（ｈａｎｄｈｅｌｄ）に適した信号であり得る。ここで、１ｓｅｇは、日本、チリ、ブラジル、ペルー、及びアルゼンチンで使う移動地上波デジタル音声中間周波数／ビデオ及びデータ放送サービスである。

さらに他の実施形態によって、デジタルＴＶ放送信号、すなわち、ＤＴＶビデオ信号とＤＴＶ音声中間周波数信号は、ブラジル（Ｂｒａｚｉｌ）、アルゼンチン（Ａｒｇｅｎｔｉｎａ）、チリ（Ｃｈｉｌｅ）、ペルー（Ｐｅｒｕ）、ベネズエラ（Ｖｅｎｅｚｕｅｌａ）、ボリビア（Ｂｏｌｉｖｉａ）、エクアドル（Ｅｃｕａｄｏｒ）、コスタリカ（Ｃｏｓｔａ Ｒｉｃａ）、ウルグアイ（Ｕｒｕｇｕａｙ）のＤＴＶ標準であるＩＳＤＢ−Ｔｂ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｄｉｇｉｔａｌ Ｂｒｏａｄｃａｓｔ、Ｔｅｒｒｅｓｔｒｉａｌ、Ｂｒａｚｉｌｉａｎ ｖｅｒｓｉｏｎ）を満足する信号であり得る。

さらに他の実施形態によって、デジタルＴＶ放送信号、すなわち、ＤＴＶビデオ信号とＤＴＶ音声中間周波数信号は、中国のＤＴＶ標準であるＣＤＭＢ−Ｔ／Ｈ（Ｃｈｉｎａ Ｄｉｇｉｔａｌ Ｍｕｌｔｉｍｅｄｉａ Ｂｒｏａｄｃａｓｔ−Ｔｅｒｒｅｓｔｒｉａｌ／Ｈａｎｄｈｅｌｄ）、またはＣＭＭＢ（Ｃｈｉｎａ Ｍｏｂｉｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｂｒｏａｄｃａｓｔｉｎｇ）を満足する信号であり得る。

さらに他の実施形態によって、デジタルＴＶ放送信号は、韓国のＤＴＶ標準であるＴ−ＤＭＢ（Ｔｅｒｒｅｓｔｒｉａｌ−Ｄｉｇｉｔａｌ Ｍｕｌｔｉｍｅｄｉａ Ｂｒｏａｄｃａｓｔｉｎｇ）またはＳ−ＤＭＢ（Ｓａｔｅｌｌｉｔｅ−Ｄｉｇｉｔａｌ Ｍｕｌｔｉｍｅｄｉａ Ｂｒｏａｄｃａｓｔｉｎｇ）を満足する信号であり得る。

さらに他の実施形態によって、アナログＴＶ放送信号、すなわち、アナログビデオ信号とアナログ音声中間周波数信号は、ＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ Ｃｏｍｍｉｔｔｅｅ）、ＰＡＬ（Ｐｈａｓｅ Ａｌｔｅｒｎａｔｉｎｇ Ｌｉｎｅ）、またはＳＥＣＡＭ（Ｓｅｑｕｅｎｔｉａｌ Ｃｏｌｏｒ ｗｉｔｈ Ｍｅｍｏｒｙ）に適した信号であり得る。
前述したように、本発明の実施形態によれば、単一オシレータから発生する基準クロックを用いて、システム内の複数のＡＦＥのための互いに異なる周波数を有するクロック信号を発生させることによって、チップのサイズ及び製造コストが減る。

本発明は、またコンピュータで読み取り可能な記録媒体にコンピュータで読み取り可能なコードとして具現しうる。コンピュータで読み取り可能な記録媒体は、コンピュータシステムによって読み取れるデータが保存されるあらゆる種類の記録装置を含む。コンピュータで読み取り可能な記録媒体の例としては、ＲＯＭ、ＲＡＭ、ＣＤ−ＲＯＭ、磁気テープ、フロッピー（登録商標）ディスク、光データ保存装置などがある。

また、コンピュータで読み取り可能な記録媒体は、ネットワークで連結されたコンピュータシステムに分散されて、分散方式でコンピュータで読み取り可能なコードとして保存されて実行可能である。そして、本発明を具現するための機能的な（ｆｕｎｃｔｉｏｎａｌ）プログラム、コード及びコードセグメントは、本発明が属する技術分野のプログラマーによって容易に推論されうる。

本発明の内容は、図面に示された実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。

本発明は、放送受信システムのフロントエンド集積回路、それを含む放送受信システム、及びその動作方法に利用されうる。

１０：放送システム
１００：放送送信システム
２００：放送受信システム
２１０：スイッチモジュール
２２１：ＨＤＭＩ受信部
２２２：ＲＧＢフロントエンド
２２３：ＣＶＢＳフロントエンド
２２４：ＳＩＦ／ＣＨ／ＩＦフロントエンド
２２５：オーディオＡＤＣモジュール
２３０：ビデオ及びオーディオ処理ロジック部
２５０：ＣＰＵ

Claims (20)

1. 基準クロックを発生するオシレータと；
   前記オシレータから前記基準クロックを受信して、第１クロック信号を発生させる第１クロック部を含み、
   前記第１クロック信号を使って第１フォーマットを有する第１放送信号を受信して処理する第１アナログフロントエンド部と；
   前記オシレータから前記基準クロックを受信して、前記第１クロック信号とは異なる第２クロック信号を発生させる第２クロック部を含み、前記第２クロック信号を使って、前記第１フォーマットとは異なる第２フォーマットを有する第２放送信号を受信して処理する第２アナログフロントエンド部と；を備え、
   前記第１クロック部は、第１ＰＬＬを用いて発生させたクロック信号、前記基準クロック及び第１のソースクロックからのソースクロック信号のいずれかを前記第１クロック信号として出力し、
   前記第２クロック部は、前記第１ＰＬＬとは異なる特性を有する第２ＰＬＬを用いて発生させたクロック信号、前記基準クロック及び第２のソースクロックからのソースクロック信号のいずれかを前記第２クロック信号として出力する放送受信システムのフロントエンド集積回路。
2. 前記フロントエンド集積回路は、
   前記オシレータから前記基準クロックを受信して、第３クロック信号を発生させる第３クロック部をさらに含み、
   前記第３クロック信号は、前記第３クロック信号によって動作するロジック回路に提供される請求項１に記載の放送受信システムのフロントエンド集積回路。
3. 前記第３クロック部は、
   整数を用いて、前記基準クロックを逓倍または分周して、前記第３クロック信号を発生させる請求項２に記載の放送受信システムのフロントエンド集積回路。
4. 前記第１クロック信号は、第１実数を用いて、前記基準クロックを逓倍または分周することによって定められる第１周波数を有し、
   前記第２クロック信号は、第２実数を用いて、前記基準クロックを逓倍または分周することによって定められる第２周波数を有し、
   前記第２クロック信号の周波数は、１つ以上のジッタ特性に基づいて調節される請求項２に記載の放送受信システムのフロントエンド集積回路。
5. 前記第１クロック部は、
   前記基準クロックを受信し、前記第１実数を用いて、前記基準クロックを逓倍または分周するフラクショナル（ｆｒａｃｔｉｏｎａｌ）−Ｎ（Ｎは、実数）ＰＬＬと、
   前記フラクショナル−Ｎ ＰＬＬから出力されるクロック信号、前記基準クロック及び前記第１のソースクロックからのソースクロック信号のうちの何れか１つを選択して出力する第１マルチプレクサと、
   を含む請求項４に記載の放送受信システムのフロントエンド集積回路。
6. 前記第２クロック部は、
   前記基準クロックを受信し、前記第２実数を用いて、前記基準クロックを逓倍または分周するロージッタフラクショナル（ｌｏｗ ｊｉｔｔｅｒ ｆｒａｃｔｉｏｎａｌ）−Ｎ（Ｎは、実数）ＰＬＬと、
   前記ロージッタフラクショナル−Ｎ ＰＬＬから出力されるクロック信号、前記第２のソースクロックからのソースクロック信号及び前記基準クロックのうちの何れか１つを選択して出力する第２マルチプレクサと、
   を含む請求項５に記載の放送受信システムのフロントエンド集積回路。
7. 前記第３クロック部は、
   前記基準クロックを受信し、前記整数を用いて、前記基準クロックを逓倍または分周する整数ＰＬＬと、
   前記整数ＰＬＬから出力されるクロック信号、前記ソースクロック信号及び前記基準クロックのうちの何れか１つを選択して出力する第３マルチプレクサと、
   を含む請求項６に記載の放送受信システムのフロントエンド集積回路。
8. 前記第１放送信号は、ＣＶＢＳ（Ｃｏｍｐｏｓｉｔｅ Ｖｉｄｅｏ Ｂａｎｋｉｎｇ Ｓｙｎｃ）信号であり、
   前記第２放送信号は、ＳＩＦ（Ｓｏｕｎｄ Ｉｎｔｅｒｍｅｄｉａｔｅ Ｆｒｅｑｕｅｎｃｙ）信号、ＣＨ信号またはＩＦ（Ｉｎｔｅｒｍｅｄｉａｔｅ Ｆｒｅｑｕｅｎｃｙ）信号である請求項２に記載の放送受信システムのフロントエンド集積回路。
9. 前記第１アナログフロントエンド部は、
   前記第１放送信号をバッファリングする第１バッファと、
   前記第１クロック信号を用いて、前記バッファリングされた第１放送信号を第１デジタル信号に変換する第１アナログ−デジタル変換器と、
   を含む請求項８に記載の放送受信システムのフロントエンド集積回路。
10. 前記第２アナログフロントエンド部は、
    前記第２放送信号を受信して増幅する増幅器と、
    前記第２クロック信号を用いて、前記増幅された第２放送信号を第２デジタル信号に変換する第２アナログ−デジタル変換器と、を含み、
    前記増幅器の利得は、プログラマブルに調節される請求項９に記載の放送受信システムのフロントエンド集積回路。
11. ＣＶＢＳ信号を第１放送信号に、ＳＩＦ信号、ＣＨ信号及びＩＦ信号のうちの少なくとも１つを第２放送信号として受信して処理することができるデジタルＴＶ（ＤＴＶ）受信器において、
    基準クロックを発生するオシレータと；
    前記オシレータによって提供される前記基準クロックから第１クロック信号を発生させる第１クロック部を含み、前記第１クロック信号を用いて、前記第１放送信号を受信して処理するＣＶＢＳモジュールと；
    前記基準クロックから前記第１クロック信号とは異なる第２クロック信号を発生させる第２クロック部を含み、前記第２クロック信号を用いて、前記第２放送信号を受信して処理するＳＩＦ／ＣＨ／ＩＦモジュールと；を備え、
    前記第１クロック部は、第１ＰＬＬを用いて発生させたクロック信号、前記基準クロック及び第１のソースクロックからのソースクロック信号のいずれかを前記第１クロック信号として出力し、
    前記第２クロック部は、前記第１ＰＬＬとは異なる特性を有する第２ＰＬＬを用いて発生させたクロック信号、前記基準クロック及び第２のソースクロックからのソースクロック信号のいずれかを前記第２クロック信号として出力するＤＴＶ受信器。
12. 前記フロントエンド集積回路は、
    前記基準クロックから第３クロック信号を発生させるＳＩＦクロック部と、
    前記第３クロック信号によって動作するＳＩＦロジック回路と、
    をさらに含む請求項１１に記載のＤＴＶ受信器。
13. 前記第１クロック部は、
    前記基準クロックを受信し、第１実数を用いて、前記基準クロックを逓倍または分周するフラクショナル−Ｎ（Ｎは、実数）ＰＬＬと、
    前記フラクショナル−Ｎ ＰＬＬから出力されるクロック信号、前記基準クロック及び前記第１のソースクロックからのソースクロック信号のうちの何れか１つを選択して出力する第１マルチプレクサと、
    を含む請求項１２に記載のＤＴＶ受信器。
14. 前記ＣＶＢＳモジュールは、
    前記第１放送信号をバッファリングする第１バッファと、
    前記第１クロック信号を用いて、前記バッファリングされた第１放送信号を第１デジタル信号に変換する第１アナログ−デジタル変換器と、
    を含む請求項１３に記載のＤＴＶ受信器。
15. 前記第２クロック部は、
    前記基準クロックを受信し、第２実数を用いて、前記基準クロックを逓倍または分周するロージッタフラクショナル−Ｎ（Ｎは実数）ＰＬＬと、
    前記ロージッタフラクショナル−Ｎ ＰＬＬから出力されるクロック信号、前記第２のソースクロックからのソースクロック信号及び前記基準クロックのうちの何れか１つを選択して出力する第２マルチプレクサと、
    を含む請求項１３に記載のＤＴＶ受信器。
16. 前記ＳＩＦ／ＣＨ／ＩＦモジュールは、
    前記第２放送信号を受信して増幅する増幅器と、
    前記第２クロック信号を用いて、前記増幅された第２放送信号を第２デジタル信号に変換する第２アナログ−デジタル変換器と、を含み、
    前記増幅器の利得は、プログラマブルに調節される請求項１５に記載のＤＴＶ受信器。
17. 前記ＳＩＦクロック部は、
    前記基準クロックを受信し、前記整数を用いて、前記基準クロックを逓倍または分周する整数ＰＬＬと、
    前記整数ＰＬＬから出力されるクロック信号、前記ソースクロック信号及び前記基準クロックのうちの何れか１つを選択して出力する第３マルチプレクサと、
    を含む請求項１６に記載のＤＴＶ受信器。
18. 単一オシレータから発生する基準クロックと第１ＰＬＬを用いて第１クロック信号を発生する段階と、
    前記基準クロックと前記第１ＰＬＬとは異なる特性を有する第２ＰＬＬとを用いて前記第１クロック信号と互いに異なる周波数を有する第２クロック信号を発生させる段階と、
    前記第１クロック信号を用いて、第１フォーマットを有する第１アナログ放送信号を受信して、第１デジタル信号に変換する段階と、
    前記第２クロック信号を用いて、前記第１フォーマットと異なる第２フォーマットを有する第２アナログ放送信号を受信して、第２デジタル信号に変換する段階と、を含み、
    前記第１クロック信号は、前記基準クロック、前記第１ＰＬＬから出力されるクロック信号と第１のソースクロックから入力されるソースクロック信号のいずれかが原因で発生し、
    前記第２クロック信号は、前記基準クロック、前記第２ＰＬＬから出力されるクロック信号及び第２のソースクロックから入力されるソースクロック信号のいずれかが原因で発生する放送受信システムでのフロントエンド集積回路の動作方法。
19. 前記方法は、
    前記基準クロックを用いて、前記第１及び第２クロック信号と異なる周波数を有する第３クロック信号を発生させる段階をさらに含む請求項１８に記載の放送受信システムでのフロントエンド集積回路の動作方法。
20. 前記第１及び第２クロック信号のそれぞれは、前記基準クロックをそれぞれの実数で逓倍または分周することによって定められる周波数を有し、
    前記第３クロック信号は、前記基準クロックを整数で逓倍することによって定められる周波数を有する請求項１９に記載の放送受信システムでのフロントエンド集積回路の動作方法。

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