JP6092277B2

JP6092277B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP6092277B2
Application number: JP2015028953A
Authority: JP
Inventors: 楊金成
Original assignee: 旺宏電子股▲ふん▼有限公司
Priority date: 2014-08-27
Filing date: 2015-02-17
Publication date: 2017-03-08
Anticipated expiration: 2035-02-17
Also published as: KR102265650B1; TW201608633A; TWI593007B; JP2016048773A; KR20160025428A

Description

本発明は、電子装置およびその製造方法に関するものであり、特に、半導体装置およびその製造方法に関するものである。 The present invention relates to an electronic device and a manufacturing method thereof, and more particularly, to a semiconductor device and a manufacturing method thereof.

科学技術の発展とともに、メモリセルアレイ領域と周辺回路領域の素子を同じチップ上に統合することによって、コストを削減し、プロセスを簡易化し、チップ面積を縮小する傾向になってきている。しかしながら、メモリセルアレイ領域と周辺回路領域の間の境界（boundary）領域には大きな段差（step height）があり、後続のプロセスをより複雑にしている。 Along with the development of science and technology, there is a tendency to reduce the cost, simplify the process, and reduce the chip area by integrating the elements of the memory cell array region and the peripheral circuit region on the same chip. However, there is a large step height in the boundary region between the memory cell array region and the peripheral circuit region, which makes subsequent processes more complicated.

図１は、従来の半導体装置を示す断面概略図である。図１を参照すると、例えば、従来の半導体装置は、基板１０の表面のスタック層１２の高さを減らすために、メモリセルアレイ領域１１０の基板１０の一部を除去して、その中にスタック層１２を充填する。しかしながら、このような方法は、メモリセルアレイ領域１１０と周辺回路領域１２０の間の境界領域１３０に大きな段差を作る結果となる。段差の問題を解決するためには、メモリセルアレイ領域１１０と周辺回路領域１２０の間の境界領域１３０を比較的長く（約３μｍ）保つ必要がある。そして、フォトリソグラフィ、エッチング、膜蒸着、平坦化（例えば、化学的機械的研磨（chemical mechanical polishing, CMP）プロセス）等の一連の複雑なプロセスを行った後、境界領域１３０に大きくて深い溝１８を形成する。また、これらのプロセスの間、溝１８にシリコン窒化層１４およびシリコン酸化層１６を充填する。しかしながら、シリコン窒化層１４およびシリコン酸化層１６は、エッチング速度が異なるため、ウェットエッチングプロセスでシリコン窒化層１４およびシリコン酸化層１６の余分な部分を除去した後、通常、シリコン窒化層１４の両側に凹部２０が生成され、シリコン酸化層１６の上面がメモリセルアレイ領域１１０および周辺回路領域１２０の上面よりもわずかに高くなる。境界の平坦化プロセスは、製造過程において複雑な工程を必要とするため、コストが高くなる。また、従来の方法では高低差が残るため、後続のプロセスの複雑さが増し、製品信頼性を下げることになる。 FIG. 1 is a schematic cross-sectional view showing a conventional semiconductor device. Referring to FIG. 1, for example, in the conventional semiconductor device, in order to reduce the height of the stack layer 12 on the surface of the substrate 10, a part of the substrate 10 in the memory cell array region 110 is removed and the stack layer is formed therein. 12 is filled. However, such a method results in a large step in the boundary region 130 between the memory cell array region 110 and the peripheral circuit region 120. In order to solve the step difference, it is necessary to keep the boundary region 130 between the memory cell array region 110 and the peripheral circuit region 120 relatively long (about 3 μm). Then, after performing a series of complicated processes such as photolithography, etching, film deposition, and planarization (eg, chemical mechanical polishing (CMP) process), a large and deep groove 18 is formed in the boundary region 130. Form. Also, during these processes, the trench 18 is filled with the silicon nitride layer 14 and the silicon oxide layer 16. However, since the silicon nitride layer 14 and the silicon oxide layer 16 have different etching rates, the silicon nitride layer 14 and the silicon oxide layer 16 are usually removed on both sides of the silicon nitride layer 14 after removing an excess portion of the silicon nitride layer 14 and the silicon oxide layer 16 by a wet etching process. The recess 20 is generated, and the upper surface of the silicon oxide layer 16 is slightly higher than the upper surfaces of the memory cell array region 110 and the peripheral circuit region 120. The process of flattening the boundary requires a complicated process in the manufacturing process, which increases the cost. In addition, since the height difference remains in the conventional method, the complexity of subsequent processes increases and the product reliability decreases.

そのため、メモリセルアレイ領域と周辺回路領域の間の境界領域を処理するプロセスを簡易化し、且つこれらの領域間の段差を最小化することによって、後続のプロセスの複雑さを減らし、チップ面積を増やすと同時に、コストを下げることが、重要な課題となっている。 Therefore, by simplifying the process of processing the boundary region between the memory cell array region and the peripheral circuit region, and minimizing the step between these regions, the complexity of subsequent processes is reduced and the chip area is increased. At the same time, reducing costs is an important issue.

本発明は、メモリセルアレイ領域と周辺回路領域の間の境界領域における段差を減らすことのできる半導体装置およびその製造方法を提供する。 The present invention provides a semiconductor device capable of reducing a step in a boundary region between a memory cell array region and a peripheral circuit region, and a manufacturing method thereof.

本発明は、製造プロセスを簡易化し、同時にチップ面積を増やすことのできる半導体装置およびその製造方法を提供する。 The present invention provides a semiconductor device capable of simplifying the manufacturing process and simultaneously increasing the chip area, and a manufacturing method thereof.

本発明は、半導体装置の製造方法を提供し、この方法は、基板を提供することを含む。基板は、第１領域と、第２領域と、第３領域とを含む。第１領域の基板の上面は、第２領域の基板の上面よりも低く、第３領域の基板は、第１段差を有する。第３領域は、第１領域と第２領域の間に配置される。基板の上にスタック層をコンフォーマルに（conformally）形成する。第３領域のスタック層は、第２段差を有する。スタック層の上に流動性材料層を形成する。流動性材料層に対して第１エッチングプロセスを行い、流動性材料層の一部を除去する。第１領域の流動性材料層をマスクとして使用して、第２領域および第３領域のスタック層に対して第２エッチングプロセスを行い、第２領域の基板の上面を露出する。流動性材料層を除去する。 The present invention provides a method of manufacturing a semiconductor device, the method including providing a substrate. The substrate includes a first region, a second region, and a third region. The upper surface of the substrate in the first region is lower than the upper surface of the substrate in the second region, and the substrate in the third region has a first step. The third region is disposed between the first region and the second region. A stack layer is conformally formed on the substrate. The stack layer in the third region has a second step. A flowable material layer is formed on the stack layer. A first etching process is performed on the flowable material layer to remove a part of the flowable material layer. Using the flowable material layer in the first region as a mask, the second etching process is performed on the stack layer in the second region and the third region to expose the upper surface of the substrate in the second region. Remove the flowable material layer.

本発明の１つの実施形態によれば、基板の上にスタック層をコンフォーマルに形成するステップにおいて、第１領域のスタック層の上面と第２領域の基板の上面は、実質的に同一平面上にある。 According to one embodiment of the present invention, in the step of conformally forming the stack layer on the substrate, the top surface of the stack layer in the first region and the top surface of the substrate in the second region are substantially coplanar. It is in.

本発明の１つの実施形態によれば、流動性材料層を除去するステップの後、第３領域のスタック層の上面は、第２領域の基板の上面と実質的に等しいか、それよりも低い。 According to one embodiment of the present invention, after the step of removing the flowable material layer, the top surface of the stack layer in the third region is substantially equal to or lower than the top surface of the substrate in the second region. .

本発明の１つの実施形態によれば、流動性材料層の材料は、有機材料、無機材料、または有機‐無機複合材料を含む。 According to one embodiment of the invention, the material of the flowable material layer comprises an organic material, an inorganic material, or an organic-inorganic composite material.

本発明の１つの実施形態によれば、流動性材料層の材料は、有機材料を含む。流動性材料層の有機材料は、フォトレジスト（photoresist, PR）、有機下層（organic under layer, ODL）、下層反射防止コーティング（bottom anti-reflection coating, BARC）、または塗布ガラス（spin-on glass, SOG）を含む。 According to one embodiment of the invention, the material of the flowable material layer comprises an organic material. The organic material of the flowable material layer can be photoresist (PR), organic under layer (ODL), bottom anti-reflection coating (BARC), or spin-on glass, SOG).

本発明の１つの実施形態によれば、流動性材料層は、単層構造、二層構造、または多層構造を含む。 According to one embodiment of the invention, the flowable material layer comprises a single layer structure, a two layer structure, or a multilayer structure.

本発明の１つの実施形態によれば、流動性材料層は、二層構造を含む。二層構造は、第１材料層と、第２材料層とを含む。第１材料層および第２材料層は、同じ材料の層である。 According to one embodiment of the invention, the flowable material layer comprises a two-layer structure. The two-layer structure includes a first material layer and a second material layer. The first material layer and the second material layer are layers of the same material.

本発明の１つの実施形態によれば、流動性材料層は、二層構造を含む。二層構造は、第１材料層と、第２材料層とを含む。第１材料層および第２材料層は、異なる材料の層である。 According to one embodiment of the invention, the flowable material layer comprises a two-layer structure. The two-layer structure includes a first material layer and a second material layer. The first material layer and the second material layer are layers of different materials.

本発明の１つの実施形態によれば、スタック層は、複数の誘電体層と、複数の導電層とを含む。誘電体層と導電層は、互いに積み重ねられる。誘電体層に対する第２エッチングプロセスのエッチング速度は、導電層に対するエッチング速度と等しい。 According to one embodiment of the present invention, the stack layer includes a plurality of dielectric layers and a plurality of conductive layers. The dielectric layer and the conductive layer are stacked on each other. The etching rate of the second etching process for the dielectric layer is equal to the etching rate for the conductive layer.

本発明の１つの実施形態によれば、流動性材料層に対して第１エッチングプロセスを行った後、第２領域のスタック層が露出する。 According to one embodiment of the present invention, after the first etching process is performed on the flowable material layer, the stack layer in the second region is exposed.

本発明の１つの実施形態によれば、流動性材料層に対して第１エッチングプロセスを行った後、第１領域に残った流動性材料層の厚さは、第２領域に残った流動性材料層の厚さよりも大きく、且つ第２段差よりも大きい。 According to one embodiment of the present invention, after the first etching process is performed on the flowable material layer, the thickness of the flowable material layer remaining in the first region is equal to the flowability remaining in the second region. It is larger than the thickness of the material layer and larger than the second step.

本発明の１つの実施形態によれば、流動性材料層に対して第１エッチングプロセスを行った後、第１領域に残った流動性材料層の厚さは、第２領域に残った流動性材料層の厚さよりも大きく、且つ第２段差よりも小さい。 According to one embodiment of the present invention, after the first etching process is performed on the flowable material layer, the thickness of the flowable material layer remaining in the first region is equal to the flowability remaining in the second region. It is larger than the thickness of the material layer and smaller than the second step.

本発明の１つの実施形態によれば、基板を形成するステップは、基板に対して第１パターニングプロセスを行うことと、第１領域および第３領域の基板を除去することを含み、第１領域の基板の上面は、第２領域の基板の上面よりも低い。 According to one embodiment of the present invention, forming the substrate includes performing a first patterning process on the substrate and removing the substrate in the first region and the third region. The upper surface of the substrate is lower than the upper surface of the substrate in the second region.

本発明の１つの実施形態によれば、第１領域の流動性材料層を除去した後、第１領域のスタック層に対して第２パターニングプロセスを行い、第１領域のスタック層の一部を除去して、第１領域のスタック層に複数の溝を形成する。各溝の中に、電荷蓄積層と対応する導電性ピラーを順番に形成する。電荷蓄積層は、導電性ピラーとスタック層の間に配置される。 According to one embodiment of the present invention, after removing the flowable material layer in the first region, a second patterning process is performed on the stack layer in the first region, and a part of the stack layer in the first region is formed. By removing, a plurality of grooves are formed in the stack layer of the first region. In each groove, a conductive pillar corresponding to the charge storage layer is formed in order. The charge storage layer is disposed between the conductive pillar and the stack layer.

本発明は、基板と、スタック層とを含む半導体装置を提供する。基板は、第１領域と、第２領域と、第３領域とを含む。第３領域は、第１領域と第２領域の間に配置される。第１領域の基板の上面は、第２領域の基板の上面よりも低くなるので、第３領域の基板は、第１段差を有する。スタック層は、第１領域および第３領域の基板の上に配置される。第１領域のスタック層の上面と第２領域の基板の上面は、実質的に同一平面上にある。 The present invention provides a semiconductor device including a substrate and a stack layer. The substrate includes a first region, a second region, and a third region. The third region is disposed between the first region and the second region. Since the upper surface of the substrate in the first region is lower than the upper surface of the substrate in the second region, the substrate in the third region has a first step. The stack layer is disposed on the substrate in the first region and the third region. The top surface of the stack layer in the first region and the top surface of the substrate in the second region are substantially coplanar.

本発明の１つの実施形態によれば、第３領域のスタック層の上面は、第２領域の基板の上面と実質的に等しいか、それよりも低い。 According to one embodiment of the present invention, the top surface of the stack layer in the third region is substantially equal to or lower than the top surface of the substrate in the second region.

本発明の１つの実施形態によれば、スタック層は、複数の誘電体層と、複数の導電層とを含む。誘電体層と導電層は、互いに積み重ねられる。 According to one embodiment of the present invention, the stack layer includes a plurality of dielectric layers and a plurality of conductive layers. The dielectric layer and the conductive layer are stacked on each other.

本発明の１つの実施形態によれば、半導体装置は、さらに、複数の導電性ピラーと、複数の電荷蓄積層とを含む。導電性ピラーは、第１領域のスタック層の中に配置される。電荷蓄積層は、導電性ピラーとスタック層の間に配置される。 According to one embodiment of the present invention, the semiconductor device further includes a plurality of conductive pillars and a plurality of charge storage layers. The conductive pillar is disposed in the stack layer of the first region. The charge storage layer is disposed between the conductive pillar and the stack layer.

本発明の１つの実施形態によれば、第１領域は、メモリセルアレイ領域であり、第２領域は、周辺回路領域である。 According to one embodiment of the present invention, the first region is a memory cell array region and the second region is a peripheral circuit region.

本発明の１つの実施形態によれば、第３領域の幅は、４０ｎｍ〜１４０ｎｍである。 According to one embodiment of the present invention, the width of the third region is 40 nm to 140 nm.

以上のように、本発明の実施形態は、流動性材料層を使用して、第１領域のスタック層を覆い、第３領域のスタック層を部分的に覆うため、第１領域および第３領域の流動性材料層の上面が第２領域のスタック層の上面とほぼ等しい。そして、第１領域の流動性材料層をマスクとして使用して、第２領域および第３領域のスタック層に対してエッチングプロセスを行い、第２領域の基板の上面を露出する。第１領域および第３領域のスタック層の上面は、第２領域の基板の上面とほぼ等しい。したがって、メモリセルアレイ領域（例えば、第１領域）と周辺回路領域（例えば、第２領域）の間の境界領域（例えば、第３領域）の段差を減らし、それによって、後続のプロセスの複雑さを簡易化し、製造コストを下げることができる。 As described above, the embodiment of the present invention uses the flowable material layer to cover the first region stack layer and partially cover the third region stack layer. The upper surface of the fluid material layer is substantially equal to the upper surface of the stack layer in the second region. Then, using the flowable material layer in the first region as a mask, an etching process is performed on the stack layer in the second region and the third region to expose the upper surface of the substrate in the second region. The top surfaces of the stack layers in the first region and the third region are substantially equal to the top surface of the substrate in the second region. Therefore, the step of the boundary region (for example, the third region) between the memory cell array region (for example, the first region) and the peripheral circuit region (for example, the second region) is reduced, thereby reducing the complexity of the subsequent process. This simplifies the manufacturing cost.

本発明の上記および他の特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。 In order to make the above and other features and advantages of the present invention more comprehensible, several embodiments accompanied with figures are described below.

従来の半導体装置を示す断面概略図である。It is the cross-sectional schematic which shows the conventional semiconductor device. 本発明の１つの実施形態に係る半導体装置の製造方法を示す断面概略図である。It is a section schematic diagram showing a manufacturing method of a semiconductor device concerning one embodiment of the present invention. 本発明の１つの実施形態に係る半導体装置の製造方法を示す断面概略図である。It is a section schematic diagram showing a manufacturing method of a semiconductor device concerning one embodiment of the present invention. 本発明の１つの実施形態に係る半導体装置の製造方法を示す断面概略図である。It is a section schematic diagram showing a manufacturing method of a semiconductor device concerning one embodiment of the present invention. 本発明の１つの実施形態に係る半導体装置の製造方法を示す断面概略図である。It is a section schematic diagram showing a manufacturing method of a semiconductor device concerning one embodiment of the present invention. 本発明の１つの実施形態に係る半導体装置の製造方法を示す断面概略図である。It is a section schematic diagram showing a manufacturing method of a semiconductor device concerning one embodiment of the present invention. 本発明の１つの実施形態に係る半導体装置の製造方法を示す断面概略図である。It is a section schematic diagram showing a manufacturing method of a semiconductor device concerning one embodiment of the present invention. 本発明の１つの実施形態に係る半導体装置の製造方法を示す断面概略図である。It is a section schematic diagram showing a manufacturing method of a semiconductor device concerning one embodiment of the present invention. 図２Ａに示した部分的スタック層を示す拡大概略図である。2B is an enlarged schematic diagram showing the partial stack layer shown in FIG. 2A. FIG. 本発明の第１実施形態に係る半導体装置を示す断面概略図である。1 is a schematic cross-sectional view showing a semiconductor device according to a first embodiment of the present invention. 本発明の第２実施形態に係る半導体装置を示す断面概略図である。It is a section schematic diagram showing a semiconductor device concerning a 2nd embodiment of the present invention. 本発明の第３実施形態に係る半導体装置を示す断面概略図である。It is a section schematic diagram showing a semiconductor device concerning a 3rd embodiment of the present invention. 本発明の第４実施形態に係る半導体装置を示す断面概略図である。It is a section schematic diagram showing a semiconductor device concerning a 4th embodiment of the present invention. 本発明の別の実施形態に係る流動性材料層に対して第１エッチングプロセスを行った時の半導体装置を示す断面概略図である。It is a cross-sectional schematic diagram which shows a semiconductor device when performing the 1st etching process with respect to the fluid material layer which concerns on another embodiment of this invention. 本発明のさらに別の実施形態に係る流動性材料層に対して第１エッチングプロセスを行った時の半導体装置を示す断面概略図である。It is a cross-sectional schematic diagram which shows a semiconductor device when a 1st etching process is performed with respect to the fluid material layer which concerns on another embodiment of this invention.

以下、添付の図面を例として、本発明の実施形態を詳細に説明する。各図面および関連説明において、同一または類似する構成要素には、同一の参照番号を使用する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the drawings and the related description, the same reference numerals are used for the same or similar components.

図２Ａ〜Ｇは、本発明の１つの実施形態に係る半導体装置の製造方法を示す断面概略図である。 2A to 2G are schematic cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.

図２Ａを参照すると、まず、基板１００を提供する。基板１００は、第１領域１１０と、第２領域１２０と、第３領域１３０とを含む。第３領域１３０は、第１領域１１０と第２領域１２０の間に配置される。第１領域１１０の基板１００の上面は、第２領域１２０の基板１００の上面よりも低く、第３領域１３０の基板１００は、第１段差Ｈ１を有する。本発明の１つの実施形態において、第１段差Ｈ１は、４０ｎｍ〜１４０ｎｍである。１つの実施形態において、第１領域１１０は、メモリセルアレイ領域であり、第２領域１２０は、周辺回路領域であり、第３領域１３０は、メモリセルアレイ領域と周辺回路領域の間の境界領域である。１つの実施形態において、第３領域１３０の幅は、４０ｎｍ〜１４０ｎｍであり、従来技術の３μｍの距離よりも大幅に短い。 Referring to FIG. 2A, first, a substrate 100 is provided. The substrate 100 includes a first region 110, a second region 120, and a third region 130. The third region 130 is disposed between the first region 110 and the second region 120. The upper surface of the substrate 100 in the first region 110 is lower than the upper surface of the substrate 100 in the second region 120, and the substrate 100 in the third region 130 has a first step H1. In one embodiment of the present invention, the first step H1 is 40 nm to 140 nm. In one embodiment, the first region 110 is a memory cell array region, the second region 120 is a peripheral circuit region, and the third region 130 is a boundary region between the memory cell array region and the peripheral circuit region. . In one embodiment, the width of the third region 130 is between 40 nm and 140 nm, which is significantly shorter than the 3 μm distance of the prior art.

１つの実施形態において、フォトリソグラフィおよびエッチングプロセスを使用して、基板１００の基板材料に対して第１パターニングプロセスを行い、第１領域１１０および第３領域１３０に対応する基板材料の一部を除去する。別の実施形態において、第２領域１２０に対応する基板１００の基板材料の上にシリコン含有材料層（図示せず）を形成して、第２領域１２０のシリコン含有材料層の上面を第１領域１１０の基板材料の上面よりも高くしてもよい。基板材料は、例えば、半導体基板、半導体化合物基板、または絶縁体上半導体（semiconductor over insulator, SOI）基板であってもよい。半導体は、例えば、シリコンまたはゲルマニウム等のＩＶＡ族の原子である。半導体化合物は、例えば、炭化ケイ素またはゲルマニウムシリサイド等のＩＶＡ族の原子で形成された半導体化合物、または、例えば、ガリウムヒ素等のＩＩＩＡ族およびＶＡ族の原子で形成された半導体化合物である。 In one embodiment, a photolithography and etching process is used to perform a first patterning process on the substrate material of the substrate 100 to remove a portion of the substrate material corresponding to the first region 110 and the third region 130. To do. In another embodiment, a silicon-containing material layer (not shown) is formed on the substrate material of the substrate 100 corresponding to the second region 120, and the upper surface of the silicon-containing material layer in the second region 120 is formed in the first region. 110 may be higher than the top surface of the substrate material. The substrate material may be, for example, a semiconductor substrate, a semiconductor compound substrate, or a semiconductor over insulator (SOI) substrate. The semiconductor is, for example, a group IVA atom such as silicon or germanium. The semiconductor compound is, for example, a semiconductor compound formed with Group IVA atoms such as silicon carbide or germanium silicide, or a semiconductor compound formed with Group IIIA and VA atoms such as gallium arsenide.

そして、基板１００の上にスタック層１０２をコンフォーマルに形成して、第１領域１１０のスタック層１０２の上面と第２領域１２０の基板１００の上面を実質的に同一平面上にする。つまり、スタック層１０２の厚さは、第１段差Ｈ１とほぼ等しい。スタック層１０２が基板１００をコンフォーマルに覆うため、第１領域１１０のスタック層１０２の上面は、第２領域１２０のスタック層１０２の上面よりも低く、第３領域１３０のスタック層１０２は、第２段差Ｈ２を有する。１つの実施形態において、スタック層１０２は、例えば、単層または多層複合層であってもよい。スタック層１０２が多層複合層である時、例えば、部分的スタック層２００の拡大図を図３に示す。スタック層１０２は、複数の誘電体層１０１ａと、複数の導電層１０１ｂとを含む。誘電体層１０１ａと導電層１０１ｂは、互いに積み重ねられる。１つの実施形態において、導電層１０１ｂの層の数は、８、１６、３２、またはそれ以上であってもよい。同様にして、各誘電体層１０１ａは、２つの隣接する導電層１０１ｂの間に配置されるため、誘電体層１０１ａの層の数も、８、１６、３２、またはそれ以上であってもよい。１つの実施形態において、誘電体層１０１ａの材料は、酸化シリコン、窒化シリコン、またはその組み合わせを含んでもよく、誘電体層１０１ａの形成方法は、化学蒸着法（chemical vapor deposition, CVD）であってもよい。導電層１０１ｂの材料は、ドープされたポリシリコン、ドープされていないポリシリコン、またはその組み合わせであってもよく、導電層１０１ｂの形成方法は、化学蒸着法であってもよい。本発明の１つの実施形態において、第２段差Ｈ２は、４０ｎｍ〜１４０ｎｍであってもよい。 Then, the stack layer 102 is formed conformally on the substrate 100 so that the upper surface of the stack layer 102 in the first region 110 and the upper surface of the substrate 100 in the second region 120 are substantially on the same plane. That is, the thickness of the stack layer 102 is substantially equal to the first step H1. Since the stack layer 102 conformally covers the substrate 100, the upper surface of the stack layer 102 in the first region 110 is lower than the upper surface of the stack layer 102 in the second region 120, and the stack layer 102 in the third region 130 There are two steps H2. In one embodiment, the stack layer 102 may be, for example, a single layer or a multilayer composite layer. When the stack layer 102 is a multilayer composite layer, for example, an enlarged view of the partial stack layer 200 is shown in FIG. The stack layer 102 includes a plurality of dielectric layers 101a and a plurality of conductive layers 101b. The dielectric layer 101a and the conductive layer 101b are stacked on each other. In one embodiment, the number of layers of conductive layer 101b may be 8, 16, 32, or more. Similarly, since each dielectric layer 101a is disposed between two adjacent conductive layers 101b, the number of layers of dielectric layer 101a may also be 8, 16, 32, or more. . In one embodiment, the material of the dielectric layer 101a may include silicon oxide, silicon nitride, or a combination thereof, and the formation method of the dielectric layer 101a is chemical vapor deposition (CVD). Also good. The material of the conductive layer 101b may be doped polysilicon, undoped polysilicon, or a combination thereof, and the method for forming the conductive layer 101b may be chemical vapor deposition. In one embodiment of the present invention, the second step H2 may be 40 nm to 140 nm.

図２Ｂを参照すると、第１領域１１０、第２領域１２０、および第３領域１３０のスタック層１０２の上に、流動性材料層１０４を形成する。本発明の１つの実施形態において、流動性材料層１０４の材料は、有機材料、無機材料、または有機‐無機複合材料を含む。流動性材料層１０４の材料が有機材料である時、有機材料は、フォトレジスト（ＰＲ）、有機下層（ＯＤＬ）、下層反射防止コーティング（ＢＡＲＣ）、塗布ガラス（ＳＯＧ）、またはその組み合わせを含む。流動性材料層１０４の形成方法は、例えば、スピンコーティング法、高密度プラズマ化学気相蒸着（high density plasma chemical vapor deposition, HDPCVD）法、または高性能高アスペクト比プロセス（enhanced high aspect ratio process, eHARP）であってもよい。流動性材料層１０４は、単層構造、二層構造、または多層構造であってもよい。 Referring to FIG. 2B, the flowable material layer 104 is formed on the stack layer 102 in the first region 110, the second region 120, and the third region 130. In one embodiment of the present invention, the material of the flowable material layer 104 includes an organic material, an inorganic material, or an organic-inorganic composite material. When the material of the flowable material layer 104 is an organic material, the organic material includes a photoresist (PR), an organic underlayer (ODL), an underlayer antireflection coating (BARC), a coated glass (SOG), or a combination thereof. The flowable material layer 104 may be formed by, for example, a spin coating method, a high density plasma chemical vapor deposition (HDPCVD) method, or an enhanced high aspect ratio process, eHARP. ). The flowable material layer 104 may have a single layer structure, a two layer structure, or a multilayer structure.

図４に示すように、本発明の第１実施形態において、流動性材料層１０４は、例えば、単層構造である。流動性材料層１０４の材料は、フォトレジスト（ＰＲ）、有機下層（ＯＤＬ）、下層反射防止コーティング（ＢＡＲＣ）、または塗布ガラス（ＳＯＧ）を含んでもよい。しかしながら、本実施形態の流動性材料層１０４の材料は、流動性材料層１０４がスタック層１０２の上面を覆い、且つ流動性材料層１０４の厚さＴ１が第２段差Ｈ２よりも大きくさえあれば、これに限定されない。 As shown in FIG. 4, in the first embodiment of the present invention, the fluid material layer 104 has, for example, a single layer structure. The material of the flowable material layer 104 may include a photoresist (PR), an organic underlayer (ODL), an underlayer antireflection coating (BARC), or a coated glass (SOG). However, the material of the fluid material layer 104 of this embodiment is that the fluid material layer 104 covers the upper surface of the stack layer 102 and the thickness T1 of the fluid material layer 104 is larger than the second step H2. However, the present invention is not limited to this.

図５〜図７を参照すると、流動性材料層１０４は、例えば、二層構造である。図５を参照すると、本発明の第２実施形態において、流動性材料層１０４の上面は、平面であり、流動性材料層１０４は、順番に、材料層１０３ａおよび材料層１０３ｂを含む。材料層１０３ａおよび１０３ｂは、例えば、同じ材料で形成される。材料層１０３ｂは、平面を有する。材料層１０３ａおよび１０３ｂは、例えば、いずれも有機下層（ＯＤＬ）である。しかしながら、本発明の実施形態の材料層１０３ａおよび１０３ｂの材料は、材料層１０３ａおよび１０３ｂの厚さＴ２の合計が第２段差Ｈ２よりも大きくさえあれば、これに限定されない。 5 to 7, the fluid material layer 104 has, for example, a two-layer structure. Referring to FIG. 5, in the second embodiment of the present invention, the upper surface of the fluid material layer 104 is a flat surface, and the fluid material layer 104 includes a material layer 103a and a material layer 103b in this order. The material layers 103a and 103b are formed of the same material, for example. The material layer 103b has a flat surface. The material layers 103a and 103b are, for example, both organic lower layers (ODL). However, the material of the material layers 103a and 103b according to the embodiment of the present invention is not limited to this as long as the total thickness T2 of the material layers 103a and 103b is larger than the second step H2.

図６を参照すると、本発明の第３実施形態において、流動性材料層１０４の上面は、平面であり、流動性材料層１０４は、順番に、材料層１０３ｃおよび材料層１０３ｄを含む。材料層１０３ｃおよび１０３ｄは、例えば、異なる材料で形成される。材料層１０３ｃは、例えば、有機下層（ＯＤＬ）であってもよく、材料層１０３ｄは、例えば、フォトレジスト（ＰＲ）であってもよい。材料層１０３ｄは、平面を有する。しかしながら、本発明の実施形態の材料層１０３ｃおよび１０３ｄの材料は、材料層１０３ｃおよび１０３ｄの厚さＴ３の合計が第２段差Ｈ２よりも大きくさえあれば、これに限定されない。 Referring to FIG. 6, in the third embodiment of the present invention, the upper surface of the fluid material layer 104 is a flat surface, and the fluid material layer 104 includes a material layer 103c and a material layer 103d in this order. The material layers 103c and 103d are formed of different materials, for example. The material layer 103c may be, for example, an organic lower layer (ODL), and the material layer 103d may be, for example, a photoresist (PR). The material layer 103d has a flat surface. However, the material of the material layers 103c and 103d according to the embodiment of the present invention is not limited to this as long as the total thickness T3 of the material layers 103c and 103d is larger than the second step H2.

さらに、図７を参照すると、本発明の第４実施形態において、流動性材料層１０４は、例えば、二層または多層構造であってもよい。また、流動性材料層１０４の上面は、平坦ではなく、流動性材料層１０４の上面の段差Ｈ３は、段差Ｈ２よりも小さい。例えば、スタック層１０２の上に、部分的にコンフォーマルな方式で、単層または多層の材料層１０３ｅを形成してもよい。そして、単層または多層の材料層１０３ｅの上に、材料層１０３ｆを形成する。材料層１０３ｆの表面は、平坦ではなく、段差Ｈ３を有する。材料層１０３ｅは、例えば、窒化シリコン（ＳｉＮ）、酸化シリコン、酸窒化シリコン、炭素層、または炭化ケイ素で形成されてもよく、材料層１０３ｅの形成方法は、化学蒸着法であってもよい。材料層１０３ｆは、例えば、有機下層（ＯＤＬ）であってもよく、材料層１０３ｆの形成方法は、スピンコーティング法であってもよい。しかしながら、本発明の実施形態の材料層１０３ｅおよび１０３ｆは、材料層１０３ｅおよび１０３ｆがスタック層１０２の上面を覆い、且つ材料層１０３ｅおよび１０３ｆの厚さＴ４の合計が第２段差Ｈ２よりも大きくさえあれば、これに限定されない。 Furthermore, referring to FIG. 7, in the fourth embodiment of the present invention, the fluid material layer 104 may have, for example, a two-layer or multilayer structure. Further, the upper surface of the fluid material layer 104 is not flat, and the step H3 on the upper surface of the fluid material layer 104 is smaller than the step H2. For example, a single layer or a multilayer material layer 103e may be formed on the stack layer 102 in a partially conformal manner. Then, the material layer 103f is formed over the single-layer or multilayer material layer 103e. The surface of the material layer 103f is not flat and has a step H3. The material layer 103e may be formed of, for example, silicon nitride (SiN), silicon oxide, silicon oxynitride, a carbon layer, or silicon carbide, and the formation method of the material layer 103e may be a chemical vapor deposition method. The material layer 103f may be, for example, an organic lower layer (ODL), and the formation method of the material layer 103f may be a spin coating method. However, in the material layers 103e and 103f of the embodiment of the present invention, the material layers 103e and 103f cover the upper surface of the stack layer 102, and the total thickness T4 of the material layers 103e and 103f is even larger than the second step H2. If there is, it is not limited to this.

図２Ｃおよび図８および図９を参照すると、スタック層１０２の上面をエッチングストップ（etching stop）層として使用して第１エッチングプロセスを行い、流動性材料層１０４の一部を除去して、流動性材料層１０４ａ、１０４ｂ、または１０４ｃを保留する。第１エッチングプロセスは、例えば、エッチングバック（etching back）プロセスであってもよい。１つの実施形態において、図２Ｃを参照すると、第１エッチングプロセスを行った後、残った流動性材料層１０４ａは、第１領域１１０のスタック層１０２および第３領域１３０のスタック層１０２の一部を覆い、第２領域１２０および第３領域１３０のスタック層１０２の上面を露出する。また、第１領域１１０の流動性材料層１０４ａの厚さＴ５は、第２段差Ｈ２と実質的に等しい。つまり、流動性材料層１０４ａの上面は、第２領域１２０および第３領域１３０のスタック層１０２の上面と実質的に等しい。 Referring to FIGS. 2C and 8 and 9, a first etching process is performed using the top surface of the stack layer 102 as an etching stop layer to remove a portion of the flowable material layer 104 and flow The material layer 104a, 104b, or 104c is retained. The first etching process may be, for example, an etching back process. In one embodiment, referring to FIG. 2C, after performing the first etching process, the remaining flowable material layer 104a is part of the stack layer 102 in the first region 110 and a portion of the stack layer 102 in the third region 130. And the upper surface of the stack layer 102 in the second region 120 and the third region 130 is exposed. Further, the thickness T5 of the fluid material layer 104a in the first region 110 is substantially equal to the second step H2. That is, the upper surface of the fluid material layer 104 a is substantially equal to the upper surface of the stack layer 102 in the second region 120 and the third region 130.

本発明の別の実施形態において、図８に示すように、第１エッチングプロセスを行った後、残った流動性材料層１０４ｂは、第１領域１１０、第２領域１２０および第３領域１３０のスタック層１０２を覆う。第１領域１１０の流動性材料層１０４ｂの厚さＴ６は、第２領域１２０の流動性材料層１０４ｂの厚さｔ１よりも大きい。また、厚さＴ６は、第２段差Ｈ２よりも実質的に大きい。 In another embodiment of the present invention, as shown in FIG. 8, after performing the first etching process, the remaining flowable material layer 104b is a stack of the first region 110, the second region 120, and the third region 130. Cover layer 102. The thickness T6 of the fluid material layer 104b in the first region 110 is larger than the thickness t1 of the fluid material layer 104b in the second region 120. Further, the thickness T6 is substantially larger than the second step H2.

本発明のさらに別の実施形態において、図９に示すように、第１エッチングプロセスを行った後、残った流動性材料層１０４ｃは、第１領域１１０、第２領域１２０および第３領域１３０のスタック層１０２を覆う。第１領域１１０の流動性材料層１０４ｃの厚さＴ７は、第２領域１２０の流動性材料層１０４ｃの厚さｔ２よりも大きく、厚さＴ７は、第２段差Ｈ２よりも小さい。 In still another embodiment of the present invention, as shown in FIG. 9, after the first etching process is performed, the remaining fluid material layer 104 c is formed in the first region 110, the second region 120, and the third region 130. The stack layer 102 is covered. The thickness T7 of the fluid material layer 104c in the first region 110 is larger than the thickness t2 of the fluid material layer 104c in the second region 120, and the thickness T7 is smaller than the second step H2.

図２Ｄを参照すると、第２エッチングプロセスを行って、第２領域１２０の基板１００の上面を露出する。１つの実施形態において、第２エッチングプロセスは、例えば、異方性エッチングプロセスであってもよい。流動性材料層１０４ａ、１０４ｂおよび１０４ｃに対して低い、または極めて低いエッチング速度を有するが、スタック層１０２ａに対して高いエッチング速度を有するエッチング剤を選択することによって、流動性材料層１０４ａ、１０４ｂおよび１０４ｃを直接マスクとして使用し、流動性材料層１０４ａが覆っていない、または流動性材料層１０４ｂ／１０４ｃが比較的薄い第２領域１２０にセルフアライン（self-align）して、第３領域１３０のスタック層１０２を部分的に除去することで、フォトリソグラフィプロセスを使用せずに、エッチング領域を定義してもよい。それにより、フォトリソグラフィプロセスで生じるミスアライメント（misalignment）を防ぐことができる。 Referring to FIG. 2D, a second etching process is performed to expose the upper surface of the substrate 100 in the second region 120. In one embodiment, the second etching process may be an anisotropic etching process, for example. By selecting an etchant that has a low or very low etch rate for the flowable material layers 104a, 104b and 104c, but a high etch rate for the stack layer 102a, the flowable material layers 104a, 104b and 104c is directly used as a mask, and the flowable material layer 104a is not covered, or the flowable material layer 104b / 104c is self-aligned to the relatively thin second region 120, so that the third region 130 By partially removing the stack layer 102, an etched region may be defined without using a photolithography process. Thereby, misalignment caused in the photolithography process can be prevented.

第２エッチングプロセスを行った後、第３領域１３０のスタック層１０２ａの上面が露出して、第３領域１３０のスタック層１０２ａの上面は、第２領域１２０の基板１００の上面とほぼ等しくなる。１つの実施形態において、第２エッチングプロセスを行った後、一部の流動性材料１０４ｄは、依然として第１領域１１０の基板１００に残る。別の実施形態において、第２エッチングプロセスを行った後、第１領域１１０の基板１００の流動性材料１０４ａは、完全に除去される。 After performing the second etching process, the upper surface of the stack layer 102a in the third region 130 is exposed, and the upper surface of the stack layer 102a in the third region 130 becomes substantially equal to the upper surface of the substrate 100 in the second region 120. In one embodiment, some fluid material 104d still remains on the substrate 100 in the first region 110 after performing the second etching process. In another embodiment, after performing the second etching process, the flowable material 104a of the substrate 100 in the first region 110 is completely removed.

また、図２Ｃおよび図３を再度参照すると、１つの実施形態において、誘電体層１０１ａに対する第２エッチングプロセスのエッチング速度は、導電層１０１ｂに対するエッチング速度とほぼ等しい。このようにして、第２エッチングプロセスの後、第３領域１３０のスタック層１０２ａの上面の大部分は、粗い面ではなく、実質的に平滑な面になる。しかしながら、第２エッチングプロセスを行う時、第３領域１３０のスタック層１０２ａにおいて凹部が形成される可能性もあるが、凹部があっても問題はない。 2C and 3 again, in one embodiment, the etching rate of the second etching process for the dielectric layer 101a is approximately equal to the etching rate for the conductive layer 101b. In this way, after the second etching process, most of the upper surface of the stack layer 102a in the third region 130 is not a rough surface but a substantially smooth surface. However, when the second etching process is performed, a recess may be formed in the stack layer 102a of the third region 130, but there is no problem even if there is a recess.

また、第２エッチングプロセスのエッチング条件（etch recipe）は、流動性材料層１０４の厚さＴおよび第２段差Ｈ２に基づいて調整してもよい。例えば、図２Ｃに示すように、スタック層１０２の上に流動性材料層１０４ａを形成した後、第１領域１１０の流動性材料層１０４ａの厚さＴ５が第２段差Ｈ２と等しい時、または、図８に示すように、第１領域１１０の流動性材料層１０４ｂの厚さＴ６が第２段差Ｈ２よりも大きい時、流動性材料層１０４ａまたは１０４ｂに対する第２エッチングプロセスのエッチング速度は、スタック層１０２に対するエッチング速度よりも低いか、それに等しい。しかしながら、図９に示すように、第１領域１１０の流動性材料層１０４ｃの厚さＴ７が第２段差Ｈ２よりも小さい時、第２エッチングプロセスにおける流動性材料層１０４ｃとスタック層１０２の間のエッチング速度の最小限に必要な速度は、（Ｔ７−ｔ２）：Ｈ２である。つまり、第２エッチングプロセスを行う時、流動性材料層１０４ｃに対するエッチング剤のエッチング速度は、スタック層１０２に対するエッチング速度よりも大幅に低くなければならない。このように、第２エッチングプロセスを行う時、第１領域１１０の流動性材料層１０４ｃの厚さは既に十分に厚く、下にあるスタック層１０２を損傷から保護することができる。 In addition, the etching condition (etch recipe) of the second etching process may be adjusted based on the thickness T of the fluid material layer 104 and the second step H2. For example, as shown in FIG. 2C, after forming the fluid material layer 104a on the stack layer 102, the thickness T5 of the fluid material layer 104a in the first region 110 is equal to the second step H2, or As shown in FIG. 8, when the thickness T6 of the fluid material layer 104b in the first region 110 is larger than the second step H2, the etching rate of the second etching process for the fluid material layer 104a or 104b is the stack layer. Less than or equal to the etch rate for 102. However, as shown in FIG. 9, when the thickness T7 of the fluid material layer 104c in the first region 110 is smaller than the second step H2, the gap between the fluid material layer 104c and the stack layer 102 in the second etching process. The required rate for the minimum etch rate is (T7-t2): H2. In other words, when performing the second etching process, the etching rate of the etching agent for the fluid material layer 104 c must be significantly lower than the etching rate for the stack layer 102. Thus, when the second etching process is performed, the thickness of the fluid material layer 104c in the first region 110 is already sufficiently thick to protect the underlying stack layer 102 from damage.

図２Ｄおよび図２Ｅを参照すると、ドライストリップ（dry strip）プロセスまたはウェットストリップ（wet strip）プロセスを行って流動性材料層１０４ｄを除去し、第１領域１１０のスタック層１０２ａの上面を露出する。流動性材料層１０４ｄを除去した後、第１領域１１０および第３領域１３０のスタック層１０２ａの上面は、第２領域１２０の基板１００の上面と実質的に等しい。本来第２段差Ｈ２を有する第３領域１３０において、第３領域１３０のスタック層１０２ａの上面の大部分も、従来技術のような粗い面ではなく、平滑面である。このように、本実施形態に係る半導体装置の製造方法は、後続のプロセスの複雑さを簡易化し、製品信頼度を上げることができる。 Referring to FIGS. 2D and 2E, a dry strip process or a wet strip process is performed to remove the flowable material layer 104d and expose the top surface of the stack layer 102a in the first region 110. After removing the flowable material layer 104d, the upper surface of the stack layer 102a in the first region 110 and the third region 130 is substantially equal to the upper surface of the substrate 100 in the second region 120. In the third region 130 originally having the second step H2, most of the upper surface of the stack layer 102a in the third region 130 is not a rough surface as in the prior art but a smooth surface. As described above, the semiconductor device manufacturing method according to the present embodiment can simplify the complexity of subsequent processes and increase the product reliability.

図２Ｆを参照すると、第１領域１１０の流動性材料層１０４ｄを除去した後、第１領域１１０のスタック層１０２ａに対して第２パターニングプロセスを行い、それによって、第１領域１１０のスタック層１０２ｂの中に複数の溝／孔１４０を形成する。第２パターニングプロセスは、第３領域１３０のスタック層１０２ｂを部分的に除去することができるため、第３領域１３０のスタック層１０２ｂの上面は、第２領域１２０の基板１００の上面と実質的に等しいか、それよりも低い。しかしながら、最終製品の製品信頼度という点から見ると、第３領域１３０のスタック層１０２ｂに凹部１０５があっても問題はない。１つの実施形態において、凹部１０５の深さは、１０ｎｍ未満である。また、もう１つの実施形態において、凹部１０５の深さは、１ｎｍ〜１０ｎｍである。 Referring to FIG. 2F, after removing the flowable material layer 104d in the first region 110, a second patterning process is performed on the stack layer 102a in the first region 110, whereby the stack layer 102b in the first region 110 is obtained. A plurality of grooves / holes 140 are formed therein. Since the second patterning process can partially remove the stack layer 102b in the third region 130, the top surface of the stack layer 102b in the third region 130 is substantially the same as the top surface of the substrate 100 in the second region 120. Less than or equal to However, from the viewpoint of the product reliability of the final product, there is no problem even if there is a recess 105 in the stack layer 102b of the third region 130. In one embodiment, the depth of the recess 105 is less than 10 nm. Moreover, in another embodiment, the depth of the recessed part 105 is 1 nm-10 nm.

図２Ｇを参照すると、各溝／孔１４０の中に、電荷蓄積層１０６および対応する導電性ピラー１０８を順番に形成する。電荷蓄積層１０６は、導電性ピラー１０８とスタック層１０２ｂの間に配置される。具体的に説明すると、まず、各溝１４０の中に、電荷蓄積層１０６をコンフォーマルに形成する。そして、スタック層１０２ｂの上に、導電材料層（図示せず）を形成し、溝１４０に導電材料層を充填する。続いて、平坦化プロセスを行って、導電材料層の一部を除去し、スタック層１０２ｂの上面を露出する。１つの実施形態において、電荷蓄積層１０６は、例えば、酸化物‐窒化物‐酸化物（oxide-nitride-oxide, ONO）で形成された複合層であってもよい。複合層は、３層またはそれ以上の層を有してもよいが、本発明はこれに限定されない。複合層の形成方法は、例えば、化学蒸着法、熱酸化法であってもよい。導電性ピラー１０８の材料は、例えば、ドープされたポリシリコン、ドープされていないポリシリコン、またはその組み合わせであってもよく、導電性ピラー１０８の形成方法は、化学蒸着法であってもよい。 Referring to FIG. 2G, the charge storage layer 106 and the corresponding conductive pillar 108 are sequentially formed in each groove / hole 140. The charge storage layer 106 is disposed between the conductive pillar 108 and the stack layer 102b. More specifically, first, the charge storage layer 106 is conformally formed in each groove 140. Then, a conductive material layer (not shown) is formed on the stack layer 102b, and the groove 140 is filled with the conductive material layer. Subsequently, a planarization process is performed to remove a part of the conductive material layer and expose the upper surface of the stack layer 102b. In one embodiment, the charge storage layer 106 may be a composite layer formed of, for example, an oxide-nitride-oxide (ONO). The composite layer may have three or more layers, but the present invention is not limited to this. The method for forming the composite layer may be, for example, chemical vapor deposition or thermal oxidation. The material of the conductive pillar 108 may be, for example, doped polysilicon, undoped polysilicon, or a combination thereof, and the method of forming the conductive pillar 108 may be a chemical vapor deposition method.

図２Ｅを再度参照すると、本発明の実施形態に係る半導体装置は、基板１００と、スタック層１０２ａとを含む。基板１００は、第１領域１１０と、第２領域１２０と、第３領域１３０とを含む。第３領域１３０は、第１領域１１０と第２領域１２０の間に配置される。第１領域１１０の基板１００の上面は、第２領域１２０の基板１００の上面よりも低く、第３領域１３０の基板１００は、第１段差Ｈ１を有する。スタック層１０２ａは、第１領域１１０および第３領域１３０の基板１００の上に配置される。スタック層１０２ａは、複数の誘電体層１０１ａと、複数の導電層１０１ｂとを含む。誘電体層１０１ａと導電層１０１ｂは、互いに積み重ねられる。第１領域１１０および第３領域のスタック層１０２ｂの上面と第２領域１２０の基板１００の上面は、実質的に同一平面上にある。 Referring to FIG. 2E again, the semiconductor device according to the embodiment of the present invention includes a substrate 100 and a stack layer 102a. The substrate 100 includes a first region 110, a second region 120, and a third region 130. The third region 130 is disposed between the first region 110 and the second region 120. The upper surface of the substrate 100 in the first region 110 is lower than the upper surface of the substrate 100 in the second region 120, and the substrate 100 in the third region 130 has a first step H1. The stack layer 102 a is disposed on the substrate 100 in the first region 110 and the third region 130. The stack layer 102a includes a plurality of dielectric layers 101a and a plurality of conductive layers 101b. The dielectric layer 101a and the conductive layer 101b are stacked on each other. The upper surface of the stack layer 102b in the first region 110 and the third region and the upper surface of the substrate 100 in the second region 120 are substantially in the same plane.

以上のように、本発明の実施形態において、メモリセルアレイ領域（例えば、第１領域）のスタック層を覆い、且つ境界領域（例えば、第３領域）のスタック層を部分的に覆う流動性材料層をマスクとして使用して、周辺回路領域（例えば、第２領域）および境界領域（例えば、第３領域）のスタック層をエッチングする。このようにして、メモリセルアレイ領域（例えば、第１領域）および境界領域（例えば、第３領域）のスタック層の上面は、第２領域の基板の上面とほぼ等しくなる。したがって、メモリセルアレイ領域（例えば、第１領域）と周辺回路領域（例えば、第２領域）の間の境界領域（例えば、第３領域）の段差が減り、それによって、後続のプロセスの複雑さを簡易化することができる。 As described above, in the embodiment of the present invention, the flowable material layer that covers the stack layer in the memory cell array region (for example, the first region) and partially covers the stack layer in the boundary region (for example, the third region). Is used as a mask to etch the stack layer in the peripheral circuit region (eg, second region) and boundary region (eg, third region). In this way, the upper surface of the stack layer in the memory cell array region (for example, the first region) and the boundary region (for example, the third region) is substantially equal to the upper surface of the substrate in the second region. Therefore, the step of the boundary region (for example, the third region) between the memory cell array region (for example, the first region) and the peripheral circuit region (for example, the second region) is reduced, thereby reducing the complexity of the subsequent process. It can be simplified.

また、本発明の実施形態において、流動性材料層の厚さおよび第２段差を利用して、エッチング条件を調整することもできるため、第２エッチングプロセスを行った後、メモリセルアレイ領域（例えば、第１領域）および境界領域（例えば、第３領域）のスタック層の上面は、周辺回路領域（例えば、第２領域）の基板の上面と等しくなり、メモリセルアレイ領域（例えば、第１領域）のスタック層の損傷を防止することができる。メモリセルアレイ領域（例えば、第１領域）および境界領域（例えば、第３領域）のスタック層の上面と周辺回路領域（例えば、第２領域）の基板の上面は、実質的に同一平面上にあるため、後続の製造プロセスのいくつかを省略することができ、その結果、製造コストを約３％減らすことができる。また、本発明の実施形態において、メモリセルアレイ領域と周辺回路領域の間の境界領域を減らすことによって、チップ面積を増やし、さらに、製造コストを下げることができる。 Further, in the embodiment of the present invention, the etching condition can be adjusted using the thickness of the fluid material layer and the second step, and therefore, after performing the second etching process, the memory cell array region (for example, The top surface of the stack layer in the first region) and the boundary region (for example, the third region) is equal to the top surface of the substrate in the peripheral circuit region (for example, the second region), and the memory cell array region (for example, the first region) Damage to the stack layer can be prevented. The upper surface of the stack layer in the memory cell array region (for example, the first region) and the boundary region (for example, the third region) and the upper surface of the substrate in the peripheral circuit region (for example, the second region) are substantially on the same plane. Therefore, some of the subsequent manufacturing processes can be omitted, and as a result, the manufacturing cost can be reduced by about 3%. Further, in the embodiment of the present invention, by reducing the boundary region between the memory cell array region and the peripheral circuit region, the chip area can be increased and the manufacturing cost can be reduced.

以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。 As described above, the present invention has been disclosed by the embodiments. However, the present invention is not intended to limit the present invention, and is within the scope of the technical idea of the present invention so that those skilled in the art can easily understand. Therefore, the scope of patent protection should be defined based on the scope of claims and the equivalent area.

１０、１００基板
１０１ａ誘電体層
１０１ｂ導電層
１２、１０２、１０２ａ、１０２ｂスタック層
１４シリコン窒化層
１６シリコン酸化層
１８溝
２０、１０５凹部
１０３ａ、１０３ｂ、１０３ｃ、１０３ｄ、１０３ｅ、１０３ｆ材料層
１０４、１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ流動性材料層
１０６電荷蓄積層
１０８導電性ピラー
１１０第１領域
１２０第２領域
１３０第３領域
１４０溝／孔
２００部分的スタック層
Ｈ１、Ｈ２、Ｈ３段差
Ｔ、Ｔ１〜Ｔ７、ｔ１、ｔ２厚さ 10, 100 Substrate 101a Dielectric layer 101b Conductive layer 12, 102, 102a, 102b Stack layer 14 Silicon nitride layer 16 Silicon oxide layer 18 Groove 20, 105 Recess 103a, 103b, 103c, 103d, 103e, 103f Material layer 104, 104a 104b, 104c, 104d Flowable material layer 106 Charge storage layer 108 Conductive pillar 110 First region 120 Second region 130 Third region 140 Groove / hole 200 Partial stack layer H1, H2, H3 Step T, T1-T7 , T1, t2 thickness

Claims

Providing a substrate including a first region, a second region, and a third region, wherein the upper surface of the substrate in the first region is lower than the upper surface of the substrate in the second region; The substrate disposed between the first region and the second region, wherein the substrate in the third region has a first step;
Forming a stack layer conformally on the substrate, the stack layer in the third region having a second step;
Forming a flowable material layer on the stack layer;
Performing a first etching process on the flowable material layer to remove a portion of the flowable material layer; and further, the flowable material layer remains at least in the first region;
Using the flowable material layer in the first region as a mask, a second etching process is performed on the stack layer in the second region and the third region by an anisotropic etching process, and the second region Exposing the top surface of the substrate of
Removing the flowable material layer, comprising the steps of :
In the step of conformally forming the stack layer on the substrate, the upper surface of the stack layer in the first region and the upper surface of the substrate in the second region are substantially coplanar.
A method for manufacturing a semiconductor device .

Wherein after said step of removing flowable material layer, an upper surface of said stack layer of the third region, the second region and the upper surface is substantially equal in the substrate, it to a lower claim 1 also The manufacturing method of the semiconductor device of description.

The material of the flowable material layer, an organic material, an inorganic material or an organic, - method of manufacturing a semiconductor device according to any one of claims 1 to 2 containing inorganic composite material.

The material of the flowable material layer includes an organic material, and the organic material includes a photoresist (PR), an organic underlayer (ODL), an underlayer antireflection coating (BARC), a coated glass (SOG), or a combination thereof. The manufacturing method of the semiconductor device of any one of Claims 1-3 .

The flowable material layer is a single layer structure, double-layer structure or method of manufacturing a semiconductor device according to any one of claims 1 to 4, comprising a multilayer structure.

The flowable material layer comprises a two-layer structure comprising a first material layer and a second material layer, wherein the first material layer and the second material layer is any of claims 1-5 which is formed of the same material A method for manufacturing a semiconductor device according to claim 1.

The flowable material layer comprises a two-layer structure comprising a first material layer and a second material layer, wherein the first material layer and the second material layer is any of claims 1-5 which is formed of a different material A method for manufacturing a semiconductor device according to claim 1.

The stack layer includes a plurality of dielectric layers and a plurality of conductive layers, and the dielectric layers and the conductive layers are stacked on each other, and an etching rate of the second etching process with respect to the dielectric layers is the method of manufacturing a semiconductor device according to any one of claims 1-7 equals the etch rate.

After the first etching process on the flowable material layer, a method of manufacturing a semiconductor device according to any one of claims 1 to 8, said stack layer of the second region is exposed.

After performing the first etching process on the flowable material layer, the thickness of the flowable material layer remaining in the first region is greater than the thickness of the flowable material layer remaining in the second region. method of manufacturing is large, and a semiconductor device according to any one of the second greater claim than the step 1-9.

After performing the first etching process on the flowable material layer, the thickness of the flowable material layer remaining in the first region is greater than the thickness of the flowable material layer remaining in the second region. large, a manufacturing method of a semiconductor device according to any one of the second step smaller claims 1 than 9 also.

Performing a second patterning process on the stack layer in the first region to remove a portion of the stack layer in the first region and forming a plurality of grooves in the stack layer in the first region; When,
And sequentially forming conductive pillars corresponding to the charge storage layers in each of the grooves, wherein the charge storage layer is disposed between the conductive pillars and the stack layer. the method of manufacturing a semiconductor device according to any one of 1-11.

A first region, a second region, and a third region, wherein the third region is disposed between the first region and the second region, and an upper surface of the substrate in the first region is the second region; A substrate that is lower than the top surface of the substrate in a region and the substrate in the third region has a first step;
Is disposed on the substrate of the first region and the third region, the top surface of the substrate of the upper surface and the second region of the stack layers of the first region is substantially coplanar wherein only contains a stack layer,
The stack layer of the third region has a recess;
The semiconductor device, wherein the first region is a memory cell array region, the second region is a peripheral circuit region, and the third region is a boundary region between the memory cell array region and the peripheral circuit region .

The semiconductor device according to claim 13 , wherein the upper surface of the stack layer in the third region is substantially equal to or lower than the upper surface of the substrate in the second region.

Said stack layer is a plurality of dielectric layers and comprising a plurality of conductive layers, a semiconductor device according to any one of the dielectric layer and the conductive layer claims 13-14 stacked together.

A plurality of conductive pillars disposed in the stack layer of the first region;
The semiconductor device according to any one of claims 13 to 15, further comprising a plurality of charge storage layer disposed between the conductive pillar and the stack layer.

Wherein the first region is a memory cell array region, the second region, the semiconductor device according to any one of claims 13 to 16, which is a peripheral circuit region.

The width of the third region, the semiconductor device according to any one of claims 13 to 17, which is a 40Nm～140nm.