JP6091242B2 - Method for manufacturing silicon carbide semiconductor device - Google Patents
Method for manufacturing silicon carbide semiconductor device Download PDFInfo
- Publication number
- JP6091242B2 JP6091242B2 JP2013028536A JP2013028536A JP6091242B2 JP 6091242 B2 JP6091242 B2 JP 6091242B2 JP 2013028536 A JP2013028536 A JP 2013028536A JP 2013028536 A JP2013028536 A JP 2013028536A JP 6091242 B2 JP6091242 B2 JP 6091242B2
- Authority
- JP
- Japan
- Prior art keywords
- implantation
- mask
- region
- silicon carbide
- carbide semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 130
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims description 113
- 229910010271 silicon carbide Inorganic materials 0.000 title claims description 112
- 238000004519 manufacturing process Methods 0.000 title claims description 70
- 238000000034 method Methods 0.000 title claims description 58
- 238000002513 implantation Methods 0.000 claims description 246
- 239000012535 impurity Substances 0.000 claims description 109
- 239000000758 substrate Substances 0.000 claims description 42
- 238000005468 ion implantation Methods 0.000 claims description 34
- 230000015572 biosynthetic process Effects 0.000 claims description 29
- 230000008569 process Effects 0.000 claims description 28
- 150000002500 ions Chemical class 0.000 claims description 14
- 150000004767 nitrides Chemical class 0.000 claims description 14
- 238000000059 patterning Methods 0.000 claims description 10
- 230000005669 field effect Effects 0.000 claims description 6
- 229910044991 metal oxide Inorganic materials 0.000 claims description 4
- 150000004706 metal oxides Chemical class 0.000 claims description 4
- 230000004888 barrier function Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 98
- 238000005530 etching Methods 0.000 description 27
- 230000001133 acceleration Effects 0.000 description 16
- 230000004048 modification Effects 0.000 description 10
- 238000012986 modification Methods 0.000 description 10
- 230000035515 penetration Effects 0.000 description 10
- 230000005684 electric field Effects 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
Images
Description
本発明は、炭化珪素半導体パワーデバイスなどの炭化珪素半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a silicon carbide semiconductor device such as a silicon carbide semiconductor power device.
炭化珪素半導体パワーデバイスには、デバイスの内部および表面の電界を緩和するフィールドリミッティングリング（Field Limiting Ring；略称：ＦＬＲ）構造などの終端構造が設けられる。ＦＬＲ構造などの終端構造、および金属−酸化膜−半導体電界効果型トランジスタ（Metal Oxide Semiconductor Field Effect Transistor；略称：ＭＯＳＦＥＴ）を構成するＰ−ウェルなどは、レジストをマスクとしたイオン注入法を用いて、必要な領域に不純物を注入することによって形成される（たとえば、特許文献１参照）。 A silicon carbide semiconductor power device is provided with a termination structure such as a field limiting ring (abbreviation: FLR) structure that relaxes the electric field inside and on the surface of the device. A terminal structure such as an FLR structure and a P-well constituting a metal-oxide-semiconductor field effect transistor (abbreviation: MOSFET) are formed using an ion implantation method using a resist as a mask. It is formed by implanting impurities into a necessary region (for example, see Patent Document 1).
ＦＬＲ構造としては、電界を緩和する機能を得るために、不純物注入領域同士の間隔、すなわち不純物の未注入領域の幅が比較的狭い構造を形成する必要がある。特に、炭化珪素半導体では、注入した不純物が殆ど熱拡散しないので、不純物の未注入領域の幅が比較的狭い構造を得るためには、残存する幅（以下「残し幅」という場合がある）が比較的細いレジストパターンが必要となる。 As the FLR structure, in order to obtain the function of relaxing the electric field, it is necessary to form a structure in which the interval between the impurity implantation regions, that is, the width of the impurity non-implanted region is relatively narrow. In particular, in a silicon carbide semiconductor, implanted impurities hardly thermally diffuse. Therefore, in order to obtain a structure in which the width of an unimplanted region of impurities is relatively narrow, the remaining width (hereinafter sometimes referred to as “remaining width”) is required. A relatively thin resist pattern is required.
また、ＦＬＲ構造を形成するときには、不純物を炭化珪素半導体の内部に比較的深く注入する必要がある。不純物を比較的深く注入するためには、比較的高いエネルギーで注入を行う必要がある。したがって、比較的高いエネルギーの注入に耐え得る、比較的厚いレジストパターンが求められる。 Further, when forming the FLR structure, it is necessary to implant impurities relatively deeply into the silicon carbide semiconductor. In order to implant impurities relatively deeply, it is necessary to perform implantation with relatively high energy. Therefore, a relatively thick resist pattern that can withstand relatively high energy implantation is required.
さらに、パワーデバイスは、比較的大容量の電流を流すので、パワーデバイスを構成するチップのサイズは、比較的大きいものとなる。ＦＬＲ構造は、チップの周縁部に沿って形成される。たとえば、チップが矩形状である場合、Ｐ−ウェルは、チップの周縁部を構成する４つの辺部に平行なライン状の部分を含んで、略矩形の環状に形成される。したがって、ＦＬＲ構造を形成するときには、チップのサイズに対応した比較的長いライン状の部分を含むレジストパターンが必要となる。 Furthermore, since the power device passes a relatively large current, the size of the chip constituting the power device is relatively large. The FLR structure is formed along the periphery of the chip. For example, when the chip is rectangular, the P-well is formed in a substantially rectangular annular shape including line-shaped portions parallel to the four sides constituting the peripheral edge of the chip. Therefore, when forming the FLR structure, a resist pattern including a relatively long line-shaped portion corresponding to the chip size is required.
Ｐ−ウェルの形成に際しては、デバイス動作時のエネルギー損失を減少させることを目的として、単位面積あたりにできるだけ多くのＭＯＳＦＥＴ部を形成するために、Ｐ−ウェルとなる不純物注入領域同士の間隔が比較的狭い構造を形成する必要がある。 In forming the P-well, in order to reduce the energy loss during device operation, in order to form as many MOSFETs as possible per unit area, the intervals between the impurity implantation regions serving as P-wells are compared. It is necessary to form a narrow structure.
前述のＦＬＲ構造を形成する場合と同様に、Ｐ−ウェルを形成するときには、不純物を炭化珪素半導体の内部に比較的深く注入する必要があるので、比較的高いエネルギーの注入に耐え得る、比較的厚いレジストパターンが求められる。 As in the case of forming the above-described FLR structure, when forming the P-well, it is necessary to implant impurities relatively deeply into the silicon carbide semiconductor, so that it can withstand relatively high energy implantation. A thick resist pattern is required.
また前述のように、パワーデバイスは、比較的大容量の電流を流すので、パワーデバイスを構成するチップのサイズは、比較的大きいものとなる。ＭＯＳＦＥＴ部を構成するＰ−ウェルは、チップ内において、一方向に延びてライン状に形成される。たとえば、チップが矩形状である場合、Ｐ−ウェルは、チップの周縁部の一辺部に平行に延びてライン状に形成される。したがって、Ｐ−ウェルを形成するときには、前述のＦＬＲ構造を形成する場合と同様に、チップのサイズに対応した比較的長いライン状の部分を含むレジストパターンが必要となる。 Further, as described above, since the power device passes a relatively large current, the size of the chip constituting the power device is relatively large. The P-well constituting the MOSFET portion extends in one direction in the chip and is formed in a line shape. For example, when the chip is rectangular, the P-well extends in parallel to one side of the peripheral edge of the chip and is formed in a line shape. Therefore, when forming the P-well, a resist pattern including a relatively long line-shaped portion corresponding to the size of the chip is required as in the case of forming the FLR structure described above.
以上のように、ＦＬＲ構造などの終端構造およびＰ−ウェルを形成するときには、比較的細く、厚く、長いライン状の部分を含むレジストパターンが必要である。 As described above, when forming a termination structure such as an FLR structure and a P-well, a resist pattern that is relatively thin, thick, and includes a long line-shaped portion is required.
前述のＦＬＲ構造などの終端構造およびＰ−ウェルの形成に必要となる、細く、厚く、長いライン状の部分を含むレジストパターンは、構造上倒れやすい。倒れたレジストパターンを用いると、必要な領域に不純物を注入することができない。 A resist pattern including a thin, thick, and long line-shaped portion required for forming the termination structure such as the FLR structure and the P-well is likely to collapse structurally. If a fallen resist pattern is used, impurities cannot be implanted into a necessary region.
したがって、ＦＬＲ構造などの終端構造およびＰ−ウェルを有する炭化珪素半導体装置の構造の設計には、制約がある。このことは、ＦＬＲ構造などの終端構造およびＰ−ウェルを形成する場合に限ったことではなく、形成する構造の不純物注入領域が比較的深く、かつ全長が長く、不純物注入領域同士の間隔が比較的狭い構造を形成する場合も同様である。 Therefore, there is a limitation in the design of the structure of the silicon carbide semiconductor device having the termination structure such as the FLR structure and the P-well. This is not limited to the case where the termination structure such as the FLR structure and the P-well are formed, but the impurity implantation region of the structure to be formed is relatively deep and long, and the distance between the impurity implantation regions is compared. The same applies when forming a narrow structure.
本発明の目的は、不純物注入領域が比較的深く、かつ全長が長く、不純物注入領域同士の間隔が比較的狭い構造を有する炭化珪素半導体装置を、精度良く製造することができる炭化珪素半導体装置の製造方法を提供することである。 An object of the present invention is to provide a silicon carbide semiconductor device capable of accurately manufacturing a silicon carbide semiconductor device having a structure in which an impurity implantation region is relatively deep, has a long overall length, and a distance between impurity implantation regions is relatively narrow. It is to provide a manufacturing method.
本発明の炭化珪素半導体装置の製造方法は、炭化珪素半導体基板の厚み方向一方側の表面部の一部分に有効領域を有し、前記有効領域に半導体素子を備える炭化珪素半導体装置の製造方法であって、前記炭化珪素半導体基板の厚み方向一方側の表面部のうち、予め定める注入予定領域を露出させ、前記注入予定領域を除く残余の領域を覆う注入マスクを形成する注入マスク形成工程と、前記注入マスクで覆われずに露出する前記注入予定領域に、不純物イオンを注入することによって、不純物注入領域を形成するイオン注入工程とを備え、前記注入マスクは、前記炭化珪素半導体基板の厚み方向一方側の表面部に平行な方向である延在方向にライン状に延びるライン状部分を含み、前記ライン状部分は、前記延在方向に垂直な方向であって前記炭化珪素半導体基板の厚み方向一方側の表面部に平行な方向における寸法を幅とし、前記延在方向に垂直な方向であって前記炭化珪素半導体基板の厚み方向一方側の表面部に垂直な方向における寸法を高さとしたとき、前記幅に対する前記高さの比率であるアスペクト比が３．３３以上であり、前記注入マスク形成工程では、前記注入マスクの少なくとも前記ライン状部分は、前記炭化珪素半導体基板の厚み方向一方側の表面部に積層され、酸化膜および窒化膜の少なくとも一方から成る下層マスクと、前記下層マスクの厚み方向一方側の表面部に積層され、レジスト膜から成る上層マスクとを備えて形成され、前記イオン注入工程の後に、前記上層マスクを除去し、残存する前記下層マスクの側面に接するようにサイドウォールを形成するサイドウォール形成工程と、前記下層マスクおよび前記サイドウォールを覆うようにレジスト膜を形成した後、パターニングを行うことによって、第２の注入マスクを形成する第２の注入マスク形成工程と、前記炭化珪素半導体基板の厚み方向一方側の表面部のうち、前記下層マスク、前記サイドウォールおよび前記第２の注入マスクで覆われずに露出する部分に、不純物イオンを注入する第２のイオン注入工程とを備えることを特徴とする。 A method for manufacturing a silicon carbide semiconductor device of the present invention is a method for manufacturing a silicon carbide semiconductor device having an effective region in a part of a surface portion on one side in the thickness direction of a silicon carbide semiconductor substrate, and having a semiconductor element in the effective region. An implantation mask forming step of exposing a predetermined implantation planned region in a surface portion on one side in the thickness direction of the silicon carbide semiconductor substrate and forming an implantation mask covering a remaining region excluding the implantation planned region; An ion implantation step of forming an impurity implantation region by implanting impurity ions into the implantation implantation region that is exposed without being covered with the implantation mask, and the implantation mask includes one side in a thickness direction of the silicon carbide semiconductor substrate. A line-shaped portion extending in a line shape in an extending direction that is a direction parallel to the surface portion on the side, and the line-shaped portion is a direction perpendicular to the extending direction and is A dimension in a direction parallel to the surface portion on one side in the thickness direction of the silicon carbide semiconductor substrate is defined as a width, and a direction perpendicular to the extending direction and perpendicular to the surface portion on one side in the thickness direction of the silicon carbide semiconductor substrate Where the aspect ratio, which is the ratio of the height to the width, is 3.33 or more, and in the implantation mask forming step, at least the line-shaped portion of the implantation mask is formed of the silicon carbide semiconductor. A lower layer mask made of at least one of an oxide film and a nitride film, and an upper layer mask made of a resist film, laminated on the surface part on one side of the thickness direction of the lower layer mask. It is provided by forming, after the ion implantation process, the upper layer mask is removed, to form the sidewall in contact with the side surface of the lower mask remaining A sidewall forming step, a second implantation mask forming step of forming a second implantation mask by patterning after forming a resist film so as to cover the lower layer mask and the sidewall, and the silicon carbide A second ion implantation step of implanting impurity ions into a portion of the surface portion on one side in the thickness direction of the semiconductor substrate that is exposed without being covered with the lower layer mask, the sidewall, and the second implantation mask; equipped and wherein the Rukoto.
本発明の炭化珪素半導体装置の製造方法によれば、注入マスクの少なくともライン状部分は、酸化膜および窒化膜の少なくとも一方から成る下層マスクと、レジスト膜から成る上層マスクとを備えて形成される。下層マスクは、炭化珪素半導体基板の厚み方向一方側の表面部に積層され、上層マスクは、下層マスクの厚み方向一方側の表面部に積層される。 According to the method for manufacturing a silicon carbide semiconductor device of the present invention, at least the line-shaped portion of the implantation mask is formed including a lower layer mask made of at least one of an oxide film and a nitride film and an upper layer mask made of a resist film. . The lower layer mask is stacked on the surface portion on one side in the thickness direction of the silicon carbide semiconductor substrate, and the upper layer mask is stacked on the surface portion on one side in the thickness direction of the lower layer mask.
ライン状部分は、アスペクト比が３．３３以上であるので、炭化珪素半導体基板の厚み方向一方側の表面部側に倒れるおそれがあるが、前述のように酸化膜および窒化膜の少なくとも一方から成る下層マスクとレジスト膜から成る上層マスクとを備えて形成されることによって、全体がレジスト膜から成る場合に比べて、倒れにくくすることができる。 Since the line-shaped portion has an aspect ratio of 3.33 or more, the line-shaped portion may fall to the surface portion side on one side in the thickness direction of the silicon carbide semiconductor substrate. By being provided with the lower layer mask and the upper layer mask made of a resist film, it is possible to make it more difficult to fall than when the whole is made of a resist film.
これによって、注入マスク形成工程で形成した注入マスクの形状を維持して、イオン注入工程で不純物イオンを注入予定領域に注入することができるので、アスペクト比が３．３３以上のライン状部分を含む注入マスクが必要となる構造、たとえば不純物注入領域が比較的深く、かつ全長が長く、不純物注入領域同士の間隔が比較的狭い構造を、精度良く形成することができる。したがって、このような構造を有する炭化珪素半導体装置を、精度良く製造することができる。
またイオン注入工程の後に、サイドウォール形成工程において、上層マスクが除去され、残存する下層マスクの側面に接するようにサイドウォールが形成される。第２の注入マスク形成工程において、下層マスクおよびサイドウォールを覆うようにレジスト膜が形成された後、パターニングが行われることによって、第２の注入マスクが形成される。第２のイオン注入工程において、炭化珪素半導体基板の厚み方向一方側の表面部のうち、下層マスク、サイドウォールおよび第２の注入マスクで覆われずに露出する部分に、不純物イオンが注入される。このようにすることによって、サイドウォールを形成する前の膜の形成を省略することができる。
Accordingly, the shape of the implantation mask formed in the implantation mask formation step can be maintained, and impurity ions can be implanted into the region to be implanted in the ion implantation step, so that a line-shaped portion having an aspect ratio of 3.33 or more is included. A structure requiring an implantation mask, for example, a structure having a relatively deep impurity implantation region, a long overall length, and a relatively narrow interval between impurity implantation regions can be formed with high accuracy. Therefore, a silicon carbide semiconductor device having such a structure can be manufactured with high accuracy.
In addition, after the ion implantation step, in the sidewall formation step, the upper layer mask is removed, and a sidewall is formed so as to be in contact with the side surface of the remaining lower layer mask. In the second implantation mask formation step, after a resist film is formed so as to cover the lower layer mask and the sidewalls, patterning is performed to form a second implantation mask. In the second ion implantation step, impurity ions are implanted into a portion of the surface portion on one side in the thickness direction of the silicon carbide semiconductor substrate that is exposed without being covered with the lower layer mask, the sidewall, and the second implantation mask. . In this way, the formation of the film before forming the sidewall can be omitted.
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態の炭化珪素半導体装置の製造方法による製造工程において、レジスト膜１３を形成した状態を示す平面図である。図２は、図１の終端領域１０を拡大して示す平面図である。図１および図２は、炭化珪素半導体基板１１の厚み方向一方側から見た平面図に相当する。
<First Embodiment>
FIG. 1 is a plan view showing a state in which a resist
本実施の形態の炭化珪素半導体装置の製造方法によって製造される炭化珪素半導体装置は、炭化珪素半導体基板１１の厚み方向一方側の表面部の一部分に有効領域を有し、有効領域に半導体素子を備える。有効領域は、図１において、レジスト膜１３のうち、有効領域用レジスト部１３ａが形成されている部分に相当する。本実施の形態では、有効領域は、略矩形状であり、炭化珪素半導体基板１１の厚み方向一方側の表面部のうち、外周縁部よりも内側に形成される。
A silicon carbide semiconductor device manufactured by the method for manufacturing a silicon carbide semiconductor device of the present embodiment has an effective region in a part of the surface portion on one side in the thickness direction of silicon
本実施の形態では、炭化珪素半導体装置は、半導体素子として、金属−酸化膜−半導体電界効果型トランジスタ（Metal Oxide Semiconductor Field Effect Transistor；略称：ＭＯＳＦＥＴ）を備える。半導体素子は、ＭＯＳＦＥＴに限定されるものではなく、たとえば、ショットキーバリアダイオードとＰＩＮダイオードとが交互に配置されて並列接続されたＭＰＳ（Merged Pin/Schottky）ダイオードであってもよい。 In the present embodiment, a silicon carbide semiconductor device includes a metal-oxide film-semiconductor field effect transistor (abbreviation: MOSFET) as a semiconductor element. The semiconductor element is not limited to a MOSFET, and may be, for example, an MPS (Merged Pin / Schottky) diode in which Schottky barrier diodes and PIN diodes are alternately arranged and connected in parallel.
炭化珪素半導体装置は、半導体素子として、ＭＯＳＦＥＴおよびＭＰＳダイオードのうち、少なくとも一方を備える。すなわち、炭化珪素半導体装置は、半導体素子として、ＭＯＳＦＥＴおよびＭＰＳダイオードの一方を備えてもよく、両方を備えてもよい。 The silicon carbide semiconductor device includes at least one of a MOSFET and an MPS diode as a semiconductor element. That is, the silicon carbide semiconductor device may include one or both of a MOSFET and an MPS diode as a semiconductor element.
炭化珪素半導体装置は、有効領域を取囲む終端領域に、終端構造として、フィールドリミッティングリング（Field Limiting Ring；略称：ＦＬＲ）構造を有する。ＦＬＲ構造は、炭化珪素半導体パワーデバイスである炭化珪素半導体装置の内部および表面の電界を緩和する。終端領域は、図１において、レジスト膜１３のうち、終端領域用レジスト部１３ｂが形成されている部分に相当する。
A silicon carbide semiconductor device has a field limiting ring (abbreviation: FLR) structure as a termination structure in a termination region surrounding an effective region. The FLR structure relaxes the electric field inside and on the surface of the silicon carbide semiconductor device which is a silicon carbide semiconductor power device. In FIG. 1, the termination region corresponds to a portion of the resist
本実施の形態において、炭化珪素半導体基板１１は、厚み方向一方側から見て、矩形状、より詳細には、正方形状である。本実施の形態では、炭化珪素半導体基板１１の厚み方向一方側の表面部のうち、外周縁部よりも内側の領域であって、前述の有効領域を除く領域が、終端領域となる。
In the present embodiment, silicon
終端領域用レジスト部１３ｂは、具体的には、図２に示すように、複数のレジスト部２１〜２４を含む。図２では、一例として、４つのレジスト部２１〜２４を示している。以下の説明では、４つのレジスト部２１〜２４を、有効領域に近い側、すなわち有効領域用レジスト部１３ａに近い側から順に、第１レジスト部２１、第２レジスト部２２、第３レジスト部２３および第４レジスト部２４という。
Specifically, the termination region resist
複数のレジスト部２１〜２４は、図１に示すように、有効領域を囲むように、互いに離間して環状に形成される。図１では、理解を容易にするために、各レジスト部２１〜２４を細線で示しているが、各レジスト部２１〜２４は、実際には、図２に示すように幅を有する。
As shown in FIG. 1, the plurality of resist
レジスト部１３同士の間には、後述するイオン注入工程において、不純物イオン、本実施の形態ではＰ型不純物イオンが注入される。これによって、Ｐ型不純物が注入されたＰ型不純物注入領域１４が複数形成される。図２では、一例として、４つのＰ型不純物注入領域１４を示している。
Impurity ions, that is, P-type impurity ions in this embodiment are implanted between the resist
以下の説明では、４つのＰ型不純物注入領域１４を、有効領域に近い側、すなわち有効領域用レジスト部１３ａに近い側から順に、第１注入領域１４ａ、第２注入領域１４ｂ、第３注入領域１４ｃおよび第４注入領域１４ｄという。
In the following description, the four P-type
図２では、レジスト部２１〜２４およびＰ型不純物注入領域１４を、それぞれ４つ示しているが、レジスト部２１〜２４およびＰ型不純物注入領域１４の個数は、４つに限定されるものではなく、５つ以上であってもよいし、３つ以下であってもよい。
In FIG. 2, four resist
本実施の形態では、レジスト膜１３は、その下層に形成される無機膜１２とともに、注入マスクを構成する。換言すれば、注入マスクは、無機膜１２から成る下層マスクと、レジスト膜１３から成る上層マスクとを備えて構成される。
In the present embodiment, the resist
図３〜図７は、本実施の形態の炭化珪素半導体装置の製造方法による製造工程の各工程における状態を示す断面図である。図３は、無機膜１２の形成が終了した段階の状態を示す断面図である。
3 to 7 are cross-sectional views showing states in the respective manufacturing steps according to the method for manufacturing the silicon carbide semiconductor device of the present embodiment. FIG. 3 is a cross-sectional view showing a state at a stage where the formation of the
本実施の形態の炭化珪素半導体装置の製造方法では、最初に、図３に示すように、炭化珪素半導体基板１１上、具体的には炭化珪素半導体基板１１の厚み方向一方側の表面部に、下層マスクとなる無機膜１２を形成する。無機膜１２の厚み方向における寸法（以下「厚み寸法」という場合がある）ｔ１は、たとえば１．５μｍである。
In the method for manufacturing the silicon carbide semiconductor device of the present embodiment, first, as shown in FIG. 3, on silicon
本実施の形態では、無機膜１２として、酸化膜を形成する。無機膜１２は、酸化膜に限定されるものではなく、酸化膜および窒化膜の少なくとも一方であればよい。すなわち、無機膜１２は、酸化膜および窒化膜のいずれか一方で構成されてもよく、酸化膜および窒化膜の両方が積層されて構成されてもよい。
In this embodiment, an oxide film is formed as the
無機膜１２は、たとえば無機材料を堆積させることによって形成される堆積膜である。無機膜１２は、たとえば化学気相成長法（Chemical Vapor Deposition：略称：ＣＶＤ）などによって形成される。無機膜１２の形成方法は、これに限定されない。
The
図４は、レジスト膜１３の形成が終了した段階の状態を示す断面図である。次いで、図４に示すように、無機膜１２上、具体的には無機膜１２の厚み方向一方側の表面部に、図１および図２に示すＰ型不純物注入領域１４に対応する部分で開口されたパターンのレジスト膜（以下「レジストパターン」という場合がある）１３を形成する。レジストパターン１３は、前述のように、有効領域用レジスト部１３ａおよび終端領域用レジスト部１３ｂを有する。
FIG. 4 is a cross-sectional view showing a state in which the formation of the resist
終端領域用レジスト部１３ｂは、第１〜第４レジスト部２１〜２４を含む。図４では、第４レジスト部２４は、記載を省略している。第１〜第４レジスト部２１〜２４は、炭化珪素半導体基板１１の厚み方向一方側の表面部に平行な方向である延在方向にライン状に延びて形成される。第１〜第４レジスト部２１〜２４は、ライン状部分に相当する。
The termination region resist
終端領域用レジスト部１３ｂを構成する複数のレジスト部２１〜２４は、有効領域用レジスト部１３ａに近いほど、炭化珪素半導体基板の厚み方向一方側の表面部に平行な方向における寸法である幅が小さく形成される。すなわち、第１レジスト部２１、第２レジスト部２２、第３レジスト部２３、第４レジスト部２４の順に、幅が小さくなる。第１レジスト部２１の幅ｗ１は、たとえば、０．７μｍである。
The plurality of resist
レジスト膜１３の形成が終了した段階におけるレジスト膜１３の厚み寸法ｔ２は、たとえば０．９８μｍである。図４では、理解を容易にするために、レジスト膜１３の厚み寸法ｔ２と、図３に示す無機膜１２の形成が終了した段階の無機膜１２の厚み寸法ｔ１とを略等しく記載しているが、実際には、無機膜１２の厚み寸法ｔ１の方が、レジスト膜１３の厚み寸法ｔ２よりも大きくなっている。
The thickness dimension t2 of the resist
図５は、注入マスクの形成が終了した段階の状態を示す断面図である。レジストパターン１３をマスクとして、無機膜１２のエッチングを行い、注入マスク１５を形成する。無機膜１２のエッチングは、異方性があるエッチング、たとえばドライエッチングによって行う。
FIG. 5 is a cross-sectional view showing a state at the stage where the formation of the implantation mask is completed. Using the resist
無機膜１２のエッチングによって、レジスト膜１３の厚み寸法は減少する。すなわち、無機膜１２のエッチングが終了した段階におけるレジスト膜１３の厚み寸法ｔ３は、図４に示すレジスト膜１３の形成が終了した段階におけるレジスト膜１３の厚み寸法ｔ２よりも小さくなっている。たとえば、無機膜１２のエッチングが終了した段階におけるレジスト膜１３の厚み寸法は、０．５９μｍである。
By etching the
以上のようにして、無機膜１２から成る下層マスク（以下「下層マスク１２」という場合がある）と、レジスト膜１３から成る上層マスク（以下「上層マスク１３」という場合がある）とを備える注入マスク１５が形成される。無機膜１２を形成する工程およびレジスト膜１３を形成する工程は、注入マスク形成工程に相当する。
As described above, the implantation includes the lower layer mask made of the inorganic film 12 (hereinafter sometimes referred to as “
注入マスク１５は、炭化珪素半導体基板１１の厚み方向一方側の表面部のうち、図１および図２に示すＰ型不純物注入領域１４が形成される領域である注入予定領域を露出させ、注入予定領域を除く残余の領域を覆う。注入マスク１５は、後述するイオン注入工程で注入される不純物が、注入マスク１５を貫通しないような厚み寸法で構成される。
図６は、不純物イオンの注入が終了した段階の状態を示す断面図である。注入マスク１５で覆われずに露出する注入予定領域に、イオン注入によって不純物を注入する。すなわち、不純物イオンを注入する。本実施の形態では、不純物として、Ｐ型不純物、たとえばアルミニウム（Ａｌ）がイオン注入される。Ａｌは、たとえば７００ｋｅＶの加速エネルギーで注入される。
FIG. 6 is a cross-sectional view showing a state at the stage where impurity ion implantation is completed. Impurities are implanted by ion implantation into a region to be implanted that is exposed without being covered with the
前述のように、注入マスク１５は、イオン注入工程で注入される不純物が、注入マスク１５を貫通しないような厚み寸法ｔ４で構成される。たとえば、無機膜１２のエッチング後のレジスト膜１３の厚み寸法ｔ３が０．５９μｍであり、無機膜１２が酸化膜で構成され、無機膜１２を構成する酸化膜の厚み寸法ｔ２が１．５μｍである場合、注入マスク１５の厚み寸法ｔ４は、注入マスク１５が全てレジスト膜で構成される場合の膜厚（以下「レジスト膜厚」という場合がある）に換算して、２．９５μｍとなる。
As described above, the
このような厚み寸法ｔ４に注入マスク１５を構成することによって、前述のように７００ｋｅＶの加速エネルギーで注入されるＡｌが、注入マスク１５を貫通する、すなわち突き抜けることを防ぐことができる。
By configuring the
以上のようにしてＰ型不純物をイオン注入することによって、Ｐ型不純物注入領域１４が形成される。このようにしてＰ型不純物注入領域１４を形成する工程は、イオン注入工程に相当する。
The P-type
図７は、注入マスク１５の除去が終了した段階における状態を示す断面図である。イオン注入後は、残存する注入マスク１５、具体的には注入マスク１５を構成するレジスト膜１３および無機膜１２を除去する。これによって、図７に示す状態となる。本実施の形態では、一例として、炭化珪素半導体基板１１をｎ型とし、炭化珪素半導体基板１１に注入される不純物（以下「注入不純物」という場合がある）をｐ型としている。これに限定されず、炭化珪素半導体基板１１をｐ型とし、注入不純物をｎ型としてもよい。
FIG. 7 is a cross-sectional view showing a state at the stage where the removal of the
以上のようにして形成されるＰ型不純物注入領域１４は、前述の図１および図２に示すように、パワーデバイスである炭化珪素半導体装置の終端領域１０に形成され、ＦＬＲ構造（以下「ＦＬＲ構造１４」という場合がある）を構成する。ＦＬＲ構造１４は、図１および図２に示すように、電流を流す有効領域を囲うような構造を有するので、ＦＬＲ構造１４を構成する略矩形状の環の一辺は、ミリメートル（ｍｍ）オーダのサイズの長さに及ぶ。
P-type
したがって、図６および図７に示すように、Ｐ型不純物注入領域１４が比較的深く、かつ全長が長く、Ｐ型不純物注入領域１４同士の間隔が比較的狭い構造となる。このような構造を形成する過程では、比較的細く、厚く、長いライン状部分を含む注入マスクが必要となる。注入マスクのライン状部分は、後述するように、アスペクト比が３．３３以上と高い。
Therefore, as shown in FIGS. 6 and 7, the P-type
図４０は、従来技術で注入マスクとして用いられるレジストパターン１３の形成が終了した段階の状態を示す断面図である。従来技術では、図４０に示すように、注入マスクとして、レジストパターン１３が形成される。レジストパターン１３は、前述のようにアスペクト比が３．３３以上と高いと、倒れやすい。倒れたレジストパターンを用いると、必要な領域に不純物を注入することができない。
FIG. 40 is a cross-sectional view showing a state in which the formation of the resist
たとえば、炭化珪素半導体基板上に、長さが２．０ｍｍ以上であり、レジスト膜の厚み寸法が２．０μｍであり、アスペクト比が３．３３以上（幅０．６０μｍ以下）、となるレジストパターンを形成するとレジストは倒れた。 For example, a resist pattern on a silicon carbide semiconductor substrate having a length of 2.0 mm or more, a resist film thickness dimension of 2.0 μm, and an aspect ratio of 3.33 or more (width 0.60 μm or less). The resist fell down.
これに対し、アスペクト比が２．７１以下のレジストでは、レジスト倒れはなく、倒れに対してマージンを持った構造でレジストパターンが形成できることを確認している。 On the other hand, it has been confirmed that in resists having an aspect ratio of 2.71 or less, there is no resist collapse and a resist pattern can be formed with a structure with a margin against the collapse.
そこで、本実施の形態では、注入マスク１５を、酸化膜および窒化膜の少なくとも一方から成る無機膜１２で構成される下層マスク１２と、レジスト膜１３から成る上層マスク１３とで構成している。
Therefore, in this embodiment, the
注入マスク１５の下層マスク１２は、前述のように酸化膜および窒化膜の少なくとも一方である無機膜１２で構成されるので、倒れることは無い。また本実施の形態では、従来技術のように注入マスクをレジスト膜のみで形成する場合に比べて、注入マスク１５の上層マスク１３を構成するレジスト膜１３のアスペクト比を小さくすることができる。
Since the
これによって、レジスト膜のみで形成すれば倒れるような比較的細く、厚く、長いライン状部分を含む注入マスク１５を、倒れないようにすることができる。したがって、本実施の形態によれば、全長が比較的長いＰ型不純物注入領域１４を有する構造において、従来技術よりもＰ型不純物注入領域１４同士の間隔が狭く、不純物が深く注入された構造を形成することができる。
This makes it possible to prevent the
図８は、注入深さと注入濃度との関係を示すグラフである。図８では、アルミニウム（Ａｌ）を、加速エネルギーが７００ｋｅＶ、ドーズ量が２．００×１０１３ｃｍ−２の条件で、酸化膜およびレジスト膜にイオン注入した場合の注入深さと、そのときの注入濃度とを示す。図８において、横軸は注入深さ［μｍ］を示し、縦軸は注入濃度［ｃｍ−３］を示す。 FIG. 8 is a graph showing the relationship between implantation depth and implantation concentration. In FIG. 8, the implantation depth when aluminum (Al) is ion-implanted into the oxide film and the resist film under the conditions of acceleration energy of 700 keV and dose of 2.00 × 10 13 cm −2 , and implantation at that time Concentration. In FIG. 8, the horizontal axis represents the implantation depth [μm], and the vertical axis represents the implantation concentration [cm −3 ].
図８では、参照符号「３１」で示される記号「△」でレジスト膜の結果を示し、参照符号「３３」で示される記号「◇」で酸化膜の結果を示す。参照符号「３２」で示される破線は、レジスト膜の結果を外挿した予測値を示し、参照符号「３４」で示される破線は、酸化膜の結果を外挿した予測値を示す。 In FIG. 8, the result of the resist film is indicated by the symbol “Δ” indicated by the reference symbol “31”, and the result of the oxide film is indicated by the symbol “◇” indicated by the reference symbol “33”. A broken line indicated by reference numeral “32” indicates a predicted value obtained by extrapolating the result of the resist film, and a broken line indicated by reference numeral “34” indicates a predicted value obtained by extrapolating the result of the oxide film.
図８から、注入マスクを、レジスト膜から酸化膜に替えた場合、酸化膜は、レジスト膜の厚み寸法の約６４％の厚み寸法で、注入不純物をマスクすることができることが判る。 From FIG. 8, it can be seen that when the implantation mask is changed from a resist film to an oxide film, the oxide film can mask implantation impurities with a thickness dimension of about 64% of the thickness dimension of the resist film.
具体的に述べると、図８から、炭化珪素半導体装置のＳｉＣエピタキシャル層における不純物の濃度をｎ型５．００×１０１５ｃｍ−３とし、その１％の５．００×１０１３ｃｍ−３の注入不純物であるＡｌの突き抜けは無視できるとする。この場合、加速エネルギーが７００ｋｅＶのときの注入マスクの厚み寸法として、レジスト膜では２．７５μｍが必要となり、酸化膜では１．７５μｍが必要となる。 Specifically, from FIG. 8, the impurity concentration in the SiC epitaxial layer of the silicon carbide semiconductor device is n-type 5.00 × 10 15 cm −3 , 1% of which is 5.00 × 10 13 cm −3 . The penetration of Al, which is an implanted impurity, can be ignored. In this case, the thickness of the implantation mask when the acceleration energy is 700 keV requires 2.75 μm for the resist film and 1.75 μm for the oxide film.
また、注入マスクがレジスト膜のみで形成される場合、レジスト膜の厚み寸法は、２．９５μｍが必要となる。これは、図８から、５．００×１０１３ｃｍ−２の突き抜け量のときのレジスト膜の厚み寸法（以下「膜厚」という場合がある）である２．７５μｍから、０．２μｍの膜厚のマージンを入れた設計としたものである。 Further, when the implantation mask is formed only of the resist film, the thickness dimension of the resist film is required to be 2.95 μm. From FIG. 8, this is a film thickness of 2.75 μm to 0.2 μm, which is the thickness dimension of the resist film (hereinafter also referred to as “film thickness”) when the penetration amount is 5.00 × 10 13 cm −2. It is designed with a margin of thickness.
図９は、レジスト膜１３のみで注入マスクを形成した場合を示す断面図である。ＦＬＲ構造の製造の際に必要となるレジスト幅ｗ１が０．７μｍであり、レジスト膜厚ｔ１０が２．９５μｍである場合、アスペクト比は４．２１となる。このアスペクト比は、レジストが倒れるアスペクト比である３．３３よりも大きいので、レジストパターン１３は倒れる。
FIG. 9 is a cross-sectional view showing a case where an implantation mask is formed using only the resist
本実施の形態では、図３〜図６に示すように、無機膜１２として、たとえば酸化膜を１．５μｍ堆積させて、その酸化膜上にレジスト膜を０．９８μｍで形成して、注入領域を開口させたパターンニングを行う。レジストの残し幅が０．７μｍであれば、アスペクト比は１．４０であり、レジストは倒れることはない。
In this embodiment, as shown in FIGS. 3 to 6, as the
酸化膜とレジストのエッチング選択比が１：５で、３０％のオーバーエッチング、すなわち酸化膜換算で合計１．９５μｍのエッチングを行う条件で酸化膜エッチングが行われた場合、エッチング後のレジスト膜厚は０．５９μｍとなる。 When the etching selectivity ratio between the oxide film and the resist is 1: 5 and the oxide film etching is performed under the condition of 30% over-etching, that is, etching of 1.95 μm in total in terms of oxide film, the resist film thickness after etching Is 0.59 μm.
注入マスク１５は、下層マスク１２を構成する酸化膜が１．５μｍで、上層マスク１３を構成するレジスト膜が０．５９μｍとなり、注入マスク１５としてのレジスト膜厚で換算すると２．９５μｍとなる。この注入マスク１５では、Ａｌを７００ｋｅＶの加速エネルギーで注入するときに、注入不純物の突き抜けはない。
In the
これによって、従来技術に比べて、注入領域が深く、かつ全長が長く、注入領域同士の間隔が狭い構造を、注入マスクが倒れることなく、形成することが可能である。したがって、構造設計の自由度を増加させることができるので、たとえば終端構造では、より電界強度を下げて、電界分布を均一にした終端構造を設計できる。また、後述するＰ−ウェルでは、デバイス動作時のエネルギー損失を減らせるように、ある面積にできるだけ多くのＭＯＳＦＥＴ部を製造することができる。 As a result, it is possible to form a structure in which the implantation region is deeper, the entire length is longer, and the interval between the implantation regions is narrower than that of the prior art without tilting the implantation mask. Therefore, since the degree of freedom in structural design can be increased, for example, in the termination structure, it is possible to design a termination structure in which the electric field strength is further lowered and the electric field distribution is made uniform. Further, in the P-well described later, as many MOSFET parts as possible can be manufactured in a certain area so as to reduce energy loss during device operation.
以上のように本実施の形態の炭化珪素半導体装置の製造方法によれば、注入マスク１５の少なくともライン状部分は、酸化膜および窒化膜の少なくとも一方から成る下層マスク１２と、レジスト膜から成る上層マスク１３とを備えて形成される。下層マスク１２は、炭化珪素半導体基板１１の厚み方向一方側の表面部に積層され、上層マスク１３は、下層マスク１２の厚み方向一方側の表面部に積層される。
As described above, according to the method for manufacturing the silicon carbide semiconductor device of the present embodiment, at least the line-shaped portion of
ライン状部分は、アスペクト比が３．３３以上であるので、炭化珪素半導体基板１１の厚み方向一方側の表面部側に倒れるおそれがあるが、本実施の形態では、前述のように酸化膜および窒化膜の少なくとも一方から成る下層マスク１２とレジスト膜から成る上層マスク１３とを備えて形成される。これによって、ライン状部分の全体がレジスト膜から成る場合に比べて、ライン状部分を倒れにくくすることができる。
Since the line-shaped portion has an aspect ratio of 3.33 or more, the line-shaped portion may fall to the surface portion side on one side in the thickness direction of the silicon
これによって、注入マスク形成工程で形成した注入マスク１５の形状を維持して、イオン注入工程で不純物イオンを注入予定領域に注入することができる。したがって、アスペクト比が３．３３以上のライン状部分を含む注入マスクが必要となる構造、たとえば不純物注入領域が比較的深く、かつ全長が長く、不純物注入領域同士の間隔が比較的狭い構造を、精度良く形成することができる。また、このような構造を有する炭化珪素半導体装置を、精度良く製造することができる。
As a result, the shape of the
また本実施の形態の炭化珪素半導体装置の製造方法によれば、終端領域にＦＬＲ構造を形成するための、アスペクト比が３．３３以上であるライン状部分を含む注入マスク１５が倒れることを防ぎ、注入マスク１５の形状を維持することができる。これによって、ＦＬＲ構造を精度良く形成することができる。したがって、終端領域にＦＬＲ構造を有する炭化珪素半導体装置を、精度良く製造することができる。
Further, according to the method for manufacturing the silicon carbide semiconductor device of the present embodiment, it is possible to prevent the
本実施の形態では、注入領域は深く、注入領域間が狭く、全長が長い構造の例としてパワーデバイス半導体装置端部のＦＬＲ構造および半導体装置ＭＯＳＦＥＴのＰ−ウェルについて挙げたが、前述の構造以外でも注入領域は深く、注入領域間が狭く、全長が長い構造を製造する場合に本実施の形態の製造方法は適用可能である。 In the present embodiment, the FLR structure at the end of the power device semiconductor device and the P-well of the semiconductor device MOSFET are given as examples of the structure having a deep implantation region, a narrow space between the implantation regions, and a long total length. However, the manufacturing method of the present embodiment can be applied when manufacturing a structure having a deep implantation region, a narrow space between the implantation regions, and a long total length.
図１０〜図１２は、下層マスク１２の厚み寸法と上層マスク１３の厚み寸法との関係を示す断面図である。図１０では、上層マスク１３の厚み寸法ｔ１１と、下層マスク１２の厚み寸法ｔ２１とが等しい場合を示す。図１１では、上層マスク１３の厚み寸法ｔ１２が、下層マスク１２の厚み寸法ｔ２２よりも大きい場合を示す。図１２では、上層マスク１３の厚み寸法ｔ１３が、下層マスク１２の厚み寸法ｔ２３よりも小さい場合を示す。
10 to 12 are cross-sectional views showing the relationship between the thickness dimension of the
上層マスク１３を構成するレジスト膜は、レジストの粘度および塗布コーティング中の回転速度によって、比較的簡単に、処理時間を変えることなく、膜厚をコントロールすることができる。これに対し、下層マスク１２を構成する無機膜は、厚くするほど、無機膜の成長時間、およびエッチングに要する時間が長くなる。
The thickness of the resist film constituting the
すなわち、下層マスク１２を構成する無機膜は、酸化膜および窒化膜の少なくとも一方から成り、たとえば無機膜の材料を堆積させることによって形成されるので、レジストの塗布によって形成される上層マスク１３に比べて、形成に時間を要する。また、下層マスク１２を構成する無機膜は、形成後に上層マスク１３をマスクとしてエッチングされて、下層マスクとなるので、下層マスク１２の厚み寸法が大きいほど、下層マスク１２を構成する無機膜のエッチングに時間を要する。
That is, the inorganic film constituting the
したがって、図１１に示すように、下層マスク１２の厚み寸法ｔ２２を、上層マスク１３の厚み寸法ｔ１２よりも小さくすることによって、下層マスク１２を構成する無機膜の処理時間を短縮することができる。具体的には、下層マスク１２を構成する無機膜の成長時間、すなわち無機膜の形成に要する時間、および無機膜のエッチングに要する時間を短縮することができる。
Therefore, as shown in FIG. 11, the processing time of the inorganic film constituting the
図１１の構成の具体例として、たとえば、下層マスク１２として、酸化膜を０．８５μｍ堆積させて、その酸化膜上に、上層マスク１３として、レジスト膜を１．８４μｍの膜厚で形成し、注入領域を開口させるようにレジスト膜のパターンニングを行う。レジストの残し幅が０．７μｍでは、アスペクト比は２．６３となる。このアスペクト比は、倒れに対してマージンを持ったレジストのアスペクト比である２．７１以下であるので、レジストの倒れがなく、安定してレジストパターンを形成することができる。
As a specific example of the configuration of FIG. 11, for example, an oxide film is deposited as a
酸化膜とレジストのエッチング選択比が１：５であり、３０％のオーバーエッチングを行う条件で酸化膜のエッチングが行われた場合、エッチング後のレジスト膜厚は１．６１μｍとなる。 When the etching selectivity between the oxide film and the resist is 1: 5, and the oxide film is etched under the condition of 30% overetching, the resist film thickness after the etching is 1.61 μm.
注入マスクは、下層の酸化膜が０．８５μｍで、上層のレジストが１．６１μｍとなり、注入マスクとしてのレジスト膜厚で換算すると２．９５μｍとなるので、この注入マスクでは、加速エネルギーが７００ｋｅＶでのＡｌの注入において、注入不純物であるＡｌの突き抜けはない。 The implantation mask is 0.85 μm for the lower oxide film and 1.61 μm for the upper resist, and 2.95 μm in terms of the resist film thickness as the implantation mask. In this implantation mask, the acceleration energy is 700 keV. In the implantation of Al, there is no penetration of Al as an implanted impurity.
また、この場合、前述の酸化膜の厚み寸法が１．５μｍであり、レジスト膜の厚み寸法が０．９８μｍである場合と比較して、酸化膜の厚み寸法を４４％減らすことができる。これは、堆積によって酸化膜を形成する場合には、酸化膜の成長時間で約１時間程度減らすことができることを意味する。また、エッチング時間としては、１ロット２５枚を想定すれば、約３０分程度の処理時間を減らすことができる。 In this case, the thickness dimension of the oxide film can be reduced by 44% compared to the case where the thickness dimension of the oxide film is 1.5 μm and the thickness dimension of the resist film is 0.98 μm. This means that when an oxide film is formed by deposition, the growth time of the oxide film can be reduced by about 1 hour. Further, as the etching time, assuming 25 sheets per lot, the processing time of about 30 minutes can be reduced.
また、図１２では、前述のように、下層マスク１２の厚み寸法ｔ２３に比べて、上層マスク１３の厚み寸法ｔ１３を小さくしている。微細なパターンを形成するには、レジスト膜の厚み寸法ｔ１３は、小さいことが望ましい。
In FIG. 12, the thickness dimension t13 of the
図１２に示すように、下層マスク１２の厚み寸法ｔ２３に比べて、上層マスク１３の厚み寸法ｔ１３を小さくすることによって、下層マスク１２の厚み寸法が上層マスク１３の厚み寸法以下である場合に比べて、細い注入マスクパターンを形成ことができる。これによって、ＦＬＲ構造などの終端構造、および後述するＰ−ウェルの設計自由度を増加させることができるので、炭化珪素半導体製造装置の特性を向上させることができる。
As shown in FIG. 12, the thickness dimension t13 of the
図１２の構成の具体例として、たとえば、下層マスク１２として、酸化膜を１．８０μｍ堆積させて、その酸化膜上に、上層マスク１３として、レジスト膜を０．５９μｍの膜厚で形成し、注入領域を開口させるようにレジスト膜のパターンニングを行う。レジストの残し幅が０．７μｍでは、アスペクト比は０．８４となるので、レジストは倒れることはない。酸化膜とレジストのエッチング選択比が１：５であり、３０％のオーバーエッチングを行う条件で酸化膜のエッチングが行われた場合、エッチング後のレジスト膜厚は０．１２μｍとなる。
As a specific example of the configuration of FIG. 12, for example, an oxide film is deposited as 1.80 μm as the
注入マスクは、下層の酸化膜が１．８０μｍで、上層のレジストが０．１２μｍとなり、注入マスクとしてのレジスト膜厚で換算すると２．９５μｍとなるので、この注入マスクでは、加速エネルギーが７００ｋｅＶでのＡｌの注入において、注入不純物であるＡｌの突き抜けはない。 The implantation mask has a lower oxide film of 1.80 μm and an upper resist of 0.12 μm, which is 2.95 μm in terms of the resist film thickness as the implantation mask. In this implantation mask, the acceleration energy is 700 keV. In the implantation of Al, there is no penetration of Al as an implanted impurity.
また、レジスト膜１３の厚み寸法を０．５９μｍと薄くすることで、その厚みで解像できる残し幅が小さい注入マスクを形成することができる。この場合、下層マスク１２を構成する無機膜の成長時間およびエッチング時間などの処理時間が長くなることに留意する必要がある。
Further, by reducing the thickness dimension of the resist
＜第２の実施の形態＞
図１３は、本発明の第２の実施の形態の炭化珪素半導体装置の製造方法による製造工程において、レジスト膜４３を形成した状態を示す平面図である。図１４は、図１３の開口部４３ｃを拡大して示す平面図である。図１３および図１４は、炭化珪素半導体基板４１の厚み方向一方側から見た平面図に相当する。
<Second Embodiment>
FIG. 13 is a plan view showing a state in which resist
図１３および図１４では、炭化珪素半導体装置が、炭化珪素半導体基板４１の厚み方向一方側の表面部の一部分に有効領域を有し、有効領域に半導体素子として、ＭＯＳＦＥＴを備える場合を示す。有効領域は、図１３において、レジスト膜４３のうち、有効領域用レジスト部４３ａが形成されている部分に相当する。本実施の形態においても、第１の実施の形態と同様に、有効領域は、略矩形状であり、炭化珪素半導体基板４１の厚み方向一方側の表面部のうち、外周縁部よりも内側に形成される。
13 and 14 show a case where the silicon carbide semiconductor device has an effective region in a part of the surface portion on one side in the thickness direction of silicon
本実施の形態においても、炭化珪素半導体装置は、有効領域を取囲む終端領域に、終端構造として、ＦＬＲ構造を有する。終端領域は、図１３において、レジスト膜４３のうち、終端領域用レジスト部４３ｂが形成されている部分に相当する。図１３では、ＦＬＲ構造の記載を省略する。ＦＬＲ構造は、前述の第１の実施の形態におけるＦＬＲ構造と同様に形成される。
Also in the present embodiment, the silicon carbide semiconductor device has an FLR structure as a termination structure in a termination region surrounding the effective region. In FIG. 13, the termination region corresponds to a portion of the resist
すなわち、本実施の形態では、炭化珪素半導体装置は、終端領域にＦＬＲ構造を有し、有効領域に、半導体素子として、ＭＯＳＦＥＴを備える。有効領域のうち、有効領域用レジスト部４３ａの開口部４３ｃを通して露出する部分には、ＭＯＳＦＥＴのＰ−ウェルとして、Ｐ型不純物注入領域４４が形成される。
That is, in the present embodiment, the silicon carbide semiconductor device has an FLR structure in the termination region, and includes a MOSFET as a semiconductor element in the effective region. A P-type
図１５〜図１７は、ＭＯＳＦＥＴの製造工程における各工程が終了した段階の状態を示す断面図である。図１５は、Ｐウェルとして、Ｐ型不純物注入領域４４の形成が終了した段階の状態を示す断面図である。本実施の形態では、図１５に示すように、下層マスクとなる無機膜４２と、上層マスクとなるレジスト膜とを備えて注入マスクを形成し、注入マスクを用いて、Ｐ−ウェルを形成する。
FIG. 15 to FIG. 17 are cross-sectional views showing a state in which each step in the MOSFET manufacturing process is completed. FIG. 15 is a cross-sectional view showing a state where the formation of the P-type
図１６は、Ｐ−ウェルコンタクトの形成が終了した段階の状態を示す断面図である。注入マスクを除去した後、ソース４５、チャネル４６、およびＰ−ウェルであるＰ型高濃度領域のコンタクト、終端構造を形成する。その後、注入不純物を活性化させるアニールを行う。
FIG. 16 is a cross-sectional view showing a state in which the formation of the P-well contact is completed. After removing the implantation mask, the
図１７は、ゲート配線４７および電極の形成が終了した段階の状態を示す断面図である。次いで、図１７に示すように、ゲート配線４７、層間絶縁膜４８、ソース・Ｐ−ウェルコンタクト４９、表面電極５０および裏面電極５１を形成する。これによって、炭化珪素半導体装置が製造される。
FIG. 17 is a cross-sectional view showing a state where the formation of the
図１３に示すように、ＭＯＳＦＥＴのＰ−ウェルの一辺は、電流を流す有効領域の一辺と同程度のサイズを有する構造である。したがって、Ｐ−ウェルの一辺は、ＦＬＲ構造と同様に、ミリメートル（ｍｍ）オーダのサイズの長さに及ぶ。このような構造を形成する過程では、比較的細く、厚く、長いライン状部分を含む注入マスクが必要となる。注入マスクのライン状部分は、後述するように、アスペクト比が３．３３以上と高い。 As shown in FIG. 13, one side of the P-well of the MOSFET has a structure having the same size as one side of the effective region through which current flows. Thus, one side of the P-well spans a length on the order of millimeters (mm), similar to the FLR structure. In the process of forming such a structure, an implantation mask that is relatively thin, thick, and includes a long line-shaped portion is required. As described later, the line-shaped portion of the implantation mask has a high aspect ratio of 3.33 or more.
図４１は、従来技術で注入マスクとして用いられるレジストパターン４３の形成が終了した段階の状態を示す断面図である。従来技術では、図４１に示すように、注入マスクとして、レジストパターン４３が形成される。レジストパターン４３は、前述のようにアスペクト比が３．３３以上と高いと、倒れやすい。倒れたレジストパターンを用いると、必要な領域に不純物を注入することができない。
FIG. 41 is a cross-sectional view showing a state where the formation of a resist
そこで、本実施の形態では、図１５に示すように、注入マスクを、酸化膜および窒化膜の少なくとも一方から成る無機膜１２で構成される下層マスク４２と、レジスト膜４３から成る上層マスク４３とで構成している。
Therefore, in the present embodiment, as shown in FIG. 15, the implantation mask is composed of a
これによって、ＭＯＳＦＥＴを構成するＰ−ウェルを形成するための、アスペクト比が３．３３以上であるライン状部分を含む注入マスクが倒れることを防ぎ、注入マスクの形状を維持することができる。したがって、Ｐ−ウェルを精度良く形成することができるので、Ｐ−ウェルで構成されるＭＯＳＦＥＴを備える炭化珪素半導体装置を、精度良く製造することができる。 As a result, it is possible to prevent the implantation mask including the line-shaped portion having an aspect ratio of 3.33 or more from forming a P-well constituting the MOSFET, and to maintain the shape of the implantation mask. Therefore, since the P-well can be formed with high accuracy, a silicon carbide semiconductor device including a MOSFET configured with the P-well can be manufactured with high accuracy.
＜第３の実施の形態＞
図１８〜図２０は、本発明の第３の実施の形態である炭化珪素半導体装置の製造方法における製造工程の各工程の状態を示す断面図である。図１８（ａ）、図１９（ａ）および図２０（ａ）は、終端領域のＦＬＲ構造部１０を示し、図１８（ｂ）、図１９（ｂ）および図２０（ｂ）は、高濃度領域部６０を示す。
<Third Embodiment>
18 to 20 are cross-sectional views showing the states of the respective manufacturing steps in the method for manufacturing the silicon carbide semiconductor device according to the third embodiment of the present invention. 18 (a), 19 (a) and 20 (a) show the
炭化珪素半導体装置の製造方法において、Ｐ型高濃度領域の製造の際には、基板の温度を約２００℃程度に上げて注入を行わないと、活性化アニール時に結晶性が回復せず、Ｐ型高濃度領域が形成できない。また、そのように温度が高いので、レジストマスクは使用できない。したがって、Ｐ型高濃度領域の製造には、注入マスクとして、酸化膜および窒化膜などの無機膜からなるハードマスクを使用する必要がある。無機膜は、たとえば堆積膜である。ハードマスクは、Ｐ型領域用マスクに相当する。 In the method for manufacturing a silicon carbide semiconductor device, when the P-type high concentration region is manufactured, the crystallinity is not recovered during the activation annealing unless the substrate temperature is raised to about 200 ° C. A mold high concentration region cannot be formed. Moreover, since the temperature is so high, a resist mask cannot be used. Therefore, in the manufacture of the P-type high concentration region, it is necessary to use a hard mask made of an inorganic film such as an oxide film and a nitride film as an implantation mask. The inorganic film is, for example, a deposited film. The hard mask corresponds to a P-type region mask.
本実施の形態では、図１８に示すＰ型高濃度領域６１の製造の際に使用したハードマスク１２をそのまま残して、後段のイオン注入工程で用いる注入マスクの下層マスクとして用いる。
In this embodiment, the
具体的には、前述の第１の実施の形態と同様にして、図１９に示すように、ハードマスク１２上に、注入領域を開口させたレジストパターンとしてレジスト膜１３を形成する。さらに、図２０に示すように、ドライエッチングのような異方性があるエッチングを行う。次いで、イオン注入によって不純物を注入し、Ｐ型不純物領域１４を形成する。その後、レジスト膜１３と下層マスクを構成するハードマスク１２を除去する。
Specifically, as in the first embodiment described above, as shown in FIG. 19, a resist
本実施の形態の方法は、Ｐ−ウェルを形成する場合にも適用することができる。図２１〜図２３は、本発明の第３の実施の形態である炭化珪素半導体装置の製造方法における製造工程の各工程の状態を示す断面図である。 The method of the present embodiment can also be applied when forming a P-well. FIGS. 21 to 23 are cross-sectional views showing the states of the respective manufacturing steps in the method for manufacturing the silicon carbide semiconductor device according to the third embodiment of the present invention.
図２１に示すように、Ｐ型高濃度注入領域６１を形成した後、図２２に示すように、レジスト膜４３を形成する。次いで、図２３に示すように、異方性エッチングによってパターニングして、注入マスクを形成する。次いで、イオン注入を行い、Ｐ−ウェル６２を形成する。
As shown in FIG. 21, after the P-type high
Ｐ型高濃度領域６１の形成に使用したハードマスク１２は、従来、Ｐ型高濃度領域６１を形成した後で除去していた。本実施の形態においては、Ｐ型高濃度領域６１の形成後に、このハードマスク１２を除去せず、第１の実施の形態における下層マスク１２として利用する。これによって、第１の実施の形態で実施した下層マスク１２となる無機膜の形成の工程を省略することができる。
Conventionally, the
すなわち、本実施の形態では、Ｐ型高濃度領域６１を形成するときに用いるＰ型領域用マスクであるハードマスク１２を、下層マスクとして用いるので、下層マスクを形成する工程を省略することができる。
That is, in the present embodiment, the
ここで、高濃度領域を形成した領域の表面には、レジスト膜は形成されるが堆積膜は除去されているので、注入不純物がレジストを突き抜ける。注入マスクの上層、下層の設計によっては、高濃度領域内あるいは高濃度領域外に不純物が注入されることを留意する必要がある。 Here, since the resist film is formed on the surface of the region where the high concentration region is formed, but the deposited film is removed, the implanted impurities penetrate the resist. It should be noted that depending on the design of the upper and lower layers of the implantation mask, impurities are implanted in the high concentration region or outside the high concentration region.
注入不純物の突き抜けが高濃度領域内に留まる場合は、ＦＬＲ構造およびＭＯＳＦＥＴ、またはＭＰＳ（Merged Pin/Schottky）ダイオードのＰ−ウェルのような低濃度の注入であれば影響はない。高濃度領域外まで深く注入不純物が突き抜ける場合には、デバイスに与える影響を考慮して構造を設計する必要がある。ここで、ＭＰＳダイオードとは、ショットキーバリアダイオードとＰＩＮダイオードとが交互に配置されて並列接続されたＭＰＳダイオードをいう。 In the case where the penetration of the implanted impurities remains in the high concentration region, there is no effect if the implantation is performed at a low concentration such as the FLR structure and the MOSFET or the P-well of the MPS (Merged Pin / Schottky) diode. When the implanted impurity penetrates deeply outside the high concentration region, it is necessary to design the structure in consideration of the influence on the device. Here, the MPS diode refers to an MPS diode in which Schottky barrier diodes and PIN diodes are alternately arranged and connected in parallel.
図１８〜図２０のＦＬＲ構造を形成する場合の具体例として、まず酸化膜を１．００μｍ堆積させてパターンニングを行い、注入でＰ型高濃度注入領域を形成する。注入条件は、注入不純物をＡｌ、加速エネルギーを２００ｋｅＶ、ドーズ量を５．００×１０１５ｃｍ−２とした。 As a specific example in the case of forming the FLR structure of FIGS. 18 to 20, first, an oxide film is deposited at 1.00 μm, patterning is performed, and a P-type high concentration implantation region is formed by implantation. The implantation conditions were such that the implanted impurity was Al, the acceleration energy was 200 keV, and the dose was 5.00 × 10 15 cm −2 .
次に、酸化膜上にレジスト１．７６μｍで注入領域を開口させたパターンニングを行った。レジストの残し幅が０．７μｍでは、アスペクト比は２．５１となり、レジストは倒れることはない。酸化膜とレジストのエッチング選択比１：５、３０％のオーバーエッチングを行う条件で酸化膜エッチングが行われた場合、エッチング後のレジスト膜厚は１．５０μｍとなる。酸化膜のエッチング後、Ａｌを、加速エネルギーが６００ｋｅＶ、ドーズ量が２．００×１０１３ｃｍ−２の注入条件で注入して、ＦＬＲ構造を形成した。 Next, patterning was performed in which an implantation region was opened with a resist of 1.76 μm on the oxide film. When the remaining width of the resist is 0.7 μm, the aspect ratio is 2.51, and the resist does not fall down. When the oxide film etching is performed under the condition that the etching selectivity ratio between the oxide film and the resist is 1: 5 and overetching is performed at 30%, the resist film thickness after the etching is 1.50 μm. After etching the oxide film, Al was implanted under the implantation conditions of acceleration energy of 600 keV and dose amount of 2.00 × 10 13 cm −2 to form an FLR structure.
図２４は、注入深さと注入濃度との関係を示すグラフである。図２４では、Ａｌを、加速エネルギーが６００ｋｅＶ、ドーズ量が２．００×１０１３ｃｍ−２の条件で、酸化膜およびレジスト膜にイオン注入した場合の注入深さと、そのときの注入濃度とを示す。図２４において、横軸は注入深さ［μｍ］を示し、縦軸は注入濃度［ｃｍ−３］を示す。 FIG. 24 is a graph showing the relationship between implantation depth and implantation concentration. In FIG. 24, the implantation depth and the implantation concentration at the time when Al is ion-implanted into the oxide film and the resist film under the conditions of acceleration energy of 600 keV and dose amount of 2.00 × 10 13 cm −2 are shown. Show. In FIG. 24, the horizontal axis represents the implantation depth [μm], and the vertical axis represents the implantation concentration [cm −3 ].
図２４では、参照符号「７１」で示される記号「□」でレジスト膜の結果を示し、参照符号「７３」で示される記号「△」で酸化膜の結果を示す。参照符号「７２」で示される破線は、レジスト膜の結果を外挿した予測値を示し、参照符号「７４」で示される破線は、酸化膜の結果を外挿した予測値を示す。 In FIG. 24, the result of the resist film is indicated by the symbol “□” indicated by the reference symbol “71”, and the result of the oxide film is indicated by the symbol “Δ” indicated by the reference symbol “73”. A broken line indicated by reference numeral “72” indicates a predicted value obtained by extrapolating the result of the resist film, and a broken line indicated by reference numeral “74” indicates a predicted value obtained by extrapolating the result of the oxide film.
炭化珪素半導体装置を構成する炭化珪素半導体基板１１は、たとえばベース基板と、ベース基板上に形成される炭化珪素（ＳｉＣ）エピタキシャル層とを含んで構成される。炭化珪素半導体基板１１のＳｉＣエピタキシャル層におけるｎ型不純物の濃度を５．００×１０１５ｃｍ−３とし、その１％の５．００×１０１３ｃｍ−３の注入不純物であるＡｌの突き抜けは無視できるとすれば、図２４から、加速エネルギーが６００ｋｅＶである場合の注入マスクとして、レジスト膜は２．５５μｍの膜厚が必要であり、酸化膜は１．５５μｍの膜厚が必要であることが判る。
Silicon
また、注入マスクをレジスト膜のみで形成する場合、レジスト膜の膜厚は２．７５μｍ必要となる。これは、図２４から、５．００×１０１３ｃｍ−２の突き抜け量のときのレジスト膜の膜厚である２．５５μｍから、０．２μｍの膜厚のマージンを入れた設計としたものである。 Further, when the implantation mask is formed of only a resist film, the thickness of the resist film needs to be 2.75 μm. FIG. 24 shows a design in which a margin of a film thickness of 0.2 μm is added from a resist film thickness of 2.55 μm when the penetration amount is 5.00 × 10 13 cm −2. is there.
注入マスクは、下層の酸化膜の膜厚が１．００μｍで、上層のレジスト膜の膜厚が１．５０μｍとなる。注入マスクとしてのレジスト膜厚で換算すると３．１５μｍとなり、２．７５μｍよりも厚い。したがって、この注入マスクでは、Ａｌを加速エネルギーが６００ｋｅＶの条件で注入したとき、注入不純物であるＡｌの突き抜けはない。 The implantation mask has a lower oxide film thickness of 1.00 μm and an upper resist film thickness of 1.50 μm. In terms of the resist film thickness as an implantation mask, it is 3.15 μm, which is thicker than 2.75 μm. Therefore, in this implantation mask, when Al is implanted under the condition that the acceleration energy is 600 keV, there is no penetration of Al as an implantation impurity.
図２５は、注入深さと注入濃度との関係を示すグラフである。図２５では、Ｐ型高濃度領域の注入条件、すなわち注入不純物をＡｌ、加速エネルギーを２００ｋｅＶ、ドーズ量を５．００×１０１５ｃｍ−２とした条件のイオン注入で炭化珪素に注入された不純物の深さ分布と、ＦＬＲ構造の注入条件、すなわち注入不純物をＡｌ、加速エネルギーを６００ｋｅＶ、ドーズ量を２．００×１０１３ｃｍ−２とした条件のイオン注入で、膜厚１.５μｍのレジスト膜から突き抜けて炭化珪素に注入された不純物の深さ分布とを示す。図２５において、横軸は注入深さ［μｍ］を示し、縦軸は注入濃度［ｃｍ−３］を示す。 FIG. 25 is a graph showing the relationship between implantation depth and implantation concentration. In FIG. 25, an impurity implanted into silicon carbide by ion implantation under conditions of implantation of a P-type high concentration region, that is, an implanted impurity of Al, an acceleration energy of 200 keV, and a dose of 5.00 × 10 15 cm −2. And a FLR structure implantation condition, that is, a resist having a film thickness of 1.5 μm by ion implantation under conditions of implantation of Al, an implantation impurity of 600 keV, and a dose of 2.00 × 10 13 cm −2. 2 shows the depth distribution of impurities penetrating from the film and implanted into silicon carbide. In FIG. 25, the horizontal axis represents the implantation depth [μm], and the vertical axis represents the implantation concentration [cm −3 ].
図２５では、参照符号「７５」で示される記号「△」でＰ型高濃度領域の注入条件で注入した場合の結果を示し、参照符号「７７」で示される記号「○」でＦＬＲ構造の注入条件で注入した場合の結果を示す。参照符号「７６」で示される破線は、Ｐ型高濃度領域の注入条件で注入した場合の結果を外挿した予測値を示し、参照符号「７８」で示される破線は、ＦＬＲ構造の注入条件で注入した場合の結果を外挿した予測値を示す。 In FIG. 25, the result of implantation under the implantation conditions of the P-type high concentration region is indicated by the symbol “Δ” indicated by the reference symbol “75”, and the FLR structure is indicated by the symbol “◯” indicated by the reference symbol “77”. The result when inject | pouring on injection | pouring conditions is shown. A broken line indicated by a reference sign “76” indicates a predicted value obtained by extrapolating a result when the injection is performed under the injection condition of the P-type high concentration region, and a broken line indicated by a reference sign “78” indicates an injection condition of the FLR structure. The estimated value which extrapolated the result at the time of injecting by is shown.
図２５から、ＦＬＲ構造の製造の際は、Ｐ型高濃度領域を形成した領域の表面は、レジストのみで、下層の酸化膜はないが、突き抜けた不純物は、レジスト膜の膜厚が１．５０μｍ以上であれば、Ｐ型高濃度領域内に殆ど収まっていることが判る。このことかから、本例の設計で本実施の形態によってＦＬＲ構造を製造しても、デバイスへの影響はなく製造できることが判る。 25, when the FLR structure is manufactured, the surface of the region where the P-type high-concentration region is formed is only the resist, and there is no underlying oxide film. If it is 50 μm or more, it can be seen that it is almost within the P-type high concentration region. From this, it can be seen that even if the FLR structure is manufactured according to this embodiment in the design of this example, it can be manufactured without affecting the device.
ここで、５．００×１０１３ｃｍ−３の注入不純物であるＡｌの突き抜けは無視できるとすれば、図２５から、Ａｌを、加速エネルギーが２００ｋｅＶ、ドーズ量が５．００×１０１５ｃｍ−２の条件で注入したときの炭化珪素に対する注入深さは０．４４μｍとなる。また、Ａｌを、加速エネルギーが７００ｋｅＶ、ドーズ量が２．００×１０１３ｃｍ−２の条件で注入したときに、膜厚が１．５μｍのレジスト膜から突き抜けた注入不純物であるＡｌの炭化珪素に対する注入深さは０．３８μｍとなる。 Here, if the penetration of Al, which is an implanted impurity of 5.00 × 10 13 cm −3 , is negligible, it can be seen from FIG. 25 that Al has an acceleration energy of 200 keV and a dose of 5.00 × 10 15 cm −. The implantation depth for silicon carbide when implanted under the condition 2 is 0.44 μm. Further, when Al is implanted under the conditions of an acceleration energy of 700 keV and a dose of 2.00 × 10 13 cm −2 , Al silicon carbide, which is an implanted impurity that penetrates from a resist film having a thickness of 1.5 μm. The depth of implantation with respect to is 0.38 μm.
以上、図１８〜図２０に示すＦＬＲ構造の形成する場合について説明したが、図２１〜図２３に示すＰ−ウェル構造を形成する場合についても、前述と同様の条件で形成することが可能である。 Although the case where the FLR structure shown in FIGS. 18 to 20 is formed has been described above, the case where the P-well structure shown in FIGS. 21 to 23 is formed can be formed under the same conditions as described above. is there.
図２６〜図２９は、ＦＬＲ構造に第２の実施の形態の方法を適用した場合のＭＰＳの製造工程における各工程の状態を示す断面図である。図２６（ａ）、図２７（ａ）、図２８（ａ）および図２９（ａ）は、終端領域のＦＬＲ構造部１０を示し、図２６（ｂ）、図２７（ｂ）、図２８（ｂ）および図２９（ｂ）は、高濃度領域部６０を示す。
26 to 29 are cross-sectional views showing the state of each step in the manufacturing process of the MPS when the method of the second embodiment is applied to the FLR structure. 26 (a), 27 (a), 28 (a), and 29 (a) show the
図２６に示すように、Ｐ型高濃度注入領域６１を形成した後、図２７および図２８に示すように、本実施の形態の方法を用いて、ＦＬＲ構造の注入マスクパターン１２，１３を形成する。次いで、ＦＬＲ構造の製造のためのイオン注入を行い、Ｐ型不純物注入領域１４を形成する。
After forming the P-type high
その後、注入層、すなわちＰ型高濃度注入領域６１およびＰ型不純物注入領域１４を活性化させるアニールを実施する。次いで、図２９に示すように、表面にショットキー電極６３、表面電極５０および保護膜６４を形成する。表面電極５０は、保護膜６４の開口部６４ａを通して露出する。次いで、裏面に、裏面電極５１を形成する。
Thereafter, annealing for activating the implantation layer, that is, the P-type high
以上のように本実施の形態によれば、終端領域に形成されるＦＬＲ構造と、有効領域に形成されるＭＯＳＦＥＴおよびＭＰＳダイオードの少なくとも一方を構成するＰ−ウェルとを、同じ注入マスク形成工程およびイオン注入工程で形成することができる。 As described above, according to the present embodiment, the FLR structure formed in the termination region and the P-well constituting at least one of the MOSFET and the MPS diode formed in the effective region are formed in the same implantation mask forming step and It can be formed by an ion implantation process.
図３０〜図３２は、本発明の第３の実施の形態の変形例における各工程の状態を示す断面図である。図３０〜図３２では、注入マスクについて、ＦＬＲ構造を形成するためのパターンの開口と同時に、Ｐ−ウェルを形成するためのパターンの開口とを行う。図３０（ａ）、図３１（ａ）および図３２（ａ）は、終端領域１０を示し、図３０（ｂ）、図３１（ｂ）および図３２（ｂ）は、高濃度領域部６０を示す。
30 to 32 are cross-sectional views showing the states of the respective steps in the modification of the third embodiment of the present invention. 30 to 32, the opening of the pattern for forming the FLR structure and the opening of the pattern for forming the P-well are performed on the implantation mask at the same time. 30 (a), 31 (a) and 32 (a) show the
図３０に示すように、Ｐ型高濃度注入領域６１を形成した後、図３１に示すように、レジスト膜１３を形成する。高濃度領域部６０では、レジスト膜１３から、前述の図２２に示すレジスト膜４３に相当するレジスト膜４３Ａが形成される。次いで、図３２に示すように、異方性エッチングによって下層マスク１２をエッチングして、注入マスクを形成する。その後、イオン注入を行い、Ｐ型不純物注入領域１４およびＰ−ウェル６２を形成する。
As shown in FIG. 30, after the P-type high
本変形例によれば、ＦＬＲ構造を形成すると同時に、Ｐ−ウェルを形成することができる。終端領域１０と高濃度領域部６０とで、注入不純物の濃度および注入領域の深さが同じになるという設計の制約はあるが、パターンニングおよび注入を省略することできるという利点がある。
According to this modification, the P-well can be formed simultaneously with the formation of the FLR structure. The
＜第４の実施の形態＞
図３３〜図３６は、本発明の第４の実施の形態である炭化珪素半導体装置の製造方法における製造工程の各工程の状態を示す断面図である。図３３（ａ）、図３４（ａ）、図３５（ａ）および図３６（ａ）は、終端領域のＦＬＲ構造部１０を示し、図３３（ｂ）、図３４（ｂ）、図３５（ｂ）および図３６（ｂ）は、高濃度領域部６０を示す。
<Fourth embodiment>
33 to 36 are cross sectional views showing states of the respective manufacturing steps in the method for manufacturing the silicon carbide semiconductor device according to the fourth embodiment of the present invention. 33 (a), FIG. 34 (a), FIG. 35 (a) and FIG. 36 (a) show the
本実施の形態では、炭化珪素半導体装置は、有効領域に、半導体素子として、ＭＯＳＦＥＴを備える。前述の第３の実施の形態と同様にして、図３３に示すように、Ｐ型高濃度領域６１と、終端構造であるＦＬＲ構造を構成するＰ型不純物注入領域１４を形成する。
In the present embodiment, the silicon carbide semiconductor device includes a MOSFET as a semiconductor element in the effective region. In the same manner as in the third embodiment described above, as shown in FIG. 33, a P-type
次いで、図３４に示すように、Ｐ−ウェルを形成するためのレジスト膜４３を形成し、レジスト膜４３をパターンニングする。次いで、無機膜１２をエッチングし、下層マスク４２Ａを形成する。次いで、イオン注入を行い、Ｐ−ウェル６２を形成する。その後、レジスト膜４３の除去を行う。
Next, as shown in FIG. 34, a resist
次に、図３５に示すように、残存する下層マスク１２に対し、下層マスク１２の側面に接するように、サイドウォール８１を形成する。次いで、図３６に示すように、レジスト膜８２を形成した後、ＭＯＳＦＥＴのソースを形成するためのパターンニングを行い、Ｐ型高濃度領域６をマスクする。次いで、イオン注入を行い、ソース８３を形成する。
Next, as shown in FIG. 35, the
レジストパターンを用いてＰ−ウェルとソースとを形成する場合、露光装置によるマークの重ね合わせを実施するものの、Ｐ−ウェルとソース間で、０．２μｍ程度の重ね合わせずれが起こる。これによって、一方のＭＯＳＦＥＴのチャネル長は短く、もう一方のＭＯＳＦＥＴのチャネル長は長くなる。 When the P-well and the source are formed using the resist pattern, the overlay shift of about 0.2 μm occurs between the P-well and the source although the mark is superimposed by the exposure apparatus. As a result, the channel length of one MOSFET is short and the channel length of the other MOSFET is long.
たとえば、チャネル長を０．７μｍ程度で設計していれば、重ね合わせずれが０．２μｍ発生した場合、チャネル長がそれぞれ０．９μｍ、０．５μｍという、特性の異なるＭＯＳＦＥＴが、パワーデバイス半導体装置である炭化珪素半導体装置内に形成される。特性の異なるＭＯＳＦＥＴがパワーデバイス半導体装置内にあると、半導体装置内で均一に電流を流すことができず、短絡耐量などに関する電流耐量に影響を及ぼす。 For example, if the channel length is designed to be about 0.7 μm, MOSFETs having different characteristics such as channel lengths of 0.9 μm and 0.5 μm, respectively, are generated when the overlay deviation is 0.2 μm. Is formed in the silicon carbide semiconductor device. If MOSFETs having different characteristics are present in the power device semiconductor device, it is impossible to allow a current to flow uniformly in the semiconductor device, which affects the current tolerance with respect to short-circuit tolerance.
これに対し、本実施の形態では、Ｐ−ウェルの製造で使用した注入マスクを構成していた無機膜１２にサイドウォール８１を付けて、ソースを形成する。これによって、各ＭＯＳＦＥＴのチャネル長を等しくすることができるので、電流耐量への影響を抑えることができる。
On the other hand, in this embodiment, the source is formed by attaching the
また、本実施の形態では、Ｐ型高濃度領域６１、ＦＬＲ構造を構成するＰ型不純物注入領域１４、およびＰ−ウェルを形成するときに下層マスク１２として使用される無機膜を、ソースの形成に使用している。これによって、サイドウォールを付ける前の無機膜の形成を省略することができる。
In the present embodiment, the P-type
本実施の形態の具体例として、下層マスク１２として、酸化膜を１．０μｍ堆積させて、Ｐ型高濃度注入領域６１を形成した後に、その酸化膜上にレジスト膜１３を１．７６μｍの膜厚で形成し、ＦＬＲ構造を構成するＰ型不純物注入領域１４に対応する部分で開口されるようにレジスト膜１３をパターンニングする。
As a specific example of the present embodiment, an oxide film is deposited as a
このようにレジスト膜１３の厚み寸法が１．７６μｍである場合、前述の第３の実施の形態で述べたように、レジスト膜１３の残し幅が０．７μｍであると、レジスト膜の倒れはなく、形成した注入マスクに対して、６００ｋｅＶの加速エネルギーでは注入不純物の突き抜けはない。
Thus, when the thickness dimension of the resist
同じくＰ−ウェル６２を形成するためにレジスト膜をパターンニングして開口させて、下層マスク１２を構成する無機膜をエッチングによって除去した後に注入を行い、レジスト膜を除去する。
Similarly, in order to form the P-well 62, the resist film is patterned and opened, and after removing the inorganic film constituting the
その後、下層マスク１２である堆積膜を成長させ、エッチバックさせて、サイドウォール８１を形成させる。Ｐ型高濃度領域６１およびＦＬＲ構造を構成するＰ型不純物注入領域１４などの、注入が不要な領域には、レジスト膜４３でマスクし、ソースを形成するための注入を実施する。これによって、チャネル長が半導体装置内で等しいパワーデバイスＭＯＳＦＥＴを備える炭化珪素半導体装置を製造することができる。
Thereafter, a deposited film as the
図３７〜図３９は、本発明の第４の実施の形態の変形例における各工程の状態を示す断面図である。図３７〜図３９では、注入マスクについて、ＦＬＲ構造を形成するためのパターンの開口と同時に、Ｐ−ウェルを形成するためのパターンの開口を行う。図３７（ａ）、図３８（ａ）および図３９（ａ）は、終端領域１０を示し、図３７（ｂ）、図３８（ｂ）および図３９（ｂ）は、高濃度領域部６０を示す。
37 to 39 are cross-sectional views showing the states of the respective steps in the modification of the fourth embodiment of the present invention. 37 to 39, with respect to the implantation mask, a pattern opening for forming a P-well is formed simultaneously with the opening of the pattern for forming the FLR structure. FIGS. 37A, 38A, and 39A show the
図３７に示すように、Ｐ型高濃度注入領域６１およびＰ型不純物注入領域１４を形成した後、図３８に示すように、サイドウォール８１を形成する。次いで、図３９に示すように、レジスト膜８２を形成する。その後、イオン注入を行い、ソース８３を形成する。
As shown in FIG. 37, after the P-type high
本変形例によれば、ＦＬＲ構造の形成と同時にＰ−ウェル６２が形成されるので、終端領域１０と高濃度領域部６０とで、注入不純物の濃度および注入領域の深さが同じになるという設計の制約はあるが、パターンニングおよび注入を省略することできるという利点がある。
According to this modification, since the P-well 62 is formed simultaneously with the formation of the FLR structure, the concentration of the implanted impurity and the depth of the implanted region are the same in the
以上のように本実施の形態によれば、Ｐ型高濃度領域６１を形成するときにＰ型領域用マスクとして用いられる無機膜１２は、ＦＬＲ構造を構成するＰ型不純物注入領域１４およびＰ−ウェル６２を形成するための注入マスクの下層マスクとして用いられる。さらに下層マスクである無機膜１２に接してサイドウォール８１が形成され、ソース用マスクとして用いられるレジスト膜８２とともに、ソース８３を形成するためのマスクとして用いられ、不純物イオンが注入される。これによって、Ｐ−ウェル６２のうち、ソース用マスクで覆われた部分にＭＯＳＦＥＴのチャネル６１が形成され、チャネル６１の側方にソース８３が形成される。
As described above, according to the present embodiment, the
つまり、本実施の形態では、Ｐ型高濃度領域６１を形成するときにＰ型領域用マスクとして用いられる無機膜１２を用いて、ＭＯＳＦＥＴのチャネルをセルフアラインで形成することができる。したがって、セルフアラインでＭＯＳＦＥＴのチャネルを形成するためのマスクを形成する工程を省略することができる。
That is, in this embodiment, the channel of the MOSFET can be formed by self-alignment using the
以上に述べた各実施の形態では、注入マスクのライン状部分のアスペクト比は、３．３３以上である。アスペクト比の上限値は、特に限定されるものではなく、形成する注入領域の寸法に応じて、適宜に選択されるが、ここでは、６．００程度である。ライン状部分のアスペクト比が、３．３３以上６．００以下であれば、前述の各実施の形態において、注入領域を精度良く形成することができる。 In each of the embodiments described above, the aspect ratio of the line-shaped portion of the implantation mask is 3.33 or more. The upper limit value of the aspect ratio is not particularly limited, and is appropriately selected according to the size of the implantation region to be formed. In this case, it is about 6.00. If the aspect ratio of the line-shaped portion is 3.33 or more and 6.00 or less, the implantation region can be formed with high accuracy in each of the above-described embodiments.
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせることが可能である。また、各実施の形態の任意の構成要素を適宜、変更または省略することが可能である。 The present invention can be freely combined with each embodiment within the scope of the invention. In addition, any component in each embodiment can be changed or omitted as appropriate.
１０ 終端領域、１１，４１ 炭化珪素半導体基板、１２，４２ 無機膜、１３，４３，４３Ａ，８２ レジスト膜、１３ａ，４３ａ 有効領域用レジスト部、１３ｂ，４３ｂ 終端領域用レジスト部、１４，４４ Ｐ型不純物注入領域、１４ａ 第１注入領域、１４ｂ 第２注入領域、１４ｃ 第３注入領域、１４ｄ 第４注入領域、１５ 注入マスク、２１〜２４ レジスト部、４２Ａ 下層マスク、４３ｃ 開口部、４５ ソース、４６ チャネル、４７ ゲート配線、４８ 層間絶縁膜、４９ ソース・Ｐ−ウェルコンタクト、５０ 表面電極、５１ 裏面電極、６０ 高濃度領域部、６１ Ｐ型高濃度領域、６２ Ｐ−ウェル、６３ ショットキー電極、６４ 保護膜、８１ サイドウォール。 10 termination region, 11, 41 silicon carbide semiconductor substrate, 12, 42 inorganic film, 13, 43, 43A, 82 resist film, 13a, 43a resist region for effective region, 13b, 43b resist region for termination region, 14, 44 P Type impurity implantation region, 14a first implantation region, 14b second implantation region, 14c third implantation region, 14d fourth implantation region, 15 implantation mask, 21-24 resist portion, 42A lower layer mask, 43c opening portion, 45 source, 46 channel, 47 gate wiring, 48 interlayer insulating film, 49 source / P-well contact, 50 surface electrode, 51 back electrode, 60 high concentration region, 61 P type high concentration region, 62 P-well, 63 Schottky electrode , 64 protective film, 81 sidewall.
Claims (7)
前記炭化珪素半導体基板の厚み方向一方側の表面部のうち、予め定める注入予定領域を露出させ、前記注入予定領域を除く残余の領域を覆う注入マスクを形成する注入マスク形成工程と、
前記注入マスクで覆われずに露出する前記注入予定領域に、不純物イオンを注入することによって、不純物注入領域を形成するイオン注入工程とを備え、
前記注入マスクは、
前記炭化珪素半導体基板の厚み方向一方側の表面部に平行な方向である延在方向にライン状に延びるライン状部分を含み、
前記ライン状部分は、
前記延在方向に垂直な方向であって前記炭化珪素半導体基板の厚み方向一方側の表面部に平行な方向における寸法を幅とし、前記延在方向に垂直な方向であって前記炭化珪素半導体基板の厚み方向一方側の表面部に垂直な方向における寸法を高さとしたとき、前記幅に対する前記高さの比率であるアスペクト比が３．３３以上であり、
前記注入マスク形成工程では、
前記注入マスクの少なくとも前記ライン状部分は、前記炭化珪素半導体基板の厚み方向一方側の表面部に積層され、酸化膜および窒化膜の少なくとも一方から成る下層マスクと、前記下層マスクの厚み方向一方側の表面部に積層され、レジスト膜から成る上層マスクとを備えて形成され、
前記イオン注入工程の後に、
前記上層マスクを除去し、残存する前記下層マスクの側面に接するようにサイドウォールを形成するサイドウォール形成工程と、
前記下層マスクおよび前記サイドウォールを覆うようにレジスト膜を形成した後、パターニングを行うことによって、第２の注入マスクを形成する第２の注入マスク形成工程と、
前記炭化珪素半導体基板の厚み方向一方側の表面部のうち、前記下層マスク、前記サイドウォールおよび前記第２の注入マスクで覆われずに露出する部分に、不純物イオンを注入する第２のイオン注入工程とを備えることを特徴とする炭化珪素半導体装置の製造方法。 A method of manufacturing a silicon carbide semiconductor device having an effective region in a part of a surface portion on one side in the thickness direction of a silicon carbide semiconductor substrate, and comprising a semiconductor element in the effective region,
An implantation mask forming step of exposing a predetermined implantation planned region of the surface portion on one side in the thickness direction of the silicon carbide semiconductor substrate and forming an implantation mask covering the remaining region excluding the implantation planned region;
An ion implantation step of forming an impurity implantation region by implanting impurity ions into the implantation planned region exposed without being covered with the implantation mask,
The implantation mask is
Including a line-shaped portion extending in a line shape in the extending direction which is a direction parallel to the surface portion on one side of the thickness direction of the silicon carbide semiconductor substrate;
The line-shaped part is
A dimension in a direction perpendicular to the extending direction and parallel to a surface portion on one side in the thickness direction of the silicon carbide semiconductor substrate is defined as a width, and the direction perpendicular to the extending direction and the silicon carbide semiconductor substrate When the dimension in the direction perpendicular to the surface portion on one side of the thickness direction is height, the aspect ratio that is the ratio of the height to the width is 3.33 or more,
In the implantation mask forming step,
At least the line-shaped portion of the implantation mask is laminated on a surface portion on one side in the thickness direction of the silicon carbide semiconductor substrate, and a lower layer mask made of at least one of an oxide film and a nitride film, and one side in the thickness direction of the lower layer mask And an upper layer mask made of a resist film .
After the ion implantation step,
Removing the upper layer mask and forming a sidewall so as to contact the side surface of the remaining lower layer mask; and
A second implantation mask forming step of forming a second implantation mask by patterning after forming a resist film so as to cover the lower layer mask and the sidewall;
Second ion implantation for implanting impurity ions into a portion of the surface portion on one side in the thickness direction of the silicon carbide semiconductor substrate that is exposed without being covered with the lower layer mask, the sidewall, and the second implantation mask. the method of manufacturing a silicon carbide semiconductor device according to claim Rukoto a step.
前記終端領域用注入領域として形成される複数の前記不純物注入領域は、前記有効領域を取囲むように、互いに離間して環状に形成されて、フィールドリミッティングリング構造を構成することを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。 In the ion implantation step, a plurality of the impurity implantation regions are formed as termination region implantation regions in a termination region surrounding the effective region,
A plurality of the impurity implantation regions formed as the termination region implantation regions are formed in an annular shape so as to surround the effective region and are separated from each other to form a field limiting ring structure. A method for manufacturing a silicon carbide semiconductor device according to claim 1 or 2.
前記イオン注入工程では、前記有効領域に、前記金属−酸化膜−半導体電界効果型トランジスタを構成するＰ−ウェルとして、複数の前記不純物注入領域が形成されることを特徴とする請求項１〜３のいずれか１つに記載の炭化珪素半導体装置の製造方法。 The semiconductor element includes a metal-oxide film-semiconductor field effect transistor,
4. The ion implantation process according to claim 1, wherein a plurality of the impurity implantation regions are formed in the effective region as P-wells constituting the metal-oxide film-semiconductor field effect transistor. The manufacturing method of the silicon carbide semiconductor device as described in any one of these.
前記半導体素子は、前記有効領域の一部分に、他の部分に比べて高濃度にＰ型不純物を含有するＰ型高濃度領域を有し、
前記注入マスク形成工程の前に、
前記有効領域のうち、前記Ｐ型高濃度領域が形成されるＰ型形成部を露出させ、前記Ｐ型形成部を除く残余の部分を覆うように、酸化膜および窒化膜の少なくとも一方から成るＰ型領域用マスクを形成するＰ型領域用マスク形成工程と、
前記Ｐ型領域用マスクで覆われずに露出する前記Ｐ型形成部に、Ｐ型不純物イオンを注入することによって、前記Ｐ型高濃度領域を形成するＰ型領域形成工程とを備え、
前記注入マスク形成工程では、前記Ｐ型領域用マスクを前記下層マスクとして用い、前記型領域用マスクの厚み方向一方側の表面部に、前記レジスト膜から成る上層マスクを形成することによって、前記注入マスクを形成することを特徴とする請求項１〜４のいずれか１つに記載の炭化珪素半導体装置の製造方法。 The semiconductor element includes at least one of a metal-oxide film-semiconductor field-effect transistor and an MPS (Merged Pin / Schottky) diode in which Schottky barrier diodes and PIN diodes are alternately arranged and connected in parallel. ,
The semiconductor element has a P-type high concentration region containing a P-type impurity at a higher concentration in a part of the effective region than in other portions,
Before the implantation mask forming step,
Among the effective regions, P comprising at least one of an oxide film and a nitride film is exposed so as to expose a P-type forming portion in which the P-type high concentration region is formed and cover the remaining portion excluding the P-type forming portion. A P-type region mask forming step of forming a mold region mask;
A P-type region forming step of forming the P-type high-concentration region by implanting P-type impurity ions into the P-type forming portion exposed without being covered with the P-type region mask;
In the implantation mask forming step, the P-type region mask is used as the lower layer mask, and an upper layer mask made of the resist film is formed on the surface portion on one side in the thickness direction of the mold region mask. The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein a mask is formed.
前記有効領域を取囲む終端領域に、終端領域用注入領域として、複数の前記不純物注入領域が形成されるとともに、前記有効領域に、Ｐ−ウェルとして、複数の前記不純物注入領域が形成され、
前記終端領域用注入領域として形成される複数の前記不純物注入領域は、前記有効領域を取囲むように、互いに離間して環状に形成されて、フィールドリミッティングリング構造を構成し、
前記Ｐ−ウェルとして形成される複数の前記不純物注入領域は、前記金属−酸化膜−半導体電界効果型トランジスタおよび前記ＭＰＳダイオードのうち、少なくとも一方を構成することを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。 In the ion implantation step,
A plurality of the impurity implantation regions are formed as termination region implantation regions in the termination region surrounding the effective region, and a plurality of the impurity implantation regions are formed as P-wells in the effective region,
The plurality of impurity implantation regions formed as the termination region implantation region are formed in an annular shape so as to surround the effective region, and form a field limiting ring structure,
6. The plurality of impurity implantation regions formed as the P-well constitute at least one of the metal-oxide-semiconductor field effect transistor and the MPS diode. A method for manufacturing a silicon carbide semiconductor device.
前記第２の注入マスク形成工程は、前記Ｐ−ウェルのうち、予め定めるソース形成部を露出させ、前記第２の注入マスクとして、前記ソース形成部を除く残余の部分を覆うソース用マスクを形成するソース用マスク形成工程であり、
前記第２のイオン注入工程は、前記炭化珪素半導体基板の厚み方向一方側の表面部のうち、前記下層マスク、前記サイドウォールおよび前記ソース用マスクで覆われずに露出する部分に、不純物イオンを注入することによって、ソース領域を形成するソース領域形成工程であることを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。 Said sidewall forming step, as the side wall, in contact with a side surface of the lower mask, a sidewall formation step of forming a sidewall that covers a portion of the P- well,
In the second implantation mask forming step , a predetermined source forming portion of the P-well is exposed, and a source mask covering the remaining portion excluding the source forming portion is formed as the second implantation mask. a source mask formation step of,
In the second ion implantation step , impurity ions are exposed to a portion of the surface portion on one side in the thickness direction of the silicon carbide semiconductor substrate that is exposed without being covered with the lower layer mask, the sidewall, and the source mask. The method for manufacturing a silicon carbide semiconductor device according to claim 6, wherein the step is a source region forming step of forming a source region by implantation.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013028536A JP6091242B2 (en) | 2013-02-18 | 2013-02-18 | Method for manufacturing silicon carbide semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013028536A JP6091242B2 (en) | 2013-02-18 | 2013-02-18 | Method for manufacturing silicon carbide semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014157956A JP2014157956A (en) | 2014-08-28 |
| JP6091242B2 true JP6091242B2 (en) | 2017-03-08 |
Family
ID=51578652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013028536A Active JP6091242B2 (en) | 2013-02-18 | 2013-02-18 | Method for manufacturing silicon carbide semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6091242B2 (en) |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60261131A (en) * | 1984-06-08 | 1985-12-24 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
| JP3725811B2 (en) * | 2001-10-11 | 2005-12-14 | ローム株式会社 | Manufacturing method of semiconductor device |
| JP3778061B2 (en) * | 2001-11-19 | 2006-05-24 | 富士電機デバイステクノロジー株式会社 | Manufacturing method of high voltage IC |
| JP2003248293A (en) * | 2002-02-26 | 2003-09-05 | Sony Corp | Method of forming mask |
| CN101241848B (en) * | 2003-04-25 | 2012-01-25 | 住友电气工业株式会社 | Method for manufacturing semiconductor device |
| US7662718B2 (en) * | 2006-03-09 | 2010-02-16 | Micron Technology, Inc. | Trim process for critical dimension control for integrated circuits |
| JP2007273588A (en) * | 2006-03-30 | 2007-10-18 | Fujitsu Ltd | Method of manufacturing semiconductor device |
| JP2011040431A (en) * | 2009-08-06 | 2011-02-24 | Panasonic Corp | Semiconductor device and method of manufacturing the same |
| JP5395275B2 (en) * | 2010-10-29 | 2014-01-22 | パナソニック株式会社 | Semiconductor device and manufacturing method thereof |
-
2013
- 2013-02-18 JP JP2013028536A patent/JP6091242B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2014157956A (en) | 2014-08-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5560931B2 (en) | Manufacturing method of super junction semiconductor device | |
| JP2011165835A (en) | SiC SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME | |
| KR20130099195A (en) | Method of manufacturing semiconductor device | |
| JP2003303956A (en) | Silicon carbide semiconductor device and manufacturing method thereof | |
| JP2010166024A (en) | Semiconductor device, and method for manufacturing the same | |
| KR20130139738A (en) | Method for manufacturing silicon carbide semiconductor device | |
| JP5669712B2 (en) | Manufacturing method of semiconductor device | |
| JP2008135474A (en) | Semiconductor device | |
| JP2007158188A (en) | Semiconductor device, and method of manufacturing same | |
| JP2007165370A (en) | Semiconductor device, and method of manufacturing same | |
| JP2009272480A (en) | Method of manufacturing semiconductor device | |
| JP2008085205A (en) | Semiconductor device and its manufacturing method | |
| CN109103106B (en) | Method for preparing lateral diffusion metal oxide semiconductor | |
| JP6091242B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
| WO2006082618A1 (en) | Semiconductor device and method for manufacturing the same | |
| KR20090125422A (en) | Method of manufacturing a semiconductor | |
| KR100783283B1 (en) | Semiconductor device and the fabricating method thereof | |
| JP2001352062A (en) | Semiconductor device and its manufacturing method | |
| JP2011108971A (en) | Semiconductor device and method of manufacturing the same | |
| JP5644466B2 (en) | Manufacturing method of semiconductor device | |
| JP2009087982A (en) | Manufacturing method of semiconductor device | |
| JP2010010389A (en) | Method of manufacturing bipolar transistor | |
| JP2020145300A (en) | Semiconductor device and manufacturing method of the same | |
| JP5218380B2 (en) | Manufacturing method of super junction semiconductor device by multi-stage epitaxial method | |
| JP5683436B2 (en) | Manufacturing method of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150427 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160308 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160510 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160706 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170110 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170207 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6091242 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |