JP6083137B2

JP6083137B2 - 制御装置および制御方法

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Publication number: JP6083137B2
Application number: JP2012143128A
Authority: JP
Inventors: 山中　剛; 剛山中; 健市奥村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2012-06-26
Filing date: 2012-06-26
Publication date: 2017-02-22
Anticipated expiration: 2032-06-26
Also published as: JP2014007645A

Description

本技術は、制御装置および制御方法に関し、特に、読み出しモードに基づいて各画素の電気信号を読み出す場合に、回路規模を削減することができるようにした制御装置および制御方法に関する。

近年、画素の電気信号の高速読み出しを実現するため、画面の各列の画素の電気信号を分割して列単位で出力する１列あたり複数本の列制御線を備える固体撮像装置が提案されている（例えば、特許文献１および２参照）。このような固体撮像装置においては、画面を構成する各画素の電気信号の読み出しモードに基づいて、列ごとに、複数の列制御線から画素の電気信号の読み出しに使用する列制御線を選択する必要がある。

図１は、列制御線の選択等を行う制御回路の構成の一例を示す図である。

図１の制御回路１０は、読み出しモード制御回路１１、アドレス生成回路１２、および選択回路１３−１乃至１３−４により構成される。制御回路１０は、読み出しモードに基づいて列制御線を選択し、その列制御線を介して各画素の電気信号を読み出す。なお、図１の例では、読み出しモードの種類は４種類であるものとする。

制御回路１０の読み出しモード制御回路１１は、４種類の読み出しモードの中から１種類の読み出しモードを選択し、現在の読み出しモードとする。読み出しモード制御回路１１は、現在の読み出しモードを表す読み出しモード信号を、アドレス生成回路１２と選択回路１３−１乃至１３−４に供給する。

アドレス生成回路１２は、決定部として機能し、読み出しモード制御回路１１から供給される読み出しモード信号に基づいて、画面の所定の行の画素を、電気信号の読み出し対象の画素に決定する。アドレス生成回路１２は、読み出し対象として決定された画素に対応する行を特定するアドレスを表すアドレス信号を、図示せぬ画素を駆動する駆動回路に供給する。これにより、アドレス信号が表すアドレスにより特定される行の画素が駆動され、電気信号が列制御線に出力される。

選択回路１３−１乃至１３−４は、それぞれ、各読み出しモードに対応する。選択回路１３−１は、対応する読み出しモードを表す読み出しモード信号が読み出しモード制御回路１１から供給された場合、その読み出しモードに応じた、各列制御線を選択するかどうかを表す列制御線選択信号を、図示せぬ列制御線の選択部に供給する。

選択回路１３−２乃至１３−４も、選択回路１３−１と同様に、対応する読み出しモードを表す読み出しモード信号が供給された場合、その読み出しモードに応じた列制御線選択信号を、図示せぬ列制御線の選択部に供給する。

以上のようにして列制御線選択信号が図示せぬ列制御線の選択部に供給されることにより、画素の電気信号が供給された列制御線が選択され、その列制御線に供給された電気信号が読み出される。

特開２０１０−０１０８９６号公報特開２００９−１５０３３５号公報

以上のように、制御回路１０では、各読み出しモードに対応する選択回路１３−１乃至１３−４が設けられ、現在の読み出しモードに対応する選択回路１３−１乃至１３−４の１つが、現在の読み出しモードに対応する列制御線選択信号を出力する。従って、読み出しモードの数が増加するほど、選択回路の数が増加し、制御回路１０の回路規模が増大する。

本技術は、このような状況に鑑みてなされたものであり、読み出しモードに基づいて各画素の電気信号を読み出す場合に、回路規模を削減することができるようにするものである。

本技術の一側面の制御装置は、画面を構成する各画素の電気信号の読み出しモードに基づいて、前記画面の所定の行の画素を前記電気信号の読み出し対象の画素に決定し、前記所定の行を特定するアドレスを表すアドレス信号を生成するアドレス生成部と、
前記アドレス生成部により生成された前記アドレス信号に基づいて、前記所定の行の画素を駆動する駆動部と、前記アドレス生成部により生成された前記アドレス信号の下位複数ビットの各ビットの反転信号または非反転信号の論理和に基づいて、前記画面の各列の前記画素の前記電気信号を分割して列単位で出力する複数の列制御線の各列制御線を選択するかどうかを表す列制御線選択信号を生成する選択部とを備える制御装置である。

本技術の一側面の制御方法は、本技術の一側面の制御装置に対応する。

本技術の一側面においては、画面を構成する各画素の電気信号の読み出しモードに基づいて、前記画面の所定の行の画素が前記電気信号の読み出し対象の画素に決定されて、前記所定の行を特定するアドレスを表すアドレス信号が生成され、生成された前記アドレス信号に基づいて、前記所定の行の画素が駆動され、生成された前記アドレス信号の下位複数ビットの各ビットの反転信号または非反転信号の論理和に基づいて、前記画面の各列の前記画素の前記電気信号を分割して列単位で出力する複数の列制御線の各列制御線を選択するかどうかを表す列制御線選択信号が生成される。

本技術の一側面によれば、読み出しモードに基づいて各画素の電気信号を読み出す場合に、回路規模を削減することができる。

列制御線の選択等を行う制御回路の構成の一例を示す図である。本技術を適用した固体撮像装置の第１実施の形態の構成例を示すブロック図である。図２の画素部並びに列選択回路の第１の構成例を示す図である。図２の選択回路の第１の構成例を示す図である。選択行のアドレスと列制御線選択信号の第１の関係を説明する図である。全画素モード時の図３の画素部における読み出し動作を説明する図である。全画素モード時の図３の画素部における読み出し動作を説明する図である。全画素モード時の列制御線選択信号のタイミングチャートを示す図である。 2/3間引きモード時の図３の画素部における読み出し動作を説明する図である。 2/3間引きモード時の図３の画素部における読み出し動作を説明する図である。 2/3間引きモード時の図３の画素部における読み出し動作を説明する図である。 2/3間引きモード時の図３の画素部における読み出し動作を説明する図である。 2/3間引きモード時の列制御線選択信号のタイミングチャートを示す図である。図２の画素部並びに列選択回路の第２の構成例を示す図である。図２の選択回路の第２の構成例を示す図である。選択行のアドレスと列制御線選択信号の第２の関係を説明する図である。全画素モード時の図１４の画素部における読み出し動作を説明する図である。全画素モード時の図１４の画素部における読み出し動作を説明する図である。全画素モード時の図１４の画素部における読み出し動作を説明する図である。全画素モード時の図１４の画素部における読み出し動作を説明する図である。全画素モード時の列制御線選択信号のタイミングチャートを示す図である。隣接加算モード時の図１４の画素部における読み出し動作を説明する図である。隣接加算モード時の図１４の画素部における読み出し動作を説明する図である。隣接加算モード時の列制御線選択信号のタイミングチャートを示す図である。１行飛び加算モード時の図１４の画素部における読み出し動作を説明する図である。１行飛び加算モード時の図１４の画素部における読み出し動作を説明する図である。列制御線選択信号のタイミングチャートを示す図である。 1/2間引きモード時の図１４の画素部における読み出し動作を説明する図である。 1/2間引きモード時の図１４の画素部における読み出し動作を説明する図である。 1/2間引きモード時の列制御線選択信号のタイミングチャートを示す図である。本技術を適用した固体撮像装置の第２実施の形態の構成例を示すブロック図である。図３１の画素部並びに列選択回路の構成例を示す図である。図３１の固定選択回路の構成例を示す図である。全画素モード時の図３１の画素部における読み出し動作を説明する図である。全画素モード時の図３１の画素部における読み出し動作を説明する図である。全画素モード時の図３１の画素部における読み出し動作を説明する図である。全画素モード時の図３１の画素部における読み出し動作を説明する図である。固定電源選択信号のタイミングチャートを示す図である。

＜第１実施の形態＞
［撮像装置の第１実施の形態の構成例］
図２は、本技術を適用した固体撮像装置の第１実施の形態の構成例を示すブロック図である。

図２の固体撮像装置３０は、制御回路３１、行選択回路３２、画素部３３、列選択回路３４−１および列選択回路３４−２、ＡＤ変換回路３５−１およびＡＤ変換回路３５−２、画像データ処理回路３６、および出力ＩＦ（インタフェース）回路３７により構成される。固体撮像装置３０は、アドレス信号に基づいて列制御線選択信号を生成する。

具体的には、固体撮像装置３０の制御回路３１は、読み出しモード制御回路１１、アドレス生成回路１２、および選択回路４１により構成される。制御回路３１の読み出しモード制御回路１１とアドレス生成回路１２は、図１の同一の符号を付したものと同一であり、説明は適宜省略する。

制御回路３１の選択回路４１は、アドレス生成回路１２から出力されるアドレス信号に基づいて、列選択回路３４−１用の列制御線選択信号と列選択回路３４−２用の列制御線選択信号を生成する。

具体的には、選択回路４１は、アドレス信号が表すアドレスにより特定される行（以下、選択行という）の所定の色の画素の電気信号を出力する列制御線を選択することを表す列制御線選択信号を、列選択回路３４−１用の列制御線選択信号として生成する。また、選択回路４１は、選択行の所定の色以外の色の画素の電気信号を出力する列制御線を選択することを表す列制御線選択信号を、列選択回路３４−２用の列制御線選択信号として生成する。

なお、本明細書では、列制御線選択信号は、列制御線を選択することを表す場合Ｈ（High）信号であり、列制御線を選択しないことを表す場合Ｌ（Low）信号であるものとする。選択回路４１は、列選択回路３４−１用の列制御線選択信号を列選択回路３４−１に供給し、列選択回路３４−２用の列制御線選択信号を列選択回路３４−２に供給する。

行選択回路３２は、アドレス生成回路１２から出力されるアドレス信号に基づいて、画素部３３を構成する画素のうちの選択行の画素に接続される行制御線（図示せず）に選択パルスを供給する。これにより、行選択回路３２は、選択行の画素を行単位で駆動し、その画素の電気信号を列制御線（図示せず）に出力する。

画素部３３は、光電変換素子を含む画素を行列状（マトリックス状）に２次元配置することにより１画面分の画素を構成する。画素には、行ごとに行制御線（図示せず）が配線され、列ごとに複数の列制御線（図示せず）が配線される。

列選択回路３４−１には、画素部３３に行ごとに配線される複数の列制御線が接続される。列選択回路３４−１は、選択回路４１から供給される列選択回路３４−１用の列制御線選択信号に基づいて、Ｈ信号である列制御線選択信号に対応する列制御線に出力される電気信号を、ＡＤ変換回路３５−１に供給する。即ち、列選択回路３４−１は、選択行の所定の色の画素の電気信号を、ＡＤ変換回路３５−１に供給する。

列選択回路３４−２には、列選択回路３４−１と同様に、画素部３３に行ごとに配線される複数の列制御線が接続される。列選択回路３４−２は、列選択回路３４−１と同様に、選択回路４１から供給される列選択回路３４−２用の列制御線選択信号に基づいて、Ｈ信号である列制御線選択信号に対応する列制御線に出力される電気信号を、ＡＤ変換回路３５−２に供給する。即ち、列選択回路３４−２は、選択行の所定の色以外の色の画素の電気信号を、ＡＤ変換回路３５−２に供給する。

ＡＤ変換回路３５−１は、第１の処理部として機能し、列選択回路３４−１から供給される所定の色の画素の電気信号に対してA/D（Analog／Digital）変換処理を行い、その結果得られるデジタル信号を画像データ処理回路３６に供給する。ＡＤ変換回路３５−２は、第２の処理部として機能し、列選択回路３４−２から供給される所定の色以外の色の画素の電気信号に対してA/D変換処理を行い、その結果得られるデジタル信号を画像データ処理回路３６に供給する。

画像データ処理回路３６は、ＡＤ変換回路３５−１とＡＤ変換回路３５−２から供給されるデジタル信号に対してニー補正やガンマ補正、色補正等の種々のカメラ信号処理を行う。画像データ処理回路３６は、カメラ信号処理の結果得られる画像データを、出力ＩＦ（インタフェース）回路３７に出力する。

出力ＩＦ回路３７は、画像データ処理回路３６から供給される画像データを出力する。出力ＩＦ回路３７から出力された画像データは、例えば、図示せぬ記録媒体に記録されたり、ネットワークを介して図示せぬ外部の装置に送信されたりする。

［画素部と列選択回路の第１の構成例］
図３は、図２の画素部３３並びに列選択回路３４−１および列選択回路３４−２の第１の構成例を示す図である。

図３の画素部３３は、画素５１をｍ行ｎ列（ｍ、ｎは１以上の整数）の行列状に２次元配置することにより１画面分の画素を構成する。なお、図３では、説明の便宜上、画素部３３を構成する画素５１のうちの８行４列の画素５１のみを図示している。また、図３の画素部３３には、画素５１に対して行ごとに行制御線（図示せず）が配線され、列ごとに２本の列制御線５２と列制御線５３が配線される。

また、画素５１には、行ごとに、その行を特定するアドレスが付与されている。本明細書では、各行のアドレスは、図中下の行から順に値が大きくなるように、4ビットの値「0000」から付与される。従って、各行のアドレスの下位２ビットは、図中下の行から順に、「00」、「01」、「10」、「11」を繰り返す。

画素５１は、被写体からの光を受光し、受光により得られる光学像を光電変換して電気信号を生成する。画素５１は、図２の行選択回路３２から行制御線（図示せず）を介して供給される選択パルスに応じて、生成された電気信号を自分に接続されている列制御線５２または列制御線５３に供給する。

列制御線５２には、各列の連続する２行の画素５１が２行おきに接続されるとともに、スイッチ６１およびスイッチ７１が接続される。列制御線５２は、自分に接続される画素５１から供給される電気信号をスイッチ６１とスイッチ７１に出力する。

また、列制御線５３には、各列の画素５１のうちの列制御線５２と接続されていない連続する２行の画素５１が接続されるとともに、スイッチ６２およびスイッチ７２が接続される。列制御線５３は、自分に接続される画素５１から供給される電気信号をスイッチ６２とスイッチ７２に出力する。このように、列制御線５２と列制御線５３は、各列の画素５１の電気信号を２分割し、列制御線５２が一方を列単位で出力し、列制御線５３が、他方を列単位で出力する。

列選択回路３４−１は、列制御線５２に接続されるスイッチ６１、および、列制御線５３に接続されるスイッチ６２、並びに、スイッチ６１とスイッチ６２に接続される増幅器６３により構成される。

スイッチ６１は、図２の選択回路４１から供給される列選択回路３４−１用の列制御線選択信号に基づいて、その列制御線選択信号がＨ信号である場合、スイッチ６１をオンにする。これにより、列制御線５２に出力された電気信号は、スイッチ６１を介して増幅器６３に供給される。

スイッチ６２は、スイッチ６１と同様に、列選択回路３４−１用の列制御線選択信号に基づいて、スイッチ６２をオンにする。これにより、列制御線５３に出力された電気信号は、スイッチ６１を介して増幅器６３に供給される。

増幅器６３は、スイッチ６１またはスイッチ６２を介して供給される電気信号を増幅し、図２のＡＤ変換回路３５−１に供給する。

列選択回路３４−２は、列選択回路３４−１と同様に構成される。具体的には、列選択回路３４−２は、列制御線５２に接続されるスイッチ７１、および、列制御線５３に接続されるスイッチ７２、並びに、スイッチ７１とスイッチ７２に接続される増幅器７３により構成される。

スイッチ７１は、スイッチ６１と同様に、選択回路４１から供給される列選択回路３４−２用の列制御線選択信号に基づいてスイッチ７１をオンにし、列制御線５２に出力された電気信号を、スイッチ７１を介して増幅器７３に供給する。

また、スイッチ７２は、スイッチ６２と同様に、列選択回路３４−２用の列制御線選択信号に基づいてスイッチ７２をオンにし、列制御線５３に出力された電気信号を、スイッチ７１を介して増幅器７３に供給する。増幅器７３は、増幅器６３と同様に、スイッチ７１またはスイッチ７２を介して供給される電気信号を増幅し、ＡＤ変換回路３５−２に供給する。

なお、図３の例では、画素５１の配列は、２×２画素単位で、左上がＲ画素（赤色画素）、右上がＧｒ画素（緑色画素）、左下がＧｂ画素（緑色画素）、右下がＢ画素（青色画素）となっている。従って、列選択回路３４−１用の列制御線選択信号と列選択回路３４−２用の列制御線選択信号は、それぞれ、連続する２列の画素に接続される２本の列制御線５２と列制御線５３ごとに同一である。

よって、以下では、連続する２列の画素に接続される２本の列制御線５２と列制御線５３の列選択回路３４−１用の列制御線選択信号を区別する必要がある場合、左側の列の列制御線５２の列選択回路３４−１用の列制御線選択信号を、列制御線選択信号RN1という。また、左側の列の列制御線５３、右側の列の列制御線５２、右側の列の列制御線５３の列選択回路３４−１用の列制御線選択信号を、それぞれ、列制御線選択信号RN0、列制御線選択信号BN1、列制御線選択信号BN0という。

同様に、連続する２列の画素に接続される２本の列制御線５２と列制御線５３の列選択回路３４−２用の列制御線選択信号を区別する必要がある場合、左側の列の列制御線５２の列選択回路３４−２用の列制御線選択信号を、列制御線選択信号RS1という。また、左側の列の列制御線５３、右側の列の列制御線５２、右側の列の列制御線５３の列選択回路３４−１用の列制御線選択信号を、それぞれ、列制御線選択信号RS0、列制御線選択信号BS1、列制御線選択信号BS0という。

さらに、列制御線選択信号RN1が入力されるスイッチ６１と列制御線選択信号BN1が入力されるスイッチ６１とを区別する必要がある場合、それぞれ、スイッチRN1_SW、スイッチBN1_SWという。同様に、列制御線選択信号RN0が入力されるスイッチ６２と列制御線選択信号BN0が入力されるスイッチ６２は、それぞれ、スイッチRN0_SW、スイッチBN0_SWという。

また、列制御線選択信号RS1が入力されるスイッチ７１と列制御線選択信号BS1が入力されるスイッチ７１は、それぞれ、スイッチRS1_SW、スイッチBS1_SWという。同様に、列制御線選択信号RS0が入力されるスイッチ７２と列制御線選択信号BS0が入力されるスイッチ７２は、それぞれ、スイッチRS0_SW、スイッチBS0_SWという。

［選択回路の第１の構成例］
図４は、図３の列選択回路３４−１と列選択回路３４−２に入力する列制御線選択信号を生成する図２の選択回路４１の第１の構成例を示す図である。

図４の選択回路４１は、AND回路８１−１乃至８１−８により構成される。

AND回路８１−１には、図２のアドレス生成回路１２から供給されるアドレス信号のうちの下位０ビット目のアドレスを表すアドレス信号ADDRESS[0]の反転信号と、下位１ビット目のアドレスを表すアドレス信号ADDRESS[1]の反転信号とが入力される。AND回路８１−１は、アドレス信号ADDRESS[0]の反転信号とアドレス信号ADDRESS[1]の反転信号との論理和を演算し、演算結果を列制御線選択信号BN0としてスイッチBN0_SWに入力する。

AND回路８１−２には、アドレス生成回路１２から供給されるアドレス信号のうちのアドレス信号ADDRESS[0]と、アドレス信号ADDRESS[1]の反転信号とが入力される。AND回路８１−２は、アドレス信号ADDRESS[0]とアドレス信号ADDRESS[1]の反転信号との論理和を演算し、演算結果を列制御線選択信号BS0としてスイッチBS0_SWに入力する。

AND回路８１−３には、アドレス生成回路１２から供給されるアドレス信号のうちのアドレス信号ADDRESS[0]の反転信号と、アドレス信号ADDRESS[1]とが入力される。AND回路８１−３は、アドレス信号ADDRESS[0]の反転信号とアドレス信号ADDRESS[1]との論理和を演算し、演算結果を列制御線選択信号BN1としてスイッチBN1_SWに入力する。

AND回路８１−４には、アドレス生成回路１２から供給されるアドレス信号のうちのアドレス信号ADDRESS[0]とアドレス信号ADDRESS[1]とが入力される。AND回路８１−４は、アドレス信号ADDRESS[0]とアドレス信号ADDRESS[1]との論理和を演算し、演算結果を列制御線選択信号BS1としてスイッチBS1_SWに入力する。

AND回路８１−５乃至８１−８は、それぞれ、AND回路８１−１乃至８１−４と同様に構成されるので、詳細な説明は省略する。

AND回路８１−５は、演算結果を列制御線選択信号RS0としてスイッチRS0_SWに入力し、AND回路８１−６は、演算結果を列制御線選択信号RN0としてスイッチRN0_SWに入力する。また、AND回路８１−７は、演算結果を列制御線選択信号RS1としてスイッチRS1_SWに入力し、AND回路８１−８は、演算結果を列制御線選択信号RN1としてスイッチRN1_SWに入力する。

従って、列制御線選択信号RS0、列制御線選択信号RN0、列制御線選択信号RS1、列制御線選択信号RN1は、それぞれ、列制御線選択信号BN0、列制御線選択信号BS0、列制御線選択信号BN1、列制御線選択信号BS1と同一である。

［選択行のアドレスと列制御線選択信号の第１の関係の説明］
図５は、図３の画素５１の選択行のアドレスと図４の選択回路４１により生成される列制御線選択信号の関係を説明する図である。

図５に示すように、図４の選択回路４１では、選択行のアドレスの下位０ビット目と下位１ビット目が０である場合、列制御線選択信号BN0と列制御線選択信号RS0がＨ信号となり、それ以外の列制御線選択信号はＬ信号となる。

これにより、下位２ビットが「00」であるアドレスの行のGb画素の電気信号は、スイッチ７２と増幅器７３を介してＡＤ変換回路３５−２に供給され、Ｂ画素の電気信号は、スイッチ６２と増幅器６３を介してＡＤ変換回路３５−１に供給される。

また、選択行のアドレスの下位０ビット目が１であり、下位１ビット目が０である場合、列制御線選択信号BS0と列制御線選択信号RN0がＨ信号となり、それ以外の列制御線選択信号はＬ信号となる。

これにより、下位２ビットが「01」であるアドレスの行のＲ画素の電気信号は、スイッチ６２と増幅器６３を介してＡＤ変換回路３５−１に供給され、Gr画素の電気信号は、スイッチ７２と増幅器７３を介してＡＤ変換回路３５−２に供給される。

さらに、選択行のアドレスの下位０ビット目が０であり、下位１ビット目が１である場合、列制御線選択信号BN1と列制御線選択信号RS1がＨ信号となり、それ以外の列制御線選択信号はＬ信号となる。

これにより、下位２ビットが「10」であるアドレスの行のGb画素の電気信号は、スイッチ７２と増幅器７３を介してＡＤ変換回路３５−２に供給され、Ｂ画素の電気信号は、スイッチ６２と増幅器６３を介してＡＤ変換回路３５−１に供給される。

また、選択行のアドレスの下位０ビット目と下位１ビット目が１である場合、列制御線選択信号BS1と列制御線選択信号RN1がＨ信号となり、それ以外の列制御線選択信号はＬ信号となる。

これにより、下位２ビットが「11」であるアドレスの行のＲ画素の電気信号は、スイッチ６２と増幅器６３を介してＡＤ変換回路３５−１に供給され、Gr画素の電気信号は、スイッチ７２と増幅器７３を介してＡＤ変換回路３５−２に供給される。

以上のように、固体撮像装置３０では、Ｒ画素とＢ画素の電気信号がＡＤ変換回路３５−１に供給され、Gr画素とGb画素の電気信号がＡＤ変換回路３５−２に供給される。

［読み出し動作の第１の例の説明］
図６と図７は、画面を構成する全ての画素の電気信号を読み出す読み出しモード（以下、全画素モードという）時の図３の画素部３３における読み出し動作を説明する図である。また、図８は、全画素モード時の列制御線選択信号RS0,RS1,RN0,RN1,BS0,BS1,BN0,BN1のタイミングチャートを示す図である。

読み出しモードが全画素モードである場合、アドレス生成回路１２は、図中下の行から順に、連続する２行の下位２ビットが「10」であるアドレスと下位２ビットが「01」であるアドレスを示すアドレス信号の生成と、連続する２行の下位２ビットが「00」であるアドレスと下位２ビットが「11」であるアドレスを示すアドレス信号の生成とを交互に繰り返し行う。

図６乃至図８の例では、連続する２行の下位２ビットが「10」であるアドレスと下位２ビットが「01」であるアドレスを示すアドレス信号が生成される期間をＡ１期間という。また、連続する２行の下位２ビットが「00」であるアドレスと下位２ビットが「11」であるアドレスを示すアドレス信号が生成される期間をＢ１期間という。

Ａ１期間の間、アドレス信号は、下位２ビットが「10」であるアドレスと下位２ビットが「01」であるアドレスとを示すので、図８に示すように、選択回路４１は、列制御線選択信号BS0、列制御線選択信号RN0、列制御線選択信号BN1、および列制御線選択信号RS1としてＨ信号を生成する。また、選択回路４１は、それ以外の列制御線選択信号としてＬ信号を生成する。

その結果、図６に示すように、下位２ビットが「10」であるアドレスの選択行のGb画素の電気信号が、スイッチRS1_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。また、下位２ビットが「10」であるアドレスの選択行のＢ画素の電気信号が、スイッチBN1_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。

また、図６に示すように、下位２ビットが「01」であるアドレスの選択行のＲ画素の電気信号が、スイッチRN0_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。下位２ビットが「01」であるアドレスの選択行のGr画素の電気信号が、スイッチBS0_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。

また、Ｂ１期間の間、アドレス信号は、下位２ビットが「00」であるアドレスと下位２ビットが「11」であるアドレスを示すので、図８に示すように、選択回路４１は、列制御線選択信号BN0、列制御線選択信号RS0、列制御線選択信号BS1、および列制御線選択信号RN1としてＨ信号を生成する。また、選択回路４１は、それ以外の列制御線選択信号としてＬ信号を生成する。

その結果、図７に示すように、下位２ビットが「00」であるアドレスの選択行のGb画素の電気信号が、スイッチRS0_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。下位２ビットが「00」であるアドレスの選択行のＢ画素の電気信号が、スイッチBN0_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。

また、図７に示すように、下位２ビットが「11」であるアドレスの選択行のＲ画素の電気信号が、スイッチRN1_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。下位２ビットが「11」であるアドレスの選択行のGr画素の電気信号が、スイッチBS1_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。

図９乃至図１２は、画面を構成する全ての画素のうちの2/3倍の画素の電気信号を読み出す読み出しモード（以下、2/3間引きモードという）時の図３の画素部３３における読み出し動作を説明する図である。また、図１３は、2/3間引きモード時の列制御線選択信号RS0,RS1,RN0,RN1,BS0,BS1,BN0,BN1のタイミングチャートを示す図である。

読み出しモードが2/3間引きモードである場合、アドレス生成回路１２は、図中下の行から順に、６行単位で、以下のようにしてアドレス信号を生成する。

即ち、アドレス生成回路１２は、まず、単位内の５行だけ離れた２行の下位２ビットが「10」であるアドレスと下位２ビットが「01」であるアドレスとを示すアドレス信号を生成する。次に、アドレス生成回路１２は、そのアドレス信号が表すアドレスの２行の間の連続する２行の下位２ビットが「00」であるアドレスと下位２ビットが「11」であるアドレスとを示すアドレス信号を生成する。

その後、アドレス生成回路１２は、次の単位内の５行だけ離れた２行の下位２ビットが「00」であるアドレスと下位２ビットが「11」であるアドレスとを示すアドレス信号を生成する。次に、アドレス生成回路１２は、そのアドレス信号が表すアドレスの２行の間の連続する２行の下位２ビットが「10」であるアドレスと下位２ビットが「01」であるアドレスとを示すアドレス信号を生成する。以降も同様にして、以上のような４回のアドレス信号の生成が繰り返される。

図９乃至図１３の例では、繰り返される４回のアドレス信号の生成のうちの１回目のアドレス信号の生成期間をＡ２期間といい、２回目のアドレス信号の生成期間をＢ２期間という。また、３回目のアドレス信号の生成期間をＣ２期間といい、４回目のアドレス信号の生成期間をＤ２期間という。

Ａ２期間の間、アドレス信号は、下位２ビットが「10」であるアドレスと下位２ビットが「01」であるアドレスとを示すので、図１３に示すように、選択回路４１は、列制御線選択信号BS0、列制御線選択信号RN0、列制御線選択信号BN1、および列制御線選択信号RS1としてＨ信号を生成する。また、選択回路４１は、それ以外の列制御線選択信号としてＬ信号を生成する。

その結果、図９に示すように、下位２ビットが「10」であるアドレスの選択行のGb画素の電気信号がスイッチRS1_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。また、下位２ビットが「10」であるアドレスの選択行のＢ画素の電気信号がスイッチBN1_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。

また、図９に示すように、下位２ビットが「01」であるアドレスの選択行のＲ画素の電気信号がスイッチRN0_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。下位２ビットが「01」であるアドレスの選択行のGr画素の電気信号がスイッチBS0_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。

また、Ｂ２期間の間、アドレス信号は、下位２ビットが「00」であるアドレスと下位２ビットが「11」であるアドレスとを示すので、図１３に示すように、選択回路４１は、列制御線選択信号BN0、列制御線選択信号RS0、列制御線選択信号BS1、および列制御線選択信号RN1としてＨ信号を生成する。また、選択回路４１は、それ以外の列制御線選択信号としてＬ信号を生成する。

その結果、図１０に示すように、下位２ビットが「00」であるアドレスの選択行のGb画素の電気信号がスイッチRS0_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。下位２ビットが「00」であるアドレスの選択行のＢ画素の電気信号がスイッチBN0_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。

また、図１０に示すように、下位２ビットが「11」であるアドレスの選択行のＲ画素の電気信号がスイッチRN1_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。下位２ビットが「11」であるアドレスの選択行のGr画素の電気信号がスイッチBS1_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。

また、Ｃ２期間の間、アドレス信号は、Ｂ２期間と同様に、下位２ビットが「00」であるアドレスと下位２ビットが「11」であるアドレスとを示すので、図１３に示すように、選択回路４１は、列制御線選択信号BN0、列制御線選択信号RS0、列制御線選択信号BS1、および列制御線選択信号RN1としてＨ信号を生成する。また、選択回路４１は、それ以外の列制御線選択信号としてＬ信号を生成する。

その結果、図１１に示すように、下位２ビットが「00」であるアドレスの選択行のGb画素の電気信号がスイッチRS0_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。下位２ビットが「00」であるアドレスの選択行のＢ画素の電気信号がスイッチBN0_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。

また、図１１に示すように、下位２ビットが「11」であるアドレスの選択行のＲ画素の電気信号がスイッチRN1_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。下位２ビットが「11」であるアドレスの選択行のGr画素の電気信号がスイッチBS1_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。

また、Ｄ２期間の間、アドレス信号は、Ａ２期間と同様に、下位２ビットが「10」であるアドレスと下位２ビットが「01」であるアドレスとを示すので、図１３に示すように、選択回路４１は、列制御線選択信号BS0、列制御線選択信号RN0、列制御線選択信号BN1、および列制御線選択信号RS1としてＨ信号を生成する。また、選択回路４１は、それ以外の列制御線選択信号としてＬ信号を生成する。

その結果、図１２に示すように、下位２ビットが「10」であるアドレスの選択行のGb画素の電気信号がスイッチRS1_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。また、下位２ビットが「10」であるアドレスの選択行のＢ画素の電気信号がスイッチBN1_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。

また、図１２に示すように、下位２ビットが「01」であるアドレスの選択行のＲ画素の電気信号がスイッチRN0_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。下位２ビットが「01」であるアドレスの選択行のGr画素の電気信号がスイッチBS0_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。

上述したように、2/3間引きモードでは、６行単位の単位内の下位２ビットが「10」であるアドレスの行、下位２ビットが「01」であるアドレスの行、下位２ビットが「00」であるアドレスの行、および下位２ビットが「11」であるアドレスの行の合計４行の画素の電気信号が読み出される。しかしながら、残りの２行の画素の電気信号は読み出されない。即ち、画面を構成する全ての画素のうちの2/3(=4/6)画素の電気信号が読み出される。

以上のように、読み出しモードによって列制御信号選択信号のタイミングチャートは異なる。しかしながら、選択すべき列制御線５２（５３）は、選択行の画素５１に接続されている列制御線５２（５３）であるため、選択行のアドレスと列制御信号選択信号の関係は、読み出しモードによらず同一である。従って、選択回路４１は、読み出しモードによらず、アドレス信号が表すアドレスと列制御信号選択信号の関係が図５に示した関係となるように、アドレス信号から列制御信号選択信号を生成する。

これにより、制御回路３１は、列制御信号選択信号を生成する回路を読み出しモードごとに備える必要がない。従って、列制御信号選択信号を生成する回路が読み出しモードごとに設けられる場合に比べて、制御回路３１の回路規模を削減することができる。また、制御回路３１の消費電力を削減することができる。さらに、読み出しモードの種類が増加した場合であっても、制御回路３１の回路規模は増加しない。

［画素部と列選択回路の第２の構成例］
図１４は、図２の画素部３３並びに列選択回路３４−１および列選択回路３４−２の第２の構成例を示す図である。

図１４に示す構成のうち、図３の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。なお、図１４では、説明の便宜上、画素部３３を構成する画素５１のうちの１２行４列の画素５１のみを図示している。

図１４の構成は、列制御線５２および列制御線５３の代わりに列制御線１０１乃至１０４が設けられている点、スイッチ６１およびスイッチ６２の代わりにスイッチ１１１乃至１１４が設けられている点、スイッチ７１およびスイッチ７２の代わりにスイッチ１２１乃至１２４が設けられている点が、図３の構成と異なる。

図１４の画素部３３では、列ごとに４本の列制御線１０１乃至１０４が設けられ、列選択回路３４−１および列選択回路３４−２は、それぞれ、列制御線１０１乃至１０４のうちのいずれか１つを選択する。

具体的には、画素部３３の列制御線１０１には、各列の連続する２行の画素５１が６行おきに接続されるとともに、スイッチ１１１およびスイッチ１２１が接続される。列制御線１０１は、自分に接続される画素５１から供給される電気信号をスイッチ１１１とスイッチ１２１に出力する。

また、列制御線１０２には、各列の画素５１のうちの列制御線１０１と接続されている連続する２行の画素５１の次の連続する２行の画素５１が接続されるとともに、スイッチ１１２およびスイッチ１２２が接続される。列制御線１０２は、自分に接続される画素５１から供給される電気信号をスイッチ１１２とスイッチ１２２に出力する。

列制御線１０３には、各列の画素５１のうちの列制御線１０２と接続されている連続する２行の画素５１の次の連続する２行の画素５１が接続されるとともに、スイッチ１１３およびスイッチ１２３が接続される。列制御線１０３は、自分に接続される画素５１から供給される電気信号をスイッチ１１３とスイッチ１２３に出力する。

また、列制御線１０４には、各列の画素５１のうちの列制御線１０３と接続されている連続する２行の画素５１の次の連続する２行の画素５１が接続されるとともに、スイッチ１１４およびスイッチ１２４が接続される。列制御線１０４は、自分に接続される画素５１から供給される電気信号をスイッチ１１４とスイッチ１２４に出力する。

以上のように、列制御線１０１乃至１０４は、各列の画素５１の電気信号を４分割し、列制御線１０１乃至１０４のそれぞれが、分割された画素５１の電気信号を列単位で出力する。
スイッチ１１１は、図２の選択回路４１から供給される列選択回路３４−１用の列制御線選択信号に基づいて、その列制御線選択信号がＨ信号である場合、スイッチ１１１をオンにする。これにより、列制御線１０１から出力された電気信号は、スイッチ１１１を介して増幅器６３に供給される。

スイッチ１１２乃至１１４は、それぞれ、スイッチ１１１と同様に、列選択回路３４−１用の列制御線選択信号に基づいて、スイッチ１１２乃至１１４をオンにする。これにより、列制御線１０２乃至１０４から出力された電気信号は、それぞれ、スイッチ１１２乃至１１４を介して増幅器６３に供給される。

スイッチ１２１は、選択回路４１から供給される列選択回路３４−２用の列制御線選択信号に基づいて、その列制御線選択信号がＨ信号である場合、スイッチ１２１をオンにする。これにより、列制御線１０１から出力された電気信号は、スイッチ１２１を介して増幅器７３に供給される。

スイッチ１２１乃至１２４は、それぞれ、スイッチ１２１と同様に、列選択回路３４−２用の列制御線選択信号に基づいて、スイッチ１２２乃至１２４をオンにする。これにより、列制御線１０２乃至１０４から出力された電気信号は、それぞれ、スイッチ１２２乃至１２４を介して増幅器７３に供給される。

なお、図１４の例では、画素５１の配列は、２×２画素単位で、左上がＲ画素、右上がＧｒ画素、左下がＧｂ画素、右下がＢ画素となっている。従って、列選択回路３４−１用の列制御線選択信号と列選択回路３４−２用の列制御線選択信号は、それぞれ、連続する２列の画素に接続される４本の列制御線１０１乃至１０４ごとに同一である。

よって、以下では、連続する２列の画素に接続される４本の列制御線１０１乃至１０４の列選択回路３４−１用の列制御線選択信号を区別する必要がある場合、左側の列の列制御線１０１の列選択回路３４−１用の列制御線選択信号を、列制御線選択信号RN'3という。また、左側の列の列制御線１０２、左側の列の列制御線１０３、左側の列の列制御線１０４、右側の列の列制御線１０１、右側の列の列制御線１０２、右側の列の列制御線１０３、右側の列の列制御線１０４の列選択回路３４−１用の列制御線選択信号を、それぞれ、列制御線選択信号RN'2、列制御線選択信号RN'1、列制御線選択信号RN'0、列制御線選択信号BN'3、列制御線選択信号BN'2、列制御線選択信号BN'1、列制御線選択信号BN'0という。

同様に、連続する２列の画素に接続される４本の列制御線１０１乃至１０４の列選択回路３４−２用の列制御線選択信号を区別する必要がある場合、左側の列の列制御線１０１の列選択回路３４−２用の列制御線選択信号を、列制御線選択信号RS'3という。また、左側の列の列制御線１０２、左側の列の列制御線１０３、左側の列の列制御線１０４、右側の列の列制御線１０１、右側の列の列制御線１０２、右側の列の列制御線１０３、右側の列の列制御線１０４の列選択回路３４−１用の列制御線選択信号を、それぞれ、列制御線選択信号RS'2、列制御線選択信号RS'1、列制御線選択信号RS'0、列制御線選択信号BS'3、列制御線選択信号BS'2、列制御線選択信号BS'1、列制御線選択信号BS'0という。

さらに、列制御線選択信号RN'3が入力されるスイッチ１１１と列制御線選択信号BN'3が入力されるスイッチ１１１とを区別する必要がある場合、それぞれ、スイッチRN'3_SW、スイッチBN'3_SWという。同様に、列制御線選択信号RN'2(RN'1,RN'0)が入力されるスイッチ１１２（１１３，１１４）と、列制御線選択信号BN'2(BN'1,BN'0)が入力されるスイッチ１１２（１１３，１１４）は、それぞれ、スイッチRN'2_SW(RN'1_SW,RN'0_SW)、スイッチBN'2_SW(BN'1_SW,BN'0_SW)という。

また、列制御線選択信号RS'3が入力されるスイッチ１２１と、列制御線選択信号BS'3が入力されるスイッチ１２１とを区別する必要がある場合、それぞれ、スイッチRS'3_SW、スイッチBS'3_SWという。同様に、列制御線選択信号RS'2(RS'1,RS'0)が入力されるスイッチ１１２（１１３，１１４）と、列制御線選択信号BS'2(BS'1,BS'0)が入力されるスイッチ１１２（１１３，１１４）は、それぞれ、スイッチRS'2_SW(RS'1_SW,RS'0_SW)、スイッチBS'2_SW(BS'1_SW,BS'0_SW)という。

［選択回路の第２の構成例］
図１５は、図１４の列選択回路３４−１と列選択回路３４−２に入力する列制御線選択信号を生成する図２の選択回路４１の第２の構成例を示す図である。

図１５の選択回路４１は、AND回路１３１−１乃至１３１−１６により構成される。

AND回路１３１−１には、図２のアドレス生成回路１２から供給されるアドレス信号のうちのアドレス信号ADDRESS[0]の反転信号、アドレス信号ADDRESS[1]の反転信号、および下位２ビット目のアドレスを表すADDRESS[2]の反転信号が入力される。AND回路１３１−１は、アドレス信号ADDRESS[0]の反転信号、アドレス信号ADDRESS[1]の反転信号、およびアドレス信号ADDRESS[2]の反転信号の論理和を演算し、演算結果を列制御線選択信号BN'0としてスイッチBN'0_SWに入力する。

AND回路１３１−２には、アドレス生成回路１２から供給されるアドレス信号のうちのアドレス信号ADDRESS[0]、アドレス信号ADDRESS[1]の反転信号、およびアドレス信号ADDRESS[2]の反転信号が入力される。AND回路１３１−２は、アドレス信号ADDRESS[0]、アドレス信号ADDRESS[1]の反転信号、およびADDRESS[2]の反転信号の論理和を演算し、演算結果を列制御線選択信号BS'0としてスイッチBS'0_SWに入力する。

AND回路１３１−３には、アドレス生成回路１２から供給されるアドレス信号のうちのアドレス信号ADDRESS[0]の反転信号、アドレス信号ADDRESS[1]、およびアドレス信号ADDRESS[2]の反転信号が入力される。AND回路１３１−３は、アドレス信号ADDRESS[0]の反転信号、アドレス信号ADDRESS[1]、およびアドレス信号ADDRESS[2]の反転信号の論理和を演算し、演算結果を列制御線選択信号BN'1としてスイッチBN'1_SWに入力する。

AND回路１３１−４には、アドレス生成回路１２から供給されるアドレス信号のうちのアドレス信号ADDRESS[0]、アドレス信号ADDRESS[1]、およびアドレス信号ADDRESS[2]の反転信号が入力される。AND回路１３１−４は、アドレス信号ADDRESS[0]、アドレス信号ADDRESS[1]、およびアドレス信号ADDRESS[2]の反転信号の論理和を演算し、演算結果を列制御線選択信号BS'1としてスイッチBS'1_SWに入力する。

AND回路１３１−５には、アドレス生成回路１２から供給されるアドレス信号のうちのアドレス信号ADDRESS[0]の反転信号、アドレス信号ADDRESS[1]の反転信号、およびアドレス信号ADDRESS[2]が入力される。AND回路１３１−５は、アドレス信号ADDRESS[0]の反転信号、アドレス信号ADDRESS[1]の反転信号、およびアドレス信号ADDRESS[2]の論理和を演算し、演算結果を列制御線選択信号BN'2としてスイッチBN'2_SWに入力する。

AND回路１３１−６には、アドレス生成回路１２から供給されるアドレス信号のうちのアドレス信号ADDRESS[0]、アドレス信号ADDRESS[1]の反転信号、およびアドレス信号ADDRESS[2]が入力される。AND回路１３１−６は、アドレス信号ADDRESS[0]、アドレス信号ADDRESS[1]の反転信号、およびアドレス信号ADDRESS[2]の論理和を演算し、演算結果を列制御線選択信号BS'2としてスイッチBS'2_SWに入力する。

AND回路１３１−７には、アドレス生成回路１２から供給されるアドレス信号のうちのアドレス信号ADDRESS[0]の反転信号、アドレス信号ADDRESS[1]、およびアドレス信号ADDRESS[2]が入力される。AND回路１３１−７は、アドレス信号ADDRESS[0]の反転信号、アドレス信号ADDRESS[1]、およびアドレス信号ADDRESS[2]の論理和を演算し、演算結果を列制御線選択信号BN'3としてスイッチBN'3_SWに入力する。

AND回路１３１−８には、アドレス生成回路１２から供給されるアドレス信号のうちのアドレス信号ADDRESS[0]、アドレス信号ADDRESS[1]、およびアドレス信号ADDRESS[2]が入力される。AND回路１３１−８は、アドレス信号ADDRESS[0]、アドレス信号ADDRESS[1]、およびアドレス信号ADDRESS[2]の論理和を演算し、演算結果を列制御線選択信号BS'3としてスイッチBS'3_SWに入力する。

AND回路１３１−９乃至AND回路１３１−１６は、それぞれ、AND回路１３１−１乃至AND回路１３１−８と同様に構成されるので、詳細な説明は省略する。

AND回路１３１−９は、演算結果を列制御線選択信号RS'0としてスイッチRS'0_SWに入力し、AND回路１３１−１０は、演算結果を列制御線選択信号RN'0としてスイッチRN'0_SWに入力する。また、AND回路１３１−１１は、演算結果を列制御線選択信号RS'1としてスイッチRS'1_SWに入力し、AND回路１３１−１２は、演算結果を列制御線選択信号RN'1としてスイッチRN'1_SWに入力する。

AND回路１３１−１３は、演算結果を列制御線選択信号RS'2としてスイッチRS'2＿SWに入力し、AND回路１３１−１４は、演算結果を列制御線選択信号RN'2としてスイッチRN'2＿SWに入力する。また、AND回路１３１−１５は、演算結果を列制御線選択信号RS'3としてスイッチRS'3＿SWに入力し、AND回路１３１−１６は、演算結果を列制御線選択信号RN'3としてスイッチRN'3＿SWに入力する。

従って、列制御線選択信号RS'0乃至RS'3と列制御線選択信号RN'0乃至RN'3は、それぞれ、列制御線選択信号BN'0乃至BN'3、列制御線選択信号BS'0乃至BS'3と同一である。

［選択行のアドレスと列制御線選択信号の第２の関係の説明］
図１６は、図１４の画素５１の選択行のアドレスと図１５の選択回路４１により生成される列制御線選択信号の関係を説明する図である。

図１６に示すように、図１５の選択回路４１では、選択行のアドレスの下位0乃至２ビット目が0である場合、列制御線選択信号BN'0と列制御線選択信号RS'0がＨ信号となり、それ以外の列制御線選択信号はＬ信号となる。

これにより、下位３ビットが「000」であるアドレスの行のGb画素の電気信号は、スイッチ１２４と増幅器７３を介してＡＤ変換回路３５−２に供給され、Ｂ画素の電気信号は、スイッチ１１４と増幅器６３を介してＡＤ変換回路３５−１に供給される。

また、選択行のアドレスの下位0ビット目が1であり、下位1ビット目および下位2ビット目が0である場合、列制御線選択信号BS'0と列制御線選択信号RN'0がＨ信号となり、それ以外の列制御線選択信号はＬ信号となる。

これにより、下位３ビットが「001」であるアドレスの行のＲ画素の電気信号は、スイッチ１１４と増幅器６３を介してＡＤ変換回路３５−１に供給され、Gr画素の電気信号は、スイッチ１２４と増幅器７３を介してＡＤ変換回路３５−２に供給される。

さらに、選択行のアドレスの下位0ビット目および下位2ビット目が0であり、下位1ビット目が1である場合、列制御線選択信号BN'1と列制御線選択信号RS'1がＨ信号となり、それ以外の列制御線選択信号はＬ信号となる。

これにより、下位３ビットが「010」であるアドレスの行のGb画素の電気信号は、スイッチ１２３と増幅器７３を介してＡＤ変換回路３５−２に供給され、Ｂ画素の電気信号は、スイッチ１１３と増幅器６３を介してＡＤ変換回路３５−１に供給される。

また、選択行のアドレスの下位0ビット目と下位1ビット目が1であり、下位2ビット目が0である場合、列制御線選択信号BS'1と列制御線選択信号RN'1がＨ信号となり、それ以外の列制御線選択信号はＬ信号となる。

これにより、下位３ビットが「011」であるアドレスの行のＲ画素の電気信号は、スイッチ１１３と増幅器６３を介してＡＤ変換回路３５−１に供給され、Gr画素の電気信号は、スイッチ１２３と増幅器７３を介してＡＤ変換回路３５−２に供給される。

さらに、選択行のアドレスの下位0ビット目および1ビット目が0であり、2ビット目が1である場合、列制御線選択信号BN'2と列制御線選択信号RS'2がＨ信号となり、それ以外の列制御線選択信号はＬ信号となる。

これにより、下位３ビットが「100」であるアドレスの行のGb画素の電気信号は、スイッチ１２２と増幅器７３を介してＡＤ変換回路３５−２に供給され、Ｂ画素の電気信号は、スイッチ１１２と増幅器６３を介してＡＤ変換回路３５−１に供給される。

また、選択行のアドレスの下位0ビット目と下位2ビット目が1であり、下位1ビット目が0である場合、列制御線選択信号BS'2と列制御線選択信号RN'2がＨ信号となり、それ以外の列制御線選択信号はＬ信号となる。

これにより、下位３ビットが「101」であるアドレスの行のＲ画素の電気信号は、スイッチ１１２と増幅器６３を介してＡＤ変換回路３５−１に供給され、Gr画素の電気信号は、スイッチ１２２と増幅器７３を介してＡＤ変換回路３５−２に供給される。

また、選択行のアドレスの下位0ビット目が0であり、下位1ビット目および下位2ビット目が1である場合、列制御線選択信号BN'3と列制御線選択信号RS'3がＨ信号となり、それ以外の列制御線選択信号はＬ信号となる。

これにより、下位３ビットが「110」であるアドレスの行のGb画素の電気信号は、スイッチ１２１と増幅器７３を介してＡＤ変換回路３５−２に供給され、Ｂ画素の電気信号は、スイッチ１１１と増幅器６３を介してＡＤ変換回路３５−１に供給される。

さらに、選択行のアドレスの下位0ビット目乃至3ビット目が1である場合、列制御線選択信号BS'3と列制御線選択信号RN'3がＨ信号となり、それ以外の列制御線選択信号はＬ信号となる。

これにより、下位３ビットが「111」であるアドレスの行のＲ画素の電気信号は、スイッチ１１１と増幅器６３を介してＡＤ変換回路３５−１に供給され、Gr画素の電気信号は、スイッチ１２１と増幅器７３を介してＡＤ変換回路３５−２に供給される。

［読み出し動作の第２の例の説明］
図１７乃至図２０は、全画素モード時の図１４の画素部３３における読み出し動作を説明する図であり、図２１は、全画素モード時の列制御線選択信号RS'0乃至RS'3,RN'0乃至RN'3,BS'0乃至BS'3,BN'0乃至BN'3のタイミングチャートを示す図である。

読み出しモードが全画素モードである場合、アドレス生成回路１２は、図中下の行から順に、連続する２行の下位３ビットが「010」であるアドレスと下位３ビットが「001」であるアドレスとを示すアドレス信号の生成、連続する２行の下位３ビットが「100」であるアドレスと下位３ビットが「011」であるアドレスとを示すアドレス信号の生成、連続する２行の下位３ビットが「110」であるアドレスと下位３ビットが「101」であるアドレスとを示すアドレス信号の生成、および連続する２行の下位３ビットが「000」であるアドレスと下位３ビットが「111」であるアドレスとを示すアドレス信号の生成を繰り返し行う。

図１７乃至図２１の例では、連続する２行の下位３ビットが「010」であるアドレスと下位３ビットが「001」であるアドレスとを示すアドレス信号が生成される期間をＡ３期間という。連続する２行の下位３ビットが「100」であるアドレスと下位３ビットが「011」であるアドレスとを示すアドレス信号が生成される期間をＢ３期間という。

また、連続する２行の下位３ビットが「110」であるアドレスと下位３ビットが「101」であるアドレスとを示すアドレス信号が生成される期間をＣ３期間という。連続する２行の下位３ビットが「000」であるアドレスと下位３ビットが「111」であるアドレスとを示すアドレス信号が生成される期間をＤ３期間という。

Ａ３期間の間、アドレス信号は、下位３ビットが「010」であるアドレスと下位３ビットが「001」であるアドレスとを示すので、図２１に示すように、選択回路４１は、列制御線選択信号BN'1、列制御線選択信号RS'1、列制御線選択信号BS'0、および列制御線選択信号RN'0としてＨ信号を生成する。また、選択回路４１は、それ以外の列制御線選択信号としてＬ信号を生成する。

その結果、図１７に示すように、下位３ビットが「010」であるアドレスの選択行のGb画素の電気信号がスイッチRS'1_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。下位３ビットが「010」であるアドレスの選択行のＢ画素の電気信号がスイッチBN'1_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。

また、図１７に示すように、下位３ビットが「001」であるアドレスの選択行のＲ画素の電気信号がスイッチRN'0_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。下位３ビットが「001」であるアドレスの選択行のGr画素の電気信号がスイッチBS'0_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。

また、Ｂ３期間の間、アドレス信号は、下位３ビットが「100」であるアドレスと下位３ビットが「011」であるアドレスとを示すので、図２１に示すように、選択回路４１は、列制御線選択信号BN'2、列制御線選択信号RS'2、列制御線選択信号BS'1、および列制御線選択信号RN'1としてＨ信号を生成する。また、選択回路４１は、それ以外の列制御線選択信号としてＬ信号を生成する。

その結果、図１８に示すように、下位３ビットが「100」であるアドレスの選択行のGb画素の電気信号がスイッチRS'2_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。下位３ビットが「100」であるアドレスの選択行のＢ画素の電気信号がスイッチBN'2_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。

また、図１８に示すように、下位３ビットが「011」であるアドレスの選択行のＲ画素の電気信号がスイッチRN1'_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。下位３ビットが「011」であるアドレスの選択行のGr画素の電気信号がスイッチBS'1_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。

Ｃ３期間の間、アドレス信号は、下位３ビットが「110」であるアドレスと下位３ビットが「101」であるアドレスとを示すので、図２１に示すように、選択回路４１は、列制御線選択信号BN'3、列制御線選択信号RS'3、列制御線選択信号BS'2、および列制御線選択信号RN'2としてＨ信号を生成する。また、選択回路４１は、それ以外の列制御線選択信号としてＬ信号を生成する。

その結果、図１９に示すように、下位３ビットが「110」であるアドレスの選択行のGb画素の電気信号がスイッチRS'3_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。下位３ビットが「110」であるアドレスの選択行のＢ画素の電気信号がスイッチBN'3_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。

また、図１９に示すように、下位３ビットが「101」であるアドレスの選択行のＲ画素の電気信号がスイッチRN'2_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。下位３ビットが「101」であるアドレスの選択行のGr画素の電気信号がスイッチBS'2_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。

また、Ｄ３期間の間、アドレス信号は、下位３ビットが「000」であるアドレスと下位３ビットが「111」であるアドレスとを示すので、図２１に示すように、選択回路４１は、列制御線選択信号BN'0、列制御線選択信号RS'0、列制御線選択信号BS'3、および列制御線選択信号RN'3としてＨ信号を生成する。また、選択回路４１は、それ以外の列制御線選択信号としてＬ信号を生成する。

その結果、図２０に示すように、下位３ビットが「000」であるアドレスの選択行のGb画素の電気信号がスイッチRS'0_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。下位３ビットが「000」であるアドレスの選択行のＢ画素の電気信号がスイッチBN'0_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。

また、図２０に示すように、下位３ビットが「111」であるアドレスの選択行のＲ画素の電気信号がスイッチRN'3_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。下位３ビットが「111」であるアドレスの選択行のGr画素の電気信号がスイッチBS'3_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。

図２２と図２３は、隣接加算モード（詳細は後述する）時の図１４の画素部３３における読み出し動作を説明する図であり、図２４は、隣接加算モード時の列制御線選択信号RS'0乃至RS'3,RN'0乃至RN'3,BS'0乃至BS'3,BN'0乃至BN'3のタイミングチャートを示す図である。

隣接加算モードとは、読み出し対象の第１の行の画素の電気信号と、その画素と列方向に隣接する同一の色の第２の行の画素の電気信号とを加算して読み出す読み出しモードである。

読み出しモードが隣接加算モードである場合、アドレス生成回路１２は、図中下の行から順に、４行単位で、以下のようにしてアドレス信号を生成する。

即ち、アドレス生成回路１２は、まず、単位内の下位３ビットが「001」であるアドレス、および、そのアドレスの行の画素と列方向に隣接する同一の色の画素の行の下位３ビットが「011」であるアドレス、並びに、単位内の下位３ビットが「100」であるアドレス、および、そのアドレスの行の画素と列方向に隣接する同一の色の画素の行の下位３ビットが「110」であるアドレスを示すアドレス信号を生成する。

次に、アドレス生成回路１２は、次の単位内の下位３ビットが「101」であるアドレス、および、そのアドレスの行の画素と列方向に隣接する同一の色の画素の行の下位３ビットが「111」であるアドレス、並びに、単位内の下位３ビットが「000」であるアドレス、および、そのアドレスの行の画素と列方向に隣接する同一の色の画素の行の下位３ビットが「010」であるアドレスを示すアドレス信号を生成する。以降も同様にして、以上のような２回のアドレス信号の生成が繰り返される。

図２２乃至図２４の例では、繰り返される２回のアドレス信号の生成のうちの１回目のアドレス信号の生成期間をＡ４期間といい、２回目のアドレス信号の生成期間をＢ４期間という。

Ａ４期間の間、アドレス信号は、下位３ビットが「001」であるアドレス、下位３ビットが「011」であるアドレス、下位３ビットが「100」であるアドレス、および下位３ビットが「110」であるアドレスを示すので、図２４に示すように、選択回路４１は、列制御線選択信号BS'0、列制御線選択信号RN'0、列制御線選択信号BS'1、列制御線選択信号RN'1、列制御線選択信号BN'2、列制御線選択信号RS'2、列制御線選択信号BN'3、および列制御線選択信号RS'3としてＨ信号を生成する。また、選択回路４１は、それ以外の列制御線選択信号としてＬ信号を生成する。

その結果、図２２に示すように、下位３ビットが「110」であるアドレスの選択行のGb画素の電気信号がスイッチRS'3_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。下位３ビットが「110」であるアドレスの選択行のＢ画素の電気信号がスイッチBN'3_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。

また、図２２に示すように、下位３ビットが「100」であるアドレスの選択行のGb画素の電気信号がスイッチRS'2_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。下位３ビットが「100」であるアドレスの選択行のＢ画素の電気信号がスイッチBN'2_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。

さらに、図２２に示すように、下位３ビットが「011」であるアドレスの選択行のＲ画素の電気信号がスイッチRN'1_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。下位３ビットが「011」であるアドレスの選択行のGr画素の電気信号がスイッチBS'1_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。

また、図２２に示すように、下位３ビットが「001」であるアドレスの選択行のＲ画素の電気信号がスイッチRN'0_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。下位３ビットが「001」であるアドレスの選択行のGr画素の電気信号がスイッチBS'0_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。

以上のように、Ａ４期間の間、ＡＤ変換回路３５−１には、下位３ビットが「011」であるアドレスの選択行のＲ画素の電気信号と、下位３ビットがアドレス「001」であるアドレスの選択行のＲ画素の電気信号が供給され、これにより加算される。また、ＡＤ変換回路３５−２には、下位３ビットが「110」であるアドレスの選択行のGb画素の電気信号と、下位３ビットが「100」であるアドレスの選択行のGb画素の電気信号とが供給され、これにより加算される。

また、ＡＤ変換回路３５−１には、下位３ビットが「110」であるアドレスの選択行のＢ画素の電気信号と、下位３ビットが「100」であるアドレスの選択行のＢ画素の電気信号が供給され、これにより加算される。また、ＡＤ変換回路３５−２には、下位３ビットがアドレス「001」であるアドレスの選択行のGr画素の電気信号と、下位３ビットがアドレス「001」であるアドレスの選択行のGr画素の電気信号が供給され、これにより加算される。

また、Ｂ４期間の間、アドレス信号は、下位３ビットが「101」であるアドレス、下位３ビットが「111」であるアドレス、下位３ビットが「000」であるアドレス、および下位３ビットが「010」であるアドレスを示すので、図２４に示すように、選択回路４１は、列制御線選択信号BS'2、列制御線選択信号RN'2、列制御線選択信号BS'3、列制御線選択信号RN'3、列制御線選択信号BS'3、列制御線選択信号RN'3、列制御線選択信号BN'0、および列制御線選択信号RS'0としてＨ信号を生成する。また、選択回路４１は、それ以外の列制御線選択信号としてＬ信号を生成する。

その結果、図２３に示すように、下位３ビットが「010」であるアドレスの選択行のGb画素の電気信号がスイッチRS'1_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。下位３ビットが「010」であるアドレスの選択行のＢ画素の電気信号がスイッチBN'1_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。

また、図２３に示すように、下位３ビットが「000」であるアドレスの選択行のGb画素の電気信号がスイッチRS'0_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。下位３ビットが「000」であるアドレスの選択行のＢ画素の電気信号がスイッチBN'0_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。

さらに、図２３に示すように、下位３ビットが「111」であるアドレスの選択行のＲ画素の電気信号がスイッチRN'3_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。下位３ビットが「111」であるアドレスの選択行のGr画素の電気信号がスイッチBS'3_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。

また、図２３に示すように、下位３ビットが「101」であるアドレスの選択行のＲ画素の電気信号がスイッチRN'2_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。下位３ビットが「101」であるアドレスの選択行のGr画素の電気信号がスイッチBS'2_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。

以上のように、Ｂ４期間の間、ＡＤ変換回路３５−１には、下位３ビットが「111」であるアドレスの選択行のＲ画素の電気信号と、下位３ビットが「101」であるアドレスの選択行のＲ画素の電気信号が供給され、これにより加算される。また、ＡＤ変換回路３５−２には、下位３ビットが「010」であるアドレスの選択行のGb画素の電気信号と、下位３ビットが「000」であるアドレスの選択行のGb画素の電気信号とが供給され、これにより加算される。

また、ＡＤ変換回路３５−１には、下位３ビットが「010」であるアドレスの選択行のＢ画素の電気信号と、下位３ビットが「000」であるアドレスの選択行のＢ画素の電気信号が供給され、これにより加算される。また、ＡＤ変換回路３５−２には、下位３ビットが「111」であるアドレスの選択行のGr画素の電気信号と、下位３ビットが「101」であるアドレスの選択行のGr画素の電気信号が供給され、これにより加算される。

図２５と図２６は、１行飛び加算モード（詳細は後述する）時の図１４の画素部３３における読み出し動作を説明する図である。また、図２７は、列制御線選択信号RS'0乃至RS'3,RN'0乃至RN'3,BS'0乃至BS'3,BN'0乃至BN'3のタイミングチャートを示す図である。

１行飛び加算モードとは、読み出し対象の第１の行の画素の電気信号と、その画素と列方向に１つ飛ばして隣接する同一の色の第２の行の画素の電気信号とを加算して読み出す読み出しモードである。

読み出しモードが１行飛び加算モードである場合、アドレス生成回路１２は、図中下の行から順に、２行単位で、以下のようにしてアドレス信号を生成する。

即ち、アドレス生成回路１２は、まず、単位内の下位３ビットが「001」であるアドレス、および、そのアドレスの行の画素と列方向に１つ飛ばしで隣接する同一の色の画素の行の下位３ビットが「101」であるアドレス、並びに、単位内の下位３ビットが「010」であるアドレス、および、そのアドレスの行の画素と列方向に１つ飛ばしで隣接する同一の色の画素の行の下位３ビットが「110」であるアドレスを示すアドレス信号を生成する。

次に、アドレス生成回路１２は、次の単位内の下位３ビットが「011」であるアドレス、および、そのアドレスの行の画素と列方向に隣接する同一の色の画素の行の下位３ビットが「111」であるアドレス、並びに、単位内の下位３ビットが「100」であるアドレス、および、そのアドレスの行の画素と列方向に隣接する同一の色の画素の行の下位３ビットが「000」であるアドレスを示すアドレス信号を生成する。以降も同様にして、以上のような２回のアドレス信号の生成が繰り返される。以降も同様にして、以上のような２回のアドレス信号の生成が繰り返される。

図２５乃至図２７の例では、繰り返される２回のアドレス信号の生成のうちの１回目のアドレス信号の生成期間をＡ５期間といい、２回目のアドレス信号の生成期間をＢ５期間という。

Ａ５期間の間、アドレス信号は、下位３ビットが「001」であるアドレス、下位３ビットが「101」であるアドレス、下位３ビットが「010」であるアドレス、および下位３ビットが「110」であるアドレスを示すので、図２７に示すように、選択回路４１は、列制御線選択信号BS'0、列制御線選択信号RN'0、列制御線選択信号BS'2、列制御線選択信号RN'2、列制御線選択信号BN'1、列制御線選択信号RS'1、列制御線選択信号BN'3、および列制御線選択信号RS'3としてＨ信号を生成する。また、選択回路４１は、それ以外の列制御線選択信号としてＬ信号を生成する。

その結果、図２５に示すように、下位３ビットが「110」であるアドレスの選択行のGb画素の電気信号がスイッチRS'3_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。下位３ビットが「110」であるアドレスの選択行のＢ画素の電気信号がスイッチBN'3_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。

また、図２５に示すように、下位３ビットが「101」であるアドレスの選択行のＲ画素の電気信号がスイッチRN'2_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。下位３ビットが「101」であるアドレスの選択行のGr画素の電気信号がスイッチBS'2_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。

さらに、図２５に示すように、下位３ビットが「010」であるアドレスの選択行のGb画素の電気信号がスイッチRS'1_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。下位３ビットが「010」であるアドレスの選択行のＢ画素の電気信号がスイッチBN'1_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。

また、図２５に示すように、下位３ビットが「001」であるアドレスの選択行のＲ画素の電気信号がスイッチRN'0_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。下位３ビットが「001」であるアドレスの選択行のGr画素の電気信号がスイッチBS'0_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。

以上のように、Ａ５期間の間、ＡＤ変換回路３５−１には、下位３ビットが「101」であるアドレスの選択行のＲ画素の電気信号と、下位３ビットが「001」であるアドレスの選択行のＲ画素の電気信号が供給され、これにより加算される。また、ＡＤ変換回路３５−２には、下位３ビットが「110」であるアドレスの選択行のGb画素の電気信号と、下位３ビットが「010」であるアドレスの選択行のGb画素の電気信号とが供給され、これにより加算される。

また、ＡＤ変換回路３５−１には、下位３ビットが「110」であるアドレスの選択行のＢ画素の電気信号と、下位３ビットが「010」であるアドレスの選択行のＢ画素の電気信号が供給され、これにより加算される。また、ＡＤ変換回路３５−２には、下位３ビットが「101」であるアドレスの選択行のGr画素の電気信号と、下位３ビットが「001」であるアドレスの選択行のGr画素の電気信号が供給され、これにより加算される。

また、Ｂ５期間の間、アドレス信号は、下位３ビットが「011」であるアドレス、下位３ビットが「111」であるアドレス、下位３ビットが「100」であるアドレス、および下位３ビットが「000」であるアドレスを示すので、図２７に示すように、選択回路４１は、列制御線選択信号BS'1、列制御線選択信号RN'1、列制御線選択信号BS'3、列制御線選択信号RN'3、列制御線選択信号BN'2、列制御線選択信号RS'2、列制御線選択信号BN'0、および列制御線選択信号RS'0としてＨ信号を生成する。また、選択回路４１は、それ以外の列制御線選択信号としてＬ信号を生成する。

その結果、図２６に示すように、下位３ビットが「000」であるアドレスの選択行のGb画素の電気信号がスイッチRS'0_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。下位３ビットが「000」であるアドレスの選択行のＢ画素の電気信号がスイッチBN'0_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。

また、図２６に示すように、下位３ビットが「111」であるアドレスの選択行のＲ画素の電気信号がスイッチRN'3_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。下位３ビットが「111」であるアドレスの選択行のGr画素の電気信号がスイッチBS'3_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。

さらに、図２６に示すように、下位３ビットが「100」であるアドレスの選択行のGb画素の電気信号がスイッチRS'2_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。下位３ビットが「100」であるアドレスの選択行のＢ画素の電気信号がスイッチBN'1_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。

また、図２６に示すように、下位３ビットが「011」であるアドレスの選択行のＲ画素の電気信号がスイッチRN1'_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。下位３ビットが「011」であるアドレスの選択行のGr画素の電気信号がスイッチBS'1_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。

以上のように、Ｂ５期間の間、ＡＤ変換回路３５−１には、下位３ビットが「111」であるアドレスの選択行のＲ画素の電気信号と、下位３ビットが「011」であるアドレスの選択行のＲ画素の電気信号が供給され、これにより加算される。また、ＡＤ変換回路３５−２には、下位３ビットが「000」であるアドレスの選択行のGb画素の電気信号と、下位３ビットが「100」であるアドレスの選択行のGb画素の電気信号とが供給され、これにより加算される。

また、ＡＤ変換回路３５−１には、下位３ビットが「000」であるアドレスの選択行のＢ画素の電気信号と、下位３ビットが「100」であるアドレスの選択行のＢ画素の電気信号が供給され、これにより加算される。また、ＡＤ変換回路３５−２には、下位３ビットが「111」であるアドレスの選択行のGr画素の電気信号と、下位３ビットが「011」であるアドレスの選択行のGr画素の電気信号が供給され、これにより加算される。

図２８と図２９は、画面を構成する全ての画素のうちの1/2倍の画素の電気信号を読み出す読み出しモード（以下、1/2間引きモードという）時の図１４の画素部３３における読み出し動作を説明する図である。また、図３０は、1/2間引きモード時の列制御線選択信号RS'0乃至RS'3,RN'0乃至RN'3,BS'0乃至BS'3,BN'0乃至BN'3のタイミングチャートを示す図である。

読み出しモードが1/2間引きモードである場合、アドレス生成回路１２は、図中下の行から順に、隣接する２行の下位３ビットが「001」であるアドレスと下位３ビットが「010」であるアドレスとを示すアドレス信号の生成と、隣接する２行の下位３ビットが「101」であるアドレスと下位３ビットが「110」であるアドレスとを示すアドレス信号の生成とを、交互に繰り返し行う。

図２８乃至図３０の例では、隣接する２行の下位３ビットが「001」であるアドレスと下位３ビットが「010」であるアドレスとを示すアドレス信号が生成される期間をＡ６期間という。また、隣接する２行の下位３ビットが「101」であるアドレスと下位３ビットが「110」であるアドレスとを示すアドレス信号が生成される期間をＢ６期間という。

Ａ６期間の間、アドレス信号は、下位３ビットが「001」であるアドレスと下位３ビットが「010」であるアドレスとを示すので、図３０に示すように、選択回路４１は、列制御線選択信号BS'0、列制御線選択信号RN'0、列制御線選択信号BN'1、および列制御線選択信号RS'1としてＨ信号を生成する。また、選択回路４１は、それ以外の列制御線選択信号としてＬ信号を生成する。

その結果、図２８に示すように、下位３ビットが「010」であるアドレスの選択行のGb画素の電気信号がスイッチRS'1_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。下位３ビットが「010」であるアドレスの選択行のＢ画素の電気信号がスイッチBN'1_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。

また、図２８に示すように、下位３ビットが「001」であるアドレスの選択行のＲ画素の電気信号がスイッチRN'0_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。下位３ビットが「001」であるアドレスの選択行のGr画素の電気信号がスイッチBS'0_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。

また、Ｂ６期間の間、アドレス信号は、下位３ビットが「101」であるアドレスと下位３ビットが「110」であるアドレスとを示すので、図３０に示すように、選択回路４１は、列制御線選択信号BS'2、列制御線選択信号RN'2、列制御線選択信号BN'3、列制御線選択信号RS'3としてＨ信号を生成する。また、選択回路４１は、それ以外の列制御線選択信号としてＬ信号を生成する。

その結果、図２９に示すように、下位３ビットが「110」であるアドレスの選択行のGb画素の電気信号がスイッチRS'3_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。下位３ビットが「110」であるアドレスの選択行のＢ画素の電気信号がスイッチBN'3_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。

また、図２８に示すように、下位３ビットが「101」であるアドレスの選択行のＲ画素の電気信号がスイッチRN'2_SWと増幅器６３を介してＡＤ変換回路３５−１に供給される。下位３ビットが「101」であるアドレスの選択行のGr画素の電気信号がスイッチBS'2_SWと増幅器７３を介してＡＤ変換回路３５−２に供給される。

上述したように、1/2間引きモードでは、下位３ビットが「010」であるアドレスの行、下位３ビットが「001」であるアドレスの行、下位３ビットが「110」であるアドレスの行、および下位３ビットが「101」であるアドレスの行の合計４行の画素の電気信号が読み出される。しかしながら、残りの４行の画素の電気信号は読み出されない。即ち、画面を構成する全ての画素のうちの1/2(=4/8)画素の電気信号が読み出される。

以上のように、列ごとに設けられる列制御線の本数が４本である場合であっても、２本である場合と同様に、読み出しモードによって列制御信号選択信号のタイミングチャートは異なる。しかしながら、選択すべき列制御線１０１乃至１０４は、選択行の画素５１に接続されている列制御線１０１乃至１０４であるため、選択行のアドレスと列制御信号選択信号の関係は、読み出しモードによらず同一である。従って、選択回路４１は、読み出しモードによらず、アドレス信号が表すアドレスと列制御信号選択信号の関係が図１６に示した関係となるように、アドレス信号から列制御信号選択信号を生成する。

＜第２実施の形態＞
［撮像装置の第２実施の形態の構成例］
図３１は、本技術を適用した固体撮像装置の第２実施の形態の構成例を示すブロック図である。

図３１に示す構成のうち、図２の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

図３１の固体撮像装置１５０の構成は、画素部３３の代わりに画素部１５１が設けられている点、および制御回路３１の代わりに制御回路１５２が設けられている点が図２の固体撮像装置３０の構成と異なる。固体撮像装置１５０は、選択されていない列制御線の電位を固定電位にする。

具体的には、画素部１５１の列制御線（図示せず）は、固定選択回路１７１から供給される、各列制御線に固定電位の電源を接続するかどうかを表す固定電源選択信号に基づいて、固定電位の電源に接続される。

固定選択回路１７１は、選択回路４１により生成された列制御線選択信号を取得する。固定選択回路１７１は、列制御線選択信号に基づいて、選択されない列制御線に固定電位の電源を接続し、選択される列制御線に固定電位の電源を接続しないことを表す固定電源選択信号を生成する。ここでは、固定電源選択信号は、固定電位の電源を接続することを示す場合Ｈ信号となり、固定電位の電源を接続しないことを示す場合Ｌ信号となるものとする。固定選択回路１７１は、固定電源選択信号を画素部１５１に供給する。

［画素部と列選択回路の構成例］
図３２は、図３１の画素部１５１並びに列選択回路３４−１および列選択回路３４−２の構成例を示す図である。

図３２に示す構成のうち、図１４の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

図３２の画素部１５１の構成は、列制御線１０１乃至１０４のそれぞれと固定電位の電源１９０とを接続するスイッチ１９１乃至１９４が新たに設けられている点が図１４の画素部３３の構成と異なる。なお、図３２では、説明の便宜上、画素部１５１を構成する画素５１のうちの１２行２列の画素５１のみを図示している。

画素部１５１の電源１９０としては、例えば、画素５１の電源が用いられる。スイッチ１９１は、電位固定部として機能し、図３１の固定選択回路１７１から供給される固定電源選択信号に基づいて、固定電源選択信号がＨ信号である場合、スイッチ１９１をオンにする。これにより、列制御線１０１が電源１９０に接続され、列制御線１０１の電位が固定電位になる。

スイッチ１９２乃至１９４は、それぞれ、スイッチ１９１と同様に、固定電源選択信号に基づいてスイッチ１９２乃至１９４をオンにする。これにより、列制御線１０２乃至１０４が電源１９０に接続され、列制御線１０２乃至１０４の電位が固定電位になる。

なお、以下では、スイッチRN'0_SW乃至RN'3_SWに接続される列制御線１０１乃至１０４に接続されるスイッチ１９１乃至１９４を特に区別する必要がある場合、それぞれ、スイッチRDC3_SW、スイッチRDC2_SW、スイッチRDC1_SW、スイッチRDC0_SWという。同様に、スイッチBN'0_SW乃至BN'3_SWに接続される列制御線１０１乃至１０４に接続されるスイッチ１９１乃至１９４を、それぞれ、スイッチBDC3_SW、スイッチBDC2_SW、スイッチBDC1_SW、スイッチBDC0_SWという。

[固定選択回路の構成例]
図３３は、図３１の固定選択回路１７１の構成例を示す図である。

図３３の固定選択回路１７１は、NOR回路２１１−１乃至２１１−８により構成される。固定選択回路１７１は、列制御線１０１乃至１０４のそれぞれに接続されている、スイッチ１１１と１２１のペア、スイッチ１１２と１２２のペア、スイッチ１１３と１２３のペア、およびスイッチ１１４と１２４のペアのうちの両方がオンにされていない場合、固定電源選択信号をＨ信号にする。

具体的には、NOR回路２１１−１には、選択回路４１により生成された列制御線選択信号RN'3と列制御線選択信号RS'3が入力される。NOR回路２１１−１は、列制御線選択信号RN'3と列制御線選択信号RS'3の否定論理和を演算し、演算結果を固定電源選択信号RDC3としてスイッチRDC3_SWに供給する。

これにより、固定電源選択信号RDC3は、スイッチRN'3_SWに入力される列制御線選択信号RN'3とスイッチRS'3_SWに入力される列制御線選択信号RS'3の少なくとも一方がＨ信号である場合、Ｌ信号になる。即ち、スイッチRN'3_SWとスイッチRS'3_SWの少なくとも一方がオンにされている場合、固定電源選択信号RDC3はＬ信号になる。

一方、列制御線選択信号RN'3と列制御線選択信号RS'3の両方がＬ信号である場合、即ち、スイッチRN'3_SWとスイッチRS'3_SWの両方がオフにされている場合、固定電源選択信号RDC3は、Ｈ信号になる。

NOR回路２１１−２には、選択回路４１により生成された列制御線選択信号RN'2と列制御線選択信号RS'2が入力される。NOR回路２１１−２は、NOR回路２１１−１と同様に、列制御線選択信号RN'2と列制御線選択信号RS'2の否定論理和を演算し、演算結果を固定電源選択信号RDC2として演算し、スイッチRDC2_SWに供給する。

NOR回路２１１−３には、選択回路４１により生成された列制御線選択信号RN'1と列制御線選択信号RS'1が入力される。NOR回路２１１−３は、NOR回路２１１−１と同様に、列制御線選択信号RN'1と列制御線選択信号RS'1の否定論理和を演算し、演算結果を固定電源選択信号RDC1として演算し、スイッチRDC1_SWに供給する。

NOR回路２１１−４には、選択回路４１により生成された列制御線選択信号RN'0と列制御線選択信号RS'0が入力される。NOR回路２１１−４は、NOR回路２１１−１と同様に、列制御線選択信号RN'0と列制御線選択信号RS'0の否定論理和を演算し、演算結果を固定電源選択信号RDC0として演算し、スイッチRDC0_SWに供給する。

NOR回路２１１−５には、選択回路４１により生成された列制御線選択信号BN'3と列制御線選択信号BS'3が入力される。NOR回路２１１−１は、NOR回路２１１−１と同様に、列制御線選択信号BN'3と列制御線選択信号BS'3の否定論理和を演算し、固定電源選択信号BDC3として、スイッチBDC3_SWに供給する。

NOR回路２１１−６には、選択回路４１により生成された列制御線選択信号BN'2と列制御線選択信号BS'2が入力される。NOR回路２１１−６は、NOR回路２１１−１と同様に、列制御線選択信号BN'2と列制御線選択信号BS'2の否定論理和を演算し、固定電源選択信号BDC2として、スイッチBDC2_SWに供給する。

NOR回路２１１−７には、選択回路４１により生成された列制御線選択信号BN'1と列制御線選択信号BS'1が入力される。NOR回路２１１−７は、NOR回路２１１−１と同様に、列制御線選択信号BN'1と列制御線選択信号BS'1の否定論理和を演算し、固定電源選択信号BDC1として、スイッチBDC1_SWに供給する。

NOR回路２１１−８には、選択回路４１により生成された列制御線選択信号BN'0と列制御線選択信号BS'0が入力される。NOR回路２１１−８は、NOR回路２１１−１と同様に、列制御線選択信号BN'0と列制御線選択信号BS'0の否定論理和を演算し、固定電源選択信号BDC0として、スイッチBDC0_SWに供給する。

以上のように、固定選択回路１７１は、列制御線選択信号に基づいて固定電源選択信号を生成するので、列制御線選択信号とは独立して生成する場合に比べて、固定選択回路１７１の回路規模を抑制することができる。

[読み出し動作の例の説明]
図３４乃至図３７は、全画素モード時の画素部１５１における読み出し動作を説明する図であり、図３８は、固定電源選択信号RDC0乃至RDC3とBDC0乃至BDC3のタイミングチャートを示す図である。

全画素モード時の画素部１５１における読み出し動作は、図１７乃至図２０で説明した動作と同様である。

即ち、Ａ３期間の間、図３４に示すように、下位３ビットが「010」であるアドレスと下位３ビットが「001」であるアドレスとを示すアドレス信号が生成される。これにより、選択回路４１は、列制御線選択信号BN'1、列制御線選択信号RS'1、列制御線選択信号BS'0、および列制御線選択信号RN'0としてＨ信号を生成する。また、選択回路４１は、それ以外の列制御線選択信号としてＬ信号を生成する。

また、Ｂ３期間の間、図３５に示すように、下位３ビットが「100」であるアドレスと下位３ビットが「011」であるアドレスとを示すアドレス信号が生成される。これにより、選択回路４１は、列制御線選択信号BN'2、列制御線選択信号RS'2、列制御線選択信号BS'1、および列制御線選択信号RN'1としてＨ信号を生成する。また、選択回路４１は、それ以外の列制御線選択信号としてＬ信号を生成する。

さらに、Ｃ３期間の間、図３６に示すように、下位３ビットが「110」であるアドレスと下位３ビットが「101」であるアドレスとを示すアドレス信号が生成される。これにより、選択回路４１は、選択回路４１は、列制御線選択信号BN'3、列制御線選択信号RS'3、列制御線選択信号BS'2、および列制御線選択信号RN'2としてＨ信号を生成する。また、選択回路４１は、それ以外の列制御線選択信号としてＬ信号を生成する。

また、Ｄ３期間の間、図３７に示すように、下位３ビットが「000」であるアドレスと下位３ビットが「111」であるアドレスとを示すアドレス信号が生成される。これにより、選択回路４１は、列制御線選択信号BN'0、列制御線選択信号RS'0、列制御線選択信号BS'3、および列制御線選択信号RN'3としてＨ信号を生成する。また、選択回路４１は、それ以外の列制御線選択信号としてＬ信号を生成する。

従って、図３８に示すように、Ａ３期間の間、固定選択回路１７１は、固定電源選択信号BDC0、固定電源選択信号RDC0、固定電源選択信号BDC1、および固定電源選択信号RDC1としてＬ信号を生成する。また、固定選択回路１７１は、それ以外の固定電源選択信号としてＨ信号を生成する。

これにより、選択される列制御線１０３と１０４以外の列制御線１０１と１０２に接続される、スイッチRDC3_SWおよびスイッチRDC2_SW、並びにスイッチBDC3_SWおよびスイッチBDC2_SWがオンにされる。その結果、選択されない列制御線１０１と１０２の電位が固定電位になる。

また、図３８に示すように、Ｂ３期間の間、固定選択回路１７１は、固定電源選択信号BDC1、固定電源選択信号RDC1、固定電源選択信号BDC2、および固定電源選択信号RDC2としてＬ信号を生成する。また、固定選択回路１７１は、それ以外の固定電源選択信号としてＨ信号を生成する。

これにより、選択される列制御線１０２と１０３以外の列制御線１０１と１０４に接続される、スイッチRDC3_SWおよびスイッチRDC0_SW、並びにスイッチBDC3_SWおよびスイッチBDC0_SWがオンにされる。その結果、選択されない列制御線１０１と１０４の電位が固定電位になる。

さらに、図３８に示すように、Ｃ３期間の間、固定選択回路１７１は、固定電源選択信号BDC2、固定電源選択信号RDC2、固定電源選択信号BDC3、および固定電源選択信号RDC3としてＬ信号を生成する。また、選択回路４１は、それ以外の固定電源選択信号としてＨ信号を生成する。

これにより、選択される列制御線１０１と１０２以外の列制御線１０３と１０４に接続される、スイッチRDC1_SWおよびスイッチRDC0_SW、並びにスイッチBDC1_SWおよびスイッチBDC0_SWがオンにされる。その結果、選択されない列制御線１０３と１０４の電位が固定電位になる。

また、図３８に示すように、Ｄ３期間の間、固定選択回路１７１は、固定電源選択信号BDC0、固定電源選択信号RDC0、固定電源選択信号BDC3、および固定電源選択信号RDC3としてＬ信号を生成する。また、選択回路４１は、それ以外の固定電源選択信号としてＨ信号を生成する。

これにより、選択される列制御線１０１と１０４以外の列制御線１０２と１０３に接続される、スイッチRDC2_SWおよびスイッチRDC1_SW、並びにスイッチBDC2_SWおよびスイッチBDC1_SWがオンにされる。その結果、選択されない列制御線１０２と１０３の電位が固定電位になる。

以上のように、画素部１５１では、選択されない列制御線１０１乃至１０４の電位が固定電位にされる。これにより、選択されない列制御線１０１乃至１０４を介して画素５１にノイズが伝搬されることを抑制することができる。

なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

例えば、第１実施の形態および第２実施の形態において、Gr画素とGb画素の電気信号が列選択回路３４−１に供給され、Ｒ画素とＢ画素の電気信号が列選択回路３４−２に供給されるようにしてもよい。また、列ごとに配線される列制御線の本数は、複数であればよく、２本や４本に限定されない。

また、読み出しモードは、画面を構成する全ての画素のうちの2/3や1/2以外の1より小さい値倍（例えば、1/3倍，1/5倍など）の画素の電気信号を読み出すモードであってもよい。さらに、読み出しモードは、読み出し対象の第１の行の画素と第２の行の画素の電気信号とを加算して平均化する読み出しモードであってもよい。

また、本技術は、以下のような構成もとることができる。

（１）
画面を構成する各画素の電気信号の読み出しモードに基づいて、前記画面の所定の行の画素を、前記電気信号の読み出し対象の画素に決定する決定部と、
前記決定部により決定された前記画素に対応する前記所定の行に基づいて、前記画面の各列の前記画素の前記電気信号を分割して列単位で出力する複数の列制御線の各列制御線を選択するかどうかを表す列制御線選択信号を生成する選択部と
を備える制御装置。
（２）
前記列制御線により出力された所定の色の前記画素の前記電気信号に対して所定の処理を行う第１の処理部と、
前記列制御線により出力された前記所定の色以外の色の前記画素の前記電気信号に対して前記所定の処理を行う第２の処理部と
をさらに備える
前記（１）に記載の制御装置。
（３）
前記所定の色は緑色であり、
前記所定の色以外の色は赤色と青色である
前記（２）に記載の制御装置。
（４）
前記列制御線の本数は２本である
前記（１）乃至（３）のいずれかに記載の制御装置。
（５）
前記列制御線の本数は４本である
前記（１）乃至（４）のいずれかに記載の制御装置。
（６）
選択しないことを表す前記列制御線選択信号に対応する前記列制御線の電位を固定電位にする電位固定部
をさらに備える
前記（１）乃至（５）のいずれかに記載の制御装置。
（７）
前記電位固定部は、選択しないことを表す前記列制御線選択信号に対応する前記列制御線と前記画素の電源とを接続することにより、その列制御線の電位を前記固定電位にする
前記（６）に記載の制御装置。
（８）
前記読み出しモードは、前記画面を構成する全ての画素のうちの一部の行の画素の前記電気信号を読み出す間引きモード、前記画面を構成する全ての画素のうちの第１の行の画素と第２の行の画素の前記電気信号を加算する加算モード、または前記画面を構成する全ての画素の前記電気信号を読み出す全画素モードのいずれかである
前記（１）乃至（７）のいずれかに記載の制御装置。
（９）
前記間引きモードは、前記画面を構成する全ての画素のうちの１より小さい第１の値倍の画素の前記電気信号を読み出す間引きモードと、前記画面を構成する全ての画素のうちの１より小さい第２の値倍の画素の前記電気信号を読み出す間引きモードである
前記（８）に記載の制御装置。
（１０）
前記加算モードは、前記第１の行の画素と前記第２の行の画素の前記電気信号を加算して、平均化するモードである
前記（８）に記載の制御装置。
（１１）
制御装置が、
画面を構成する各画素の電気信号の読み出しモードに基づいて、前記画面の所定の行の画素を、前記電気信号の読み出し対象の画素に決定する決定ステップと、
前記決定ステップの処理により決定された前記画素に対応する前記所定の行に基づいて、前記画面の各列の前記画素の前記電気信号を分割して列単位で出力する複数の列制御線の各列制御線を選択するかどうかを表す列制御線選択信号を生成する選択ステップと
を含む制御方法。

１２アドレス生成回路，３１制御回路，４１選択回路，１５２制御回路，１９１乃至１９４スイッチ

Claims

画面を構成する各画素の電気信号の読み出しモードに基づいて、前記画面の所定の行の画素を前記電気信号の読み出し対象の画素に決定し、前記所定の行を特定するアドレスを表すアドレス信号を生成するアドレス生成部と、
前記アドレス生成部により生成された前記アドレス信号に基づいて、前記所定の行の画素を駆動する駆動部と、
前記アドレス生成部により生成された前記アドレス信号の下位複数ビットの各ビットの反転信号または非反転信号の論理和に基づいて、前記画面の各列の前記画素の前記電気信号を分割して列単位で出力する複数の列制御線の各列制御線を選択するかどうかを表す列制御線選択信号を生成する選択部と
を備える制御装置。
前記列制御線により出力された所定の色の前記画素の前記電気信号に対して所定の処理を行う第１の処理部と、
前記列制御線により出力された前記所定の色以外の色の前記画素の前記電気信号に対して前記所定の処理を行う第２の処理部と
をさらに備える
請求項１に記載の制御装置。
前記所定の色は緑色であり、
前記所定の色以外の色は赤色と青色である
請求項２に記載の制御装置。
前記列制御線の本数は２本である
請求項１に記載の制御装置。
前記列制御線の本数は４本である
請求項１に記載の制御装置。
選択しないことを表す前記列制御線選択信号に対応する前記列制御線の電位を固定電位にする電位固定部
をさらに備える
請求項１に記載の制御装置。
前記電位固定部は、選択しないことを表す前記列制御線選択信号に対応する前記列制御線と前記画素の電源とを接続することにより、その列制御線の電位を前記固定電位にする
請求項６に記載の制御装置。
前記読み出しモードは、前記画面を構成する全ての画素のうちの一部の行の画素の前記電気信号を読み出す間引きモード、前記画面を構成する全ての画素のうちの第１の行の画素と第２の行の画素の前記電気信号を加算する加算モード、または前記画面を構成する全ての画素の前記電気信号を読み出す全画素モードのいずれかである
請求項１に記載の制御装置。
前記間引きモードは、前記画面を構成する全ての画素のうちの１より小さい第１の値倍の画素の前記電気信号を読み出す間引きモードと、前記画面を構成する全ての画素のうちの１より小さい第２の値倍の画素の前記電気信号を読み出す間引きモードである
請求項８に記載の制御装置。
前記加算モードは、前記第１の行の画素と前記第２の行の画素の前記電気信号を加算して、平均化するモードである
請求項８に記載の制御装置。
制御装置が、
画面を構成する各画素の電気信号の読み出しモードに基づいて、前記画面の所定の行の画素を前記電気信号の読み出し対象の画素に決定し、前記所定の行を特定するアドレスを表すアドレス信号を生成するアドレス生成ステップと、
前記アドレス生成ステップの処理により生成された前記アドレス信号に基づいて、前記所定の行の画素を駆動する駆動ステップと、
前記アドレス生成ステップの処理により生成された前記アドレス信号の下位複数ビットの各ビットの反転信号または非反転信号の論理和に基づいて、前記画面の各列の前記画素の前記電気信号を分割して列単位で出力する複数の列制御線の各列制御線を選択するかどうかを表す列制御線選択信号を生成する選択ステップと
を含む制御方法。