JP6072548B2 - ソースドライバｉｃ、液晶表示装置および電子機器 - Google Patents

Description

本発明は、ソースドライバＩＣ、液晶表示装置および電子機器に係り、特に消費電力と電磁波不要輻射（ＥＭＩ）を低減することのできるソースドライバＩＣ、液晶表示装置および電子機器に関する。

ノート型パソコンや携帯電話等の各種電子機器などに液晶表示装置が広く用いられている。

液晶表示装置を構成する液晶パネルとしては、例えば、複数のデータ線と、データ線と直交するように配置される複数の走査線と、データ線および走査線の交点にマトリクス状に配置された複数のＴＦＴ（Thin Film Transistor）を備えたものがある。

このような液晶パネルを駆動するために、ゲートドライバ回路、ソースドライバ回路およびタイミングコントローラ回路等を含む駆動ＩＣが設けられており、ゲートドライバ回路は複数の走査線を順に選択し、ソースドライバ回路は各データ線に輝度に応じた電圧を印加し、タイミングコントローラ回路はゲートドライバ回路およびソースドライバ回路の動作タイミングを制御するようになっている。

ところで、液晶パネルの駆動ＩＣ（ソースドライバＩＣ）は、表示速度の高速化等を目的としてマスターチップおよび１以上のスレーブチップからなる複数のＩＣチップで構成される場合がある。

このような複数のＩＣチップで液晶パネルのソースドライバＩＣを構成する技術は種々提案されている（例えば、特許文献１）。

特開平１１−１５４５１号公報

ところで、マスターチップおよびスレーブチップが備える発振器は、製造ばらつき等により、生成するクロック信号の周波数に±５％程度の差を生じてしまう。

そこで、マスターチップが備える発振器で生成したクロック信号をリファレンスクロックとしてスレーブチップに送信して駆動する構成とし、マスターチップおよび複数のスレーブチップの間で駆動速度に差が生じないようにした提案がある。

しかしながら、上記構成では、チップ間で比較的高い周波数（例えば、数ＭＨｚ〜数十ＭＨｚ）のリファレンスクロックをＩ／Ｏ部を介して受け渡すため、スイッチング素子のオン・オフ回数が増えるなどの理由により、駆動ＩＣ全体の消費電力が増大するという難点があった。

また、上述のように比較的高い周波数帯のリファレンスクロックの受け渡しにより、Ｉ／Ｏ部を介した電磁波不要輻射（ＥＭＩ：Electromagnetic Interference）が増大し、他の機器の動作に影響を与えるという問題もあった。

本発明の目的は、消費電力と電磁波不要輻射（ＥＭＩ）を低減することのできるソースドライバＩＣ、液晶表示装置および電子機器を提供することにある。

上記目的を達成するための本発明の一態様によれば、信号の送受信を行うインタフェースと、第１周波数の第１クロック信号を生成する発振器と、液晶パネルの複数のデータ線を駆動するソースドライバと、前記第１クロック信号に基づいて動作すると共に、前記ソースドライバの動作タイミングを制御するタイミングコントローラとを備えるマスターチップと、信号の送受信を行うインタフェースと、前記第１周波数とは異なる第２周波数の第２クロック信号を生成する発振器と、液晶パネルの複数のデータ線を駆動するソースドライバと、前記第２クロック信号に基づいて動作すると共に、前記ソースドライバの動作タイミングを制御するタイミングコントローラとを備える１または２以上のスレーブチップと、前記マスターチップまたは前記スレーブチップの何れかから前記液晶パネルの水平同期信号を抽出する抽出手段と、前記抽出手段で抽出された水平同期信号を前記マスターチップおよび前記スレーブチップのそれぞれに送信する送信手段とを備え、前記各タイミングコントローラは、前記水平同期信号をトリガとして、前記ソースドライバが前記インタフェースを介して取り込んだピクセルデータを出力するように制御すると共に、前記水平同期信号の立ち上がりを起点に前記ピクセルデータのピクセルのカウントを行い、また前記水平同期信号の立ち下がりを起点に前記ソースドライバへのラッチパルスの生成を行うように制御することで、前記ラッチパルスが発生するまでに１水平走査期間のピクセル処理を完了させるソースドライバＩＣが提供される。

また、本発明の他の態様によれば、液晶パネルと、前記液晶パネルの複数のデータ線を駆動する請求項１または２に記載のソースドライバＩＣと、前記液晶パネルの複数の走査線を駆動するゲートドライバとを備える液晶表示装置が提供される。

また、本発明の他の態様によれば、請求項３に記載の液晶表示装置を備える電子機器が提供される。

本発明によれば、消費電力と電磁波不要輻射（ＥＭＩ）を低減することのできるソースドライバＩＣ、液晶表示装置および電子機器を提供することができる。

本実施の形態に係るソースドライバＩＣの機能構成を示す機能ブロック。 本実施の形態に係るソースドライバＩＣを備えた液晶表示装置の模式的平面パターン構成図。 （ａ）ソースドライバＩＣの一部を構成するマスターチップの模式的平面ブロック構成図、（ｂ）ソースドライバＩＣの一部を構成するスレーブチップの模式的平面ブロック構成図。 発振器が生成する周波数のばらつきを示すグラフ。 比較例に係るソースドライバＩＣの構成を示すブロック図。 第１の実施例に係るソースドライバＩＣの構成を示すブロック図。 第１の実施例に係るソースドライバＩＣにおけるマスターチップおよびスレーブチップの動作タイミングを示すタイミングチャート。 第２の実施例に係るソースドライバＩＣの構成を示すブロック図。 第２の実施例に係るソースドライバＩＣにおけるマスターチップおよびスレーブチップの動作タイミングを示すタイミングチャート。

次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。

（ソースドライバＩＣの機能構成）
実施の形態に係るソースドライバＩＣ１００の機能構成は、図１の機能ブロックのように表される。

即ち、図１に示すように、実施の形態に係るソースドライバＩＣ１００は、信号の送受信を行うインタフェース１０３と、所定周波数のクロック信号を生成する発振器（ＯＳＣ）１０４ａと、液晶パネルの複数のデータ線を駆動するソースドライバ１０５と、ソースドライバ１０５の動作タイミングを制御するタイミングコントローラ（ＴＣＯＮ）１０６とを備えるマスターチップ１０１と、信号の送受信を行うインタフェース１０３と、所定周波数のクロック信号を生成する発振器（ＯＳＣ）１０４ｂと、液晶パネルの複数のデータ線を駆動するソースドライバ１０５と、ソースドライバ１０５の動作タイミングを制御するタイミングコントローラ（ＴＣＯＮ）１０６とを備えるスレーブチップ１０２と、マスターチップ１０１またはスレーブチップ１０２の何れかから液晶パネルの水平同期信号（ｈｓｙｎｃ（Ｂ））を抽出する抽出手段１１０と、抽出手段１１０で抽出された水平同期信号をマスターチップ１０１およびスレーブチップ１０２のそれぞれに送信する送信手段（信号線等）１１１とを備える。

なお、スレーブチップ１０２は、図１上は１個であるが、２個以上設けられる場合であっても良い。

また、特には限定されないが、抽出手段１１０は、マスターチップ１０１またはスレーブチップ１０２が備える発振器（ＯＳＣ）１０４ａ、１０４ｂの周波数の測定結果に基いて、何れのチップから水平同期信号を抽出するかを決定することができる。

そして、各タイミングコントローラ１０６は、水平同期信号（ｈｓｙｎｃ（Ｂ））を基準としてソースドライバ１０５の動作タイミングを制御するようになっている。

また、各タイミングコントローラ１０６は、水平同期信号（ｈｓｙｎｃ（Ｂ））をトリガとして、ソースドライバ１０５がインタフェース１０３を介して取り込んだ階調信号を出力するように制御するようにしても良い。

また、各タイミングコントローラ１０６は、インタフェース１０３を介して取り込んだピクセルデータを格納する格納手段としてのＲＡＭ１０７を備えている。

そして、各タイミングコントローラ１０６は、ＲＡＭ１０７に格納されているピクセルデータのピクセルのカウントを水平同期信号（ｈｓｙｎｃ（Ｂ））の立ち上がりを起点に行い、ソースドライバ１０５へのラッチパルスの生成を水平同期信号（ｈｓｙｎｃ（Ｂ））の立ち下がりを起点として行うように制御するようにしても良い。具体例については図７および図９を参照して後述する。

実施の形態に係るソースドライバＩＣ１００によれば、発振器（ＯＳＣ）１０４ａ、１０４ｂで生成されるクロック信号の周波数（例えば、数ＭＨｚ〜数十ＭＨｚ）よりも低い周波数（例えば、数十ｋＨｚ）の水平同期信号（ｈｓｙｎｃ（Ｂ））を基準にして、ソースドライバ１０５の動作タイミングを制御しているので、チップ間のＩ／Ｏ部で消費される電力および電磁波不要輻射（ＥＭＩ）を低減することができる。

（ソースドライバＩＣを備えた液晶表示装置）
図２は、本実施の形態に係るソースドライバＩＣ１００を備えた液晶表示装置５０ａの模式的平面パターン構成図である。

液晶表示装置５０ａは、図２に示すように、液晶パネルで構成される表示部１１と、表示部１１に接続され、ソースドライバＩＣ１００を実装したＣＯＦ基板１５と、ＣＯＦ基板１５に接続され、各種のディスクリート部品と、ＬＥＤドライバ１８と、パワーマネージメントＩＣ２０と、タイミングコントローラ２２とを実装するＰＣＢ基板１７とを備える。

図２に示す例では、ソースドライバＩＣ１００は、マスターチップ１０１と、２個のスレーブチップ１０２ａ、１０２ｂで構成されている。なお、表示部１１の大きさ等に応じて、スレーブチップの数は増減することができる。

このように、本実施の形態に係るソースドライバＩＣ１００を用いることにより、液晶表示装置５０ａ全体の消費電力を低減することができると同時に、電磁波不要輻射（ＥＭＩ）も低減することができる。

（チップの構成例）
図３にチップの構成例を示す。図３（ａ）は、ソースドライバＩＣ１００の一部を構成するマスターチップ１０１の模式的平面ブロック構成図、図３（ｂ）は、ソースドライバＩＣ１００の一部を構成するスレーブチップ１０２の模式的平面ブロック構成図である。

図３（ａ）に示すように、マスターチップ１０１内には、例えば、ＬＥＤドライバ５、タイミングコントローラ（ＴＣＯＮ）１ｂ、低電圧作動シグナリング（ＬＶＤＳ）８ｂ、ＤＣ／ＤＣコンバータ４4、ソースドライバ（Ｓ／Ｄ）７ｂおよび４ｃｈカレントシンク９が搭載されている。

また、図３（ｂ）に示すように、スレーブチップ１０２内には、例えば、レベルシフタ（Ｌ／Ｓ）６、タイミングコントローラ（ＴＣＯＮ）１ａ、低電圧作動シグナリング（ＬＶＤＳ）８ａ、ＤＣ／ＤＣコンバータ４１、４２、４３、電圧制御ＩＣ（ＶＣＯＮ）３、ＬＤＯレギュレータ２およびソースドライバ（Ｓ／Ｄ）７ａが搭載されている。

なお、ＤＣ／ＤＣコンバータ４1、４2は、それぞれ、＋５Ｖ、−５Ｖ用であり、ソースドライバ（Ｓ／Ｄ）７ａの上側電源、下側電源に用いられる。また、ＤＣ／ＤＣコンバータ４3は、＋２５Ｖ用であり、ゲートドライバの上側電源に用いられる。

（発振器の周波数ばらつきについて）
図１等に示すように、ソースドライバＩＣ１００を構成するマスターチップ１０１およびスレーブチップ１０２は、クロック信号を生成する発振器（ＯＳＣ）１０４ａ、１０４ｂを内蔵している。

ところで、これらの発振器（ＯＳＣ）１０４ａ、１０４ｂは、製造ばらつき等に起因して、生成するクロック信号の周波数に差を生じている。

例えば、図４に示すように、発振器（ＯＳＣ）の定格周波数が５０ＭＨｚの場合である場合において、±５％の周波数ばらつきがある。

即ち、定格周波数より５％遅い場合としてＦ１（４７．５ＭＨｚ）、５％速い場合としてＦ２（５２．５ＭＨｚ）が想定される。

したがって、各発振器（ＯＳＣ）１０４ａ、１０４ｂが生成するクロック信号を個別に用いた場合には、マスターチップ１０１とスレーブチップ１０２との間で駆動速度に差が生してしまい、液晶パネルで構成される表示部に正常に画像等が表示されない場合が生じ得る。

このような問題を根本的に解消することを目的に本発明に係るソースドライバＩＣが案出された。

なお、本発明の従来技術として、次に述べる比較例に係るソースドライバＩＣが存在する。

（比較例に係るソースドライバＩＣ）
図５のブロック図を参照して、比較例に係るソースドライバＩＣ３００について説明する。

比較例に係るソースドライバＩＣ３００は、信号の送受信を行うインタフェース１０３と、所定周波数のクロック信号を生成する発振器（ＯＳＣ）１０４ａと、液晶パネルの複数のデータ線を駆動するソースドライバ１０５と、ソースドライバ１０５の動作タイミングを制御するタイミングコントローラ（ＴＣＯＮ）１０６とを備えるマスターチップ２０１を備えている。

なお、タイミングコントローラ１０６は、インタフェース１０３を介して取り込んだピクセルデータを格納する格納手段としてのＲＡＭ１０７と、タイミング発生器１５０を備えている。

また、ソースドライバＩＣ３００は、信号の送受信を行うインタフェース１０３と、所定周波数のクロック信号を生成する発振器（ＯＳＣ）１０４ｂ、１０４ｃと、液晶パネルの複数のデータ線を駆動するソースドライバ１０５と、ソースドライバ１０５の動作タイミングを制御するタイミングコントローラ（ＴＣＯＮ）１０６とを備える２個のスレーブチップ２０２ａ、２０２ｂを備えている。

なお、マスターチップ２０１と同様に、タイミングコントローラ１０６は、インタフェース１０３を介して取り込んだピクセルデータを格納する格納手段としてのＲＡＭ１０７と、タイミング発生器１５０を備えている。

図５に示すように、マスターチップ２０１とスレーブチップ２０２ａ、２０２ｂは、信号線２５０を介して接続されている。

そして、マスターチップ２０１が備える発振器１０４ａで生成したクロック信号をリファレンスクロックとしてスレーブチップ２０２ａ、２０２ｂに、信号線２５０を介して送信して駆動する構成としている。

これにより、マスターチップ２０１および複数のスレーブチップ２０２ａ、２０２ｂの間で駆動速度に差が生じないようにできる。

但し、上記構成では、マスターチップ２０１および複数のスレーブチップ２０２ａ、２０２ｂの間で比較的高い周波数（例えば、数ＭＨｚ〜数十ＭＨｚ）のリファレンスクロックを受け渡すため、スイッチング素子のオン・オフ回数が増えるなどの理由により、駆動ＩＣ全体の消費電力が増大する。

また、上述のように比較的高い周波数帯のリファレンスクロックの受け渡しにより、Ｉ／Ｏ部を介した電磁波不要輻射（ＥＭＩ：Electromagnetic Interference）が増大する。

（第１の実施例に係るソースドライバＩＣ）
図６のブロック図および図７のタイミングチャートを参照して、第１の実施例に係るソースドライバＩＣ１００について説明する。

第１の実施例に係るソースドライバＩＣ１００は、信号の送受信を行うインタフェース１０３と、所定周波数のクロック信号を生成する発振器（ＯＳＣ１）１０４ａと、液晶パネルの複数のデータ線を駆動するソースドライバ１０５と、ソースドライバ１０５の動作タイミングを制御するタイミングコントローラ（ＴＣＯＮ）１０６とを備えるマスターチップ２０１を備えている。

なお、タイミングコントローラ１０６は、インタフェース１０３を介して取り込んだピクセルデータを格納する格納手段としてのＲＡＭ１０７と、水平同期信号（ｈｓｙｎｃ（Ｂ））等を生成するタイミング発生器１５０を備えている。

また、ソースドライバＩＣ１００は、信号の送受信を行うインタフェース１０３と、所定周波数のクロック信号を生成する発振器（ＯＳＣ２，ＯＳＣ３）１０４ｂ、１０４ｃと、液晶パネルの複数のデータ線を駆動するソースドライバ１０５と、ソースドライバ１０５の動作タイミングを制御するタイミングコントローラ（ＴＣＯＮ）１０６とを備える２個のスレーブチップ１０２ａ、１０２ｂを備えている。

なお、マスターチップ１０１と同様に、タイミングコントローラ１０６は、インタフェース１０３を介して取り込んだピクセルデータを格納する格納手段としてのＲＡＭ１０７と、水平同期信号等を生成するタイミング発生器１５０を備えている。

図６に示すように、マスターチップ１０１とスレーブチップ１０２ａ、１０２ｂは、送信手段としての信号線１１１ａを介して接続されている。

そして、第１の実施例に係るソースドライバＩＣ１００では、マスターチップ１０１から抽出した水平同期信号（ｈｓｙｎｃ（Ｂ））を信号線１１１ａを介してスレーブチップ１０２ａ、１０２ｂに送信される。

なお、図６における信号Ａ〜Ｄは、それぞれ、信号Ａ：ＲＥＦ＿ＤＥ、信号Ｂ：水平同期信号ｈｓｙｎｃ（Ｂ）、信号Ｃ：RAM Read Enable、信号Ｄ：Latch pulse for Source Driverを表すものとする。
第１の実施例に係るソースドライバＩＣ１００によれば、発振器（ＯＳＣ）１０４ａ、１０４ｂで生成されるクロック信号の周波数（例えば、数ＭＨｚ〜数十ＭＨｚ）よりも低い周波数（例えば、数十ｋＨｚ）の水平同期信号（ｈｓｙｎｃ（Ｂ））を基準にして、ソースドライバ１０５の動作タイミングを制御するので、チップ間のＩ／Ｏ部で消費される電力および電磁波不要輻射（ＥＭＩ）を低減することができる。

より具体的には、図７にタイミングチャートに示すタイミングで制御することができる。

図７に示す例では、水平アクティブを１３６６ピクセルとし、発振器（ＯＳＣ）１０４の周波数は出荷テストによって５０ＭＨｚ±５％が保証されているものとする。

第１の実施例におけるワーストケースは、ｈｓｙｎｃ（Ｂ）を発生させるチップの発振器（ＯＳＣ）１０４が最大周波数（５２．５ＭＨｚ），ｈｓｙｎｃ（Ｂ）を受け取るチップのうち１つ以上の発振器（ＯＳＣ）１０４が、最小周波数（４７．５ＭＨｚ）になっているケースである。

なお、この例では、マスターチップ１０１の内部水平同期信号は２６．０１μｓ、スレーブチップ（スレーブ１）１０２ａの内部水平同期信号は２７．３２μｓ、スレーブチップ（スレーブ２）１０２Ｂの内部水平同期信号は２８．７６μｓとなっている。

ワーストケースの１例として、発振器（ＯＳＣ１〜３）１０４ａ〜ｃの周波数をそれぞれＯＳＣ１：５２．５ＭＨｚ（ＴＹＰ＋５％），ＯＳＣ２：５０ＭＨｚ（ＴＹＰ），ＯＳＣ３：４７．５ＭＨｚ（ＴＹＰ−５％）とする。

そして、マスターチップ１０１とスレーブチップ１０２ａ、１０２ｂの各チップにおいて、内部ピクセルカウンタのカウント開始をｈｓｙｎｃ（Ｂ）の立ち上がりで行い、ソースドライバ１０５へのラッチパルスをｈｓｙｎｃ（Ｂ）の立下りで発生させている。即ち、図７では、タイミングｔ１で内部ピクセルカウンタのカウントを開始し、タイミングｔ３でソースドライバ１０５へのラッチパルスを発生させている。

なお、ラッチパルスは、ソースドライバ１０５の表示タイミングを決定する信号であり、各チップ間でこれを同期させることにより画像表示がずれることがなくなる。

但し、ラッチパルス発生までに各チップで１ラインのピクセル処理が完了されていることが保証されているものとする。

この例では、ＯＳＣ周波数は４７．５ＭＨｚ〜５２．５ＭＨｚが仕様として保証されているので、スレーブチップ１０２ａ（スレーブ２）の１ラインのピクセル処理時間ｔ２：２８．７６μｓが全チップの中で最大の処理時間である。

したがって、図７の例では、遅くとも時間ｔ２までに、各チップで１ラインのピクセル処理が完了されているものとする。

なお、水平同期信号（ｈｓｙｎｃ（Ｂ））を発生させるマスターチップ１０１は、２８．７６μｓを自らの５２．５ＭＨｚの発振器（ＯＳＣ）１０４でカウントする。

２８．７６μｓを５２．５ＭＨｚでカウントすると１５１０サイクル（小数点以下切り上げ）であり、マスターチップ１０１はこの１５１０サイクル以上待ってからｈｓｙｎｃ（Ｂ）を立ち下げるものとする。

なお、この“１５１０”に相当する数は、タイミング発生器１５０が定数もしくは変更可能なパラメータとして有している。

また、本実施例では、２個のスレーブチップ１０２ａ、１０２ｂを備える場合について述べたが、制御する液晶パネルの大きさ等に応じて、スレーブチップの数は増減して、同様に制御することができる。

（第２の実施例に係るソースドライバＩＣ）
図８のブロック図および図９のタイミングチャートを参照して、第２の実施例に係るソースドライバＩＣ１００について説明する。

第２の実施例に係るソースドライバＩＣ１００は、第１の実施例に係るソースドライバＩＣ１００と同様の構成のマスターチップ１０１とスレーブチップ１０２ａ、１０２ｂを備えている。

図８に示すように、マスターチップ１０１とスレーブチップ１０２ａ、１０２ｂは、送信手段としての信号線１１１ｂを介して接続されている。

そして、第２の実施例に係るソースドライバＩＣ１００では、スレーブチップ１０２ａ（スレーブ１）から抽出した水平同期信号（ｈｓｙｎｃ（Ｂ））を信号線１１１ｂを介してマスターチップ１０１およびスレーブチップ１０２ｂ（スレーブ２）に送信される。

なお、図８における信号Ａ〜Ｄは、それぞれ、信号Ａ：ＲＥＦ＿ＤＥ、信号Ｂ：水平同期信号ｈｓｙｎｃ（Ｂ）、信号Ｃ：RAM Read Enable、信号Ｄ：Latch pulse for Source Driverを表すものとする。
第２の実施例に係るソースドライバＩＣ１００によれば、発振器（ＯＳＣ）１０４ａ、１０４ｂで生成されるクロック信号の周波数（例えば、数ＭＨｚ〜数十ＭＨｚ）よりも低い周波数（例えば、数十ｋＨｚ）の水平同期信号（ｈｓｙｎｃ（Ｂ））を基準にして、ソースドライバ１０５の動作タイミングを制御するので、チップ間のＩ／Ｏ部で消費される電力および電磁波不要輻射（ＥＭＩ）を低減することができる。

より具体的には、図９にタイミングチャートに示すタイミングで制御することができる。

図９に示す例では、水平アクティブを１３６６ピクセルとし、発振器（ＯＳＣ）１０４の周波数は出荷テストによって５０ＭＨｚ±５％が保証されているものとする。

他の制御手順は、第１の実施例で示した図７と同様であるので、重複した説明は省略する。

なお、本実施例では、２個のスレーブチップ１０２ａ、１０２ｂを備える場合について述べたが、制御する液晶パネルの大きさ等に応じて、スレーブチップの数は増減して、同様に制御することができる。

また、スレーブチップが２個以上の場合に、いずれか１つがｈｓｙｎｃ（Ｂ）を発生する場合も制御手順は同様である。

なお、この例では、スレーブチップ（スレーブ１）１０２ａの内部水平同期信号は２６．０１μｓ、マスターチップ１０１の内部水平同期信号は２７．３２μｓ、スレーブチップ（スレーブ２）１０２Ｂの内部水平同期信号は２８．７６μｓとなっている。

また、スレーブチップ１０２ａ（スレーブ１）がｈｓｙｎｃ（Ｂ）を発生させる場合、ワーストケースはＯＳＣ２が５２．５ＭＨｚ、それ以外の何れか１つ以上のＯＳＣが４７．５ＭＨｚの時である。

なお、適用される１チップあたりのソースドライバチャネル数は、液晶パネルのゲート方式（シングル／デュアル／トリプルゲート）と使用チップ数で決まる。

例えば、解像度１３６６×７６８、デュアルゲート方式、２チップの場合には、１３６６ｐｉｘｅｌ×３（ＲＧＢ）／２（デュアルゲート）／２（２チップ）＝１０２５チャネルとなる。

[その他の実施の形態]
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。

このように、本発明はここでは記載していない様々な実施の形態などを含む。

本発明のソースドライバＩＣは、ノート型パソコンや携帯電話等の各種電子機器などに搭載される液晶表示装置などに適用できる。

１００、３００…ソースドライバＩＣ
２…ＬＤＯレギュレータ
５、１８…ＬＥＤドライバ
１１…表示部
１５…ＣＯＦ基板
１７…ＰＣＢ基板
２０…パワーマネージメントＩＣ
２２…タイミングコントローラ
４１、４２、４３…ＤＣ／ＤＣコンバータ
５０ａ…液晶表示装置
１０１、２０１…マスターチップ
１０２（１０２ａ、１０２ｂ）、２０２ａ、２０２ｂ…スレーブチップ
１０３…インタフェース
１０４ａ〜ｃ…発振器
１０５…ソースドライバ
１０６…タイミングコントローラ
１０７…ＲＡＭ
１１０…抽出手段
１１１（１１１ａ、１１１ｂ）、２５０…送信手段（信号線）
１５０…タイミング発生器

Claims (4)

1. 信号の送受信を行うインタフェースと、第１周波数の第１クロック信号を生成する発振器と、液晶パネルの複数のデータ線を駆動するソースドライバと、前記第１クロック信号に基づいて動作すると共に、前記ソースドライバの動作タイミングを制御するタイミングコントローラとを備えるマスターチップと、
   信号の送受信を行うインタフェースと、前記第１周波数とは異なる第２周波数の第２クロック信号を生成する発振器と、液晶パネルの複数のデータ線を駆動するソースドライバと、前記第２クロック信号に基づいて動作すると共に、前記ソースドライバの動作タイミングを制御するタイミングコントローラとを備える１または２以上のスレーブチップと、
   前記マスターチップまたは前記スレーブチップの何れかから前記液晶パネルの水平同期信号を抽出する抽出手段と、
   前記抽出手段で抽出された水平同期信号を前記マスターチップおよび前記スレーブチップのそれぞれに送信する送信手段と
   を備え、
   前記各タイミングコントローラは、前記水平同期信号をトリガとして、前記ソースドライバが前記インタフェースを介して取り込んだピクセルデータを出力するように制御すると共に、前記水平同期信号の立ち上がりを起点に前記ピクセルデータのピクセルのカウントを行い、また前記水平同期信号の立ち下がりを起点に前記ソースドライバへのラッチパルスの生成を行うように制御することで、前記ラッチパルスが発生するまでに１水平走査期間のピクセル処理を完了させることを特徴とするソースドライバＩＣ。
2. 前記各タイミングコントローラは、前記ピクセルデータを格納する格納手段を備えることを特徴とする請求項１に記載のソースドライバＩＣ。
3. 液晶パネルと、
   前記液晶パネルの複数のデータ線を駆動する請求項１または２に記載のソースドライバＩＣと、
   前記液晶パネルの複数の走査線を駆動するゲートドライバと
   を備えることを特徴とする液晶表示装置。
4. 請求項３に記載の液晶表示装置を備えることを特徴とする電子機器。

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