JP6049485B2 - Inspection method of semiconductor wafer - Google Patents

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Description

本発明は、ステージ、より詳しくは、半導体ウェーハを吸引により固定状態に保持可能なステージ、および該ステージを用いた半導体ウェーハの検査方法に関する。   The present invention relates to a stage, more specifically, a stage capable of holding a semiconductor wafer in a fixed state by suction, and a semiconductor wafer inspection method using the stage.

半導体ウェーハを保持して、該半導体ウェーハに作製された半導体素子の電気的特性を検査するためのステージ（プローバステージ）が知られている。図６に示すように、従来のステージ１００は、半導体ウェーハ３０を保持するための載置面１０１を有し、同心円状に複数の吸引溝１０２，１０３，１０４が載置面１０１に形成されている。これらの吸引溝に設けられた吸引孔を介して真空引きを行うことにより、半導体ウェーハ３０はステージ１００に固定される。   2. Description of the Related Art A stage (prober stage) for holding a semiconductor wafer and inspecting electrical characteristics of a semiconductor element fabricated on the semiconductor wafer is known. As shown in FIG. 6, the conventional stage 100 has a mounting surface 101 for holding the semiconductor wafer 30, and a plurality of suction grooves 102, 103, 104 are concentrically formed on the mounting surface 101. Yes. The semiconductor wafer 30 is fixed to the stage 100 by evacuating through the suction holes provided in these suction grooves.

特開２００５−１３４２４１号公報JP 2005-134241 A

ところで、真空引きを行う際、半導体ウェーハ３０と載置面１０１との間に異物４０が挟まる場合がある。異物４０は、例えば半導体ウェーハ３０の裏面に付着した電着ガラスやクリームはんだ等である。このような場合、従来のステージ１００では、異物４０の近傍の半導体ウェーハ３０に応力が集中的に加わる。その結果、図６に示すように、半導体ウェーハ３０にクラック（中割れクラック）が発生するおそれがあった。   By the way, when evacuation is performed, the foreign matter 40 may be sandwiched between the semiconductor wafer 30 and the mounting surface 101. The foreign material 40 is, for example, electrodeposited glass or cream solder attached to the back surface of the semiconductor wafer 30. In such a case, in the conventional stage 100, stress is concentrated on the semiconductor wafer 30 in the vicinity of the foreign material 40. As a result, as shown in FIG. 6, there is a possibility that a crack (medium crack) may occur in the semiconductor wafer 30.

なお、特許文献１に記載のステージでは、ステージを複数の輪状に分割し、各々を上下に駆動して、半導体ウェーハの反りの形状に適合させている。しかし、この場合、ステージの構成が複雑になるとともに、輪状のステージの制御が複雑になるという問題がある。   In the stage described in Patent Document 1, the stage is divided into a plurality of rings, and each stage is driven up and down to adapt to the warped shape of the semiconductor wafer. However, in this case, there are problems that the configuration of the stage becomes complicated and the control of the annular stage becomes complicated.

そこで、本発明は、複雑な制御を要しない簡易な構成を採りつつ、真空吸着時に半導体ウェーハにクラックが発生することを防止可能なステージ、および該ステージを用いた半導体ウェーハの検査方法を提供することを目的とする。   Therefore, the present invention provides a stage capable of preventing the occurrence of cracks in a semiconductor wafer during vacuum suction while adopting a simple configuration that does not require complicated control, and a semiconductor wafer inspection method using the stage. For the purpose.

本発明の一態様に係るステージは、
半導体ウェーハを吸引により固定状態に保持可能なステージであって、
ステージ本体と、
前記ステージ本体の表面から突出するように形成され、前記半導体ウェーハを表面から離間して支持する第１の突状支持部と、
前記第１の突状支持部の外側に前記ステージ本体の表面から突出するように形成され、前記半導体ウェーハを前記ステージ本体の表面から離間して支持する第２の突状支持部と、を備え、
前記第１の突状支持部と、前記第２の突状支持部と、前記第１の突状支持部および前記第２の突状支持部に挟まれた位置における前記ステージ本体の表面とによって第１の逃げ空間が画成されていることを特徴とする。 The stage according to one embodiment of the present invention includes:
A stage capable of holding a semiconductor wafer in a fixed state by suction,
The stage body,
A first projecting support portion formed so as to protrude from the surface of the stage body, and supporting the semiconductor wafer apart from the surface;
A second projecting support portion formed on the outside of the first projecting support portion so as to project from the surface of the stage main body and supporting the semiconductor wafer apart from the surface of the stage body. ,
The first projecting support part, the second projecting support part, and the surface of the stage main body at a position sandwiched between the first projecting support part and the second projecting support part. A first escape space is defined.

また、前記ステージにおいて、
前記第１の突状支持部は、前記ステージ本体の表面に枠状に形成され、前記第１の突状支持部と、その内側における前記ステージ本体の表面とによって第２の逃げ空間が画成されていてもよい。 In the stage,
The first projecting support portion is formed in a frame shape on the surface of the stage main body, and a second escape space is defined by the first projecting support portion and the surface of the stage main body inside thereof. May be.

また、前記ステージにおいて、
前記第１の突状支持部は、平面視して円周状または多角形状に形成されていてもよい。 In the stage,
The first projecting support portion may be formed in a circumferential shape or a polygonal shape in plan view.

また、前記ステージにおいて、
前記第１の突状支持部３は、平面視して格子状に形成されていてもよい。 In the stage,
The first projecting support portion 3 may be formed in a lattice shape in plan view.

また、前記ステージにおいて、
前記ステージは、金属からなり、前記半導体ウェーハに作製された半導体素子の電気的特性を検査するためのプローバステージであってもよい。 In the stage,
The stage is made of metal and may be a prober stage for inspecting electrical characteristics of a semiconductor element fabricated on the semiconductor wafer.

本発明の一態様に係る半導体ウェーハの検査方法であって、
ステージ本体と、前記ステージ本体の表面から突出するように形成され、前記半導体ウェーハを表面から離間して支持する第１の突状支持部と、前記第１の突状支持部の外側に前記ステージ本体の表面から突出するように形成され、前記半導体ウェーハを前記ステージ本体の表面から離間して支持する第２の突状支持部とを備え、前記第１の突状支持部と、前記第２の突状支持部と、前記第１の突状支持部および前記第２の突状支持部に挟まれた位置における前記ステージ本体の表面とによって逃げ空間が画成されたステージを用いた、半導体ウェーハの検査方法であって、
前記ステージの載置面に半導体ウェーハを載置する工程と、
前記吸引溝の吸引孔を介して真空引きを行い、前記半導体ウェーハを前記ステージに固定する工程と、
前記半導体ウェーハの上面に検査用プローブを接触させる工程と、
前記半導体ウェーハの厚さ方向の電気的な特性値を測定し、前記特性値が正常範囲にあるか否かを判定する工程と、
を備えることを特徴とする。 A semiconductor wafer inspection method according to an aspect of the present invention,
A stage main body, a first projecting support portion formed so as to project from the surface of the stage main body and supporting the semiconductor wafer apart from the surface; and the stage outside the first projecting support portion A second projecting support portion formed so as to project from the surface of the main body and supporting the semiconductor wafer away from the surface of the stage body; and the first projecting support portion and the second projecting support portion. A semiconductor device using a stage in which a relief space is defined by the projecting support part and a surface of the stage main body at a position sandwiched between the first projecting support part and the second projecting support part. A wafer inspection method,
Placing a semiconductor wafer on the stage placement surface;
Vacuuming through the suction hole of the suction groove, and fixing the semiconductor wafer to the stage;
Contacting an inspection probe with the upper surface of the semiconductor wafer;
Measuring the electrical property value in the thickness direction of the semiconductor wafer, and determining whether the property value is in a normal range; and
It is characterized by providing.

また、前記半導体ウェーハの検査方法において、
前記半導体ウェーハと当接する前記第２の突状支持部の上面には、内部に吸引孔を有する環状の吸引溝が設けられ、
前記ステージの前記ステージ本体には貫通孔が設けられ、前記半導体ウェーハを突き上げるノックアウトピンが前記貫通孔に挿入されており、
前記特性値の判定を行った後、前記吸引孔を介した真空引きを終了すると同時に前記ノックアウトピンを駆動して、前記半導体ウェーハを前記ステージから取り外す工程をさらに備えてもよい。 In the semiconductor wafer inspection method,
An annular suction groove having a suction hole therein is provided on the upper surface of the second projecting support portion that contacts the semiconductor wafer,
A through hole is provided in the stage body of the stage, and a knockout pin for pushing up the semiconductor wafer is inserted into the through hole,
After determining the characteristic value, the method may further include a step of driving the knockout pin and removing the semiconductor wafer from the stage at the same time as evacuation through the suction hole is completed.

本発明の一態様に係るステージでは、ステージと半導体ウェーハとの間の異物を逃がすための逃げ空間が設けられているため、半導体ウェーハにはんだ等の異物が付着していたとしても、当該異物は逃げ空間におさまり、半導体ウェーハに過剰な応力が発生することがない。よって、本発明によれば、真空吸着時に半導体ウェーハにクラックが発生することを防止することができる。
さらに、逃げ空間を設けることで真空状態が解放されやすくなるため、半導体ウェーハをステージから取り外す際の真空解放時間が短縮される。よって、本発明によれば、半導体ウェーハの検査時間を短縮することができる。 In the stage according to one aspect of the present invention, since a clearance space is provided for escaping foreign matter between the stage and the semiconductor wafer, even if foreign matter such as solder adheres to the semiconductor wafer, the foreign matter is It fits in the escape space and no excessive stress is generated on the semiconductor wafer. Therefore, according to this invention, it can prevent that a crack generate | occur | produces in a semiconductor wafer at the time of vacuum suction.
Furthermore, since the vacuum state can be easily released by providing the escape space, the vacuum release time when removing the semiconductor wafer from the stage is shortened. Therefore, according to the present invention, the inspection time of the semiconductor wafer can be shortened.

本発明の一実施形態に係るステージの平面図である。It is a top view of the stage which concerns on one Embodiment of this invention. 図１のＡ−Ａ’線に沿う、本発明の一実施形態に係るステージの断面図である。It is sectional drawing of the stage which concerns on one Embodiment of this invention along the A-A 'line of FIG. 本発明の一実施形態に係る半導体ウェーハの検査方法のフローチャートである。It is a flowchart of the inspection method of the semiconductor wafer which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体ウェーハの検査方法を説明するための説明図である。It is explanatory drawing for demonstrating the inspection method of the semiconductor wafer which concerns on one Embodiment of this invention. 本発明の一実施形態の変形例に係るステージの断面図である。It is sectional drawing of the stage which concerns on the modification of one Embodiment of this invention. 従来のステージ及びその上に固定された半導体ウェーハの断面図である。It is sectional drawing of the conventional stage and the semiconductor wafer fixed on it.

以下、図面を参照しつつ本発明の実施形態について説明する。なお、各図において同等の機能を有する構成要素には同一の符号を付し、同一符号の構成要素の詳しい説明は繰り返さない。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In addition, in each figure, the component which has an equivalent function is attached | subjected the same code | symbol, and detailed description of the component of the same code | symbol is not repeated.

（プローバステージ）
本発明の一実施形態に係るステージについて、図１および図２を参照して説明する。図１は本発明の一実施形態に係るステージ１の平面図であり、図２は図１のＡ−Ａ’線に沿う、ステージ１の断面図である。 (Prober stage)
A stage according to an embodiment of the present invention will be described with reference to FIGS. 1 and 2. FIG. 1 is a plan view of a stage 1 according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view of the stage 1 along the line AA ′ of FIG.

本実施形態に係るステージ１は、半導体ウェーハに作製された半導体素子を検査するためのプローバステージである。ステージ１は、後述の吸引溝５により、半導体ウェーハを固定状態に保持可能である。ステージ１は、例えば、チタン等の金属からなり、表面に硬質金めっきを施してなるものである。   The stage 1 according to the present embodiment is a prober stage for inspecting a semiconductor element manufactured on a semiconductor wafer. The stage 1 can hold the semiconductor wafer in a fixed state by a suction groove 5 described later. The stage 1 is made of, for example, a metal such as titanium, and has a surface subjected to hard gold plating.

ステージ１は、図１および図２に示すように、ステージ本体２と、平面視して円周状の突状支持部３と、枠状の突状支持部４とを備え、半導体ウェーハと当接する突状支持部４の上面に吸引溝５が設けられている。   As shown in FIGS. 1 and 2, the stage 1 includes a stage body 2, a projecting support portion 3 having a circumferential shape in plan view, and a projecting support portion 4 having a frame shape. A suction groove 5 is provided on the upper surface of the projecting support portion 4 in contact therewith.

突状支持部３は、図２に示すように、ステージ本体２の表面２ａから突出するように形成されている。この突状支持部３は、半導体ウェーハを表面２ａから離間して支持するものである。   As shown in FIG. 2, the protruding support portion 3 is formed so as to protrude from the surface 2 a of the stage body 2. The projecting support portion 3 supports the semiconductor wafer while being separated from the surface 2a.

突状支持部４は、図２に示すように、突状支持部３の外側にステージ本体２の表面２ａから突出するように形成されている。この突状支持部４は、半導体ウェーハをステージ本体２の表面２ａから離間して支持するものである。   As shown in FIG. 2, the protruding support portion 4 is formed on the outer side of the protruding support portion 3 so as to protrude from the surface 2 a of the stage main body 2. The protruding support portion 4 supports the semiconductor wafer while being separated from the surface 2 a of the stage main body 2.

突状支持部３は主に半導体ウェーハの中央部分を支持し、突状支持部４は主に半導体ウェーハの周縁部分を支持する。   The projecting support 3 mainly supports the central portion of the semiconductor wafer, and the projecting support 4 mainly supports the peripheral portion of the semiconductor wafer.

また、突状支持部３の上面と、突状支持部４の上面は面一であり、いずれも半導体ウェーハの載置面１ａとなる。なお、突状支持部３および突状支持部４の高さは、半導体ウェーハの厚み（例えば７０μｍ〜１００μｍ）よりも大きいことが好ましく、例えば１〜３ｍｍである。   Further, the upper surface of the projecting support portion 3 and the upper surface of the projecting support portion 4 are flush with each other, and both become the mounting surface 1a of the semiconductor wafer. In addition, it is preferable that the height of the protrusion support part 3 and the protrusion support part 4 is larger than the thickness (for example, 70 micrometers-100 micrometers) of a semiconductor wafer, for example, is 1-3 mm.

吸引溝５は、環状の溝として突状支持部４の上面に設けられており、図１に示すように、内部に吸引孔６を有する。吸引溝５は後述の逃げ空間ＥＳ１の近傍に設けられている。なお、吸引溝５を環状に形成するため、突状支持部４は、図１に示すように、切れ目の無い枠状に形成されていることが好ましい。   The suction groove 5 is provided on the upper surface of the projecting support portion 4 as an annular groove, and has a suction hole 6 inside as shown in FIG. The suction groove 5 is provided in the vicinity of a later-described escape space ES1. In addition, in order to form the suction groove 5 in an annular shape, it is preferable that the protruding support portion 4 is formed in a frame shape without a cut as shown in FIG.

また、図１に示すように、ステージ本体２には、半導体ウェーハを突き上げるためのノックアウトピンを挿入する貫通孔７が設けられている。より詳しくは、貫通孔７は、突状支持部３と突状支持部４との間におけるステージ本体２を厚さ方向に貫通するように設けられている。本実施形態では、図１に示すように、３つの貫通孔７が設けられているが、貫通孔７の数はこれに限るものではない。   As shown in FIG. 1, the stage body 2 is provided with a through hole 7 into which a knockout pin for pushing up the semiconductor wafer is inserted. More specifically, the through hole 7 is provided so as to penetrate the stage main body 2 between the protruding support portion 3 and the protruding support portion 4 in the thickness direction. In the present embodiment, as shown in FIG. 1, three through holes 7 are provided, but the number of through holes 7 is not limited to this.

上記のステージ１においては、図２に示すように、突状支持部３と、突状支持部４と、突状支持部３および突状支持部４に挟まれた位置におけるステージ本体２の表面２ａとによって、逃げ空間ＥＳ１が画成されている。   In the above-described stage 1, as shown in FIG. 2, the surface of the stage main body 2 at a position sandwiched between the protruding support portion 3, the protruding support portion 4, and the protruding support portion 3 and the protruding support portion 4. The escape space ES1 is defined by 2a.

このように逃げ空間ＥＳ１が設けられることで、半導体ウェーハとステージとの接触面積が減少し、クラックの発生を防止することができる。   By providing the escape space ES1 in this way, the contact area between the semiconductor wafer and the stage is reduced, and the generation of cracks can be prevented.

さらに、本実施形態では、突状支持部３がステージ本体２の表面２ａに枠状に形成されているため、突状支持部３と、その内側におけるステージ本体２の表面２ａとによって、逃げ空間ＥＳ２が画成されている。逃げ空間ＥＳ１に加えて逃げ空間ＥＳ２が設けられることで、クラックの発生をさらに防止することができる。   Furthermore, in this embodiment, since the protruding support part 3 is formed in a frame shape on the surface 2a of the stage main body 2, the escape space is formed by the protruding support part 3 and the surface 2a of the stage main body 2 inside thereof. ES2 is defined. By providing the escape space ES2 in addition to the escape space ES1, the occurrence of cracks can be further prevented.

なお、突状支持部３は、枠状であれば、円周形状に限らず、例えば、平面視して多角形状（三角形、四角形など）に形成されてもよい。その他、突状支持部３は、円盤状に形成されていてもよい。この場合は、前述の逃げ空間ＥＳ２は画成されない。   In addition, if the protrusion-shaped support part 3 is a frame shape, it may not be limited to a circumferential shape but may be formed in, for example, a polygonal shape (triangle, square, etc.) in plan view. In addition, the protruding support part 3 may be formed in a disk shape. In this case, the above-described escape space ES2 is not defined.

（半導体ウェーハの検査方法）
次に、図３および図４を参照しつつ、上記のステージ１を用いた半導体ウェーハの検査方法について説明する。図３は、本発明の一実施形態に係る半導体ウェーハの検査方法のフローチャートである。図４は、半導体ウェーハの検査方法を説明するための説明図である。 (Semiconductor wafer inspection method)
Next, a semiconductor wafer inspection method using the stage 1 will be described with reference to FIGS. FIG. 3 is a flowchart of a semiconductor wafer inspection method according to an embodiment of the present invention. FIG. 4 is an explanatory diagram for explaining a semiconductor wafer inspection method.

本検査方法では、半導体素子の電気的特性を測定可能なテスター１１を用いる。図４に示すように、テスター１１とステージ１の裏面は電気的に接続されている。また、テスターに電気的に接続された検査用プローブ１２は、プローブ駆動機構（図示せず）により駆動されて、半導体ウェーハ３０に作製された所定の半導体素子の電極位置まで移動可能に構成されている。   In this inspection method, a tester 11 capable of measuring the electrical characteristics of the semiconductor element is used. As shown in FIG. 4, the tester 11 and the back surface of the stage 1 are electrically connected. Further, the inspection probe 12 electrically connected to the tester is driven by a probe driving mechanism (not shown) so as to be movable to the electrode position of a predetermined semiconductor element fabricated on the semiconductor wafer 30. Yes.

まず、図４に示すように、ステージ１の載置面１ａに半導体ウェーハ３０を載置する（ステップＳ１）。   First, as shown in FIG. 4, the semiconductor wafer 30 is mounted on the mounting surface 1a of the stage 1 (step S1).

次に、吸引溝５の吸引孔６を介して真空引きを行い、半導体ウェーハ３０をステージ１に固定する（ステップＳ２）。この際、図４に示すように、突状支持部３，４は、半導体ウェーハ３０をステージ本体２の表面２ａから離間して支持する。また、半導体ウェーハ３０とステージ１との間に異物４０があったとしても、図４に示すように、逃げ空間ＥＳ１，ＥＳ２内におさまる。   Next, evacuation is performed through the suction hole 6 of the suction groove 5 to fix the semiconductor wafer 30 to the stage 1 (step S2). At this time, as shown in FIG. 4, the projecting support portions 3 and 4 support the semiconductor wafer 30 while being separated from the surface 2 a of the stage main body 2. Further, even if there is a foreign material 40 between the semiconductor wafer 30 and the stage 1, as shown in FIG. 4, the foreign material 40 is contained in the escape spaces ES1 and ES2.

次に、図４に示すように、検査用プローブ１２を移動させ、半導体ウェーハ３０の上面に検査用プローブ１２を接触させる。   Next, as shown in FIG. 4, the inspection probe 12 is moved, and the inspection probe 12 is brought into contact with the upper surface of the semiconductor wafer 30.

次に、テスター１１より、半導体ウェーハ３０の厚さ方向の電気的な特性値を測定し、その特性値が正常範囲にあるか否かを判定する（ステップＳ４）。具体的には、図４に示すように、テスター１１から検査用プローブ１２に検査信号を供給し、半導体ウェーハ３０に作製された半導体素子の厚さ方向の電気的な特性を測定する。電気的特性としては、例えば、抵抗、電圧、電流等が挙げられる。そして、測定値を不揮発性メモリ等に記憶された値と比較して、正常範囲にあるか否かを判定する。本工程の測定は半導体ウェーハ３０に作製された半導体素子の全てについて行う。   Next, the electrical characteristic value in the thickness direction of the semiconductor wafer 30 is measured by the tester 11, and it is determined whether or not the characteristic value is in a normal range (step S4). Specifically, as shown in FIG. 4, an inspection signal is supplied from the tester 11 to the inspection probe 12, and the electrical characteristics in the thickness direction of the semiconductor elements fabricated on the semiconductor wafer 30 are measured. Examples of the electrical characteristics include resistance, voltage, and current. Then, the measured value is compared with a value stored in a nonvolatile memory or the like to determine whether or not it is in a normal range. The measurement in this step is performed for all the semiconductor elements manufactured on the semiconductor wafer 30.

次に、吸引溝５の吸引孔６を介した真空引きを終了すると同時に、貫通孔７に挿入されたノックアウトピン１３を駆動して、半導体ウェーハ３０をステージ１から取り外す（ステップＳ５）。即ち、真空引き終了と同時に３本のノックアウトピン１３を上側に駆動して、半導体ウェーハ３０を押し上げてステージ１の載置面１ａから離脱させる。   Next, at the same time as evacuation through the suction hole 6 of the suction groove 5 is finished, the knockout pin 13 inserted into the through hole 7 is driven to remove the semiconductor wafer 30 from the stage 1 (step S5). That is, the three knockout pins 13 are driven upward simultaneously with the end of evacuation, and the semiconductor wafer 30 is pushed up and separated from the mounting surface 1 a of the stage 1.

上記の半導体ウェーハの検査方法のステップＳ２において、従来は、前述のように、半導体ウェーハ３０の裏面などに付着している電着ガラスやクリームはんだ等の異物４０が半導体ウェーハ３０とステージ１との間に挟まり、その異物の近傍の半導体ウェーハ３０に応力が集中的に加わる結果、半導体ウェーハ３０にクラック（中割れクラック）が発生していた。   In step S <b> 2 of the above-described semiconductor wafer inspection method, conventionally, as described above, foreign matter 40 such as electrodeposition glass or cream solder adhered to the back surface of the semiconductor wafer 30 is caused between the semiconductor wafer 30 and the stage 1. As a result of the stress being intensively applied to the semiconductor wafer 30 in the vicinity of the foreign matter, the cracks (medium cracks) occurred in the semiconductor wafer 30.

一方、本実施形態に係るステージ１では、異物４０を逃がすための逃げ空間ＥＳ１，ＥＳ２を設けており、異物４０が逃げ空間ＥＳ１，ＥＳ２におさまることで、半導体ウェーハ３０に応力が過剰な発生し、クラックが発生することを防止することができる。換言すれば、半導体ウェーハ３０とステージ１との接触面積を減らすことで、半導体ウェーハ３０とステージ１の載置面１ａとの間に異物４０が挟まる可能性を低減している。   On the other hand, in the stage 1 according to the present embodiment, escape spaces ES1 and ES2 for escaping the foreign matter 40 are provided, and the foreign matter 40 is accommodated in the escape spaces ES1 and ES2, so that excessive stress is generated in the semiconductor wafer 30. , Cracks can be prevented from occurring. In other words, by reducing the contact area between the semiconductor wafer 30 and the stage 1, the possibility that the foreign matter 40 is caught between the semiconductor wafer 30 and the mounting surface 1 a of the stage 1 is reduced.

さらに、逃げ空間ＥＳ１を設けることで、吸引溝５による真空状態が解放されやすくなる。このため、半導体ウェーハ３０をステージ１から取り外す際の真空解放時間が短縮される。具体的には、従来では、真空引きを終了した後、所定の時間（例えば０．５〜１秒）待ってからノックアウトピン１３を駆動していたところ、本実施形態では、真空引き終了後直ちにノックアウトピン１３を駆動して半導体ウェーハ３０をステージ１から取り外すことが可能になる。よって、本実施形態によれば、ステップＳ５の所要時間が短くなり、半導体ウェーハの検査時間を短縮することができる。   Furthermore, by providing the escape space ES1, the vacuum state by the suction groove 5 is easily released. For this reason, the vacuum release time when removing the semiconductor wafer 30 from the stage 1 is shortened. Specifically, conventionally, after evacuation is finished, the knockout pin 13 is driven after waiting for a predetermined time (for example, 0.5 to 1 second). In this embodiment, immediately after evacuation is finished. It is possible to remove the semiconductor wafer 30 from the stage 1 by driving the knockout pin 13. Therefore, according to the present embodiment, the time required for step S5 is shortened, and the semiconductor wafer inspection time can be shortened.

（ステージの変形例）
次に、上記実施形態の変形例に係るステージ１０について、図５を参照しつつ説明する。上記実施形態に係るステージ１と本変形例に係るステージ１０との相違点は、突状支持部３の形状、および吸引溝の数である。 (Stage variation)
Next, a stage 10 according to a modification of the above embodiment will be described with reference to FIG. The difference between the stage 1 according to the embodiment and the stage 10 according to the present modification is the shape of the projecting support portion 3 and the number of suction grooves.

図５に示すように、本変形例に係るステージ１０の突状支持部３は、平面視して格子状に形成されている。このような形状であっても、突状支持部３の内側に逃げ空間を設けつつ半導体ウェーハ３０を支持することが可能である。   As shown in FIG. 5, the projecting support portions 3 of the stage 10 according to this modification are formed in a lattice shape in plan view. Even with such a shape, it is possible to support the semiconductor wafer 30 while providing a relief space inside the protruding support portion 3.

また、本変形例に係るステージ１０では、吸引溝５に加え、吸引溝５の外側に吸引溝８が設けられている。この吸引溝８は、環状の溝として突状支持部４の上面に設けられており、図５に示すように、内部に吸引孔９を有する。このように、複数の吸引溝を設けることで、サイズの異なる半導体ウェーハに対応することが容易となる。   Further, in the stage 10 according to this modification, in addition to the suction groove 5, a suction groove 8 is provided outside the suction groove 5. The suction groove 8 is provided on the upper surface of the projecting support portion 4 as an annular groove, and has a suction hole 9 inside as shown in FIG. Thus, by providing a plurality of suction grooves, it becomes easy to cope with semiconductor wafers having different sizes.

以上、本発明の実施形態および変形例に係るステージについて説明したが、本実施形態に係るステージは、半導体ウェーハ上面の所定の部分（半導体素子の電極部など）にスクリーン印刷等によりはんだを印刷するための印刷ステージに適用することも可能である。この場合、印刷ステージは金属以外の材料から構成されてもよい。   The stage according to the embodiment and the modification of the present invention has been described above, but the stage according to this embodiment prints solder on a predetermined portion (such as an electrode portion of a semiconductor element) on the upper surface of a semiconductor wafer by screen printing or the like. It is also possible to apply to the printing stage. In this case, the printing stage may be made of a material other than metal.

上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態に限定されるものではない。異なる実施形態にわたる構成要素を適宜組み合わせてもよい。特許請求の範囲に規定された内容及びその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。   Based on the above description, those skilled in the art may be able to conceive additional effects and various modifications of the present invention, but the aspects of the present invention are not limited to the individual embodiments described above. . You may combine suitably the component covering different embodiment. Various additions, modifications, and partial deletions can be made without departing from the concept and spirit of the present invention derived from the contents defined in the claims and equivalents thereof.

１，１０ ステージ
１ａ （ステージの）載置面
２ ステージ本体
２ａ （ステージ本体の）表面
３，４ 突状支持壁
５，８ 吸引溝
６，９ 吸引孔
７ （ノックアウトピン用の）貫通孔
１１ テスター
１２ 検査用プローブ
１３ ノックアウトピン
３０ 半導体ウェーハ
４０ 異物
１００ ステージ
１０１ 載置面
１０２，１０３，１０４ 吸引溝
ＥＳ１，ＥＳ２ 逃げ空間 DESCRIPTION OF SYMBOLS 1,10 Stage 1a (stage) mounting surface 2 Stage body 2a (Stage body) surface 3, 4 Protruding support wall 5, 8 Suction groove 6, 9 Suction hole 7 Through hole 11 (for knockout pin) 11 Tester 12 Inspection probe 13 Knockout pin 30 Semiconductor wafer 40 Foreign material 100 Stage 101 Placement surfaces 102, 103, 104 Suction grooves ES1, ES2 Escape space

Claims (1)

半導体ウェーハを吸引により固定状態に保持可能なステージを用いた、半導体ウェーハの検査方法であって、
前記ステージは、
ステージ本体と、
前記ステージ本体の表面から突出するように形成され、前記半導体ウェーハを表面から離間して支持する第１の突状支持部と、
前記第１の突状支持部の外側に前記ステージ本体の表面から突出するように形成され、前記半導体ウェーハを前記ステージ本体の表面から離間して支持する第２の突状支持部と、を有し、
前記第１の突状支持部と、前記第２の突状支持部と、前記第１の突状支持部および前記第２の突状支持部に挟まれた位置における前記ステージ本体の表面とによって第１の逃げ空間が画成されており、前記第２の突状支持部は、前記半導体ウェーハの周縁部分を支持するように平面視で枠状に設けられており、前記第２の突状支持部の上面には、内部に吸引孔を有する環状の吸引溝が設けられており、
前記ステージの前記ステージ本体には貫通孔が設けられ、前記半導体ウェーハを突き上げるノックアウトピンが前記貫通孔に挿入されており、
前記検査方法は、
前記ステージの載置面に半導体ウェーハを載置する工程と、
前記吸引溝の吸引孔を介して真空引きを行い、前記半導体ウェーハを前記ステージに固定する工程と、
前記半導体ウェーハの上面に検査用プローブを接触させる工程と、
前記半導体ウェーハの厚さ方向の電気的な特性値を測定し、前記特性値が正常範囲にあるか否かを判定する工程と、
前記特性値の判定を行った後、前記吸引孔を介した真空引きを終了すると同時に前記ノックアウトピンを駆動して、前記半導体ウェーハを前記ステージから取り外す工程と、
を備えることを特徴とする半導体ウェーハの検査方法。 A method for inspecting a semiconductor wafer using a stage capable of holding the semiconductor wafer in a fixed state by suction ,
The stage is
The stage body,
A first projecting support portion formed so as to protrude from the surface of the stage body, and supporting the semiconductor wafer apart from the surface;
A second projecting support portion formed outside the first projecting support portion so as to project from the surface of the stage body and supporting the semiconductor wafer away from the surface of the stage body. And
The first projecting support part, the second projecting support part, and the surface of the stage main body at a position sandwiched between the first projecting support part and the second projecting support part. A first relief space is defined, and the second projecting support portion is provided in a frame shape in plan view so as to support a peripheral portion of the semiconductor wafer, and the second projecting shape An annular suction groove having a suction hole inside is provided on the upper surface of the support part,
A through hole is provided in the stage body of the stage, and a knockout pin for pushing up the semiconductor wafer is inserted into the through hole,
The inspection method is:
Placing a semiconductor wafer on the stage placement surface;
Vacuuming through the suction hole of the suction groove, and fixing the semiconductor wafer to the stage;
Contacting an inspection probe with the upper surface of the semiconductor wafer;
Measuring the electrical property value in the thickness direction of the semiconductor wafer, and determining whether the property value is in a normal range; and
After performing the determination of the characteristic value, driving the knockout pin at the same time as evacuation through the suction hole, and removing the semiconductor wafer from the stage;
A method for inspecting a semiconductor wafer, comprising:
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