JP6047357B2 - 双方向ｄｃ−ｄｃコンバータ - Google Patents

Description

本発明は、双方向ＤＣ−ＤＣコンバータに関する。

双方向ＤＣ−ＤＣコンバータの従来例としては図１に示すようなものがある。図１のような双方向ＤＣ−ＤＣコンバータでは、スイッチＱ１及びＱ３については制御信号φ１でスイッチングさせ、スイッチＱ２及びＱ４については制御信号φ２でスイッチングさせる。具体的には３フェーズで１サイクルとなるような制御が行われており、電源側の方が負荷側より電圧が高い場合には、制御信号φ１は、第１フェーズでオン、第２フェーズでオフ、第３フェーズでオフとなり、制御信号φ２は、第１フェーズでオフ、第２フェーズでオン、第３フェーズでオフとなる。一方、電源側の方が負荷側より電圧が低い場合には、制御信号φ１は、第１フェーズでオフ、第２フェーズでオン、第３フェーズでオフとなり、制御信号φ２は、第１フェーズでオン、第２フェーズでオフ、第３フェーズでオフとなる。このように第３フェーズでは制御信号φ１及びφ２の両方がオフとなる。なお、第１フェーズと第２フェーズとの間には、貫通防止のためにデッドタイム、すなわち制御信号φ１及びφ２の両方ともオフとなる期間が短時間設けられる。

図１に示すようなスイッチＱ１乃至Ｑ４は、一般的には図２に示すようにボディーダイオードを含んでいる。そうすると、図３Ａに示すように、電源側の方が負荷側より電圧が高い場合には、第１フェーズにおいて、電源側からスイッチＱ１、Ｌ及びスイッチＱ３へ電流が流れてＬにエネルギーが溜められる。そして、その後のデッドタイムにおいて、図３Ｂに示すように、Ｌに溜められたエネルギーを放出するように、スイッチＱ２のボディーダイオードＤ２、Ｌ、スイッチＱ４のボディーダイオードＤ４へ電流が流れてしまう。この時、ボディーダイオードＤ２及びＤ４には流れた電流の分だけ電力損失が発生し、場合によっては素子の破損を生じさせる。その後、第２フェーズにおいて、図３Ｃに示すように、Ｌに溜められたエネルギーを放出するように、スイッチＱ２、Ｌ、スイッチＱ４へ電流が流れる。その後、フェーズ３でも、図３Ｂに示すように、Ｌに溜められたエネルギーを放出するように、スイッチＱ２のボディーダイオードＤ２、Ｌ、スイッチＱ４のボディーダイオードＤ４へ電流が流れてしまう。ここでも電力損失が発生する。また、図３Ａ乃至図３Ｃにおいては、Ｌに流れる電流の方向は同一である。なお、電源側の方が負荷側より電圧が低い場合には、反対方向に電流が流れることになる。

また、デッドタイム及びフェーズ３における電力損失に加えて、この従来例では、連続的にスイッチングをする場合には、スイッチは、大電流をスイッチングしなければならず、スイッチング損失が発生する。

特開２０００−３３３４４５号公報

従って、本発明の目的は、一側面によれば、損失を抑えた双方向ＤＣ−ＤＣコンバータを提供することである。

本発明に係る双方向ＤＣ−ＤＣコンバータは、（Ａ）電源側と負荷側との間に設けられ、キャパシタ及びインダクタを含む共振回路と、第１のスイッチング素子と第２のスイッチング素子と第３のスイッチング素子と第４のスイッチング素子とを有するブリッジ回路と、（Ｂ）ブリッジ回路のスイッチングを制御する制御回路とを有する。そして、このブリッジ回路は、共振回路に対して第１の方向で電流を流すように第１のスイッチング素子及び第２のスイッチング素子が接続されており、共振回路に対して第１の方向とは逆の第２の方向で電流を流すように第３のスイッチング素子及び第４のスイッチング素子が接続されている。また、制御回路は、第１のスイッチング素子及び第２のスイッチング素子をオン状態にする第１の期間と、第３のスイッチング素子及び第４のスイッチング素子をオン状態にする第２の期間とを切り替える。そして、第１の方向及び第２の方向は、電源側と負荷側との電位の大小に応じて切り替わる。

適切なスイッチング周波数を設定することで、キャパシタにエネルギーを蓄積する共振を用いたゼロ損失スイッチングが可能となる。

また、第１のスイッチング素子と第２のスイッチング素子とが四辺形の対辺に配置され、第３のスイッチング素子と第４のスイッチング素子とが上記四辺形の異なる対辺に配置される場合もある。この場合、第１のスイッチング素子と第２のスイッチング素子とを接続し且つ第３のスイッチング素子と第４のスイッチング素子とを接続するように共振回路が接続されるようにしても良い。そして、第１のスイッチング素子と第３のスイッチング素子とが電源側に接続され、第２のスイッチング素子と第４のスイッチング素子とが負荷側に接続されるようにしても良い。このようにすれば、全波型の双方向ＤＣ−ＤＣコンバータが実現される。

さらに、第１のスイッチング素子と第３のスイッチング素子とが直列に接続され、第２のスイッチング素子と第４のスイッチング素子とが直列に接続される場合がある。この場合、第１のスイッチング素子と第３のスイッチング素子との接続点と、第２のスイッチング素子と第４のスイッチング素子との接続点とが、共振回路で接続されるようにしても良い。このようにすれば、半波型の双方向ＤＣ−ＤＣコンバータが実現される。

なお、このような半波型の双方向ＤＣ−ＤＣコンバータであれば、第１の期間と第２の期間との切り替え時に第１乃至第４のスイッチング素子が全てオフ状態となる期間が設けられている場合がある。貫通電流を防止するためである。

さらに、電源側と負荷側との少なくともいずれかとブリッジ回路との間にインダクタが備えられている場合もある。供給する電流が多くなる場合に生ずる位相ずれを補償するものである。

以下に述べる実施の形態は一例に過ぎず、本発明の主旨に従う様々な変形が可能である。

双方向ＤＣ−ＤＣコンバータの損失を抑えることができるようになる。

図１は、双方向ＤＣ−ＤＣコンバータの従来例を示す図である。 図２は、従来例の回路の等価回路を示す図である。 図３Ａは、従来例の回路の動作を説明するための図である。 図３Ｂは、従来例の回路の動作を説明するための図である。 図３Ｃは、従来例の回路の動作を説明するための図である。 図４は、第１の実施の形態に係る回路を示す図である。 図５は、第１の実施の形態に係る回路の制御信号を説明するための図である。 図６は、共振回路に含まれるキャパシタの容量を説明するための図である。 図７（ａ）乃至（ｇ）は、第１の実施の形態に係る双方向ＤＣ−ＤＣコンバータの動作を説明するための図である。 図８は、第１の実施の形態に係る双方向ＤＣ−ＤＣコンバータの動作を説明するための図である。 図９Ａは、電流の流れを説明するための図である。 図９Ｂは、電流の流れを説明するための図である。 図１０（ａ）乃至（ｇ）は、第１の実施の形態に係る双方向ＤＣ−ＤＣコンバータの動作を説明するための図である。 図１１は、第１の実施の形態に係る双方向ＤＣ−ＤＣコンバータの動作を説明するための図である。 図１２Ａは、電流の流れを説明するための図である。 図１２Ｂは、電流の流れを説明するための図である。 図１３（ａ）乃至（ｄ）は、位相進みについて説明するための図である。 図１４は、第２の実施の形態に係る回路例を示す図である。 図１５は、第２の実施の形態に係る第２の変形例を示す図である。 図１６は、第２の実施の形態に係る第３の変形例を示す図である。 図１７は、ドライバ回路の一例を示す図である。 図１８は、ドライバ回路の他の例を示す図である。 図１９は、デューティー比を説明するための図である。 図２０は、第３の実施の形態に係る回路例を示す図である。 図２１は、第３の実施の形態に係る回路例を説明するための図である。 図２２（ａ）乃至（ｆ）は、第３の実施の形態に係る双方向ＤＣ−ＤＣコンバータの動作を説明するための図である。 図２３Ａは、電流の流れを説明するための図である。 図２３Ｂは、電流の流れを説明するための図である。 図２４（ａ）乃至（ｆ）は、第３の実施の形態に係る双方向ＤＣ−ＤＣコンバータの動作を説明するための図である。 図２５Ａは、電流の流れを説明するための図である。 図２５Ｂは、電流の流れを説明するための図である。 図２６は、第３の実施の形態に係る回路の応用例を説明するための図である。 図２７は、第１の実施の形態に係る回路の応用例を示す図である。 図２８は、コントローラ及び電流センサの回路例を示す図である。 図２９は、第１の実施の形態に係る回路の他の応用例を示す図である。 図３０は、他の応用例の動作を説明するための図である。 図３１は、他の応用例の動作を説明するための図である。 図３２は、他の応用例の動作を説明するための図である。 図３３は、モータを駆動する構成例を示す図である。

［実施の形態１］
図４に本実施の形態に係る回路を示す。本実施の形態に係る非絶縁型双方向ＤＣ−ＤＣコンバータは、キャパシタＣ１乃至Ｃ３と、インダクタＬ１と、ｎチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）Ｓ１乃至Ｓ４と、ＦＥＴＳ１乃至Ｓ４のドライバ１００とを有する。

電源側の電圧はＶ１であり、負荷側の電圧はＶ２であり、Ｖ１＞Ｖ２であれば電源側から負荷側に電流が流れ、Ｖ２＞Ｖ１であれば負荷側から電源側に電流が流れる。

キャパシタＣ１の一端は、電源の正極側に接続され、キャパシタＣ１の他端は接地されている。ＦＥＴＳ１のドレインはキャパシタＣ１の一端に接続され、ＦＥＴＳ１のソースは、ＦＥＴＳ３のドレイン及びインダクタＬ１の一端と接続されている。ＦＥＴＳ３のソースは接地されている。インダクタＬ１の他端はキャパシタＣ２の一端に接続されており、キャパシタＣ２の他端は、ＦＥＴＳ２のソース及びＦＥＴＳ４のドレインとに接続されている。ＦＥＴＳ２のドレインは、負荷側及びキャパシタＣ３の一端に接続されている。キャパシタＣ３の他端は接地されている。また、ＦＥＴＳ４のソースも接地されている。ＦＥＴＳ１乃至Ｓ４のゲートは、ドライバ１００に接続されている。

このように、Ｈ型のＦＥＴブリッジに、キャパシタＣ２及びインダクタＬ１を含むＬＣ共振回路が含まれるようになっている。

本実施の形態に係るドライバ１００は、図５に示すような制御信号Ｖｇ１乃至Ｖｇ４をＦＥＴＳ１乃至Ｓ４のゲートに出力する。但し、制御信号Ｖｇ１と制御信号Ｖｇ２は同じであり、制御信号Ｖｇ３と制御信号Ｖｇ４は同じである。そして、１サイクル２フェーズとなっており、第１フェーズでは、制御信号Ｖｇ１及びＶｇ２はオンとなっており、制御信号Ｖｇ３及びＶｇ４はオフとなっている。また、第２フェーズでは、制御信号Ｖｇ１及びＶｇ２はオフとなっており、制御信号Ｖｇ３及びＶｇ４はオンとなっている。また、第１フェーズと第２フェーズの間、第２フェーズと次のサイクルの第１フェーズとの間には、貫通防止のためのデッドタイム（ＤＴ）が設けられている。但し、おおよそデューティー比は５０％となる。

Ｖ１＞Ｖ２であればＬＣ共振を用いて電力を電源側から負荷側へ伝達し、Ｖ２＞Ｖ１であればＬＣ共振を用いて電力を負荷側から電源側に伝達し、電源が電池であれば充電が行われることになる。

ＬＣ共振の共振周波数ｆａは、以下のように表される。なお、キャパシタＣ２の容量をＣ２と表し、インダクタＬ１のインダクタンスをＬ１と表すものとする。

共振周期Ｔａは、共振周波数の逆数なのでＴａ＝１／ｆａとなる。そして、デューティー比は５０％とすると、オンの期間Ｔon及びオフの期間Ｔoffは、以下のように表される。
Ｔon＝Ｔoff＝Ｔａ／２

そして、デッドタイムをＴdtとすると、スイッチング周波数ｆswは以下のように表される。
ｆsw＝１／（Ｔon＋Ｔoff＋２Ｔdt）

このキャパシタＣ２の容量について図６を用いて説明する。ここで、負荷側の出力電圧をＶｏとし、出力電流をＩｏとし、負荷をＲｏとする。また、１サイクルの周期をＴｓとする。さらに、キャパシタＣ２の両端の電圧はＶｃとし、そのピーク電圧をＶｃｐとし、キャパシタＣ２を流れる電流をＩｃとし、そのピーク電流をＩｃｐとする。なお、縦軸は、電流又は電圧を表しており、横軸は、時間を表している。

負荷側に出力される１周期Ｔｓあたりの電荷量Ｑｏは、以下のように表される。

また、インダクタＬ１及びキャパシタＣ２の共振により伝達される電荷量Ｑｃは、以下のように表される。

このような（１）式乃至（４）式から、キャパシタＣ２の容量Ｃ２は、以下のように表される。

出力電流Ｉｏが最大値となったときに、キャパシタＣ２のピーク電圧Ｖｃｐが、出力電圧Ｖｏより小さくなり且つキャパシタＣ２の定格電圧より充分低くなるように、キャパシタＣ２の容量を決定する。

なお、図６において、電流ＩｃがＴoffにおいても流れることを示しているが、これはＴonにおいて流れる電流とは逆向きであり、以下で述べるように負荷側とは分離されている状態になるので、出力されることはない。

次に、図７乃至図１２Ｂを用いて、双方向ＤＣ−ＤＣコンバータの動作を詳細に説明する。図７（ａ）乃至（ｇ）については、Ｖ１＞Ｖ２の場合を示している。

図７（ａ）は、制御信号Ｖｇ１及びＶｇ２の波形を表しており、図７（ｂ）は、制御信号Ｖｇ３及びＶｇ４の波形を表している。また、図７（ｃ）は、電源側の電圧Ｖ１と、負荷側の電圧Ｖ２とを表している。図７（ｄ）は、インダクタＬ１の両端の電圧Ｖ＿Ｌ１の波形を表している。図７（ｅ）は、インダクタＬ１の両端の電流Ｉ＿Ｌ１の波形を表している。さらに、図７（ｆ）は、キャパシタＣ２の両端の電圧Ｖ＿Ｃ２の波形を表している。図７（ｇ）は、電源側から負荷側へ流れる電流Ｉ＿１＝Ｉ＿２の波形を表している。

図７（ｇ）に示すように、電源側から負荷側へは第１フェーズでのみ電流が流れるので、半波型の双方向ＤＣ−ＤＣコンバータとなっていることが分かる。さらに、点線丸で示すように、スイッチングが行われる時点においては、電流はほとんど流れておらず、ゼロ電流スイッチングが実現されており、スイッチング損失が少なくなっている。

図７（ｃ）を縦軸方向に拡大すると、図８に示すような波形が得られる。なお、電源側にはバッテリ又は大容量コンデンサが接続されており、負荷側には負荷抵抗が接続されているものとする。そうすると、第１フェーズではキャパシタＣ２からの放電で、電流の傾き分だけ電圧Ｖ１が低下し、第２フェーズでは定電圧となる。また、負荷側の電圧Ｖ２は、第１フェーズでは負荷抵抗に流れる電流Ｉｏより電流Ｉ＿２が多い分キャパシタＣ３を充電することになるので電圧Ｖ２は上がるが、第２フェーズではキャパシタＣ３の放電により負荷抵抗に電流が供給されるため電圧Ｖ２は低下する。また、電源がバッテリであれば、時間と共に電圧Ｖ１は低下して行き、電圧Ｖ２もそれにつれて低下する。

より電流の流れを分かり易くするため図９Ａ及び図９Ｂを示す。Ｖ１＞Ｖ２であれば、第１フェーズ中は、図９Ａに示すように、電源側から負荷側へ、ＦＥＴＳ１、インダクタＬ１、キャパシタＣ２及びＦＥＴＳ２を介して電流が流れる。すなわち、図７（ｇ）に示されるように、ＬＣ共振により電流が流れる。一方、第２フェーズ中は、図９Ｂに示すように、グランド、ＦＥＴＳ４、キャパシタＣ２、インダクタＬ１、ＦＥＴＳ３及びグランドの方向に、ＬＣ共振により半波の電流が流れる。但し、この電流は負荷側には流れないので、図７（ｇ）に示すように、全体としては第１フェーズの電流が負荷側に供給されることになる。

図９Ａ及び図９Ｂを見れば分かるように、ＬＣ共振回路部分には、第１フェーズと第２フェーズとでは逆方向に電流が流れる。

また、Ｖ２＞Ｖ１の場合の波形を図１０（ａ）乃至（ｇ）に示す。図１０（ａ）は、制御信号Ｖｇ１及びＶｇ２の波形を表しており、図１０（ｂ）は、制御信号Ｖｇ３及びＶｇ４の波形を表している。また、図１０（ｃ）は、電源側の電圧Ｖ１と、負荷側の電圧Ｖ２とを表している。図１０（ｄ）は、インダクタＬ１の両端の電圧Ｖ＿Ｌ１の波形を表している。図１０（ｅ）は、インダクタＬ１の両端の電流Ｉ＿Ｌ１の波形を表している。さらに、図１０（ｆ）は、キャパシタＣ２の両端の電圧Ｖ＿Ｃ２の波形を表している。図１０（ｇ）は、電源側から負荷側へ流れる電流Ｉ＿１＝Ｉ＿２の波形を表している。図１０（ｃ）乃至（ｇ）については、図７（ｃ）乃至（ｇ）の波形を反転させたものとなっている。

図１０（ｇ）に示すように、電源側から負荷側へは第１フェーズでのみ電流が流れるので、半波型の双方向ＤＣ−ＤＣコンバータとなっていることが分かる。さらに、点線丸で示すように、スイッチングが行われる時点においては、電流はほとんど流れておらず、ゼロ電流スイッチングが実現されており、スイッチング損失が少なくなっている。

図１０（ｃ）を縦軸方向に拡大すると、図１１に示すような波形が得られる。なお、電源側にはバッテリ又は大容量コンデンサが接続されており、負荷側には充電器（定電圧電源）が接続されているものとする。そうすると、第１フェーズでは、充電状態で電流が流れた分だけ電圧Ｖ１は上昇し、第２フェーズでは定電圧となる。また、電圧Ｖ２は、前提からすると一定となるが、実際には電流が引き込まれているので電圧Ｖ２は低下する場合もある。このように全般的には、電圧Ｖ１は徐々に電圧Ｖ２に近づくようになる。

より電流の流れを分かり易くするため図１２Ａ及び図１２Ｂを示す。Ｖ２＞Ｖ１であれば、第１フェーズ中は、図１２Ａに示すように、負荷側から電源側へ、ＦＥＴＳ２、キャパシタＣ２、インダクタＬ１及びＦＥＴＳ１を介して電流が流れる。すなわち、図１０（ｇ）に示されるように、ＬＣ共振により電流が流れる。一方、第２フェーズ中は、図１２Ｂに示すように、グランド、ＦＥＴＳ３、インダクタＬ１、キャパシタＣ２、ＦＥＴＳ４及びグランドの方向に、ＬＣ共振により電流が流れる。但し、この電流は負荷側には流れないので、図１０（ｇ）に示すように、全体としては第１フェーズの半波の電流が電源側に供給されることになる。

図１２Ａ及び図１２Ｂを見れば分かるように、ＬＣ共振回路部分には、第１フェーズと第２フェーズとでは逆方向に電流が流れる。

以上のように、スイッチング損失が抑えられた双方向ＤＣ−ＤＣコンバータが実現される。

［実施の形態２］
第１の実施の形態における回路で、出力電流Ｉｏが大きくなると、キャパシタＣ２の端子間電圧Ｖｃが大きくなって行くが、ある電圧以上となると、共振の位相が進み出す現象が生ずる。この様子を図１３（ａ）乃至（ｄ）に示す。図１３（ａ）は、出力電流Ｉｏが増加して出力電圧Ｖｏが低下している状態を示している。そして、図１３（ｂ）乃至（ｄ）に点線で示す波形のように、図７（ｅ）乃至（ｇ）で示した波形とは異なる波形が発生している。このような波形からすると、スイッチングが行われる第１フェーズと第２フェーズの切り替え時、第２フェーズから第１フェーズへの切り替え時に電流が流れており、スイッチング損失が発生してしまう。

そこで本実施の形態では、図１４に示すような変形回路に変形する。すなわち、キャパシタＣ１の一端と、ＦＥＴＳ１のドレインとの間にインダクタＬ２を追加し、ＦＥＴＳ２のドレインとキャパシタＣ３の一端との間にインダクタＬ３を追加するものである。なお、ドライバ１００の代わりにドライバ１０２が用いられる。

このようにすれば、位相遅れが発生し、ＬＣ共振による位相進みが減少する。また、出力電流Ｉｏが多く取り出せるようになる。

なお、図１５に示すように、電源側にインダクタＬ４のみを導入したり、図１６に示すように、負荷側にインダクタＬ５のみを導入するようなさらなる変形例も可能である。

但し、図１４の変形例によれば、Ｓ１＝Ｓ２：ＯＮ、Ｓ３＝Ｓ４：ＯＦＦ時の共振周波数ｆａは、以下のように変化する。

また、図１５の変形例によれば、Ｓ１＝Ｓ２：ＯＮ、Ｓ３＝Ｓ４：ＯＦＦ時の共振周波数ｆａは、以下のように変化する。

さらに、図１６の変形例によれば、Ｓ１＝Ｓ２：ＯＮ、Ｓ３＝Ｓ４：ＯＦＦ時の共振周波数ｆａは、以下のように変化する。

Ｔon＝１／（２ｆａ）となるが、ｆａが第１の実施の形態とは異なっている。

なお、デューティー比がおおよそ５０％の場合におけるドライバは、例えば図１７に示すような回路となる。なお、発振回路の周波数ｆｏは、おおよそｆｏ＝１／（Ｃ・Ｒ）となる。

一方、デューティー比が５０％ではない場合には、例えば図１８に示すような回路となる。この発振回路の周波数ｆｏは、おおよそ以下のように表される。なお、ＴＨは、図１９に示すように、発振回路の出力がハイとなる期間を表し、ＴＬは、図１９に示すように発振回路の出力がローとなる期間を表す。

従って、抵抗ＲＡ及びＲＢの値を変えれば、所望のＴＨ及びＴＬが得られるようになる。

［実施の形態３］
第１の実施の形態では、１サイクルのうち第１フェーズでのみ電流を流すため、キャパシタＣ２を流れる電流のピーク値が大きくなってしまう。そこで、図２０に示すような回路を採用することで、全波型の非絶縁双方向ＤＣ−ＤＣコンバータが得られるようになる。

図２０に示す基本回路は、キャパシタＣ１１及びＣ１３と、インダクタＬ１１と、ｎチャンネルＭＯＳＦＥＴＳ１１乃至Ｓ４２と、ＦＥＴＳ１１乃至Ｓ４２のドライバ２００とを有する。

電源側の電圧はＶ１１であり、負荷側の電圧はＶ１２であり、Ｖ１１＞Ｖ１２であれば電源側から負荷側に電流が流れ、Ｖ１２＞Ｖ１１であれば負荷側から電源側に電流が流れる。

電源側の正極には、キャパシタＣ１１の一端が接続され、キャパシタＣ１１の他端は接地されている。キャパシタＣ１１の一端には、ＦＥＴＳ１１のドレインと、ＦＥＴＳ３１のドレインとが接続されている。ＦＥＴＳ１１のソースには、ＦＥＴＳ１２のソースが接続され、ＦＥＴＳ１２のドレインは、インダクタＬ１１の一端と、ＦＥＴＳ４２のドレインとに接続される。インダクタＬ１１の他端は、キャパシタＣ１２の一端に接続され、キャパシタＣ１２の他端は、ＦＥＴＳ３２のドレインと、ＦＥＴＳ２２のドレインとに接続されている。

ＦＥＴＳ３１のソースには、ＦＥＴＳ３２のソースが接続されている。また、ＦＥＴＳ４２のソースには、ＦＥＴＳ４１のソースが接続され、ＦＥＴＳ４１のドレインには、ＦＥＴＳ２１のドレインと、キャパシタＣ１３の一端とが接続されている。キャパシタＣ１３の他端は接地されている。ＦＥＴＳ２１のソースは、ＦＥＴＳ２２のソースと接続されている。

ＦＥＴＳ１１乃至Ｓ４２のゲートはドライバ２００に接続されている。但し、ＦＥＴＳ１１及びＳ１２のゲートと、ＦＥＴＳ２１及びＳ２２のゲートとには、同じ制御信号φ１が入力され、ＦＥＴＳ３１及びＳ３２のゲートと、ＦＥＴＳ４１及びＳ４２のゲートとには、同じ制御信号φ２が入力される。

制御信号φ１は、１サイクルの第１のフェーズではオン状態となり、第２のフェーズではオフ状態となる。一方、制御信号φ２は、１サイクルの第１のフェーズではオフ状態となり、第２のフェーズではオン状態となる。なお、本実施の形態では、貫通の恐れがないので、そのためのデッドタイムはなくても良いが、共振回路の短絡防止のためにデッドタイムを入れたほうが良い。

ＦＥＴＳ１１乃至Ｓ４２と、インダクタＬ１１及びキャパシタＣ１２を有するＬＣ共振回路とを含むブリッジ回路は、分かり易くすると、図２１に示すように表される。このように、四辺形の１組の対辺に、制御信号φ１によって駆動されるＦＥＴＳ１１及びＳ１２とＦＥＴＳ２１及びＳ２２とが配置され、四辺形の異なる対辺に、制御信号φ２によって駆動されるＦＥＴＳ３１及びＳ３２と、ＦＥＴＳ４１及びＳ４２とが配置される。そして、インダクタＬ１１及びキャパシタＣ１２を有するＬＣ共振回路は、四辺形において電源側及び負荷側とは異なる対角を繋ぐように接続されている。言い換えれば、ＬＣ共振回路は、四辺形において、制御信号φ１で駆動されるＦＥＴ群を接続するように且つ制御信号φ２で駆動されるＦＥＴ群を接続するように、配置されている。

そして、Ｖ１１＞Ｖ１２であれば、制御信号φ１がオンとなると、実線で示す方向に電流が流れ、制御信号φ２がオンとなると、点線で示す方向に電流が流れる。すなわち、ＬＣ共振回路を流れる電流の向きは、第１のフェーズと第２のフェーズとで反転する。また、Ｖ１２＞Ｖ１１でれば、図２１に示すのとは逆方向に電流が流れる。しかし、第１のフェーズと第２のフェーズとで、ＬＣ共振回路に流れる電流の向きが異なるという点においては共通する。

次に、Ｖ１１＞Ｖ１２の場合における、図２０の回路の動作を図２２乃至図２３Ｂを用いて説明する。図２２（ａ）は、制御信号φ１及びφ２の時間変化を示している。上でも述べたように、１サイクルは２フェーズであり、制御信号φ１は制御信号φ２を反転させた信号である。デッドタイムは入れていない。

図２２（ｂ）は、Ｖ１１＞Ｖ１２であることを示している。図２２（ｃ）は、インダクタＬ１１の端子間電圧ＶＬの波形を表しており、図２２（ｄ）は、ＬＣ共振回路を流れる電流ＩＬＣの波形を表しており、図２２（ｅ）は、キャパシタＣ１２の端子間電圧ＶＣを表しており、図２２（ｆ）は、電源側から負荷側に流れる電流Ｉ＿１１及びＩ＿１２の波形を表す。図２２（ｆ）に示されるように、第１の実施の形態とは異なり、１サイクルにおいて第１のフェーズでも第２のフェーズでも電流が流れる。但し、スイッチング時には電流は０となるので、スイッチング損失はない。このように全波で電流が流れるので、第１の実施の形態と同じだけ電流を流すのであれば、電流のピークは半分でよい。すなわち、キャパシタＣ１２に印加される電圧も半分となり、耐電圧が低いキャパシタをキャパシタＣ１２に用いることができるようになる。

図２１とは異なる方法で、電流が流れる様子を示すと図２３Ａ及び図２３Ｂのように表される。図２３Ａは、Ｖ１１＞Ｖ１２である場合に第１のフェーズにおける回路の状態を簡易的に示している。このように、ＦＥＴＳ１１及びＳ１２、インダクタＬ１１、キャパシタＣ１２、ＦＥＴＳ２２及びＳ２１を介して、負荷側に電流が流れる。さらに、図２３Ｂは、第２のフェーズにおける回路の状態を簡易的に示している。このように、ＦＥＴＳ３１及びＳ３２、キャパシタＣ１２、インダクタＬ１１、ＦＥＴＳ４２及びＳ４１を介して、負荷側に電流が流れる。

ここでも、ＬＣ共振回路には、第１のフェーズと第２のフェーズで異なる方向に電流が流れることが分かる。

一方、Ｖ１２＞Ｖ１１の場合における、図２０の回路の動作を図２４乃至図２５Ｂを用いて説明する。図２４（ａ）は、制御信号φ１及びφ２の時間変化を示している。これは、図２２（ａ）と同じである。

さらに、図２４（ｂ）は、Ｖ１２＞Ｖ１１であることを示している。図２４（ｃ）は、インダクタＬ１１の端子間電圧ＶＬの波形を表しており、図２４（ｄ）は、ＬＣ共振回路を流れる電流ＩＬＣの波形を表しており、図２４（ｅ）は、キャパシタＣ１２の端子間電圧ＶＣを表しており、図２４（ｆ）は、電源側から負荷側に流れる電流Ｉ＿１１及びＩ＿１２の波形を表す。このように、Ｖ１１＞Ｖ１２の場合と比較すると、波形は反転している。図２４（ｆ）も、電流Ｉ＿１１及びＩ＿１２は、第１のフェーズだけではなく第２のフェーズでも電流が、負荷側から電源側に流れていることを表している。

図２１とは異なる方法で、電流が流れる様子を示すと図２５Ａ及び図２５Ｂのように表される。なお、Ｉ＿１１及びＩ＿１２の矢印、ＩＬＣの矢印、ＶＬ及びＶＣの矢印は、正の方向を示すものであり、電流の流れを示すものではない。

図２５Ａは、Ｖ１２＞Ｖ１１である場合に第１のフェーズにおける回路の状態を簡易的に示している。このように、ＦＥＴＳ２１及びＳ２２、キャパシタＣ１２、インダクタＬ１１、ＦＥＴＳ１２及びＳ１１を介して、電源側に電流が流れる。さらに、図２５Ｂは、第２のフェーズにおける回路の状態を簡易的に示している。このように、ＦＥＴＳ４１及びＳ４２、インダクタＬ１１、キャパシタＣ１２、ＦＥＴＳ３２及びＳ３１を介して、電源側に電流が流れる。

ここでも、ＬＣ共振回路には、第１のフェーズと第２のフェーズで異なる方向に電流が流れることが分かる。

なお、スイッチング周波数については、第１の実施の形態と同様の考え方で決定される。

以上のように、ゼロ電流スイッチングでスイッチング損失を抑え、全波で電流を双方向に流すことができる。

［実施の形態４］
第３の実施の形態に係る基本回路は、例えば図２６に示すような回路として用いられる。基本的な回路構成は図２０で示した基本回路と同じであるが、電源側にはバッテリが接続され、負荷側には、負荷に加えて電源も接続されている。さらに、ＦＥＴＳ１２のドレイン及びＦＥＴＳ４２のドレインとインダクタＬ１１の一端には、抵抗Ｒ１の一端が接続されており、抵抗Ｒ１の他端は接地されている。同様に、ＦＥＴＳ３２のドレイン及びＦＥＴＳ２２のドレインとキャパシタＣ１２の一端とには、抵抗Ｒ２の一端が接続されており、抵抗Ｒ２の他端は接地されている。抵抗Ｒ１及びＲ２は、プルダウン抵抗である。また、インダクタＬ１１の一端には、ツェナーダイオードＺＤ１のアノードが接続され、ツェナーダイオードＺＤ１のカソードは、ツェナーダイオードＺＤ２のカソードに接続されており、ツェナーダイオードＺＤ２のアノードは、インダクタＬ１１の他端に接続されている。

［応用例１］
図２７に、図４に示した双方向ＤＣ−ＤＣコンバータに、定電流化回路と、ＢＭＳ（Battery Management System）を伴うバッテリとが接続されている応用例を示す。定電流化回路は、スイッチ部と、電流センサと、コントローラとを有する。

バッテリへの充電を行う場合には、電流センサにてバッテリに流れる電流を検出し、コントローラにて定電流となるように、スイッチ部のオン及びオフを制御する。Ｖ１とＶ２の差が無くなってきたとき、定電流制御にならなくなったときには、スイッチ部を常時オンとなるようにする。一方、バッテリの放電時には、スイッチ部は常にオンにする。

図２８には、図２７で示したコントローラ及び電流センサの回路例を示す。

第３の実施の形態に係る回路を、図２７に示すように変形することも可能である。

［応用例２］
非絶縁型双方向ＤＣ−ＤＣコンバータを並列に接続する例を図２９に示す。図２９に示す例では、各々非絶縁型双方向ＤＣ−ＤＣコンバータにバッテリが接続されたｎ個のユニットが、負荷に対して並列に接続されている。また、電源（又は充電器）も負荷に対して接続される。

説明を簡単にするため、２つの非絶縁型双方向ＤＣ−ＤＣコンバータが並列接続されている場合について回路の動作を説明する。

図３０には、Ｖ１＿１＞Ｖ１＿２＞Ｖ２で且つ電源が接続されていない場合に流れる電流Ｉ１＿１及びＩ１＿２並びに電流Ｉ１＿１ｏ及びＩ１＿２ｏを示す。このような場合、Ｖ１＿１とＶ１＿２の比率で、供給される電流Ｉ１＿１及びＩ１＿２が変化する。図３０でも、Ｖ１＿１＞Ｖ１＿２であるから、Ｉ１＿１＞Ｉ１＿２となっている。また、出力側に設けられたキャパシタで平滑化された電流Ｉ１＿１ｏとＩ１＿２ｏの合成が、出力電流Ｉｏとなる。その後、Ｖ１＿１＝Ｖ１＿２となると、供給される電流Ｉ１＿１及びＩ１＿２は等しくなる。

図３１には、Ｖ１＿１＞Ｖ２＞Ｖ１＿２で且つ電源が接続されていない場合に流れる電流Ｉ１＿１及びＩ１＿２並びに電流Ｉ１＿１ｏ及びＩ１＿２ｏを示す。このような場合、バッテリ１が全ての電流供給を行い、バッテリ２へ電流が流れ込む。従って、Ｉ１＿２は、逆流しているので負の値を示している。さらに、出力側に設けられたキャパシタで平滑化された電流についても、Ｉ１＿１ｏ＝Ｉｏ＋｜Ｉ１＿２ｏ｜という関係が成り立つようになる。Ｖ２＝Ｖ１＿２となるとＩ１＿２ｏは＝０となる。さらに、Ｖ２＜Ｖ１＿２となると、図３０の状態になる。

また、図３２には、電源の電圧Ｖｐｓ＝Ｖ２＞＞Ｖ１＿１＞Ｖ１＿２で且つ電源が接続されていない場合に流れる電流Ｉ１＿１及びＩ１＿２並びに電流Ｉ１＿１ｏ及びＩ１＿２ｏを示す。この場合、電源が全ての電力供給を行い、バッテリ１及び２に電流が供給されて、充電が行われる。従って、Ｉ１＿１ｏ及びＩ１＿２ｏについては負の値を有するようになる。そして、出力側に設けられたキャパシタで平滑化された電流についても、Ｉｐｓ＝Ｉｏ＋｜Ｉ１＿１ｏ｜＋｜Ｉ１＿２ｏ｜という関係が成り立つようになる。さらに、Ｖ１＿１＝Ｖ１＿２＝Ｖｐｓとなると、Ｉ１＿１ｏ＝Ｉ１＿２ｏ＝０となる。

このように、Ｖ１＿１、Ｖ１＿２、Ｖ２については等しくなるように動作を行うようになる。すなわち、各バッテリの電圧が常に同じになるように電流が流れる。

図２９には、第１の実施の形態に係る双方向ＤＣ−ＤＣコンバータを適用した例を示したが、第３の実施の形態に係る回路を適用しても良い。

［応用例３］
応用例１の図２７に示した回路を、図２９に示したように並列に接続することも可能である。さらに、第３の実施の形態に係る回路を図２７に示すように変形した上で、図２９に示したように並列に接続することも可能である。

［応用例４］
さらなる応用例を図３３に示す。図３３は、例えば第１の実施の形態又は第３の実施の形態に係る双方向ＤＣ−ＤＣコンバータを並列に接続して車両に設けられたモータを駆動する構成例を示している。この構成例では、ＰＦＣ（Power Factor Correction）、ＤＣ／ＤＣコンバータ及びＣＣＣＶ（Constant Current and Constant Voltage）制御回路とを有する充電器も含まれている。

以上本発明の実施の形態を述べたが、上記の趣旨に沿った様々な変形が可能である。特に、上で述べた応用例は例に過ぎず、様々な応用が可能である。

Ｓ１−Ｓ４２ ＦＥＴ
Ｃ１−Ｃ１２ キャパシタ
Ｌ１−Ｌ１１ インダクタ

Claims (3)

1. 電源側と負荷側との間に設けられ、キャパシタ及びインダクタを含む共振回路と、第１のスイッチング素子と第２のスイッチング素子と第３のスイッチング素子と第４のスイッチング素子とを有するブリッジ回路と、
   前記ブリッジ回路のスイッチングを制御する制御回路と、
   を有し、
   前記ブリッジ回路において、
   前記第１のスイッチング素子と前記第２のスイッチング素子とが四辺形の対辺に配置され、
   前記第３のスイッチング素子と前記第４のスイッチング素子とが前記四辺形の異なる対辺に配置され、
   前記第１のスイッチング素子と前記第２のスイッチング素子とを接続し且つ前記第３のスイッチング素子と前記第４のスイッチング素子とを接続するように前記共振回路が接続され、
   前記第１のスイッチング素子と前記第３のスイッチング素子とが前記電源側に接続され、
   前記第２のスイッチング素子と前記第４のスイッチング素子とが前記負荷側に接続され、
   前記制御回路は、
   前記共振回路に対して第１の方向で電流を流すように前記第１のスイッチング素子及び前記第２のスイッチング素子をオン状態にする第１の期間と、前記共振回路に対して前記第１の方向とは逆の第２の方向で電流を流すように前記第３のスイッチング素子及び前記第４のスイッチング素子をオン状態にする第２の期間とを切り替え、
   前記第１の方向及び前記第２の方向は、前記電源側と前記負荷側との電位の大小に応じて切り替わる
   双方向ＤＣ−ＤＣコンバータ。
2. 前記第１の期間と前記第２の期間との切り替え時に前記第１乃至第４のスイッチング素子が全てオフ状態となる期間が設けられている
   請求項１記載の双方向ＤＣ−ＤＣコンバータ。
3. 前記電源側と前記負荷側との少なくともいずれかと前記ブリッジ回路との間にインダクタが備えられている
   請求項１又は２記載の双方向ＤＣ−ＤＣコンバータ。

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