JP6015347B2 - Semiconductor device manufacturing method and semiconductor device - Google Patents
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Description
本発明は、半導体装置の製造方法と半導体装置に関する。 The present invention relates to a semiconductor device manufacturing method and a semiconductor device.
高集積化と多機能化への要望に応えて、擬似SoC(System on Chip)技術が用いられている。擬似SoCは複数の異種デバイス(LSIチップ等)を封止樹脂によってウェハ状に再構築したものである。近年、さらなる高集積化にともない、擬似SoCのチップ間を配線層で接続する方法が採られている。この方法は、ウェハ状に並べたチップに絶縁膜を形成した後、ウェハレベルの配線工程でチップ間を接続するものである。 In response to the demand for high integration and multi-function, pseudo SoC (System on Chip) technology is used. The pseudo SoC is obtained by reconstructing a plurality of different devices (LSI chips or the like) into a wafer shape with a sealing resin. In recent years, with further higher integration, a method of connecting pseudo-SoC chips between wiring layers has been adopted. In this method, after an insulating film is formed on chips arranged in a wafer shape, the chips are connected in a wiring process at a wafer level.
図1(A)に示すように、樹脂基板114に埋め込まれたデバイス構造では、埋め込みチップ120A、120Bが熱抵抗の高い樹脂層114に囲まれ、放熱することができない。発熱の大きなデバイスほど、熱を逃がす構造が必要になってくる。そこで、一般にヒートシンク116等により、埋め込みチップ120Bからの熱を放出する。しかし、表面にアクティブ面を有するデバイス120Aでは、ヒートシンクがアクティブ面と干渉するため、従来の放熱構成を採ることができない。
As shown in FIG. 1A, in the device structure embedded in the
たとえば、図1(B)に示すように面発光レーザ(VCSEL;Vertical Cavity Surface Emitting Laser)チップ120Aを用いた光モジュールの場合、VCSELチップ120Aの表面から、フレキシブルプリント基板(FPC)に向けて光が出力される。光出力は温度に依存する。VCSELチップ120Aの動作時に樹脂114層に熱が溜まると、VCSELチップ120Aの光出力が減少する。
For example, in the case of an optical module using a vertical cavity surface emitting laser (VCSEL)
積層された樹脂層で形成される多層基板の内部に埋め込まれたICチップの熱を逃がすために、埋め込まれたICチップの裏面全体を、多層基板の底面に形成されたグランドパターンに接触させる構成が提案されている(たとえば、特許文献1参照)。ICチップが発する熱は、グランドパターン上に形成された複数のグランド端子電極を介して、マザーボードへ伝達される。ICチップの裏面の表面粗さは、グランドパターンとの密着性が良くなる範囲に設定されている。 A structure in which the entire back surface of the embedded IC chip is brought into contact with a ground pattern formed on the bottom surface of the multilayer substrate in order to release heat of the IC chip embedded in the multilayer substrate formed of the laminated resin layers. Has been proposed (see, for example, Patent Document 1). The heat generated by the IC chip is transmitted to the mother board through a plurality of ground terminal electrodes formed on the ground pattern. The surface roughness of the back surface of the IC chip is set in a range where the adhesion with the ground pattern is improved.
しかし、半導体デバイスと直接接合した金属は、結晶構造への重金属拡散をともなう。たとえば、素子内部へ拡散した金属はキャリアリークを引き起こし、デバイス特性が劣化する。特に銅(Cu)は結晶に拡散しやすく、拡散速度も速い。 However, the metal directly bonded to the semiconductor device is accompanied by heavy metal diffusion into the crystal structure. For example, a metal diffused into the element causes carrier leakage and device characteristics are deteriorated. In particular, copper (Cu) easily diffuses into the crystal and has a high diffusion rate.
樹脂材料に囲まれたデバイスを含む半導体装置において、デバイスからの熱を効率的に逃がし、結晶中への金属拡散を抑制することのできる半導体装置とその製造方法を提供する。 In a semiconductor device including a device surrounded by a resin material, a semiconductor device capable of efficiently releasing heat from the device and suppressing metal diffusion into a crystal and a manufacturing method thereof are provided.
上記課題を解決するために、第1の態様として、半導体装置の製造方法を提供する。半導体装置の製造方法は、
第1の半導体デバイスの主面と反対側の裏面に、バリア層を介して金属層を配置し、
前記第1の半導体デバイス、および前記第1の半導体デバイスと異なる種類の第2の半導体デバイスを前記第1の半導体デバイスの前記裏面側から樹脂層で覆って硬化し、
前記樹脂層を薄化して前記第1の半導体デバイスの前記金属層と、前記第2の半導体デバイスの一部を露出し、
前記第1の半導体デバイスの前記金属層と、前記第2の半導体デバイスの前記露出した部分に突起電極を形成し、
前記突起電極を回路基板に接続する
工程を含む。
In order to solve the above problems, a semiconductor device manufacturing method is provided as a first aspect. The manufacturing method of the semiconductor device is as follows:
A metal layer is disposed on the back surface opposite to the main surface of the first semiconductor device via a barrier layer,
Covering and curing the first semiconductor device and a second semiconductor device of a different type from the first semiconductor device with a resin layer from the back side of the first semiconductor device,
Thinning the resin layer to expose the metal layer of the first semiconductor device and a portion of the second semiconductor device;
Forming protruding electrodes on the metal layer of the first semiconductor device and the exposed portion of the second semiconductor device;
Connecting the protruding electrode to a circuit board.
第2の態様として、半導体装置は、
主面および前記主面と反対側の裏面と、前記裏面にバリア層を介して配置された金属層と、前記金属層に形成された突起電極とを有する第1の半導体デバイスと、
前記第1の半導体デバイスと異なる種類の第2の半導体デバイスと、
前記第1の半導体デバイスおよび前記第2の半導体デバイスを囲む樹脂層と、
前記第1の半導体デバイスおよび前記第2の半導体デバイスが搭載される回路基板と、
を含み、
前記第1の半導体デバイスの前記主面は前記樹脂層の表面で露出し、
前記第1の半導体デバイスは、前記突起電極により前記回路基板に接合されている。
As a second aspect, a semiconductor device includes:
A first semiconductor device having a main surface and a back surface opposite to the main surface; a metal layer disposed on the back surface through a barrier layer; and a protruding electrode formed on the metal layer;
A second semiconductor device of a different type from the first semiconductor device;
A resin layer surrounding the first semiconductor device and the second semiconductor device;
A circuit board on which the first semiconductor device and the second semiconductor device are mounted;
Including
The main surface of the first semiconductor device is exposed at a surface of the resin layer;
The first semiconductor device is bonded to the circuit board by the protruding electrode.
樹脂材料に囲まれたデバイスを含む半導体装置において、デバイスからの熱を効率的に逃がし、結晶中へのメタル拡散を防止することができる。 In a semiconductor device including a device surrounded by a resin material, heat from the device can be efficiently released, and metal diffusion into the crystal can be prevented.
以下で、図面を参照して発明の実施形態を説明する。 Hereinafter, embodiments of the invention will be described with reference to the drawings.
図2は、実施形態の半導体装置10の概略図である。半導体装置10は、樹脂層14中に配置されたVCSELチップ20Aを有する。VCSELチップ20Aの主面20sはアクティブ面20sであり、たとえば、光導波路が形成されたフレキシブルプリント基板(FPC)の受光面と対向する。
FIG. 2 is a schematic diagram of the
VCSELチップ20Aのアクティブ面20sと反対側の裏面には、高熱伝導率のバリア層21を介して、高熱伝導率の金属層23が配置されている。金属層23は、樹脂層14の裏面に露出し、突起電極26を介してプリント回路基板11に接続されている。
On the back surface opposite to the
この構成により、樹脂層14に囲まれたVCSELチップ20Aの動作時に発生する熱を、高熱伝導率のバリア層21、高熱伝導率の金属層23、突起電極26を介してプリント回路基板11側へ逃がすことができる。また、バリア層21により、金属層23の金属粒子がVCSELチップ20Aの半導体結晶中に拡散することを防止することができる。
With this configuration, heat generated during operation of the
高熱伝導率のバリア層21は、たとえば、Ti、TiW、W,Taなどのバリアメタル層である。あるいは、Ag,Mn,TiMgなどの元素をCuに添加し、熱処理を加えてCuの周辺に偏析させた偏析層である。あるいは熱伝導率の高い金属粒子を高密度に含む接着層(シルバーグリス等)であってもよい。
The high thermal
高熱伝導率の金属層23は、たとえばC,Ag、Cu,Au,SiCなどであり、適切な厚さの金属プレートを用いることができる。
The
突起電極26はバンプ電極、ポスト電極など、任意の形状を有する。
The
図2の構成は、発熱を伴う任意の半導体装置に適用することができる。樹脂層14中に配置される半導体素子20Aとしては、VCSELチップに限定されず、VCSEL/PDアレイ、LSIチップ、マイクロプロセッサ、メモリデバイス、MEMS、センサチップ(光センサなど)、3D−LSIなどを含む。特に、発光素子、受光素子、センサなど、表面にアクティブ面を有し、冷却装置などの放熱構造を設けることが困難なデバイスへの適用が好適である。
The configuration of FIG. 2 can be applied to any semiconductor device that generates heat. The
図3〜図5は、実施形態の半導体装置10の製造工程図である。図3(A)で、マルチチップモジュールを構成するデバイス20A,20Bをウェハ状に配置する。デバイス20Aは、たとえば面発光レーザ(VCSEL)であり、主面20sにアクティブ面20sを有する。図3(A)では、主面(アクティブ面)20sha下側に向けられている。デバイス20Bは、たとえばコントロールICチップあるいはデバイスICチップであり、所定の箇所に電極パッド25を有する。便宜上、デバイス20Bを「コントロールチップ20B」と称する。
3 to 5 are manufacturing process diagrams of the
図3(B)で、VCSELチップ20Aの主面20sと反対側の面に、Ti膜21を物理スパッタ法で50nm形成する。Ti膜21上に、物理スパッタ法でCu膜22を厚さ200nmに形成する。Ti膜21は、バリア層として機能する。
In FIG. 3B, a
図3(C)で、Cu膜22上にCuプレート23を貼り付ける。より具体的には、Cuプレート23を脱酸素雰囲気で表面をプラズマクリーニングした後、350℃で高温圧着する。高温圧着の仮定で、Cu膜22はCuプレート23と一体化する。Cuプレート23の厚さはたとえば200μmである。
In FIG. 3C, a
図3(D)で、Cuプレート23を貼り合わせたVCSELチップ20Aと、コントロールチップ20Bに、モールド樹脂をコートし、硬化させる。これにより、異種デバイス20A、20Bを配置したモールド樹脂基板24が得られる。モールド樹脂基板24の厚さは一例として600μmである。
In FIG. 3D, the
図4(A)で、モールド樹脂基板24を裏面(図3(D)の上側の面)からバックグラインディングし、Cuプレート23が露出するまで薄化する。モールド樹脂の除去厚はたとえば200μmである。バックグラインディングの過程で、VSCELチップ20Aの裏面のCuプレート23の一部も除去される。Cuプレート23を100μm程度残して、バックグラインディングを終了する。薄化後の樹脂基板24を、VSCELチップ20Aとコントロールチップ20Bを囲む樹脂層14とする。
In FIG. 4A, the
図4(B)で、樹脂層14に、コントロールチップ20Bの電極パッド25に到達する孔29を形成する。電極パッド25は、図示しない配線層や貫通ビアに接続されている(図2参照)。
In FIG. 4B, holes 29 reaching the
図4(C)で、VCSELチップ20Bに突起電極26Aを形成し、コントロールチップ20Bに突起電極26Bを形成する。突起電極の径はたとえば50μm、ピッチは100μmとする。なお、図示はしないが、突起電極26A、26Bの形成に先立って、必要な箇所にデバイス20Aと20Bを電気的に接続する配線を形成してもよい。
In FIG. 4C, the protruding
図5で、VCSELチップ20Bの主面20sを上向きにし、突起電極26A、26Bを回路基板11上の電極パッド27に接合する。必要に応じて、コントロールチップ20Bに放熱フィン、ループヒートパイプなどの放熱/冷却機構(不図示)を配置する。さらに、VCSELチップ20Aのアクティブ面20sに対向するように光導波路を有するFPC(図2参照)を配置する。
In FIG. 5, the
図3−5の方法によると、表面にアクティブ面20sを有するため放熱/冷却構造を配置しにくい場合でも、高熱伝導率の金属層23から突起電極26Aを介して回路基板11側に熱を逃がすことができる。また、バリア層21により、金属プレート23から金属粒子がVCSELチップ20Aの結晶中に拡散することを防止できる。
According to the method of FIG. 3-5, even when it is difficult to arrange the heat dissipation / cooling structure because of having the
図3(B)の工程で、Tiバリア層21に替えて、TiW、W、Ta等の薄膜をスパッタ法により形成してもよい。さらに、バリア層21を金属膜で形成する膜とする替わりに、熱伝導率の高い金属粒子を含む樹脂ペースト(たとえば銀−樹脂ペースト)を用いてもよい。銀−樹脂ペーストを塗布する場合は、デバイス20AとCuプレート23との間の密着性が高くなり、放熱効果を高めるとともに、Cuプレート23のCu粒子がデバイス20Aに拡散することを防止することができる。
In the step of FIG. 3B, instead of the
図3(C)の工程で、Cuプレート23に替えて、Agプレート、Auプレート、Alプレートなどを用いてもよい。また、CやSiCのプレートを用いてもよい。
In the step of FIG. 3C, an Ag plate, an Au plate, an Al plate, or the like may be used instead of the
図4(B)の工程で、コントロールチップ20Bの電極25に到達する孔29を樹脂層14に形成する替わりに、あらかじめコントロールチップ20Bの所定の箇所に電極ポスト(不図示)を形成しておいてもよい。この場合は、硬化した樹脂層24を薄化してVCSELチップ20AのCuプレート23を露出する工程で、コントロールチップ20Bの電極ポスト(不図示)も露出する。
In the step of FIG. 4B, instead of forming the
図2の構成の半導体装置10によると、従来の構成でVCSELチップ20Aに生じていた100℃の発熱を、50℃に低減することができる。
According to the
図6は、VCSELの光出力パワーと駆動電流との関係を示す図である(出典はD. Vez et al., "10 Gbits/s VCSELs for Datacom: Devices and Applications," Proc. SPIE, vol. 4942, pp.29-43, 2002)。実施形態の半導体装置10のVCSELチップ20Aもまた、温度特性を持っている。VCSELチップ20Aの駆動電流量は、チップ温度が高いほど、電圧に対する電流量が低くなり、出力パワーが低減する。同じことが、COMSデバイスやDRAMについても当てはまる。たとえばCMOSロジック製品のジャンクションリークは120℃程度で起こり始め、動作保証は50℃程度である。DRAMのリフレッシュレートは、120℃では85℃のときの2倍となり動作保証ができない。したがって、モールド樹脂層14で囲まれた構造では、素子の自己発熱を85以下に抑えなければならない。実施形態の構成では、表面にアクティブ面を有するデバイス20Aでも、デバイス裏面の金属層23と、突起電極26Aにより熱を回路基板11側に逃がすことで、100℃の発熱を50℃に低減することができる。同じ駆動電流を用いた場合、出力は1.3mWから2.3mWに増大した。また、変調回路を用いることで駆動電流を10mAから5mAへ抑制することができ、システム全体の消費電力を低減することができる。
(変形例)
図7は、半導体装置の製造工程の変形例を示す。図3に示す工程に替えて、図7の工程を採用してもよい。図7の例では、バリア層21に替えて自己形成バリアを用いる。
FIG. 6 is a diagram showing the relationship between the optical output power and drive current of a VCSEL (Source: D. Vez et al., “10 Gbits / s VCSELs for Datacom: Devices and Applications,” Proc. SPIE, vol. 4942, pp.29-43, 2002). The
(Modification)
FIG. 7 shows a modification of the manufacturing process of the semiconductor device. Instead of the process shown in FIG. 3, the process of FIG. 7 may be adopted. In the example of FIG. 7, a self-forming barrier is used instead of the
まず、図7(A)で、VCSEL20Aをチップ化する前に、ウェハ工程であらかじめ裏面にシリコン酸化膜(SiO2膜)31をCVD法等により形成しておく。CVDの方式は、減圧CVD、熱CVD、プラズマCVD、光CVDなど任意である。シリコン酸化膜31の厚さは、たとえば100nmである。
First, in FIG. 7A, before forming the
次に、図7(B)で、シリコン酸化膜31上に、物理スパッタ法により、高熱伝導率の金属原子を添加した導体膜を形成する。一例として、Tiが添加されたCu膜(Cu−Ti膜)32を200〜300nmの厚さに形成する。Cu−Ti膜32のTi添加量は、1〜3%とする。
Next, in FIG. 7B, a conductor film to which metal atoms with high thermal conductivity are added is formed on the
次に、図7(C)で、たとえば厚さ200μmのCuプレート23を、350℃で高温圧着する。図3(C)と同様に、Cuプレート23の表面は脱酸素の真空雰囲気中でプラズマクリーニングしてある。圧着時の温度と圧力で、Cu−Ti膜32のCuは再結晶化し、Cuプレート23と金属接合される。他方、Cu−Ti膜32のTi原子はCuの粒界を拡散し、SiO2膜31とCu−Ti膜32の界面に偏析する。偏析したTi原子はSiO2界面にてTiO2膜35を形成し、Cuの拡散バリア35となる。
Next, in FIG. 7C, for example, a
熱処理により原子が拡散、偏析して界面に形成されるバリア層は、「自己形成バリア」と呼ばれる。Cu中を拡散して自己形成バリアを形成する原子として、Tiの外に、Ag、Mg、Mn、Alを用いることができる。 A barrier layer in which atoms are diffused and segregated by heat treatment and formed at the interface is called a “self-forming barrier”. In addition to Ti, Ag, Mg, Mn, and Al can be used as atoms that diffuse in Cu to form a self-forming barrier.
図7(D)で、Cuプレート23とSiO2膜31の界面に自己形成バリア(Ti偏析層)35が形成されたVCSELチップ20Aと、所定の箇所に電極パッド25(または所定の高さの電極ポスコ)が形成されたコントロールチップ20Bを、モールド樹脂でコートし、硬化させて樹脂基板24とする。以降の工程は図4、図5と同様に、樹脂基板24を薄化し、Cuプレート23の表面とコントロールチップ20Bの電極パッド25を露出して所定の箇所に突起電極26A,26Bを形成し、樹脂基板24を回路基板11上にフリップチップ接合する。
In FIG. 7D, a
変形例の構成、手法によっても、VCSELチップ20Aからの熱を、Cuプレート23と突起電極26Aを介して回路基板11側に逃がすことができる。また、SiO2膜31とCuプレート23の界面に形成されるTi偏析層によって、VSCELチップ20Aの結晶中へのCu拡散を防止することができる。
Also by the configuration and method of the modification, the heat from the
これにより、デバイスの温度上昇を防止して、動作効率を向上することができる。 As a result, the temperature of the device can be prevented from increasing, and the operating efficiency can be improved.
LSIチップセット、マイクロプロセッサモジュール、マルチチップモジュール、3D−LSIなどの放熱構造に適用することができる。 The present invention can be applied to a heat dissipation structure such as an LSI chip set, a microprocessor module, a multi-chip module, or a 3D-LSI.
以上の説明に対し、以下の付記を提示する。
(付記1)
第1の半導体デバイスの主面と反対側の裏面にバリア層を介して金属層を配置し、
前記第1の半導体デバイス、および前記第1の半導体デバイスと異なる種類の第2の半導体デバイスを前記第1の半導体デバイスの前記裏面側から樹脂層で覆って硬化し、
前記樹脂層を薄化して前記第1の半導体デバイスの前記金属層と、前記第2の半導体デバイスの一部を露出し、
前記第1の半導体デバイスの前記金属層と、前記第2の半導体デバイスの前記露出した部分に突起電極を形成し、
前記突起電極を回路基板に接続する
ことを特徴とする半導体装置の製造方法。
(付記2)
前記第1の半導体デバイスの前記裏面に、前記金属層として、前記樹脂層よりも熱伝導率の高い金属プレートを張り合わせる工程を含むことを特徴とする付記1に記載の半導体装置の製造方法。
(付記3)
前記第1の半導体デバイスの前記裏面に酸化膜を形成し、
前記シリコン酸化膜上に、高熱伝導率の金属原子が添加された導体膜を形成し、
前記金属プレートを前記導体膜上に熱圧着により張り合わせることによって、前記金属原子を前記酸化膜の界面に析出させて自己形成バリア層を形成することを特徴とする付記2に記載の半導体装置の製造方法。
(付記4)
前記バリア層として、Ti,TiW、W、Taから選択されるバリアメタルを形成する工程を含むことを特徴とする付記1又は2に記載の半導体装置の製造方法。
(付記5)
前記バリア層として、高熱伝導率の金属粒子を含む樹脂ペーストを塗布する工程を含むことを特徴とする付記1又は2に記載の半導体装置の製造方法。
(付記6)
前記金属層として、C、Ag、Cu,Au,SiCから選択される金属を用いることを特徴とする付記1−5に記載の半導体装置の製造方法。
(付記7)
前記導体膜に添加される金属原子は、Ag,Ti,Mn,Mgから選択され、前記導体膜はCuであることを特徴とする付記3に記載の半導体装置の製造方法。
(付記8)
前記第1の半導体デバイスの前記主面と対向して、光導波路を有する第3のデバイスを配置する工程、
をさらに含むことを特徴とする付記1に記載の半導体装置の製造方法。
(付記9)
前記第2の半導体デバイスの所定の箇所に電極パッドを形成しておき、
前記薄化された前記樹脂層に、前記第2の半導体デバイスの前記電極パッドに到達する孔を形成し、前記孔に前記突起電極を形成することを特徴とする付記1に記載の半導体装置の製造方法。
(付記10)
前記第2の半導体デバイスの所定の箇所に電極ポストを形成しておき、
前記樹脂層の薄化工程で、前記第1の半導体デバイスの前記金属層とともに、前記第2の半導体デバイスの前記電極ポストを露出させることを特徴とする付記1に記載の半導体装置の製造方法。
(付記11)
主面および前記主面と反対側の裏面と、前記裏面にバリア層を介して配置された金属層と、前記金属層に形成された突起電極とを有する第1の半導体デバイスと、
前記第1の半導体デバイスと異なる種類の第2の半導体デバイスと、
前記第1の半導体デバイスおよび前記第2の半導体デバイスを囲む樹脂層と、
前記第1の半導体デバイスおよび前記第2の半導体デバイスが搭載される回路基板(11)と、
を含み、
前記第1の半導体デバイスの前記主面は前記樹脂層の表面で露出し、
前記第1の半導体デバイスは、前記突起電極により前記回路基板に接合されていることを特徴とする半導体装置。
(付記12)
前記金属層は、前記樹脂層よりも熱伝導率の高い金属プレートであり、前記金属プレートが前記バリア層を介して前記第1の半導体デバイスの裏面に張り合わせられていることを特徴とする付記11に記載の半導体装置。
(付記13)
前記第1の半導体デバイスの前記主面に対向して配置され、光導波路を有する第3のデバイスをさらに含むことを特徴とする付記11又は12に記載の半導体装置。
The following notes are presented for the above explanation.
(Appendix 1)
A metal layer is disposed on the back surface opposite to the main surface of the first semiconductor device via a barrier layer;
Covering and curing the first semiconductor device and a second semiconductor device of a different type from the first semiconductor device with a resin layer from the back side of the first semiconductor device,
Thinning the resin layer to expose the metal layer of the first semiconductor device and a portion of the second semiconductor device;
Forming protruding electrodes on the metal layer of the first semiconductor device and the exposed portion of the second semiconductor device;
A method of manufacturing a semiconductor device, wherein the protruding electrode is connected to a circuit board.
(Appendix 2)
The method for manufacturing a semiconductor device according to appendix 1, further comprising a step of bonding a metal plate having a higher thermal conductivity than the resin layer as the metal layer to the back surface of the first semiconductor device.
(Appendix 3)
Forming an oxide film on the back surface of the first semiconductor device;
On the silicon oxide film, a conductor film added with metal atoms having high thermal conductivity is formed,
3. The semiconductor device according to appendix 2, wherein the metal plate is bonded to the conductor film by thermocompression bonding so that the metal atoms are deposited on the interface of the oxide film to form a self-forming barrier layer. Production method.
(Appendix 4)
The method for manufacturing a semiconductor device according to appendix 1 or 2, further comprising a step of forming a barrier metal selected from Ti, TiW, W, and Ta as the barrier layer.
(Appendix 5)
The manufacturing method of the semiconductor device according to appendix 1 or 2, characterized by including a step of applying a resin paste containing metal particles having high thermal conductivity as the barrier layer.
(Appendix 6)
The method for manufacturing a semiconductor device according to appendix 1-5, wherein a metal selected from C, Ag, Cu, Au, and SiC is used as the metal layer.
(Appendix 7)
4. The method of manufacturing a semiconductor device according to appendix 3, wherein the metal atom added to the conductor film is selected from Ag, Ti, Mn, and Mg, and the conductor film is Cu.
(Appendix 8)
Disposing a third device having an optical waveguide opposite the main surface of the first semiconductor device;
The method for manufacturing a semiconductor device according to appendix 1, further comprising:
(Appendix 9)
Forming an electrode pad at a predetermined location of the second semiconductor device;
2. The semiconductor device according to claim 1, wherein a hole reaching the electrode pad of the second semiconductor device is formed in the thinned resin layer, and the protruding electrode is formed in the hole. Production method.
(Appendix 10)
Forming an electrode post at a predetermined location of the second semiconductor device;
2. The method of manufacturing a semiconductor device according to appendix 1, wherein the electrode post of the second semiconductor device is exposed together with the metal layer of the first semiconductor device in the thinning step of the resin layer.
(Appendix 11)
A first semiconductor device having a main surface and a back surface opposite to the main surface; a metal layer disposed on the back surface through a barrier layer; and a protruding electrode formed on the metal layer;
A second semiconductor device of a different type from the first semiconductor device;
A resin layer surrounding the first semiconductor device and the second semiconductor device;
A circuit board (11) on which the first semiconductor device and the second semiconductor device are mounted;
Including
The main surface of the first semiconductor device is exposed at a surface of the resin layer;
The semiconductor device, wherein the first semiconductor device is bonded to the circuit board by the protruding electrode.
(Appendix 12)
The metal layer is a metal plate having a higher thermal conductivity than the resin layer, and the metal plate is bonded to the back surface of the first semiconductor device through the barrier layer. A semiconductor device according to 1.
(Appendix 13)
13. The semiconductor device according to
10 半導体装置
11 回路基板
14 樹脂層
20A VSCELチップ(第1の半導体デバイス)
20s 主面(アクティブ面)
20B コントロールチップ(第2の半導体デバイス)
21 バリア層
23 Cuプレート(高熱伝導率の金属層)
24 樹脂基板
26A、26B 突起電極
31 SiO2膜(絶縁膜)
32 Cu−Ti層(金属原子添加層)
35 バリア層(自己形成バリア)
FPC 光導波路を含む第3のデバイス
DESCRIPTION OF
20s Main surface (active surface)
20B control chip (second semiconductor device)
21
24
32 Cu-Ti layer (metal atom addition layer)
35 Barrier layer (self-forming barrier)
Third device including FPC optical waveguide
Claims (6)
前記第1の半導体デバイス、および前記第1の半導体デバイスと異なる種類の第2の半導体デバイスを、前記第1の半導体デバイスの前記裏面側から樹脂層で覆って硬化し、
前記樹脂層を薄化して前記第1の半導体デバイスの前記金属層と、前記第2の半導体デバイスの一部を露出し、
前記第1の半導体デバイスの前記金属層と、前記第2の半導体デバイスの前記露出した部分に突起電極を形成し、
前記突起電極を回路基板に接合する
ことを特徴とする半導体装置の製造方法。 A metal layer is disposed on the back surface opposite to the main surface of the first semiconductor device via a barrier layer;
Covering and curing the first semiconductor device and a second semiconductor device of a different type from the first semiconductor device with a resin layer from the back side of the first semiconductor device,
Thinning the resin layer to expose the metal layer of the first semiconductor device and a portion of the second semiconductor device;
Forming protruding electrodes on the metal layer of the first semiconductor device and the exposed portion of the second semiconductor device;
A method of manufacturing a semiconductor device, comprising bonding the protruding electrode to a circuit board.
前記酸化膜上に、高熱伝導率の金属原子が添加された導体膜を形成し、
前記金属プレートを前記導体膜に熱圧着により張り合わせることによって、前記金属原子を前記酸化膜の界面に析出させて自己形成バリア層を形成することを特徴とする請求項2に記載の半導体装置の製造方法。 Forming an oxide film on the back surface of the first semiconductor device;
Before hexane of film, forming a conductive film in which the metal atom of the high thermal conductivity is added,
3. The semiconductor device according to claim 2, wherein the metal plate is bonded to the conductor film by thermocompression bonding to deposit the metal atoms on an interface of the oxide film to form a self-forming barrier layer. Production method.
前記第1の半導体デバイスと異なる種類の第2の半導体デバイスと、
前記第1の半導体デバイスおよび前記第2の半導体デバイスを囲む樹脂層と、
前記第1の半導体デバイスおよび前記第2の半導体デバイスが搭載される回路基板と、
を含み、
前記第1の半導体デバイスの前記主面は前記樹脂層の表面で露出し、
前記第1の半導体デバイスは、前記突起電極により前記回路基板に接合されていることを特徴とする半導体装置。 A first semiconductor device having a main surface and a back surface opposite to the main surface; a metal layer disposed on the back surface through a barrier layer; and a protruding electrode formed on the metal layer;
A second semiconductor device of a different type from the first semiconductor device;
A resin layer surrounding the first semiconductor device and the second semiconductor device;
A circuit board on which the first semiconductor device and the second semiconductor device are mounted;
Including
The main surface of the first semiconductor device is exposed at a surface of the resin layer;
The semiconductor device, wherein the first semiconductor device is bonded to the circuit board by the protruding electrode.
6. The semiconductor device according to claim 4, further comprising a third device disposed opposite to the main surface of the first semiconductor device and having an optical waveguide.
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JP2570645B2 (en) * | 1994-12-28 | 1997-01-08 | 日本電気株式会社 | Semiconductor device |
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JP2002299546A (en) * | 2001-04-04 | 2002-10-11 | Sony Corp | Chip-like electronic component, manufacturing method therefor, pseudo wafer used for manufacturing and manufacturing method therefor |
JP2007173511A (en) * | 2005-12-22 | 2007-07-05 | Sony Corp | Method for fabricating a semiconductor device |
JP2007271998A (en) * | 2006-03-31 | 2007-10-18 | Nec Corp | Optical connector and optical module |
JP2007287801A (en) * | 2006-04-13 | 2007-11-01 | Sony Corp | Electrical-optical hybrid three-dimensional semiconductor module, hybrid circuit device and portable telephone |
JP4521015B2 (en) * | 2007-05-28 | 2010-08-11 | パナソニック電工株式会社 | Manufacturing method of semiconductor device |
WO2009001822A1 (en) * | 2007-06-26 | 2008-12-31 | Nec Corporation | Optical module |
JP5581519B2 (en) * | 2009-12-04 | 2014-09-03 | 新光電気工業株式会社 | Semiconductor package and manufacturing method thereof |
-
2012
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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KR102258226B1 (en) * | 2019-10-24 | 2021-05-31 | 주식회사 서연이화 | Apparatus for driving pressing part for bumper |
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