JP2016063178A - Semiconductor device and manufacturing method of the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device in which a plurality of semiconductor chips are sealed in one package and which can appropriately cool each semiconductor chip.SOLUTION: A semiconductor device 20 comprises: a first semiconductor chip 21a and a second semiconductor chip 21b; a mold resin 22 which covers the first semiconductor chip 21a and the second semiconductor chip 21b; and a rewiring layer 25 for electrically connecting the first semiconductor chip 21a and the second semiconductor chip 21b. On a surface of the mold resin 22, a first heat sink 23 connected to the first semiconductor chip 21a is arranged. Further, in the mold resin 22, a second heat sink 24 connected to the second semiconductor chip 21b is arranged.SELECTED DRAWING: Figure 2

Description

本発明は、半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof.

近年、サーバ等の電子機器のより一層の高性能化が促進されており、それに伴って半導体チップ間を伝送する信号のより一層の高速化が要求されている。このため、半導体チップ間に高速で信号を伝送できる技術として、ＦＯ−ＷＬＰ（Fan-Out Wafer Level Package）が注目されている。   In recent years, higher performance of electronic devices such as servers has been promoted, and accordingly, higher speed of signals transmitted between semiconductor chips is required. For this reason, FO-WLP (Fan-Out Wafer Level Package) has been attracting attention as a technology capable of transmitting signals between semiconductor chips at high speed.

ＦＯ−ＷＬＰでは、複数の半導体チップを近接配置し、それらの半導体チップをモールド樹脂で被覆して一体化し、疑似ウェハを形成する。その後、半導体デバイス製造プロセスを使用して疑似ウェハ上に配線（再配線）を形成した後、疑似ウェハをパッケージ毎に個片化する。   In FO-WLP, a plurality of semiconductor chips are arranged close to each other, and these semiconductor chips are covered with a mold resin and integrated to form a pseudo wafer. Thereafter, wiring (rewiring) is formed on the pseudo wafer using the semiconductor device manufacturing process, and then the pseudo wafer is separated into individual packages.

ＦＯ−ＷＬＰは、半導体チップ間の配線長を極めて短くすることができる点で有用な技術であるが、半導体チップがモールド樹脂で被覆されており、放熱性に課題がある。   FO-WLP is a useful technique in that the wiring length between semiconductor chips can be extremely shortened, but the semiconductor chip is covered with a mold resin, and there is a problem in heat dissipation.

つまり、モールド樹脂は、フィラーを多く含んでいるため一般的なエポキシ樹脂等よりも熱伝導率は大きい。しかし、モールド樹脂の熱伝導率は１Ｗ／ｍ・Ｋ程度であり、銅又はアルミニウム等の放熱板（ヒートシンク）に用いられている金属と比較すると極めて小さい。そのため、発熱量が大きい半導体チップの上をモールド樹脂で被覆してしまうと、半導体チップで発生した熱を放散できなくなり、半導体チップの温度が許容上限温度を超えてしまう。   That is, since the mold resin contains a large amount of filler, the thermal conductivity is higher than that of a general epoxy resin or the like. However, the thermal conductivity of the mold resin is about 1 W / m · K, which is extremely small as compared with a metal used for a heat sink (heat sink) such as copper or aluminum. For this reason, if a semiconductor chip having a large amount of heat generated is covered with a mold resin, the heat generated in the semiconductor chip cannot be dissipated, and the temperature of the semiconductor chip exceeds the allowable upper limit temperature.

そこで、発熱量が大きい半導体チップには放熱板を取り付け、その放熱板をパッケージの表面に露出させて、半導体チップで発生した熱を放熱板を介して大気中に放散する技術が開発されている（例えば、特許文献１〜３等参照）。   Therefore, a technology has been developed in which a heat sink is attached to a semiconductor chip that generates a large amount of heat, the heat sink is exposed on the surface of the package, and the heat generated in the semiconductor chip is dissipated into the atmosphere via the heat sink. (For example, refer to Patent Documents 1-3).

特開２００６−２７００３６号公報JP 2006-270036 A 特開２０１２−２１６８７８号公報JP 2012-216878 A 特開２００４−７１５９７号公報JP 2004-71597 A 特表２００８−５０２１５８号公報Special table 2008-502158

１つのパッケージ内に複数の半導体チップが封止された半導体装置では、それらの半導体チップを同一の伝熱板に接続すると、一方の半導体チップで発生した熱が伝熱板を介して他方の半導体チップに伝達される。それにより、他方の半導体チップの温度が過度に上昇して、誤動作や故障の原因となるおそれがある。   In a semiconductor device in which a plurality of semiconductor chips are sealed in one package, when those semiconductor chips are connected to the same heat transfer plate, the heat generated in one semiconductor chip is transferred to the other semiconductor via the heat transfer plate. Is transmitted to the chip. As a result, the temperature of the other semiconductor chip rises excessively, which may cause malfunction or failure.

モールド樹脂の上に複数の放熱板を配置し、各半導体チップをそれぞれ別の放熱板に接続することも考えられる。しかし、ＦＯ−ＷＬＰでは半導体チップを近接配置することで半導体チップ間の配線長を短縮し、高速伝送を実現している。そのため、モールド樹脂の上に、各半導体チップの発熱量に応じた大きさの複数の放熱板を配置することは難しい。   It is also conceivable to arrange a plurality of heat sinks on the mold resin and connect each semiconductor chip to a different heat sink. However, in FO-WLP, semiconductor chips are arranged close to each other to shorten the wiring length between the semiconductor chips and realize high-speed transmission. Therefore, it is difficult to dispose a plurality of heat sinks having a size corresponding to the amount of heat generated by each semiconductor chip on the mold resin.

開示の技術は、発熱量が大きい半導体チップ及び発熱量が小さい半導体チップのそれぞれに発熱量に応じた大きさの放熱板を設けることができ、更に放熱板を介して一方の半導体チップから他方の半導体チップへの熱の移動を回避することで各半導体チップを適切に冷却できる半導体装置及びその製造方法を提供することを目的とする。   In the disclosed technology, a heat sink having a size corresponding to the heat generation amount can be provided for each of the semiconductor chip having a large heat generation amount and the semiconductor chip having a small heat generation amount, and further, from one semiconductor chip to the other through the heat dissipation plate. It is an object of the present invention to provide a semiconductor device and a method for manufacturing the same that can appropriately cool each semiconductor chip by avoiding heat transfer to the semiconductor chip.

開示の技術の一観点によれば、第１の半導体チップ及び第２の半導体チップと、前記第１の半導体チップ及び前記第２の半導体チップを被覆するモールド樹脂と、前記第１の半導体チップと前記第２の半導体チップとを電気的に接続する再配線を有する再配線層と、前記第１の半導体チップに接続され、前記モールド樹脂の表面上に配置された第１の放熱板と、前記第２の半導体チップに接続され、前記モールド樹脂内に埋設された第２の放熱板とを有する半導体装置が提供される。   According to one aspect of the disclosed technology, a first semiconductor chip and a second semiconductor chip, a mold resin that covers the first semiconductor chip and the second semiconductor chip, and the first semiconductor chip, A rewiring layer having a rewiring for electrically connecting the second semiconductor chip; a first heat dissipating plate connected to the first semiconductor chip and disposed on the surface of the mold resin; A semiconductor device having a second heat radiating plate connected to a second semiconductor chip and embedded in the mold resin is provided.

また、開示の技術の他の一観点によれば、表面が平坦な支持板の上に、第１の半導体チップと、回路形成面と反対側の面に第２の放熱板が接続された第２の半導体チップとを、それらの回路形成面を下にして配置する工程と、前記第１の半導体チップ及び前記第２の半導体チップをモールド樹脂で被覆する工程と、前記第１の半導体チップ及び前記第２の半導体チップの前記回路形成面側に、前記第１の半導体チップと前記第２の半導体チップとを電気的に接続する再配線を有する再配線層を形成する工程と、前記モールド樹脂の前記再配線層を形成した面と反対側の面を研削して、前記第１の半導体チップの前記回路形成面と反対側の面を露出させる工程と、前記第１の半導体チップの前記回路形成面と反対側の面上に第１の放熱板を接続する工程とを有する半導体装置の製造方法が提供される。   According to another aspect of the disclosed technique, a first semiconductor chip and a second heat radiating plate connected to a surface opposite to the circuit formation surface are provided on a support plate having a flat surface. Two semiconductor chips with their circuit-forming surfaces facing down, a step of covering the first semiconductor chip and the second semiconductor chip with a mold resin, the first semiconductor chip, Forming a rewiring layer having a rewiring electrically connecting the first semiconductor chip and the second semiconductor chip on the circuit forming surface side of the second semiconductor chip; and the mold resin Grinding the surface opposite to the surface on which the redistribution layer is formed to expose the surface of the first semiconductor chip opposite to the circuit formation surface; and the circuit of the first semiconductor chip. Connect the first heat sink on the surface opposite the forming surface That a method of manufacturing a semiconductor device and a step is provided.

上記一観点に係る半導体装置によれば、第２の放熱板がモールド樹脂内に埋設されているため、第１の半導体チップの発熱量に応じた大きさの第１の放熱板をモールド樹脂の表面上に配置することができる。これにより、第１の半導体チップを十分に冷却できる。   According to the semiconductor device according to the above aspect, since the second heat radiating plate is embedded in the mold resin, the first heat radiating plate having a size corresponding to the amount of heat generated by the first semiconductor chip is made of the mold resin. It can be placed on the surface. Thereby, the first semiconductor chip can be sufficiently cooled.

また、第２の放熱板と第１の放熱板との間にはモールド樹脂が介在する。このため、第１の放熱板と第２の放熱板とは熱的に分離され、第１の半導体チップで発生した熱により第２の半導体チップが加熱されることが回避される。これにより、第２の半導体チップも適切に冷却できる。   Further, a mold resin is interposed between the second heat radiating plate and the first heat radiating plate. For this reason, the 1st heat sink and the 2nd heat sink are thermally separated, and it is avoided that the 2nd semiconductor chip is heated by the heat generated in the 1st semiconductor chip. Thereby, the second semiconductor chip can also be appropriately cooled.

図１は、複数の半導体チップをモールド樹脂で被覆した構造の半導体装置の一例を示す模式断面図である。FIG. 1 is a schematic cross-sectional view showing an example of a semiconductor device having a structure in which a plurality of semiconductor chips are covered with a mold resin. 図２は、第１の実施形態に係る半導体装置を示す模式断面図である。FIG. 2 is a schematic cross-sectional view showing the semiconductor device according to the first embodiment. 図３は、第１の実施形態に係る半導体装置の製造方法を示す模式断面図（その１）である。FIG. 3 is a schematic cross-sectional view (part 1) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図４は、第１の実施形態に係る半導体装置の製造方法を示す模式断面図（その２）である。FIG. 4 is a schematic cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図５は、第１の実施形態の変形例１を示す上面図である。FIG. 5 is a top view illustrating a first modification of the first embodiment. 図６（ａ），（ｂ）は、第１の実施形態の変形例２を示す模式断面図である。6A and 6B are schematic cross-sectional views showing a second modification of the first embodiment. 図７は、第２の実施形態に係る半導体装置を示す模式断面図である。FIG. 7 is a schematic cross-sectional view showing a semiconductor device according to the second embodiment.

以下、実施形態について説明する前に、実施形態の理解を容易にするための予備的事項について説明する。   Hereinafter, before describing the embodiment, a preliminary matter for facilitating understanding of the embodiment will be described.

前述したように、複数の半導体チップを１つのパッケージ内に封止する場合、発熱量の大きい半導体チップには放熱板を取り付けている。   As described above, when a plurality of semiconductor chips are sealed in one package, a heat sink is attached to the semiconductor chip that generates a large amount of heat.

図１は、複数の半導体チップをモールド樹脂で被覆した構造の半導体装置の一例を示す模式断面図である。この図１に示す半導体装置１０では、モールド樹脂１２により２個の半導体チップ１１ａ，１１ｂを被覆しており、モールド樹脂１２の上に放熱板１３を配置している。   FIG. 1 is a schematic cross-sectional view showing an example of a semiconductor device having a structure in which a plurality of semiconductor chips are covered with a mold resin. In the semiconductor device 10 shown in FIG. 1, two semiconductor chips 11 a and 11 b are covered with a mold resin 12, and a heat radiating plate 13 is disposed on the mold resin 12.

半導体チップ１１ａは半導体チップ１１ｂよりも厚さが厚く、半導体チップ１１ａの上面は放熱板１３に直接接続されている。また、半導体チップ１１ｂと放熱板１３との間には伝熱板１４が配置されている。   The semiconductor chip 11 a is thicker than the semiconductor chip 11 b, and the upper surface of the semiconductor chip 11 a is directly connected to the heat sink 13. A heat transfer plate 14 is disposed between the semiconductor chip 11 b and the heat dissipation plate 13.

半導体チップ１１ａ，１１ｂ及びモールド樹脂１２の下側には再配線層１５が設けられている。半導体チップ１１ａの電極と半導体チップ１１ｂの電極とは、再配線層１５内に設けられた再配線（図示せず）を介して電気的に接続されている。また、再配線層１５の下には、プリント基板に接続するための端子（図示せず）が設けられている。   A rewiring layer 15 is provided below the semiconductor chips 11 a and 11 b and the mold resin 12. The electrode of the semiconductor chip 11a and the electrode of the semiconductor chip 11b are electrically connected via a rewiring (not shown) provided in the rewiring layer 15. Further, under the rewiring layer 15, a terminal (not shown) for connecting to the printed board is provided.

このような半導体装置１０において、半導体チップ１１ａ，１１ｂで発生した熱は放熱板１３に伝達され、放熱板１３から大気中に放散される。   In such a semiconductor device 10, the heat generated in the semiconductor chips 11 a and 11 b is transmitted to the heat radiating plate 13 and dissipated from the heat radiating plate 13 into the atmosphere.

しかし、例えば半導体チップ１１ａの発熱量が大きく、半導体チップ１１ｂの発熱量が小さい場合、半導体チップ１１ａで発生した熱が放熱板１３及び伝熱板１４を介して半導体チップ１１ｂに伝達されてしまう。その結果、半導体チップ１１ｂの温度が半導体チップ１１ｂ単独の場合に比べて上昇し、誤動作や故障の原因となることがある。   However, for example, when the heat generation amount of the semiconductor chip 11a is large and the heat generation amount of the semiconductor chip 11b is small, the heat generated in the semiconductor chip 11a is transferred to the semiconductor chip 11b through the heat dissipation plate 13 and the heat transfer plate 14. As a result, the temperature of the semiconductor chip 11b increases as compared with the case of the semiconductor chip 11b alone, which may cause malfunction or failure.

このような不都合を回避するために、モールド樹脂１２の上に半導体チップ１１ａ，１１ｂの発熱量に応じた大きさの２つの放熱板を配置し、半導体チップ１１ａ，１１ｂをそれぞれ別の放熱板に接続することが考えられる。しかし、ＦＯ−ＷＬＰでは半導体チップを近接配置することで半導体チップ間の配線長を短縮し、高速伝送を実現している。そのため、モールド樹脂１２の上に、半導体チップ１１ａ，１１ｂのそれぞれの発熱量に応じた大きさの放熱板を個別に配置することは難しい。   In order to avoid such an inconvenience, two heat sinks having a size corresponding to the heat generation amount of the semiconductor chips 11a and 11b are arranged on the mold resin 12, and the semiconductor chips 11a and 11b are respectively used as different heat sinks. It is possible to connect. However, in FO-WLP, semiconductor chips are arranged close to each other to shorten the wiring length between the semiconductor chips and realize high-speed transmission. For this reason, it is difficult to individually dispose a heat radiating plate having a size corresponding to the amount of heat generated by each of the semiconductor chips 11 a and 11 b on the mold resin 12.

以下の実施形態では、複数の半導体チップが１つのパッケージ内に封止された半導体装置において、各半導体チップを適切に冷却できる半導体装置について説明する。   In the following embodiments, a semiconductor device capable of appropriately cooling each semiconductor chip in a semiconductor device in which a plurality of semiconductor chips are sealed in one package will be described.

（第１の実施形態）
図２は、第１の実施形態に係る半導体装置を示す模式断面図である。図２では、半導体装置２０をプリント基板２９上に実装した状態を示している。 (First embodiment)
FIG. 2 is a schematic cross-sectional view showing the semiconductor device according to the first embodiment. FIG. 2 shows a state where the semiconductor device 20 is mounted on the printed circuit board 29.

図２に示すように、本実施形態に係る半導体装置２０では、複数（図２では２個）の半導体チップ２１ａ，２１ｂが、モールド樹脂２２により被覆されている。   As shown in FIG. 2, in the semiconductor device 20 according to the present embodiment, a plurality (two in FIG. 2) of semiconductor chips 21 a and 21 b are covered with a mold resin 22.

ここで、図２に示すように、半導体チップ２１ｂは、半導体チップ２１ａよりも厚さが薄いものとする。また、半導体チップ２１ａ，２１ｂはいずれも稼働状態に応じて発熱量が変化するが、半導体チップ２１ａは発熱量が比較的大きく、半導体チップ２１ｂは発熱量が比較的小さいものとする。   Here, as shown in FIG. 2, the semiconductor chip 21b is assumed to be thinner than the semiconductor chip 21a. Further, although the semiconductor chips 21a and 21b both have a heat generation amount that varies depending on the operating state, the semiconductor chip 21a has a relatively large heat generation amount, and the semiconductor chip 21b has a relatively small heat generation amount.

半導体チップ２１ａ，２１ｂは近接配置されている。そして、モールド樹脂２２の上には放熱板２３が配置されており、この放熱板２３は半導体チップ２１ａの上面に接続されている。   The semiconductor chips 21a and 21b are arranged close to each other. A heat sink 23 is disposed on the mold resin 22, and the heat sink 23 is connected to the upper surface of the semiconductor chip 21a.

一方、半導体チップ２１ｂの上にも放熱板２４が接続されている。但し、放熱板２４はモールド樹脂２２内に埋め込まれており、放熱板２４と放熱板２３及び半導体チップ２１ａとの間にはモールド樹脂２２が介在している。   On the other hand, the heat sink 24 is also connected on the semiconductor chip 21b. However, the heat sink 24 is embedded in the mold resin 22, and the mold resin 22 is interposed between the heat sink 24, the heat sink 23, and the semiconductor chip 21a.

放熱板２３，２４は、いずれも銅又はアルミニウム等のように熱伝導率が高い材料により形成されている。放熱板２３，２４は金属でなくてもよく、例えば窒化アルミニウム及びシリコンカーバイド等のセラミックスやグラファイト等により形成されていてもよい。また、放熱板２３，２４は同一材料により形成されていてもよく、異なる材料により形成されていてもよい。   Each of the heat sinks 23 and 24 is formed of a material having high thermal conductivity such as copper or aluminum. The heat sinks 23 and 24 may not be made of metal, and may be formed of ceramics such as aluminum nitride and silicon carbide, graphite, or the like. Moreover, the heat sinks 23 and 24 may be formed of the same material, or may be formed of different materials.

半導体チップ２１ａ，２１ｂ及びモールド樹脂２２の下には、再配線２６を有する再配線層２５が設けられている。また、再配線層２５の下には複数の端子２７が設けられている。半導体装置２０は、これらの端子２７を介してプリント基板２９上に実装されており、プリント基板２９に設けられた配線（図示せず）と電気的に接続されている。   A rewiring layer 25 having a rewiring 26 is provided under the semiconductor chips 21 a and 21 b and the mold resin 22. A plurality of terminals 27 are provided under the rewiring layer 25. The semiconductor device 20 is mounted on a printed circuit board 29 via these terminals 27 and is electrically connected to wiring (not shown) provided on the printed circuit board 29.

半導体チップ２１ａの所定の端子と半導体チップ２１ｂの所定の端子との間は、再配線層２５内に設けられた所定の再配線２６を介して電気的に接続されている。   A predetermined terminal of the semiconductor chip 21 a and a predetermined terminal of the semiconductor chip 21 b are electrically connected via a predetermined rewiring 26 provided in the rewiring layer 25.

なお、チップ抵抗、チップコンデンサ又はチップインダクタンス等の受動部品を、半導体チップ２１ａ，２１ｂとともにモールド樹脂２２で封止してもよい。   Note that passive components such as a chip resistor, a chip capacitor, or a chip inductance may be sealed with the mold resin 22 together with the semiconductor chips 21a and 21b.

以下、本実施形態に係る半導体装置２０の効果について説明する。   Hereinafter, effects of the semiconductor device 20 according to the present embodiment will be described.

前述したように、半導体チップ２１ａは稼働状態に応じた熱を発生するが、半導体チップ２１ａの稼働率が高いときには大量の熱が発生する。半導体チップ２１ａで発生した熱の大部分は放熱板２３に伝達され、放熱板２３から大気中に放散される。   As described above, the semiconductor chip 21a generates heat according to the operating state, but a large amount of heat is generated when the operating rate of the semiconductor chip 21a is high. Most of the heat generated in the semiconductor chip 21a is transmitted to the heat sink 23 and is dissipated from the heat sink 23 into the atmosphere.

本実施形態に係る半導体装置２０では、モールド樹脂２２の上には半導体チップ２１ａと接続された放熱板２３しかないため、モールド樹脂２２の上に半導体チップ２１ａの発熱量に応じた大きさの放熱板２３を配置することができる。そして、そのような放熱板２３を使用することにより、半導体チップ２１ａがその許容上限温度に達することを回避できる。   In the semiconductor device 20 according to the present embodiment, since there is only the heat radiating plate 23 connected to the semiconductor chip 21 a on the mold resin 22, heat radiation having a magnitude corresponding to the amount of heat generated by the semiconductor chip 21 a is formed on the mold resin 22. A plate 23 can be arranged. And by using such a heat sink 23, it can avoid that the semiconductor chip 21a reaches the allowable upper limit temperature.

また、本実施形態では、放熱板２３と、放熱板２４及び半導体チップ２１ａとの間に熱伝導率が小さいモールド樹脂２２が介在しているので、半導体チップ２１ａ及び放熱板２３から放熱板２４への熱の移動が抑制される。   In the present embodiment, since the mold resin 22 having a low thermal conductivity is interposed between the heat sink 23 and the heat sink 24 and the semiconductor chip 21a, the semiconductor chip 21a and the heat sink 23 to the heat sink 24. The movement of heat is suppressed.

なお、半導体チップ２１ａで発生した熱の一部は、再配線層２５及び端子２７を介してプリント基板２９に伝達され、プリント基板２９から大気中に放散される。   Part of the heat generated in the semiconductor chip 21a is transmitted to the printed circuit board 29 via the rewiring layer 25 and the terminal 27, and is dissipated from the printed circuit board 29 into the atmosphere.

半導体チップ２１ｂも、稼働状態に応じた熱を発生する。但し、半導体チップ２１ｂは、稼働率が高いときでも発熱量は比較的少ない。   The semiconductor chip 21b also generates heat according to the operating state. However, the semiconductor chip 21b generates a relatively small amount of heat even when the operating rate is high.

半導体チップ２１ｂで発生した熱は、主に再配線層２５を介してプリント基板２９に移動し、プリント基板２９から大気中に放散される。但し、半導体チップ２１ｂからプリント基板２９に移動可能な単位時間当たりの熱量はそれほど多くはない。そのため、半導体チップ２１ｂの発熱量が増加すると、プリント基板２９に移動できない熱が放熱板２４に移動し、放熱板２４に蓄積されて放熱板２４の温度が上昇する。この場合、放熱板２４に蓄積される熱量は、放熱板２４の比熱と質量とに関係する。   The heat generated in the semiconductor chip 21b moves to the printed circuit board 29 mainly through the rewiring layer 25 and is dissipated from the printed circuit board 29 into the atmosphere. However, the amount of heat per unit time that can move from the semiconductor chip 21b to the printed circuit board 29 is not so much. Therefore, when the amount of heat generated by the semiconductor chip 21b increases, the heat that cannot move to the printed circuit board 29 moves to the heat sink 24, accumulates in the heat sink 24, and the temperature of the heat sink 24 rises. In this case, the amount of heat accumulated in the heat sink 24 is related to the specific heat and mass of the heat sink 24.

その後、半導体チップ２１ｂの稼働率が低下して発熱量が小さくなると、放熱板２４に蓄積された熱は、半導体チップ２１ｂ、再配線層２６及び端子２７を介してプリント基板２９に移動し、プリント基板２９から大気中に放散される。その結果、放熱板２４の温度が低下する。   Thereafter, when the operating rate of the semiconductor chip 21b decreases and the heat generation amount decreases, the heat accumulated in the heat radiating plate 24 moves to the printed circuit board 29 via the semiconductor chip 21b, the redistribution layer 26, and the terminal 27, and is printed. Dissipated from the substrate 29 into the atmosphere. As a result, the temperature of the heat sink 24 decreases.

本実施形態に係る半導体装置２０では、上述したように、半導体チップ２１ａで発生した熱が半導体チップ２１ｂに殆ど伝達されないので、半導体チップ２１ａで発生した熱により半導体チップ２１ｂが加熱されることが回避される。また、半導体チップ２１ｂの発熱量が一時的に増加しても、半導体チップ２１ｂで発生した熱が放熱板２４に蓄積されるため、半導体チップ２１ｂの温度上昇が抑制される。   In the semiconductor device 20 according to the present embodiment, as described above, since the heat generated in the semiconductor chip 21a is hardly transferred to the semiconductor chip 21b, the semiconductor chip 21b is prevented from being heated by the heat generated in the semiconductor chip 21a. Is done. Further, even if the heat generation amount of the semiconductor chip 21b is temporarily increased, the heat generated in the semiconductor chip 21b is accumulated in the heat sink 24, so that the temperature rise of the semiconductor chip 21b is suppressed.

このように、本実施形態に係る半導体装置２０では、半導体チップ２１ａ，２１ｂが熱的に分離されており、各半導体チップ２１ａ，２１ｂをそれぞれ適切に冷却することができる。これにより、半導体装置２０の誤動作及び故障の発生が回避される。   As described above, in the semiconductor device 20 according to the present embodiment, the semiconductor chips 21a and 21b are thermally separated, and each of the semiconductor chips 21a and 21b can be appropriately cooled. Thereby, the malfunction and failure of the semiconductor device 20 are avoided.

以下、本実施形態に係る半導体装置２０の製造方法について、図３〜図４に示す模式断面図を参照して説明する。   Hereinafter, a method for manufacturing the semiconductor device 20 according to the present embodiment will be described with reference to schematic cross-sectional views shown in FIGS.

まず、図３（ａ）に示すように、支持板３１の上に粘着フィルム３２を配置し、粘着フィルム３２の上に半導体チップ２１ａ，２１ｂを配置する。このとき、半導体チップ２１ａ，２１ｂは、トランジスタ等の素子や配線等が形成された側の面（以下、「回路形成面」という）を粘着フィルム３２側にして配置する。また、半導体チップ２１ｂの上（回路形成面と反対側の面）には、予め放熱板２４を接合しておく。   First, as illustrated in FIG. 3A, the adhesive film 32 is disposed on the support plate 31, and the semiconductor chips 21 a and 21 b are disposed on the adhesive film 32. At this time, the semiconductor chips 21a and 21b are arranged with the surface on which the elements such as transistors and wirings are formed (hereinafter referred to as “circuit formation surface”) facing the adhesive film 32. Further, a heat radiating plate 24 is bonded in advance on the semiconductor chip 21b (surface opposite to the circuit formation surface).

なお、図３（ａ）には１組の半導体チップ２１ａ，２１ｂしか図示していないが、実際には粘着フィルム３２上に複数組の半導体チップ２１ａ，２１ｂを配置して、複数の半導体装置（パッケージ）を同時に形成する。   3A shows only one set of semiconductor chips 21a and 21b, but actually, a plurality of sets of semiconductor chips 21a and 21b are arranged on the adhesive film 32, and a plurality of semiconductor devices ( Package) at the same time.

ここでは、半導体チップ２１ａの厚さが４００μｍ、半導体チップ２１ｂの厚さが１５０μｍであるとする。また、放熱板２４は厚さが１００μｍの銅板により形成されており、銀ペーストにより半導体チップ２１ｂに接合されているものとする。   Here, it is assumed that the thickness of the semiconductor chip 21a is 400 μm and the thickness of the semiconductor chip 21b is 150 μm. The heat sink 24 is formed of a copper plate having a thickness of 100 μm, and is joined to the semiconductor chip 21b with a silver paste.

支持板３１は表面が平坦なものであればよく、シリコン（Ｓｉ）基板、ガラス板、アルミニウム若しくはその他の金属板、ポリイミドフィルム又はプリント基板等を用いることができる。   The support plate 31 only needs to have a flat surface, and a silicon (Si) substrate, a glass plate, aluminum or other metal plate, a polyimide film, a printed circuit board, or the like can be used.

粘着フィルム３２も、表面に適度の粘着性を有する粘着層が設けられたものであればよい。粘着フィルム３２の基材として、例えばポリイミド樹脂、シリコーン樹脂、及びフッ素樹脂等の耐熱性が高いフィルムを使用することができる。また、粘着層は基材の片面のみに設けられていてもよく、両面に設けられていてもよい。粘着層として、例えばエポキシ樹脂、アクリル樹脂、ポリイミド樹脂、シリコーン樹脂、又はウレタン樹脂等を用いることができる。   The pressure-sensitive adhesive film 32 may be any film provided with a pressure-sensitive adhesive layer having appropriate pressure-sensitive adhesive properties on the surface. As the base material of the adhesive film 32, for example, a film having high heat resistance such as polyimide resin, silicone resin, and fluororesin can be used. Moreover, the adhesion layer may be provided only on the single side | surface of the base material, and may be provided in both surfaces. For example, an epoxy resin, an acrylic resin, a polyimide resin, a silicone resin, or a urethane resin can be used as the adhesive layer.

ここでは、２層構造の粘着フィルム３２を使用するものとする。粘着フィルム３２の下層は膜厚が５０μｍのシリコーン樹脂フィルムであり、上層は膜厚が５０μｍのポリイミドフィルムである。シリコン樹脂フィルムの下側の面には、ナノインプリント法により形成された直径が２μｍ、高さが０．３μｍのクレータ状の突起が設けられている。また、ポリイミドフィルムの上側の面には、シリコーン系の粘着剤が付着している。   Here, an adhesive film 32 having a two-layer structure is used. The lower layer of the adhesive film 32 is a silicone resin film having a thickness of 50 μm, and the upper layer is a polyimide film having a thickness of 50 μm. A crater-like protrusion having a diameter of 2 μm and a height of 0.3 μm formed by a nanoimprint method is provided on the lower surface of the silicon resin film. Moreover, the silicone type adhesive has adhered to the upper surface of the polyimide film.

なお、支持板３１の表面に粘着層が設けられている場合は、粘着フィルム３２を使用しなくてもよい。   In addition, when the adhesion layer is provided in the surface of the support plate 31, the adhesive film 32 does not need to be used.

粘着フィルム３２上に半導体チップ２１ａ，２１ｂを配置する場合、フリップチップボンダ又はマウンターを使用することで、半導体チップ２１ａ，２１ｂを粘着フィルム３２上の所定の位置に精度よく配置することができる。   When the semiconductor chips 21 a and 21 b are arranged on the adhesive film 32, the semiconductor chips 21 a and 21 b can be accurately arranged at predetermined positions on the adhesive film 32 by using a flip chip bonder or a mounter.

次に、図３（ｂ）に示すように、粘着フィルム３２の上に金型（図示せず）を配置し、金型内にモールド樹脂２２を注入して、半導体チップ２１ａ，２１ｂをモールド樹脂２２で被覆する。モールド樹脂２２には、例えばアルミナ、シリカ、水酸化アルミニウム、又は窒化アルミニウム等の無機フィラーを含む樹脂を使用する。   Next, as shown in FIG. 3B, a mold (not shown) is placed on the adhesive film 32, the mold resin 22 is injected into the mold, and the semiconductor chips 21a and 21b are molded resin. 22 For the mold resin 22, for example, a resin containing an inorganic filler such as alumina, silica, aluminum hydroxide, or aluminum nitride is used.

ここで、金型としてウェハ形状のものを使用した場合は、半導体デバイス製造プロセスを使用して後述の再配線層２５を形成することができる。また、金型として矩形の形状のものを使用した場合は、プリント基板製造プロセスを使用して後述の再配線層２５を形成することができる。   Here, when a wafer-shaped mold is used, a rewiring layer 25 described later can be formed using a semiconductor device manufacturing process. When a rectangular mold is used, a rewiring layer 25 described later can be formed using a printed circuit board manufacturing process.

以下、半導体チップ２１ａ，２１ｂとモールド樹脂２２とが一体化した構造物を、疑似ウェハ３０と呼ぶ。   Hereinafter, a structure in which the semiconductor chips 21 a and 21 b and the mold resin 22 are integrated is referred to as a pseudo wafer 30.

次に、金型から擬似ウェハ３０を取り出し、疑似ウェハ３０から粘着フィルム３２を剥離する。そして、例えば温度が１５０℃の条件で１時間の熱処理を行い、モールド樹脂２２を完全硬化させる。図３（ｃ）は、熱処理後の疑似ウェハ３０を示している。図３（ｃ）では、半導体チップ２１ａ，２１ｂの回路形成面を上にした状態を示している。   Next, the pseudo wafer 30 is taken out from the mold, and the adhesive film 32 is peeled off from the pseudo wafer 30. Then, for example, heat treatment is performed for 1 hour under a temperature of 150 ° C. to completely cure the mold resin 22. FIG. 3C shows the pseudo wafer 30 after the heat treatment. FIG. 3C shows a state in which the circuit formation surfaces of the semiconductor chips 21a and 21b are faced up.

次に、図４（ａ）に示すように、疑似ウェハ３０上に、再配線２６を有する再配線層２５を形成する。再配線層２５は例えば公知のビルドアップ法により形成することができるので、ここでは再配線層２５の製造方法については省略する。再配線層２５の上には、端子２７として例えばはんだバンプを形成する。   Next, as shown in FIG. 4A, a rewiring layer 25 having a rewiring 26 is formed on the pseudo wafer 30. Since the rewiring layer 25 can be formed by, for example, a known build-up method, the manufacturing method of the rewiring layer 25 is omitted here. For example, solder bumps are formed on the rewiring layer 25 as the terminals 27.

次に、図４（ｂ）に示すように、疑似ウェハ３０の裏面側を砥石等により研削（バックグラインド）して、半導体チップ２１ａの裏面を露出させる。   Next, as shown in FIG. 4B, the back surface side of the pseudo wafer 30 is ground (back grind) with a grindstone or the like to expose the back surface of the semiconductor chip 21a.

次いで、ダイシング装置を使用して、疑似ウェハ３０をパッケージ毎に個片化する。その後、図４（ｃ）に示すように、例えば銀ペーストを使用して、半導体チップ２１ａの上に銅製の放熱板２３を取り付ける。このようにして、本実施形態に係る半導体装置２０が完成する。   Next, using a dicing apparatus, the pseudo wafer 30 is separated into individual packages. Thereafter, as shown in FIG. 4C, a copper heat sink 23 is attached on the semiconductor chip 21a using, for example, silver paste. In this way, the semiconductor device 20 according to the present embodiment is completed.

（変形例１）
図５は、第１の実施形態の変形例１を示す上面図である。図５において、図２と同一物には同一符号を付している。 (Modification 1)
FIG. 5 is a top view illustrating a first modification of the first embodiment. In FIG. 5, the same components as those in FIG.

図５に示す半導体装置２０ａは、図２に例示した半導体装置２０よりも放熱板２４のサイズが大きく、上面視で放熱板２４が放熱板２３の外側まで延び出している。   The semiconductor device 20a shown in FIG. 5 has a larger size of the heat sink 24 than the semiconductor device 20 illustrated in FIG. 2, and the heat sink 24 extends to the outside of the heat sink 23 in a top view.

このように、放熱板２４のサイズを大きくすることにより、放熱板２４に蓄積できる熱量が増大し、半導体チップ２１ｂの発熱量の増大に対応することができる。   Thus, by increasing the size of the heat sink 24, the amount of heat that can be stored in the heat sink 24 is increased, and it is possible to cope with an increase in the amount of heat generated by the semiconductor chip 21b.

（変形例２）
図６（ａ），（ｂ）は、第１の実施形態の変形例２を示す模式断面図である。 (Modification 2)
6A and 6B are schematic cross-sectional views showing a second modification of the first embodiment.

図２に例示した半導体装置２０では、発熱量が大きい半導体チップ２１ａの厚さが、発熱量が少ない半導体チップ２１ｂの厚さよりも厚くなっている。これに対し、図６（ａ）に示す半導体装置２０ｂ及び図６（ｂ）に示す半導体装置２０ｃでは、発熱量が大きい半導体チップ２１ａの厚さが、発熱量が少ない半導体チップ２１ｂの厚さよりも薄くなっている。   In the semiconductor device 20 illustrated in FIG. 2, the thickness of the semiconductor chip 21a having a large calorific value is thicker than the thickness of the semiconductor chip 21b having a small calorific value. On the other hand, in the semiconductor device 20b shown in FIG. 6A and the semiconductor device 20c shown in FIG. 6B, the thickness of the semiconductor chip 21a having a large calorific value is larger than the thickness of the semiconductor chip 21b having a small calorific value. It is getting thinner.

この場合、図６（ａ）に示すように、放熱板２３（平坦部）と半導体チップ２１ａとの間に伝熱板（伝熱部）２３ａを配置することで、第１の実施形態と同様の効果を得ることができる。放熱板２３と伝熱板２３ａとを使用する替わりに、図６（ｂ）に示すように、放熱板２３と伝熱板２３ａとが一体化した形状の放熱板２３ｂを使用してもよい。   In this case, as shown in FIG. 6A, the heat transfer plate (heat transfer portion) 23a is arranged between the heat sink 23 (flat portion) and the semiconductor chip 21a, and thus, similar to the first embodiment. The effect of can be obtained. Instead of using the heat sink 23 and the heat transfer plate 23a, as shown in FIG. 6B, a heat sink 23b having a shape in which the heat sink 23 and the heat transfer plate 23a are integrated may be used.

（第２の実施形態）
図７は、第２の実施形態に係る半導体装置を示す模式断面図である。図７において、図２と同一物には同一符号を付している。 (Second Embodiment)
FIG. 7 is a schematic cross-sectional view showing a semiconductor device according to the second embodiment. In FIG. 7, the same components as those in FIG.

本実施形態に係る半導体装置２０ｄでは、放熱板２４と再配線層２５との間に熱ビア４１を設けている。熱ビア４１は、例えば図３（ｃ）に示す状態まで擬似ウェハ３０を形成した後、レーザ等によりモールド樹脂２２に孔を形成し、その後めっき法等により孔内に銅等の金属を充填して形成することができる。   In the semiconductor device 20 d according to the present embodiment, the thermal via 41 is provided between the heat sink 24 and the rewiring layer 25. For example, after forming the pseudo wafer 30 to the state shown in FIG. 3C, the thermal via 41 forms a hole in the mold resin 22 with a laser or the like, and then fills the hole with a metal such as copper by a plating method or the like. Can be formed.

半導体チップ２１ｂから放熱板２４に伝達された熱は、熱ビア４１、再配線層２５（再配線２６）及び端子２７を介してプリント基板２９に移動し、プリント基板２９から大気中に放散される。   The heat transferred from the semiconductor chip 21b to the heat sink 24 moves to the printed board 29 through the thermal via 41, the rewiring layer 25 (rewiring 26) and the terminal 27, and is dissipated from the printed board 29 to the atmosphere. .

本実施形態に係る半導体装置２０ｄでは、半導体チップ２１ｂから放熱板２４に移動した熱が、更に熱ビア４１、再配線層２５及び端子２７を介してプリント基板２９に移動し、プリント基板２９から大気中に放散される。このため、本実施形態に係る半導体装置２０ｄは、第１の実施形態に係る半導体装置２０（図２参照）に比べて半導体チップ２１ｂの温度上昇が抑制され、半導体チップ２１ａ，２１ｂの誤動作及び故障の発生がより一層確実に回避される。   In the semiconductor device 20d according to the present embodiment, the heat transferred from the semiconductor chip 21b to the heat sink 24 is further transferred to the printed circuit board 29 via the thermal via 41, the rewiring layer 25, and the terminal 27, and is transferred from the printed circuit board 29 to the atmosphere. Dissipated inside. Therefore, in the semiconductor device 20d according to the present embodiment, the temperature rise of the semiconductor chip 21b is suppressed compared to the semiconductor device 20 according to the first embodiment (see FIG. 2), and malfunctions and failures of the semiconductor chips 21a and 21b are caused. The occurrence of is more reliably avoided.

以上の諸実施形態に関し、更に以下の付記を開示する。   The following additional notes are disclosed with respect to the above embodiments.

（付記１）第１の半導体チップ及び第２の半導体チップと、
前記第１の半導体チップ及び前記第２の半導体チップを被覆するモールド樹脂と、
前記第１の半導体チップと前記第２の半導体チップとを電気的に接続する再配線を有する再配線層と、
前記第１の半導体チップに接続され、前記モールド樹脂の表面上に配置された第１の放熱板と、
前記第２の半導体チップに接続され、前記モールド樹脂内に埋設された第２の放熱板と
を有することを特徴とする半導体装置。 (Appendix 1) a first semiconductor chip and a second semiconductor chip;
A mold resin covering the first semiconductor chip and the second semiconductor chip;
A rewiring layer having a rewiring for electrically connecting the first semiconductor chip and the second semiconductor chip;
A first heat radiating plate connected to the first semiconductor chip and disposed on the surface of the mold resin;
A semiconductor device comprising: a second heat radiating plate connected to the second semiconductor chip and embedded in the mold resin.

（付記２）前記第１の半導体チップの発熱量が、前記第２の半導体チップの発熱量よりも多いことを特徴とする付記１に記載の半導体装置。   (Additional remark 2) The semiconductor device of Additional remark 1 characterized by the calorific value of said 1st semiconductor chip being larger than the calorific value of said 2nd semiconductor chip.

（付記３）前記第１の半導体チップの厚さが、前記第２の半導体チップの厚さよりも厚いことを特徴とする付記１又は２に記載の半導体装置。   (Additional remark 3) The semiconductor device of Additional remark 1 or 2 characterized by the thickness of said 1st semiconductor chip being thicker than the thickness of said 2nd semiconductor chip.

（付記４）前記第１の半導体チップの厚さが前記第２の半導体チップの厚さよりも薄く、前記第１の放熱板は前記モールド樹脂上に配置された平坦部と、前記平坦部と前記第１の半導体チップとの間を熱的に連絡する伝熱部とを有することを特徴とする付記１又は２に記載の半導体装置。   (Additional remark 4) The thickness of the first semiconductor chip is thinner than the thickness of the second semiconductor chip, and the first heat radiating plate includes a flat portion disposed on the mold resin, the flat portion, The semiconductor device according to appendix 1 or 2, further comprising a heat transfer section that thermally communicates with the first semiconductor chip.

（付記５）更に、前記モールド樹脂内に埋設されて前記第２の放熱板と前記再配線層との間を熱的に接続する熱ビアを有することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。   (Supplementary note 5) Further, any one of Supplementary notes 1 to 4, further comprising a thermal via embedded in the mold resin and thermally connecting the second heat radiating plate and the rewiring layer. 2. A semiconductor device according to item 1.

（付記６）前記第１の放熱板と前記第２の放熱板とが異なる材料により形成されていることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。   (Supplementary note 6) The semiconductor device according to any one of supplementary notes 1 to 5, wherein the first heat radiation plate and the second heat radiation plate are made of different materials.

（付記７）表面が平坦な支持板の上に、第１の半導体チップと、回路形成面と反対側の面に第２の放熱板が接続された第２の半導体チップとを、それらの回路形成面を下にして配置する工程と、
前記第１の半導体チップ及び前記第２の半導体チップをモールド樹脂で被覆する工程と、
前記第１の半導体チップ及び前記第２の半導体チップの前記回路形成面側に、前記第１の半導体チップと前記第２の半導体チップとを電気的に接続する再配線を有する再配線層を形成する工程と、
前記モールド樹脂の前記再配線層を形成した面と反対側の面を研削して、前記第１の半導体チップの前記回路形成面と反対側の面を露出させる工程と、
前記第１の半導体チップの前記回路形成面と反対側の面上に第１の放熱板を接続する工程と
を有することを特徴とする半導体装置の製造方法。 (Appendix 7) A first semiconductor chip on a support plate having a flat surface, and a second semiconductor chip in which a second heat radiating plate is connected to the surface opposite to the circuit forming surface, and the circuit thereof. A step of placing the forming surface down;
Coating the first semiconductor chip and the second semiconductor chip with a mold resin;
A rewiring layer having a rewiring for electrically connecting the first semiconductor chip and the second semiconductor chip is formed on the circuit forming surface side of the first semiconductor chip and the second semiconductor chip. And a process of
Grinding the surface of the mold resin opposite to the surface on which the rewiring layer is formed to expose the surface of the first semiconductor chip opposite to the circuit forming surface;
Connecting a first heat radiating plate to a surface of the first semiconductor chip opposite to the circuit forming surface. A method for manufacturing a semiconductor device, comprising:

（付記８）前記第１の半導体チップ及び前記第２の半導体チップを前記モールド樹脂で被覆する工程と前記再配線層を形成する工程との間に、
前記モールド樹脂に前記第１の放熱板に到達する孔を形成し、当該孔内に金属を充填して、前記第２の放熱板と前記再配線層とを熱的に接続する熱ビアを形成する工程を有することを特徴とする付記７に記載の半導体装置の製造方法。 (Appendix 8) Between the step of covering the first semiconductor chip and the second semiconductor chip with the mold resin and the step of forming the rewiring layer,
A hole reaching the first heat dissipation plate is formed in the mold resin, a metal is filled in the hole, and a thermal via that thermally connects the second heat dissipation plate and the rewiring layer is formed. The method for manufacturing a semiconductor device according to appendix 7, wherein the method includes the step of:

１０，２０，２０ａ〜２０ｄ…半導体装置、１１ａ，１１ｂ，２１ａ，２１ｂ…半導体チップ、１２，２２…モールド樹脂、１３，２３，２４…放熱板、１４，２３ａ…伝熱板、１５，２５…再配線層、２６…再配線、２７…端子、２９…プリント基板、３０…疑似ウェハ、３１…支持板、３２…粘着フィルム、４１…熱ビア。   DESCRIPTION OF SYMBOLS 10, 20, 20a-20d ... Semiconductor device, 11a, 11b, 21a, 21b ... Semiconductor chip, 12, 22 ... Mold resin, 13, 23, 24 ... Heat sink, 14, 23a ... Heat-transfer plate, 15, 25 ... Rewiring layer, 26 ... rewiring, 27 ... terminal, 29 ... printed circuit board, 30 ... pseudo wafer, 31 ... support plate, 32 ... adhesive film, 41 ... thermal via.

Claims (5)

第１の半導体チップ及び第２の半導体チップと、
前記第１の半導体チップ及び前記第２の半導体チップを被覆するモールド樹脂と、
前記第１の半導体チップと前記第２の半導体チップとを電気的に接続する再配線を有する再配線層と、
前記第１の半導体チップに接続され、前記モールド樹脂の表面上に配置された第１の放熱板と、
前記第２の半導体チップに接続され、前記モールド樹脂内に埋設された第２の放熱板と
を有することを特徴とする半導体装置。 A first semiconductor chip and a second semiconductor chip;
A mold resin covering the first semiconductor chip and the second semiconductor chip;
A rewiring layer having a rewiring for electrically connecting the first semiconductor chip and the second semiconductor chip;
A first heat radiating plate connected to the first semiconductor chip and disposed on the surface of the mold resin;
A semiconductor device comprising: a second heat radiating plate connected to the second semiconductor chip and embedded in the mold resin. 前記第１の半導体チップの発熱量が、前記第２の半導体チップの発熱量よりも多いことを特徴とする請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein a heat generation amount of the first semiconductor chip is larger than a heat generation amount of the second semiconductor chip. 前記第１の半導体チップの厚さが、前記第２の半導体チップの厚さよりも厚いことを特徴とする請求項１又は２に記載の半導体装置。   The semiconductor device according to claim 1, wherein a thickness of the first semiconductor chip is thicker than a thickness of the second semiconductor chip. 更に、前記モールド樹脂内に埋設されて前記第２の放熱板と前記再配線層との間を熱的に接続する熱ビアを有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。   Furthermore, it has a thermal via buried in the mold resin and thermally connected between the second heat radiating plate and the rewiring layer. The semiconductor device described. 表面が平坦な支持板の上に、第１の半導体チップと、回路形成面と反対側の面に第２の放熱板が接続された第２の半導体チップとを、それらの回路形成面を下にして配置する工程と、
前記第１の半導体チップ及び前記第２の半導体チップをモールド樹脂で被覆する工程と、
前記第１の半導体チップ及び前記第２の半導体チップの前記回路形成面側に、前記第１の半導体チップと前記第２の半導体チップとを電気的に接続する再配線を有する再配線層を形成する工程と、
前記モールド樹脂の前記再配線層を形成した面と反対側の面を研削して、前記第１の半導体チップの前記回路形成面と反対側の面を露出させる工程と、
前記第１の半導体チップの前記回路形成面と反対側の面上に第１の放熱板を接続する工程と
を有することを特徴とする半導体装置の製造方法。 A first semiconductor chip and a second semiconductor chip having a second heat dissipation plate connected to the surface opposite to the circuit formation surface are placed on a support plate having a flat surface, and the circuit formation surface is placed below the first semiconductor chip. And arranging the process,
Coating the first semiconductor chip and the second semiconductor chip with a mold resin;
A rewiring layer having a rewiring for electrically connecting the first semiconductor chip and the second semiconductor chip is formed on the circuit forming surface side of the first semiconductor chip and the second semiconductor chip. And a process of
Grinding the surface of the mold resin opposite to the surface on which the rewiring layer is formed to expose the surface of the first semiconductor chip opposite to the circuit forming surface;
Connecting a first heat radiating plate to a surface of the first semiconductor chip opposite to the circuit forming surface. A method for manufacturing a semiconductor device, comprising:
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