JP5984688B2

JP5984688B2 - Signal output device

Info

Publication number: JP5984688B2
Application number: JP2013008030A
Authority: JP
Inventors: 哲人深井; 典夫古茂田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2013-01-21
Filing date: 2013-01-21
Publication date: 2016-09-06
Anticipated expiration: 2033-01-21
Also published as: JP2014139715A

Description

本発明は、信号出力装置に関するものである。本発明は、特にデジタル信号を出力する信号出力装置に関するものである。 The present invention relates to a signal output device. The present invention particularly relates to a signal output device that outputs a digital signal.

ＤＡコンバータ等へ出力される任意の波形データを生成するデジタル回路がある。このデジタル回路は、直線波形データを生成する（例えば、特許文献１）。
ここで、直線波形データとは、初期値ａ（開始値ａ）から目標値ｂ（終了値ｂ）に向かって直線的に値が更新される（値が変化する）信号である。そして、初期値ａ、目標値ｂ、総更新回数Ｘ（総出力回数Ｘ）が与えられた場合、直線波形データの更新回数（出力回数）ｎ回目の出力値Ｙ_ｎは、以下の式にて求められる。
Ｙ_ｎ＝ａ＋（ｂ−ａ）×ｄ。ここで、ｄ＝ｎ／Ｘ（更新回数/総更新回数＝割合）。
また、対数を用いることで、この直線波形データを生成するデジタル回路がある（例えば、特許文献２）。 There is a digital circuit that generates arbitrary waveform data output to a DA converter or the like. This digital circuit generates linear waveform data (for example, Patent Document 1).
Here, the linear waveform data is a signal whose value is linearly updated (value changes) from the initial value a (start value a) to the target value b (end value b). When the initial value a, target value b, and total update count X (total output count X) are given, the linear waveform data update count (output count) n-th output value Y _n is given by the following equation: Desired.
_{Y n = a + (b-} a) × d. Here, d = n / X (number of updates / total number of updates = ratio).
In addition, there is a digital circuit that generates this linear waveform data by using a logarithm (for example, Patent Document 2).

特開昭５１−９３４８号公報Japanese Patent Laid-Open No. 51-9348 特開昭６２−２４５４３４号公報Japanese Patent Laid-Open No. 62-245434

例えば、特許文献１のように、初期値ａを用いて各回の出力値Ｙ_ｎを生成しようとすると乗算回路が必要となる。そして、乗算回路は加算回路や減算回路に比べ、回路規模が大きくなり、回路面積増大に繋がるという課題がある。また、特許文献２では、基本となる差分値をメモリに記憶し、そのメモリから取り出した値を使用して演算を行っており、乗算は不要となるが、代わりに近似値を格納したメモリ（ＲＡＭまたはＲＯＭ）が必要となる。更には、対数計算用のメモリも必要となる。その為、回路面積が増えてしまうという課題がある。 For example, as in Patent Document 1, a multiplier circuit is required to generate the output value Y _n each time using the initial value a. The multiplication circuit has a problem that the circuit scale is larger than that of the addition circuit or the subtraction circuit, leading to an increase in circuit area. Further, in Patent Document 2, a basic difference value is stored in a memory, and an operation is performed using a value extracted from the memory. Multiplication is not necessary, but instead a memory that stores an approximate value ( RAM or ROM) is required. Furthermore, a logarithmic calculation memory is also required. Therefore, there is a problem that the circuit area increases.

本発明は、例えば、乗算回路を用いずに、直線波形データを生成する信号出力装置を得ることを主な目的とする。 For example, a main object of the present invention is to obtain a signal output device that generates linear waveform data without using a multiplication circuit.

本発明に係る信号出力装置は、
予め設定された１回目〜Ｘ回目（Ｘは２以上の正の整数）の更新回数の各回において、信号値を更新し、更新した信号値を出力すると共に、更新回数＝ｎ回目（ｎ＝１）の前回である更新回数＝ｎ回目（ｎ＝０）に相当する初期状態に初期値の信号値を出力する出力部と、算出部とを備え、
（１）初期状態である更新回数＝ｎ回目（ｎ＝０）において、
前記出力部が、初期値ａを信号値Ｙ_０として出力し、
前記算出部が、前記出力部が出力した信号値Ｙ_０を入力し、入力した信号値Ｙ_０から目標値ｂまでの差分量（ｂ−Ｙ_０）を算出すると共に、算出した差分量（ｂ−Ｙ_０）に基づいて、信号値Ｙ_０から、前記出力部が更新回数＝ｎ回目（ｎ＝１）に出力する信号値Ｙ_１への更新量ΔＹ_１を算出し、
（２）更新回数＝ｎ回目（ｎ＝１）において、
前記出力部が、前記算出部により算出された更新量ΔＹ_１に基づき、信号値Ｙ_０を信号値Ｙ_１へ更新し、信号値Ｙ_１を出力し、
前記算出部が、前記出力部が出力した信号値Ｙ_１を入力し、入力した信号値Ｙ_１から目標値ｂまでの差分量（ｂ−Ｙ_１）を算出すると共に、算出した差分量（ｂ−Ｙ_１）に基づいて、信号値Ｙ_１から、前記出力部が更新回数＝ｎ回目（ｎ＝２）に出力する信号値Ｙ_２への更新量ΔＹ_２を算出し、
（３）更新回数＝ｎ回目（２≦ｎ≦Ｘ−１）においても、更新回数＝ｎ回目（ｎ＝１）と同様に、
前記出力部が、前記算出部により算出された更新量ΔＹ_ｎに基づき、信号値Ｙ_ｎ−１を信号値Ｙ_ｎへ更新し、信号値Ｙ_ｎを出力し、
前記算出部が、前記出力部が出力した信号値Ｙ_ｎを入力し、入力した信号値Ｙ_ｎから目標値ｂまでの差分量（ｂ−Ｙ_ｎ）を算出すると共に、算出した差分量（ｂ−Ｙ_ｎ）に基づいて、信号値Ｙ_ｎから、前記出力部が更新回数＝ｎ＋１回目に出力する信号値Ｙ_ｎ＋１への更新量ΔＹ_ｎ＋１を算出し、
（４）更新回数＝ｎ回目（ｎ＝Ｘ）において、
前記出力部が、前記算出部により算出された更新量ΔＹ_ｎに基づき、信号値Ｙ_ｎ−１を目標値ｂへ更新し、目標値ｂを最終的に出力することを特徴とする。 The signal output device according to the present invention is:
The signal value is updated and the updated signal value is output at each of the preset first to Xth update times (X is a positive integer greater than or equal to 2), and the update count = nth (n = 1) ) Including an output unit that outputs an initial signal value in an initial state corresponding to the previous update count = nth (n = 0), and a calculation unit,
(1) In the initial state, the number of updates = nth (n = 0),
The output unit may output an initial value a as a signal value Y _0,
The calculation unit inputs the signal value Y ₀ output from the output unit, calculates a difference amount (b−Y ₀ ) from the input signal value Y ₀ to the target value b, and calculates the calculated difference amount (b -Y ₀ ), based on the signal value Y ₀ , an update amount ΔY ₁ to the signal value Y ₁ output by the output unit at the number of updates = n times (n = 1) is calculated,
(2) Update count = n-th (n = 1)
The output unit updates the signal value Y ₀ to the signal value Y ₁ based on the update amount ΔY ₁ calculated by the calculation unit, and outputs the signal value Y ₁ .
The calculation unit inputs the signal value Y ₁ output from the output unit, calculates a difference amount (b−Y ₁ ) from the input signal value Y ₁ to the target value b, and calculates the calculated difference amount (b -Y ₁ ), from the signal value Y ₁ , an update amount ΔY ₂ to the signal value Y ₂ output by the output unit at the number of updates = n times (n = 2) is calculated,
(3) In the update count = n-th (2 ≦ n ≦ X−1), similarly to the update count = n-th (n = 1),
The output unit updates the signal value Y _n−1 to the signal value Y _n based on the update amount ΔY _n calculated by the calculation unit, and outputs the signal value Y _n .
The calculation unit inputs the signal value Y _n output from the output unit, calculates a difference amount (b−Y _n ) from the input signal value Y _n to the target value b, and calculates the calculated difference amount (b based on the -Y _n), from the signal value _{Y n,} and calculates the update amount [Delta] Y _{n + 1} to the signal value _{Y n + 1} to the output unit outputs the update count = n + 1 th,
(4) In the update count = nth (n = X),
The output unit updates the signal value Y _n−1 to the target value b based on the update amount ΔY _n calculated by the calculation unit, and finally outputs the target value b.

本発明に係る信号出力装置は、更新回数＝ｎ回目にて出力した信号値Ｙ_ｎを用いて、更新回数＝ｎ＋１回目に出力する信号値Ｙ_ｎ＋１への更新量ΔＹ_ｎ＋１を算出することで、信号値Ｙ_ｎ＋１の算出に初期値ａを用いない。そのため、本発明に係る信号出力装置は、乗算回路を用いずに直線波形データを生成することが可能である。 The signal output device according to the present invention calculates the update amount ΔY _{n + 1} to the signal value Y _{n + 1} output at the number of updates = n + 1 using the signal value Y _n output at the number of updates = n. The initial value a is not used to calculate the signal value Y _{n + 1} . Therefore, the signal output device according to the present invention can generate linear waveform data without using a multiplication circuit.

実施の形態１に係る信号出力装置１００の構成の例を示す図。FIG. 3 is a diagram illustrating an example of a configuration of a signal output device 100 according to the first embodiment. 実施の形態１に係る直線波形データの例を示す図。FIG. 4 is a diagram showing an example of linear waveform data according to the first embodiment. 従来の直線波形データの算出処理を示す図。The figure which shows the calculation process of the conventional linear waveform data. 実施の形態２に係る更新部４０の例を示す図。The figure which shows the example of the update part 40 which concerns on Embodiment 2. FIG. 実施の形態３に係る信号出力装置１００の例を示す図。FIG. 6 is a diagram illustrating an example of a signal output device 100 according to Embodiment 3. 実施の形態４に係る波形データの例を示す図である（（ａ）は、更新回数＝０回目、（ｂ）は、更新回数＝１回目、（ｃ）は、更新回数＝２回目）。It is a figure which shows the example of the waveform data which concern on Embodiment 4 ((a) is the update frequency = 0th, (b) is the update frequency = 1st, (c) is the update frequency = 2nd).

実施の形態１．
（信号出力装置の構成）
図１は、信号出力装置１００の構成の例を示す図である。
信号出力装置１００は、直線波形データを生成する装置であり、換言すると、波形生成回路（波形生成装置）である。
信号出力装置１００は、出力部５０と算出部６０とを備える。
出力部５０は、加算器３と更新部４０とを備え、更新部４０は、セレクタ４と記憶素子５とを備える。また、算出部６０は、減算器１ａ（第１の減算器）と減算器１ｂ（第２の減算器）と除算器２とを備える。
直線波形データの具体例を示すと共に、信号出力装置の動作を以下に説明する。 Embodiment 1 FIG.
(Configuration of signal output device)
FIG. 1 is a diagram illustrating an example of the configuration of the signal output device 100.
The signal output device 100 is a device that generates linear waveform data, in other words, a waveform generation circuit (waveform generation device).
The signal output device 100 includes an output unit 50 and a calculation unit 60.
The output unit 50 includes an adder 3 and an update unit 40, and the update unit 40 includes a selector 4 and a storage element 5. The calculation unit 60 includes a subtractor 1a (first subtractor), a subtractor 1b (second subtractor), and a divider 2.
A specific example of linear waveform data is shown, and the operation of the signal output device will be described below.

（信号出力装置の動作の概要）
図２は、直線波形データの例を示す図である。
前述の通り、直線波形データとは、初期値ａから目標値ｂに向かって直線的に値が更新される（変化する）信号である。
図２の縦軸は、信号出力装置１００が出力する信号の信号値を示し、横軸は、信号出力装置１００が信号の信号値を更新する更新回数を示す。この更新回数は、信号出力装置１００が信号の信号値を更新し、更新した信号値を出力する出力回数と同じである。
出力部５０は、予め設定された１回目〜Ｘ回目（Ｘは２以上の正の整数）の更新回数の各回において、信号値を更新し、更新した信号値を出力すると共に、更新回数＝ｎ回目（ｎ＝１）の前回である更新回数＝ｎ回目（ｎ＝０）に相当する初期状態に初期値の信号値を出力する。 (Outline of operation of signal output device)
FIG. 2 is a diagram illustrating an example of linear waveform data.
As described above, the linear waveform data is a signal whose value is linearly updated (changed) from the initial value a toward the target value b.
The vertical axis in FIG. 2 indicates the signal value of the signal output by the signal output device 100, and the horizontal axis indicates the number of updates by which the signal output device 100 updates the signal value of the signal. This number of updates is the same as the number of times that the signal output device 100 updates the signal value of the signal and outputs the updated signal value.
The output unit 50 updates the signal value and outputs the updated signal value at each of the preset update times from the first time to the Xth time (X is a positive integer equal to or greater than 2), and the update number = n The signal value of the initial value is output to the initial state corresponding to the update count = nth (n = 0) which is the previous time of the first (n = 1).

そして、実施の形態１の信号出力装置１００は、以下の式に基づいた信号値を出力する。
「信号値Ｙ_ｎ＋１＝（ｂ−Ｙ_ｎ）／（Ｘ−ｎ）＋Ｙ_ｎ」。
ここで、目標値ｂと予め設定されたＸ回目（Ｘは２以上の正の整数）は、定数である。
また、信号値Ｙ_ｎは、信号出力装置１００がｎ回目に更新した信号値であり、信号値Ｙ_ｎ＋１は、信号出力装置１００がｎ回目の次の回であるｎ＋１回目に更新する信号値である。すなわち、回数ｎと信号値Ｙ_ｎと信号値Ｙ_ｎ＋１とは変数である。
信号出力装置１００が図２に示す直線波形データを出力する動作の詳細を以下に説明する。 And the signal output device 100 of Embodiment 1 outputs the signal value based on the following formula | equation.
“Signal value Y _{n + 1} = (b−Y _n ) / (X−n) + Y _n ”.
Here, the target value b and the preset Xth time (X is a positive integer of 2 or more) are constants.
The signal value Y _n is a signal value updated by the signal output device 100 for the nth time, and the signal value Y _{n + 1} is a signal value updated by the signal output device 100 for the n + 1th time which is the next time of the nth time. is there. That is, the number n, the signal value Y _n and the signal value Y _{n + 1} are variables.
Details of the operation in which the signal output device 100 outputs the linear waveform data shown in FIG. 2 will be described below.

（初期状態における動作：ｎ＝０）
図１に示すように、セレクタ４には、加算器３からの出力と初期値ａとｉｎｉｔ信号とが入力される。
初期状態である更新回数＝ｎ回目（ｎ＝０）において、ｉｎｉｔ信号は「１（Ｈｉｇｈ）」となっている。そして、セレクタ４は、ｉｎｉｔ信号が「１（Ｈｉｇｈ）」の場合、初期値ａを選択して、記憶素子５に出力する。
ここで、図示は省略するが、信号出力装置１００は、初期値ａを記憶するメモリを備えており、セレクタ４は当該メモリから初期値ａを入力する。
記憶素子５は、セレクタ４から出力された初期値ａを記憶すると共に、記憶した初期値ａを信号値Ｙ_０として出力し続ける。すなわち、出力部５０は、初期状態において初期値ａを信号値Ｙ_０として出力する。
つまり、「信号値Ｙ_０＝初期値ａ」である。 (Operation in the initial state: n = 0)
As shown in FIG. 1, the output from the adder 3, the initial value a, and the init signal are input to the selector 4.
In the initial state, the number of updates = n (n = 0), the init signal is “1 (High)”. When the init signal is “1 (High)”, the selector 4 selects the initial value “a” and outputs it to the storage element 5.
Here, although not shown, the signal output apparatus 100 includes a memory for storing the initial value a, and the selector 4 inputs the initial value a from the memory.
Storage element 5, stores the initial value a which is output from the selector 4, continues to output the stored initial value a as a signal value Y _0. That is, the output unit 50 outputs the initial value “a” as the signal value Y ₀ in the initial state.
That is, “signal value Y ₀ = initial value a”.

ここで、記憶素子５は例えばフリップフロップ回路である。
図示は省略するが、信号出力装置１００は、周期的なクロック信号（クロックパルス）を生成するクロック信号生成回路を備えている。そして、クロック信号生成回路は、このクロック信号を記憶素子５に出力する。
記憶素子５はクロック信号が入力された時（例えば、クロック信号が「０（Ｌｏｗ）」から「１（Ｈｉｇｈ）」に立ちあがる時）に、信号入力端子に入力されている信号値を新たに記憶し、次のクロック信号が入力されるまで、記憶した信号値を出力し続ける。そして、記憶素子５は次のクロック信号が入力されると、次のクロック信号が入力された時に、信号入力端子に入力されている信号値を新たに記憶する。 Here, the memory element 5 is, for example, a flip-flop circuit.
Although not shown, the signal output device 100 includes a clock signal generation circuit that generates a periodic clock signal (clock pulse). Then, the clock signal generation circuit outputs this clock signal to the storage element 5.
The storage element 5 newly stores the signal value input to the signal input terminal when the clock signal is input (for example, when the clock signal rises from “0 (Low)” to “1 (High)”). The stored signal value continues to be output until the next clock signal is input. When the next clock signal is input, the storage element 5 newly stores the signal value input to the signal input terminal when the next clock signal is input.

なお、信号出力装置１００は、デジタル回路である。そして、信号値は複数ビットで表わされ、当該複数ビット分の処理がパラレルに行われるが、このパラレル処理の説明は、実施の形態１においては省略する（実施の形態２以降についても同様）。
具体例として、記憶素子５は、当該複数ビットの各ビットに対し記憶素子がそれぞれ備えられるが、複数の記憶素子の図示及びパラレル処理の説明を省略し、単に１つの記憶素子５として図示し、説明を進める。他の構成要素も同様である。 The signal output device 100 is a digital circuit. The signal value is represented by a plurality of bits, and the processing for the plurality of bits is performed in parallel. The description of the parallel processing is omitted in the first embodiment (the same applies to the second and subsequent embodiments). .
As a specific example, the storage element 5 is provided with a storage element for each of the plurality of bits. However, illustration of the plurality of storage elements and description of parallel processing are omitted, and the storage element 5 is simply illustrated as one storage element 5 Proceed with the explanation. The same applies to other components.

出力部５０が信号値Ｙ_０を出力すると、算出部６０の減算器１ａは、前記出力部が出力した信号値Ｙ_０と目標値ｂとを入力し、入力した信号値Ｙ_０から目標値ｂまでの差分量（ｂ−Ｙ_０）を算出し、算出した差分量（ｂ−Ｙ_０）を出力する。また、算出部６０の減算器１ｂは、出力部５０の更新回数ｎ（ｎ＝０）と、更新回数のＸ回目の回数Ｘ（総更新回数Ｘ）を入力し、回数Ｘから更新回数ｎを減算し、減算した結果を残回数（Ｘ−ｎ）＝（Ｘ−０）＝Ｘとして出力する。
ここで、図示は省略するが、信号出力装置１００は、目標値ｂを記憶するメモリを備えており、減算器１ａは当該メモリから目標値ｂを入力する。また、信号出力装置１００は、回数Ｘを記憶するメモリを備えており、減算器１ａは当該メモリから回数Ｘ（総更新回数Ｘ）を入力する。更に、図示は省略するが、信号出力装置１００は、更新回数ｎをカウントするカウント回路を備えており、減算器１ａは当該カウント回路から更新回数ｎを入力する。 When the output unit 50 outputs a signal value Y _0, subtractor 1a calculator 60 inputs the target value b signal value Y ₀ of the output unit is output, the target value b from the signal value Y ₀ input The difference amount (b−Y ₀ ) is calculated, and the calculated difference amount (b−Y ₀ ) is output. Also, the subtractor 1b of the calculation unit 60 inputs the update number n (n = 0) of the output unit 50 and the Xth number X (total update number X) of the update number, and the update number n is calculated from the number X. The result of the subtraction is output as the remaining number of times (Xn) = (X-0) = X.
Here, although not shown, the signal output device 100 includes a memory for storing the target value b, and the subtractor 1a inputs the target value b from the memory. The signal output device 100 includes a memory for storing the number of times X, and the subtractor 1a inputs the number of times X (total number of updates X) from the memory. Further, although not shown, the signal output apparatus 100 includes a count circuit that counts the number of updates n, and the subtractor 1a inputs the number of updates n from the count circuit.

そして、算出部６０の除算器２は、減算器１ａが出力した差分量（ｂ−Ｙ_０）と減算器１ｂが出力した残回数（Ｘ−ｎ）＝（Ｘ−０）＝Ｘとを入力し、差分量（ｂ−Ｙ_０）を残回数（Ｘ−ｎ）＝Ｘで除算し、除算した結果を更新量ΔＹ_１として出力する。すなわち、除算器２は、減算器１ａが出力した差分量（ｂ−Ｙ_０）に基づいて、信号値Ｙ_０から、出力部５０が更新回数＝ｎ回目（ｎ＝１）に出力する信号値Ｙ_１への更新量ΔＹ_１を算出する。 Then, the divider 2 of the calculation unit 60 inputs the difference amount (b−Y ₀ ) output from the subtractor 1a and the remaining number (X−n) = (X−0) = X output from the subtractor 1b. Then, the difference amount (b−Y ₀ ) is divided by the remaining number of times (X−n) = X, and the result of division is output as the update amount ΔY ₁ . That is, the divider 2 uses the difference value (b−Y ₀ ) output from the subtractor 1 a to output the signal value output from the signal value Y ₀ by the output unit 50 at the update count = nth (n = 1). It calculates the update amount [Delta] Y ₁ to Y _1.

更に、出力部５０の加算器３は、除算器２が出力した更新量ΔＹ_１を入力し、信号値Ｙ_０と更新量ΔＹ_１とを加算し、加算した結果を信号値Ｙ_１としてセレクタ４に出力する。
すなわち、「信号値Ｙ_１＝（ｂ−Ｙ_０）／（Ｘ−ｎ）＋Ｙ_０＝（ｂ−ａ）／Ｘ＋ａ」となる。 Further, the adder 3 of the output unit 50 receives the update amount ΔY ₁ output from the divider 2, adds the signal value Y ₀ and the update amount ΔY _1, and selects the result as the signal value Y ₁ as a selector 4. Output to.
That is, “signal value Y ₁ = (b−Y ₀ ) / (X−n) + Y ₀ = (b−a) / X + a”.

この時点においては、セレクタ４は、初期値ａを選択したままであり、記憶素子５は、初期値ａを信号値Ｙ_０として出力している。 At this point, the selector 4 is still selected initial value a, the storage element 5, and outputs the initial value a as a signal value Y _0.

（更新回数＝１回目における動作：ｎ＝１）
そして、信号出力装置１００が信号値の更新処理を開始すると、カウント回路は、更新処理開始直後のクロック信号を更新回数＝１回目としてカウントする。 (Number of updates = operation at the first time: n = 1)
When the signal output device 100 starts the update process of the signal value, the count circuit counts the clock signal immediately after the start of the update process as the update count = 1.

更に、信号出力装置１００が信号値の更新処理を開始すると、ｉｎｉｔ信号が「０（Ｌｏｗ）」になる。セレクタ４は、ｉｎｉｔ信号が「０（Ｌｏｗ）」になると、加算器３から出力された信号値Ｙ_１を選択して、信号値Ｙ_１を記憶素子５に出力する。つまり、更新回数＝ｎ回目（ｎ＝１）となったことを契機として、セレクタ４は、初期値ａから信号値Ｙ_１へ選択を切り替えて、信号値Ｙ_１を記憶素子５に出力する。
一方、記憶素子５もカウント回路が更新回数＝１回目としてカウントしたクロック信号を入力することにより、新たな信号値を記憶する。つまり、記憶素子５は、更新回数＝ｎ回目（ｎ＝１）となったことを契機として、セレクタ４から出力された信号値Ｙ_１を記憶すると共に、記憶した信号値Ｙ_１を出力する。
すなわち、更新回数＝ｎ回目（ｎ＝１）において、出力部５０は、算出部６０により算出された更新量ΔＹ_１に基づき、信号値Ｙ_０を信号値Ｙ_１へ更新し、信号値Ｙ_１を出力する。 Furthermore, when the signal output device 100 starts the signal value update process, the init signal becomes “0 (Low)”. When the init signal becomes “0 (Low)”, the selector 4 selects the signal value Y ₁ output from the adder 3 and outputs the signal value Y ₁ to the storage element 5. In other words, the selector 4 switches the selection from the initial value a to the signal value Y ₁ and outputs the signal value Y ₁ to the storage element 5 when the number of updates = n times (n = 1).
On the other hand, the storage element 5 also stores a new signal value by inputting the clock signal counted by the count circuit as the update count = 1. In other words, the storage device 5, as a trigger that was updated count = n-th and (n = 1), stores the signal value Y ₁ output from the selector 4 outputs the stored signal value Y _1.
That is, at the update count = nth (n = 1), the output unit 50 updates the signal value Y ₀ to the signal value Y ₁ based on the update amount ΔY ₁ calculated by the calculation unit 60, and the signal value Y ₁ Is output.

一方、算出部６０の減算器１ａは、前記出力部が出力した信号値Ｙ_１と目標値ｂとを入力し、入力した信号値Ｙ_１から目標値ｂまでの差分量（ｂ−Ｙ_１）を算出し、算出した差分量（ｂ−Ｙ_１）を出力する。また、算出部６０の減算器１ｂは、出力部５０の更新回数ｎ（ｎ＝１）と、更新回数のＸ回目の回数Ｘを入力し、回数Ｘから更新回数ｎ＝１を減算し、減算した結果を残回数（Ｘ−ｎ）＝（Ｘ−１）として出力する。 On the other hand, the subtractor 1a calculator 60 receives the output unit and the signal value Y ₁ and the output and the target value b, the amount of difference from the signal value Y ₁ input to the target value b (b-Y ₁₎ And the calculated difference amount (b−Y ₁ ) is output. Further, the subtractor 1b of the calculation unit 60 inputs the update number n (n = 1) of the output unit 50 and the X number X of the update number, subtracts the update number n = 1 from the number X, and performs subtraction. The result is output as the remaining number of times (X−n) = (X−1).

更に、算出部６０の除算器２は、減算器１ａが出力した差分量（ｂ−Ｙ_１）と減算器１ｂが出力した残回数（Ｘ−１）とを入力し、差分量（ｂ−Ｙ_１）を残回数（Ｘ−１）で除算し、除算した結果を更新量ΔＹ_１として出力する。すなわち、除算器２は、減算器１ａが出力した差分量（ｂ−Ｙ_１）に基づいて、信号値Ｙ_１から、出力部５０が更新回数＝ｎ回目（ｎ＝２）に出力する信号値Ｙ_２への更新量ΔＹ_２を算出する。 Further, the divider 2 of the calculation unit 60 inputs the difference amount (b−Y ₁ ) output from the subtractor _{1 a} and the remaining number (X−1) output from the subtractor ₁ b, and the difference amount (b−Y ₁ ) is divided by the remaining number of times (X−1), and the result of division is output as an update amount ΔY ₁ . That is, the divider 2, subtracter 1a is based on the difference amount that is output _{(b-Y 1),} from the signal values _{Y 1,} the signal value output unit 50 to output the update count = n-th (n = 2) It calculates the update amount [Delta] Y ₂ to Y _2.

そして、出力部５０の加算器３は、除算器２が出力した更新量ΔＹ_２を入力し、信号値Ｙ_１と更新量ΔＹ_２とを加算し、加算した結果を信号値Ｙ_２としてセレクタ４に出力する。
すなわち、「信号値Ｙ_２＝（ｂ−Ｙ_１）／（Ｘ−ｎ）＋Ｙ_１＝（ｂ−Ｙ_１）／（Ｘ−１）＋Ｙ_１」となる。 The adder 3 of the output unit 50 receives the update amount ΔY ₂ output from the divider 2, adds the signal value Y ₁ and the update amount ΔY _2, and sets the addition result as the signal value Y ₂ as a selector 4. Output to.
That is, “signal value Y ₂ = (b−Y ₁ ) / (X−n) + Y ₁ = (b−Y ₁ ) / (X−1) + Y ₁ ”.

セレクタ４は、信号値Ｙ_２を記憶素子５に出力するが、この時点においては、更新処理開始後から２回目のクロック信号が発生しておらず、記憶素子５は、新たな信号値Ｙ_２が入力されていても、新たな信号値Ｙ_２を記憶しない。その為、記憶素子５は、信号値Ｙ_１を出力している。
そして、２回目のクロック信号が発生した時点で、カウント回路が更新回数＝２回目とカウントすると共に、記憶素子５が新たな信号値Ｙ_２を記憶し、記憶した信号値Ｙ_２を出力する。
すなわち、記憶素子５とは、信号値が更新されるタイミングで、更新された信号値を選択し、出力する。 The selector 4 outputs the signal value Y ₂ to the storage element 5, but at this point in time, the second clock signal has not been generated since the start of the update process, and the storage element 5 has a new signal value Y _2. There also be entered, it does not store a new signal values Y _2. Therefore, the storage device 5, and outputs a signal value Y _1.
Then, when the second clock signal is generated, the count circuit with counts and update count = the second storage device 5 stores the new signal values Y _2, and outputs the stored signal value Y _2.
That is, the memory element 5 selects and outputs the updated signal value at the timing when the signal value is updated.

（更新回数＝ｎ回目（２≦ｎ≦Ｘ−１）における動作）
更新回数＝ｎ回目（２≦ｎ≦Ｘ−１）においても、更新回数＝ｎ回目（ｎ＝１）と同様である。
ここで、更新回数＝ｎ回目とし、更新回数＝ｎ回目において出力部が出力する信号値を信号値Ｙ_ｎとして説明を進める。 (Number of updates = n-th operation (2 ≦ n ≦ X−1))
The number of updates = n times (2 ≦ n ≦ X−1) is the same as the number of updates = n times (n = 1).
Here, the number of updates = the n-th, the description will signal value output unit outputs the update count = n-th as a signal value Y _n.

更新回数＝ｎ回目において、記憶素子５は、セレクタ４から出力された信号値Ｙ_ｎを記憶すると共に、記憶した信号値Ｙ_ｎを出力する。すなわち、更新回数＝ｎ回目において、出力部５０は、算出部６０により算出された更新量ΔＹ_ｎに基づき、信号値Ｙ_ｎ−１を信号値Ｙ_ｎへ更新し、信号値Ｙ_ｎを出力する。ここで、信号値Ｙ_ｎ−１は、出力部が更新回数＝ｎ回目の直前の回（更新回数＝ｎ−１回目）に出力していた信号値である。 In update count = n-th storage element 5, stores the signal value Y _n output from the selector 4 outputs the stored signal value Y _n. That is, at the number of updates = n, the output unit 50 updates the signal value Y _n−1 to the signal value Y _n based on the update amount ΔY _n calculated by the calculation unit 60, and outputs the signal value Y _n . . Here, the signal value Y _n−1 is a signal value output by the output unit immediately before the update count = n times (update count = n−1 times).

一方、算出部６０の減算器１ａは、前記出力部が出力した信号値Ｙ_ｎと目標値ｂとを入力し、入力した信号値Ｙ_ｎから目標値ｂまでの差分量（ｂ−Ｙ_ｎ）を算出し、算出した差分量（ｂ−Ｙ_ｎ）を出力する。換言すると、減算器１ａは、目標値ｂから更新回数＝ｎ回目の信号値Ｙ_ｎを減算し、減算した結果を差分量（ｂ−Ｙ_ｎ）として出力する。
また、算出部６０の減算器１ｂは、出力部５０の更新回数ｎと、更新回数のＸ回目の回数Ｘを入力し、回数Ｘから更新回数ｎを減算し、減算した結果を残回数（Ｘ−ｎ）として出力する。
更に、算出部６０の除算器２は、減算器１ａが出力した差分量（ｂ−Ｙ_ｎ）と減算器１ｂが出力した残回数（Ｘ−ｎ）とを入力し、差分量（ｂ−Ｙ_ｎ）を残回数（Ｘ−ｎ）で除算し、除算した結果を更新量ΔＹ_ｎ＋１として出力する。すなわち、除算器２は、減算器１ａが出力した差分量（ｂ−Ｙ_ｎ）に基づいて、信号値Ｙ_ｎから、出力部５０が更新回数＝ｎ＋１回目に出力する信号値Ｙ_ｎ＋１への更新量ΔＹ_ｎ＋１を算出する。
なお、ここで説明した算出部６０の動作は、初期状態（更新回数＝０回目（ｎ＝０））においても、同様である。 On the other hand, the subtractor 1a of the calculation unit 60 inputs the signal value Y _n output from the output unit and the target value b, and the difference amount (b−Y _n ) from the input signal value Y _n to the target value b. And the calculated difference amount (b−Y _n ) is output. In other words, the subtractor 1a is a signal value Y _n from the target value b update count = n-th subtraction, and outputs the subtraction result as a difference amount (b-Y _n).
Further, the subtractor 1b of the calculating unit 60 inputs the update number n of the output unit 50 and the X number X of the update number, subtracts the update number n from the number X, and subtracts the subtraction result to the remaining number (X -N).
Further, the divider 2 of the calculation unit 60 inputs the difference amount (b−Y _n ) output from the subtractor 1 a and the remaining number (X−n) output from the subtractor ₁ b, and calculates the difference amount (b−Y _n ) is divided by the remaining number of times (X−n), and the result of division is output as an update amount ΔY _{n + 1} . That is, the divider 2 updates the signal value Y _n from the signal value Y _n to the signal value Y _{n + 1} output by the output unit 50 at the update count = n + 1 time based on the difference amount (b−Y _n ) output by the subtractor 1a. The amount ΔY _{n + 1} is calculated.
The operation of the calculation unit 60 described here is the same in the initial state (number of updates = 0 (n = 0)).

そして、出力部５０の加算器３は、除算器２が出力した更新量ΔＹ_ｎ＋１を入力し、更新回数＝ｎ回目の信号値Ｙ_ｎと更新量ΔＹ_ｎ＋１とを加算し、加算した結果を信号値Ｙ_ｎ＋１としてセレクタ４に出力する。
すなわち、「信号値Ｙ_ｎ＋１＝（ｂ−Ｙ_ｎ）／（Ｘ−ｎ）＋Ｙ_ｎ」となる。
セレクタ４は、信号値Ｙ_ｎ＋１を記憶素子５に出力する。
更新回数＝ｎ＋１回目において、記憶素子５は、セレクタ４から出力された信号値Ｙ_ｎ＋１を記憶すると共に、記憶した信号値Ｙ_ｎ＋１を出力する。すなわち、更新回数＝ｎ＋１回目において、出力部５０は、算出部６０により算出された更新量ΔＹ_ｎ＋１に基づき、信号値Ｙ_ｎを信号値Ｙ_ｎ＋１へ更新し、信号値Ｙ_ｎ＋１を出力する。
すなわち、更新部４０（セレクタ４及び記憶素子５）は、加算器３が出力した信号値Ｙ_ｎ＋１を入力し、更新回数＝ｎ＋１回目において、更新回数＝ｎ回目の信号値Ｙ_ｎを入力した信号値Ｙ_ｎ＋１に更新し、信号値Ｙ_ｎ＋１を出力する。
なお、ここで説明した出力部５０の動作は、初期状態（更新回数＝０回目（ｎ＝０））においても、同様である。 The adder 3 of the output unit 50 receives the update amount ΔY _{n + 1} output from the divider 2, adds the number of updates = n times the signal value Y _n and the update amount ΔY _{n + 1,} and outputs the addition result as a signal The value Y _{n + 1} is output to the selector 4.
That is, “signal value Y _{n + 1} = (b−Y _n ) / (X−n) + Y _n ”.
The selector 4 outputs the signal value Y _{n + 1} to the storage element 5.
At the number of updates = n + 1, the storage element 5 stores the signal value Y _{n + 1} output from the selector 4 and outputs the stored signal value Y _{n + 1} . That is, in the update count = n + 1-th, the output unit 50 on the basis of the calculated by the calculation unit 60 updates the amount [Delta] Y _{n + 1,} and updates the signal value _{Y n} to the signal value _{Y n + 1,} and outputs a signal value _{Y n + 1.}
In other words, the update unit 40 (the selector 4 and the storage element 5) receives the signal value Y _{n + 1} output from the adder 3, and when the update count = n + 1, the update count = nth signal value Y _n is input. The value Yn _{+ 1} is updated and the signal value Yn _{+ 1} is output.
Note that the operation of the output unit 50 described here is the same in the initial state (number of updates = 0 (n = 0)).

以上の動作をまとめると、算出部６０は、出力部５０が更新回数＝ｎ回目（１≦ｎ≦Ｘ−１）において出力した信号値Ｙ_ｎを入力し、入力した信号値Ｙ_ｎから目標値ｂまでの差分量（ｂ−Ｙ_ｎ）を算出する。更に、算出部６０は、算出した差分量（ｂ−Ｙ_ｎ）に基づいて、出力部５０がｎ回目に出力した信号値Ｙ_ｎから、出力部５０が更新回数＝ｎ＋１回目に出力する信号値Ｙ_ｎ＋１への更新量ΔＹ_ｎ＋１を算出する。
そして、出力部５０は、算出部により算出された更新量ΔＹ_ｎ＋１に基づき、更新回数＝ｎ＋１回目に信号値Ｙ_ｎを信号値Ｙ_ｎ＋１へ更新する。すなわち、出力部５０は、直前の回に出力した信号値Ｙ_ｎを用いて信号値Ｙ_ｎを信号値Ｙ_ｎ＋１に更新し、信号値Ｙ_ｎ＋１を出力する。 Summarizing the above operations, the calculation unit 60 inputs the signal value Y _n output by the output unit 50 at the update count = nth (1 ≦ n ≦ X−1), and the target value is obtained from the input signal value Y _n. The difference amount (b−Y _n ) up to b is calculated. Further, based on the calculated difference amount (b−Y _n ), the calculation unit 60 uses the signal value Y _n output by the output unit 50 for the nth time, and the signal value output by the output unit 50 for the number of updates = n + 1. It calculates the update amount [Delta] Y _{n + 1} to Y _{n + 1.}
Then, the output unit 50 updates the signal value Y _n to the signal value Y _{n + 1 at the} number of updates = n + 1 based on the update amount ΔY _{n + 1} calculated by the calculation unit. That is, the output unit 50 updates the signal value Y _n to the signal value Y _{n + 1} by using the signal value Y _n outputted immediately before the times, and outputs the signal value Y _{n + 1.}

（更新回数＝ｎ回目（ｎ＝Ｘ）における動作）
更新回数＝Ｘ−１回目において、出力部５０の加算器３は、「信号値Ｙ_ｎ＋１＝（ｂ−Ｙ_ｎ）／（Ｘ−（Ｘ−１））＋Ｙ_ｎ＝ｂ」を算出する。セレクタ４は目標値ｂを記憶素子５に出力する。
そして、更新回数＝Ｘ回目において、記憶素子５は、セレクタ４から出力された目標値ｂを記憶すると共に、記憶した目標値ｂを出力する。すなわち、更新回数＝Ｘ回目において、出力部５０は、算出部６０により算出された更新量ΔＹ_ｎに基づき、信号値Ｙ_ｎ−１を目標値ｂへ更新し、目標値ｂを最終的に出力する。 (Number of updates = operation at the nth time (n = X))
In the update count = X−1, the adder 3 of the output unit 50 calculates “signal value Y _{n + 1} = (b−Y _n ) / (X− (X−1)) + Y _n = b”. The selector 4 outputs the target value b to the storage element 5.
Then, at the number of updates = X, the storage element 5 stores the target value b output from the selector 4 and outputs the stored target value b. That is, at the number of updates = X, the output unit 50 updates the signal value Y _n−1 to the target value b based on the update amount ΔY _n calculated by the calculation unit 60, and finally outputs the target value b. To do.

（実施の形態１の効果）
図３は、従来の直線波形データの算出処理を示す図である。
従来は、「信号値Ｙ_ｎ＝ａ＋（ｂ−ａ）×（ｎ／Ｘ）」の式で信号値Ｙ_ｎを算出しているので、図３に示すように乗算器が必要であった。
一方、実施の形態１の信号出力装置１００は、「信号値Ｙ_ｎ＋１＝（ｂ−Ｙ_ｎ）／（Ｘ−ｎ）＋Ｙ_ｎ」の式で、直前の信号値Ｙ_ｎを用いて、次の信号値Ｙ_ｎ＋１を算出する。
つまり、実施の形態１の信号出力装置１００は、初動（更新回数１回目）以外は初期値ａを使うことなく、現在値（ｎ回目の信号値）を用いることで、次の回（ｎ＋１回目）の信号値を算出することが可能である。
その為、初期値からの経過時間分、乗算処理する必要がなくなるため、乗算器が必要なくなる。そして、回路面積を削減することが可能である。 (Effect of Embodiment 1)
FIG. 3 is a diagram showing a conventional linear waveform data calculation process.
Conventionally, since the signal value Y _n is calculated by the equation “signal value Y _n = a + (ba) × (n / X)”, a multiplier is required as shown in FIG.
On the other hand, the signal output device 100 according to the first embodiment uses the immediately preceding signal value Y _n in the expression “signal value Y _{n + 1} = (b−Y _n ) / (X−n) + Y _n ” and A signal value Y _{n + 1} is calculated.
That is, the signal output apparatus 100 according to the first embodiment uses the current value (n-th signal value) without using the initial value a except for the initial movement (the first update count), so that the next time (n + 1-th time). ) Signal value can be calculated.
Therefore, it is not necessary to perform a multiplication process for the elapsed time from the initial value, so that a multiplier is not necessary. In addition, the circuit area can be reduced.

実施の形態２．
実施の形態２について、主に実施の形態１との差異を説明する。
図４は、実施の形態２の更新部４０の例を示す図である。
実施の形態２では、更新部４０は、記憶素子５の代わりに、タイミング管理機能付き記憶素子６（記憶部）を有する。
このタイミング管理機能付き記憶素子６は、例えばイネーブル付きのフリップフロップ回路である。なお、タイミング管理機能付き記憶素子６は後述で説明の動作と同様の動作が可能であれば、イネーブル付きのフリップフロップ回路に限定されるものではない。 Embodiment 2. FIG.
The difference between the second embodiment and the first embodiment will be mainly described.
FIG. 4 is a diagram illustrating an example of the updating unit 40 according to the second embodiment.
In the second embodiment, the update unit 40 includes a storage element 6 with a timing management function (storage unit) instead of the storage element 5.
The storage element 6 with timing management function is, for example, a flip-flop circuit with enable. Note that the memory element 6 with timing management function is not limited to the flip-flop circuit with enable as long as the same operation as described below can be performed.

図示は省略するが、信号出力装置１００は、初期状態時と信号値の更新のタイミングになった時とに、ｒｅｎｅｗａｌ信号（ｒｅｎｅｗａｌパルス）を出力する（ｒｅｎｅｗａｌ信号を「１（Ｈｉｇｈ）」として出力する）ｒｅｎｅｗａｌ信号生成回路を備える。
そして、タイミング管理機能付き記憶素子６は、クロック信号に依存せず、例えばｒｅｎｅｗａｌ信号が「１」である場合に、セレクタ４が出力した信号値を記憶し、記憶した信号値を出力する。
なお、カウント回路は、実施の形態１と異なり、クロック信号ではなく、ｒｅｎｅｗａｌ信号を更新回数としてカウントする。
動作の詳細を以下に説明する。 Although illustration is omitted, the signal output device 100 outputs a renewal signal (renewal pulse) at the initial state and when the signal value is updated (outputs the renewal signal as “1 (High)”). A renewal signal generation circuit.
The storage element 6 with the timing management function does not depend on the clock signal, and stores the signal value output by the selector 4 when the renewal signal is “1”, for example, and outputs the stored signal value.
Note that unlike the first embodiment, the count circuit counts the renewal signal as the number of updates, not the clock signal.
Details of the operation will be described below.

（初期状態における動作）
セレクタ４は、実施の形態１と同様に初期値ａを出力する。
初期状態時において、ｒｅｎｅｗａｌ信号は「１」であり、タイミング管理機能付き記憶素子６は、セレクタ４から出力された初期値ａを記憶すると共に、記憶した初期値ａを信号値Ｙ_０として出力し続ける。
算出部６０は、実施の形態１と同様に、更新量ΔＹ_１を算出する。そして、出力部５０の加算器３及びセレクタ４は、実施の形態１と同様に、信号値Ｙ_１を出力する。 (Operation in the initial state)
The selector 4 outputs the initial value a as in the first embodiment.
In the initial state, the renewal signal is “1”, and the storage element 6 with timing management function stores the initial value a output from the selector 4 and outputs the stored initial value a as the signal value Y _0. to continue.
The calculation unit 60 calculates the update amount ΔY ₁ as in the first embodiment. The adder 3 and the selector 4 output portion 50, similarly to the first embodiment, and outputs the signal value Y _1.

（更新回数＝１回目における動作）
信号値の更新の１回目のタイミングになった時に、ｒｅｎｅｗａｌ信号生成回路は、１回目のｒｅｎｅｗａｌ信号を出力する。
なお、信号値の更新のタイミングは、予め設定されており周期的でもよいし、周期的でなくてもよい。
そして、カウント回路は、１回目のｒｅｎｅｗａｌ信号を更新回数＝１回目としてカウントする。
更に、実施の形態１と同様に、セレクタ４は、信号値Ｙ_１をタイミング管理機能付き記憶素子６に出力する。 (Number of updates = Operation at the first time)
When the timing of the first update of the signal value comes, the renewal signal generation circuit outputs the first renewal signal.
The signal value update timing is preset and may be periodic or non-periodic.
Then, the count circuit counts the first renewal signal as the number of updates = 1.
Furthermore, as in the first embodiment, the selector 4 outputs a signal value Y ₁ to timing management function memory element 6.

タイミング管理機能付き記憶素子６は、１回目のｒｅｎｅｗａｌ信号を入力することにより、信号値Ｙ_１を記憶すると共に、記憶した信号値Ｙ_１を出力する。
すなわち、タイミング管理機能付き記憶素子６は、更新回数＝ｎ回目（０≦ｎ≦Ｘ−１）の信号値Ｙ_ｎを記憶すると共に、記憶している信号値Ｙ_ｎを継続して出力し、更新回数＝ｎ＋１において、信号値Ｙ_ｎを信号値Ｙ_ｎ＋１に更新し、信号値Ｙ_ｎの代わりに更新した信号値Ｙ_ｎ＋１を新たに記憶し、記憶している信号値Ｙ_ｎ＋１を継続して出力する。 Timing management function storage element 6, by entering the first renewal signal, stores the signal value Y _1, and outputs the stored signal value Y _1.
That is, the memory element 6 with a timing management function stores the signal value Y _n of the number of updates = n times (0 ≦ n ≦ X−1) and continuously outputs the stored signal value Y _n , in the update number = n + 1, and updates the signal value Y _n to the signal value Y _{n + 1,} the signal value Y _{n + 1} updating instead of the signal value Y _n newly stored, to continue the signal value Y _{n + 1} are stored Output.

そして、算出部６０は、実施の形態１と同様に更新量ΔＹ_２を算出し、出力部５０の加算器３及びセレクタ４は、実施の形態１と同様に、信号値Ｙ_２を出力する。
ここで、実施の形態１では、次のクロック信号が発生すると、算出部６０及び出力部５０の加算器３の算出処理中であっても、記憶素子５が記憶する信号値は更新されてしまう。一方、実施の形態２では、ｒｅｎｅｗａｌ信号によりタイミング管理機能付き記憶素子６が記憶する信号値が更新されるので、次のクロック信号が発生しても構わない。すなわち、算出部６０及び出力部５０の加算器３の算出処理が１クロック以上かかってもよい。 Then, the calculation unit 60 calculates the update amount ΔY ₂ as in the first embodiment, and the adder 3 and the selector 4 of the output unit 50 output the signal value Y ₂ as in the first embodiment.
Here, in the first embodiment, when the next clock signal is generated, the signal value stored in the storage element 5 is updated even during the calculation process of the adder 3 of the calculation unit 60 and the output unit 50. . On the other hand, in the second embodiment, the signal value stored in the memory element 6 with timing management function is updated by the renewal signal, so the next clock signal may be generated. That is, the calculation process of the adder 3 of the calculation unit 60 and the output unit 50 may take one clock or more.

そして、信号値の更新の２回目のタイミングになった時に、ｒｅｎｅｗａｌ信号生成回路は、２回目のｒｅｎｅｗａｌ信号を出力し、カウント回路は、２回目のｒｅｎｅｗａｌ信号を更新回数＝２回目としてカウントする。
そして、タイミング管理機能付き記憶素子６は、２回目のｒｅｎｅｗａｌ信号を入力することにより、信号値Ｙ_２を記憶すると共に、記憶した信号値Ｙ_２を出力する。
以降の処理は、説明を省略する。 Then, when the second timing of the signal value update is reached, the renewal signal generation circuit outputs the second renewal signal, and the count circuit counts the second renewal signal as the number of updates = 2.
The timing management function storage element 6, by entering a second renewal signal, stores the signal value Y _2, and outputs the stored signal value Y _2.
The description of the subsequent processing is omitted.

（実施の形態２の効果）
算出部６０及び出力部５０の加算器３の算出処理が１クロック以上かかる場合においても、実施の形態１と同様の効果を得ることができる。 (Effect of Embodiment 2)
Even when the calculation process of the adder 3 of the calculation unit 60 and the output unit 50 takes one clock or more, the same effect as in the first embodiment can be obtained.

実施の形態３．
本実施の形態について、主に実施の形態１との差異を説明する。
図５は、実施の形態３の信号出力装置１００の例を示す図である。
実施の形態３の信号出力装置１００は、出力部５０と算出部６０とに加え、カウント回路１０とタイミング管理部１１とを備える。
算出部６０は、実施の形態１の構成に加え、誤差補正部９を備える。誤差補正部９は、除算器２の除算により生じる誤差を補正する。誤差補正部９は、例えば小数点以下の四捨五入を行うが、四捨五入に限らず、どのような誤差補正でも良い。信号出力装置１００から出力される信号値において、誤差を許容できるならば、誤差補正部９は、無くても良い。
カウント回路１０は、実施の形態１及び実施の形態２では図示を省略していたカウント回路の具体例である。カウント回路１０は加算器３ａ、セレクタ４ｂ、記憶素子５ａ、比較器８ａを備える。
タイミング管理部１１は、比較器８ｂ、ＡＮＤゲート７を備える。タイミング管理部１１は、信号値を更新するタイミングを管理している。
出力部５０は実施の形態１の構成に加え、セレクタ４ａを備える。
動作の詳細を以下に説明する。 Embodiment 3 FIG.
In the present embodiment, differences from the first embodiment will be mainly described.
FIG. 5 is a diagram illustrating an example of the signal output device 100 according to the third embodiment.
The signal output device 100 according to the third embodiment includes a count circuit 10 and a timing management unit 11 in addition to the output unit 50 and the calculation unit 60.
The calculation unit 60 includes an error correction unit 9 in addition to the configuration of the first embodiment. The error correction unit 9 corrects an error caused by division by the divider 2. The error correction unit 9 performs, for example, rounding after the decimal point, but is not limited to rounding, and any error correction may be performed. If an error can be allowed in the signal value output from the signal output device 100, the error correction unit 9 may be omitted.
The count circuit 10 is a specific example of a count circuit that is not shown in the first and second embodiments. The count circuit 10 includes an adder 3a, a selector 4b, a storage element 5a, and a comparator 8a.
The timing management unit 11 includes a comparator 8 b and an AND gate 7. The timing management unit 11 manages the timing for updating the signal value.
The output unit 50 includes a selector 4a in addition to the configuration of the first embodiment.
Details of the operation will be described below.

（初期状態における動作）
セレクタ４には、ＲＳＴＮ信号が入力されている。初期状態である更新回数＝ｎ回目（ｎ＝０）において、ＲＳＴＮ信号は「０（Ｌｏｗ）」である。セレクタ４は、ＲＳＴＮ信号が「０（Ｌｏｗ）」の場合、初期値ａを出力する。
記憶素子５は、セレクタ４から出力された初期値ａを記憶すると共に、記憶した初期値ａを信号値Ｙ_０として出力する。
出力部５０の加算器３及びセレクタ４ａと、算出部６０の減算器１ｂとは、この信号値Ｙ_０を入力する。
算出部６０は、実施の形態１と同様に、更新量ΔＹ_１を算出する。ここで、カウント回路１０の記憶素子５ａは、初期状態において「０（Ｌｏｗ）」を出力している。なお、誤差補正部９の処理は説明を省略する。そして、出力部５０の加算器３は、実施の形態１と同様に、信号値Ｙ_１を出力する。 (Operation in the initial state)
The selector 4 receives an RSTN signal. In the initial state, the number of updates = nth (n = 0), the RSTN signal is “0 (Low)”. The selector 4 outputs the initial value a when the RSTN signal is “0 (Low)”.
Storage element 5, stores the initial value a which is output from the selector 4 outputs the stored initial value a as a signal value Y _0.
An adder 3 and the selector 4a of the output unit 50, a subtractor 1b of the calculation unit 60 inputs the signal value _{Y 0.}
The calculation unit 60 calculates the update amount ΔY ₁ as in the first embodiment. Here, the storage element 5a of the count circuit 10 outputs “0 (Low)” in the initial state. Note that description of the processing of the error correction unit 9 is omitted. Then, the adder 3 of the output unit 50 outputs the signal value Y ₁ as in the first embodiment.

ここで、前述の通り、カウント回路１０の記憶素子５ａは、初期状態において「０（Ｌｏｗ）」を出力しており、比較器８ａはメモリに記憶された回数Ｘと記憶素子５ａの出力とを比較する。
ここで、回数Ｘは、例えば「６回」として説明を進める。この場合、回数Ｘと記憶素子５ａの出力「０」とは等しくないので、比較器８ａは「０（Ｌｏｗ）」を出力する。また、加算器３ａには記憶素子５ａの出力「０」が更新回数ｎとして入力される。
加算器３ａは、「更新回数ｎ＝０」に「１」を加算し、セレクタ４ｂは、比較器８ａからの信号が「０」である為に、加算器３ａの出力である「更新回数ｎ＝１」を出力する。
ここで、記憶素子５ａは、イネーブル付きのＤ型フリップフロップ回路であり、例えば、ｒｅｎｅｗａｌ信号が「０（Ｌｏｗ）」から「１（Ｈｉｇｈ）」に立ちあがる際に「更新回数ｎ＝１」を記憶する。この場合、記憶素子５ａは、「更新回数ｎ＝１」を記憶せず、「０」を出力し続ける。 Here, as described above, the storage element 5a of the count circuit 10 outputs “0 (Low)” in the initial state, and the comparator 8a calculates the number of times X stored in the memory and the output of the storage element 5a. Compare.
Here, the description will be made assuming that the number X is “6 times”, for example. In this case, since the number X is not equal to the output “0” of the storage element 5a, the comparator 8a outputs “0 (Low)”. Further, the output “0” of the storage element 5a is input to the adder 3a as the update count n.
The adder 3a adds “1” to “update number n = 0”, and the selector 4b outputs “0” as the output of the adder 3a because the signal from the comparator 8a is “0”. = 1 "is output.
Here, the storage element 5a is a D-type flip-flop circuit with enable, and stores, for example, “update count n = 1” when the renewal signal rises from “0 (Low)” to “1 (High)”. To do. In this case, the storage element 5a does not store “update count n = 1” and continues to output “0”.

一方、タイミング管理部１１の比較器８ｂは、メモリに記憶された「回数Ｘ＝６回」を「ＩＮ２」として入力する。
更に、比較器８ｂは、カウント回路１０の記憶素子５ａの出力「更新回数ｎ＝０」を「ＩＮ１」として入力する。
比較器８ｂは、「ＩＮ１」と「ＩＮ２」とを比較し、「ＩＮ１≦ＩＮ２」の場合に「１（Ｈｉｇｈ）」を出力する。
ここで、ＡＮＤゲート７は、比較器８ｂの出力とｒｅｎｅｗａｌ信号との両方が「１（Ｈｉｇｈ）」である場合に「１（Ｈｉｇｈ）」を出力するので、初期状態においては、ＡＮＤゲート７は、「０（Ｌｏｗ）」を出力する。 On the other hand, the comparator 8b of the timing management unit 11 inputs “number of times X = 6 times” stored in the memory as “IN2”.
Further, the comparator 8b inputs the output “update count n = 0” of the storage element 5a of the count circuit 10 as “IN1”.
The comparator 8b compares “IN1” and “IN2”, and outputs “1 (High)” when “IN1 ≦ IN2”.
Here, the AND gate 7 outputs “1 (High)” when both the output of the comparator 8 b and the renewal signal are “1 (High)”. Therefore, in the initial state, the AND gate 7 , “0 (Low)” is output.

そして、セレクタ４ａは、ＡＮＤゲート７の出力が「０（Ｌｏｗ）」の場合は、加算器３から出力される信号値Ｙ_１ではなく、記憶素子５から出力される信号値Ｙ_０を選択して出力する。 When the output of the AND gate 7 is “0 (Low)”, the selector 4 a selects the signal value Y ₀ output from the storage element 5 instead of the signal value Y ₁ output from the adder 3. Output.

（更新回数＝１回目における動作）
信号出力装置１００が信号値の更新処理を開始すると、ＲＳＴＮ信号は「１（Ｈｉｇｈ）」に設定され、セレクタ４は、セレクタ４ａから入力した信号値を選択して出力するが、この時点では、セレクタ４ａは信号値Ｙ_０を出力しているので、セレクタ４が出力する信号値に変化はない。 (Number of updates = Operation at the first time)
When the signal output device 100 starts the signal value update process, the RSTN signal is set to “1 (High)”, and the selector 4 selects and outputs the signal value input from the selector 4a. the selector 4a so outputs a signal value Y _0, the change in signal value selector 4 outputs no.

実施の形態２と同様に、信号値の更新の１回目のタイミングになった時に、ｒｅｎｅｗａｌ信号生成回路は、１回目のｒｅｎｅｗａｌ信号を出力する。
ここで、ｒｅｎｅｗａｌ信号が例えば、１μｓ、１０μｓ、１００μｓ等の一定周期で発生することで、信号出力装置１００が一定時間ごとに信号値を更新するようになる。すなわち、更新回数ｎを時間に変換して制御することが可能である。 Similar to the second embodiment, the renewal signal generation circuit outputs the first renewal signal at the first signal value update timing.
Here, when the renewal signal is generated at a constant cycle of, for example, 1 μs, 10 μs, 100 μs, etc., the signal output device 100 updates the signal value at regular time intervals. That is, it is possible to control the number of updates n by converting it into time.

カウント回路１０の記憶素子５ａは、ｒｅｎｅｗａｌ信号が「０（Ｌｏｗ）」から「１（Ｈｉｇｈ）」に立ちあがると、セレクタ４ｂから出力されている「更新回数ｎ＝１」を記憶し、「更新回数ｎ＝１」を出力する。
一方、タイミング管理部１１の比較器８ｂは、ＩＮ１（カウント回路１０の記憶素子５ａの出力「更新回数ｎ＝１」）とＩＮ２（回数Ｘ＝６回）とを比較し、「ＩＮ１≦ＩＮ２」なので「１（Ｈｉｇｈ）」を出力する。
そして、ＡＮＤゲート７にもｒｅｎｅｗａｌ信号が入力されており、ＡＮＤゲート７は、ｒｅｎｅｗａｌ信号が入力されている期間（ｒｅｎｅｗａｌ信号が「１（Ｈｉｇｈ）」の期間）において「１（Ｈｉｇｈ）」を出力する。
なお、ｒｅｎｅｗａｌ信号が入力されている期間、すなわちｒｅｎｅｗａｌ信号のパルス幅は、算出部６０によって更新量が算出される時間よりも短く設定される。 When the renewal signal rises from “0 (Low)” to “1 (High)”, the storage element 5a of the count circuit 10 stores “update count n = 1” output from the selector 4b, and “update count” n = 1 "is output.
On the other hand, the comparator 8b of the timing management unit 11 compares IN1 (output “number of updates n = 1” of the storage element 5a of the count circuit 10) and IN2 (number of times X = 6 times) and compares “IN1 ≦ IN2”. Therefore, “1 (High)” is output.
The renewal signal is also input to the AND gate 7, and the AND gate 7 outputs “1 (High)” in a period during which the renewal signal is input (period in which the renewal signal is “1 (High)”). To do.
Note that the period during which the renewal signal is input, that is, the pulse width of the renewal signal is set to be shorter than the time during which the update amount is calculated by the calculation unit 60.

セレクタ４ａは、ＡＮＤゲート７の出力が「１（Ｈｉｇｈ）」の場合は、加算器３から出力される信号値Ｙ_１を選択して出力する。そして、記憶素子５は、信号値Ｙ_１を記憶し、信号値Ｙ_１を出力する。 The selector 4 a selects and outputs the signal value Y ₁ output from the adder 3 when the output of the AND gate 7 is “1 (High)”. The storage device 5 stores the signal value _{Y 1,} and outputs a signal value _{Y 1.}

一方、カウント回路１０の比較器８ａは、「回数Ｘ＝６回」と記憶素子５ａの出力「更新回数ｎ＝１」とは等しくないので、比較器８ａは「０（Ｌｏｗ）」を出力する。また、加算器３ａには記憶素子５ａの出力「更新回数ｎ＝１」が更新回数ｎとして入力される。
加算器３ａは、「更新回数ｎ＝１」に「１」を加算し、セレクタ４ｂは、比較器８ａからの信号が「０」である為に、加算器３ａの出力である「更新回数ｎ＝２」を出力する。
ここで、記憶素子５ａは、次のｒｅｎｅｗａｌ信号が０（Ｌｏｗ）」から「１（Ｈｉｇｈ）」に立ちあがる時までは、「更新回数ｎ＝２」を記憶しない。 On the other hand, the comparator 8a of the count circuit 10 outputs "0 (Low)" because "the number of times X = 6" is not equal to the output "the number of updates n = 1" of the storage element 5a. . Further, the output “update count n = 1” of the storage element 5 a is input to the adder 3 a as the update count n.
The adder 3a adds “1” to “update count n = 1”, and the selector 4b outputs “0” as the output of the adder 3a because the signal from the comparator 8a is “0”. = 2 "is output.
Here, the storage element 5a does not store “update count n = 2” until the next renewal signal rises from “0 (Low)” to “1 (High)”.

算出部６０は、「更新回数ｎ＝１」を用いて、更新量ΔＹ_２を算出する。そして、出力部５０の加算器３は、信号値Ｙ_２を出力する。ここで、ｒｅｎｅｗａｌ信号が入力されている期間（ｒｅｎｅｗａｌ信号が「１（Ｈｉｇｈ）」の期間）は、算出部６０が更新量ΔＹ_２を算出する時間よりも短い為、セレクタ４ａは、加算器３から出力される信号値Ｙ_２ではなく、記憶素子５から出力される信号値Ｙ_１を選択して出力する。 The calculation unit 60 calculates the update amount ΔY ₂ using “update count n = 1”. The adder 3 outputs unit 50 outputs a signal value _{Y 2.} Here, the period during which the renewal signal is input (the period during which the renewal signal is “1 (High)”) is shorter than the time during which the calculation unit 60 calculates the update amount ΔY _2. The signal value Y ₁ output from the memory element 5 is selected and output instead of the signal value Y ₂ output from the memory element 5.

更新回数ｎ＝２回目〜５回目における動作は、更新回数ｎ＝１回目と同様である為、説明を省略する。 Since the number of updates n = 2 to 5 is the same as the number of updates n = 1, description thereof is omitted.

（更新回数＝６回目（更新回数ｎ＝Ｘ）における動作）
更新回数ｎ＝５回目において、記憶素子５から信号値Ｙ_５が出力され、セレクタ４ａには信号値Ｙ_６が入力されている。ここで、信号値Ｙ_６は目標値ｂと等しい。
そして、ｒｅｎｅｗａｌ信号生成回路により６回目のｒｅｎｅｗａｌ信号が出力されると、カウント回路１０の記憶素子５ａは、「更新回数ｎ＝６」を出力する。 (Number of times of update = 6th operation (number of updates n = X))
In the update number n = 5 th, output signal value Y ₅ from the storage device 5, the signal value Y ₆ is inputted to the selector 4a. Here, the signal value Y ₆ is equal to the target value b.
When the sixth renewal signal is output by the renewal signal generation circuit, the storage element 5a of the count circuit 10 outputs “update count n = 6”.

タイミング管理部１１の比較器８ｂは、ＩＮ１（カウント回路１０の記憶素子５ａの出力「更新回数ｎ＝６」）とＩＮ２（回数Ｘ＝６回）とを比較し、「ＩＮ１≦ＩＮ２」なので「１（Ｈｉｇｈ）」を出力する。
なお、更新回数ｎが「６回」を超えると、比較器８ｂは、「０（Ｌｏｗ）」のみを出力するようになる。
ＡＮＤゲート７にもｒｅｎｅｗａｌ信号が入力されており、ＡＮＤゲート７は、「１（Ｈｉｇｈ）」を出力する。
そして、セレクタ４ａは、ＡＮＤゲート７の出力が「１（Ｈｉｇｈ）」の場合は、加算器３から出力される信号値Ｙ_６を選択して出力する。そして、記憶素子５は、信号値Ｙ_６を記憶し、信号値Ｙ_６を出力する。 The comparator 8b of the timing management unit 11 compares IN1 (the output “number of updates n = 6” of the storage element 5a of the count circuit 10) and IN2 (number of times X = 6 times), and “IN1 ≦ IN2”. 1 (High) "is output.
When the number of updates n exceeds “6”, the comparator 8b outputs only “0 (Low)”.
The renewal signal is also input to the AND gate 7, and the AND gate 7 outputs “1 (High)”.
When the output of the AND gate 7 is “1 (High)”, the selector 4 a selects and outputs the signal value Y ₆ output from the adder 3. The storage device 5 stores the signal value _{Y 6,} and outputs a signal value _{Y 6.}

一方、カウント回路１０の比較器８ａは、「回数Ｘ＝６回」と記憶素子５ａの出力「更新回数ｎ＝６」が等しくなったので、比較器８ａは「１（Ｈｉｇｈ）」を出力する。
ここで、セレクタ４ｂには、記憶素子５ａの出力「更新回数ｎ＝６」と、加算器３ａにより「１」が加算された「更新回数ｎ＝７」とが入力されるが、セレクタ４ｂは、比較器８ａからの信号が「１」である為に、「更新回数ｎ＝６」を出力する。
すなわち、７回目のｒｅｎｅｗａｌ信号が発生しても、カウント回路１０は、更新回数ｎを「回数Ｘ＝６回」までしか更新しない。
そして、信号出力装置１００は、最終的に目標値ｂを出力する。 On the other hand, the comparator 8a of the count circuit 10 outputs “1 (High)” because the “number of times X = 6” and the output “number of updates n = 6” of the storage element 5a are equal. .
Here, the output “update count n = 6” of the storage element 5a and “update count n = 7” obtained by adding “1” by the adder 3a are input to the selector 4b. Since the signal from the comparator 8a is “1”, “update count n = 6” is output.
That is, even if the seventh renewal signal is generated, the count circuit 10 updates the update count n only up to “number X = 6”.
Then, the signal output device 100 finally outputs the target value b.

（実施の形態３の効果）
実施の形態３の信号出力装置１００は、セレクタ４ａにより、記憶素子５に入力する信号値を選択している。つまり、セレクタ４ａは信号値の更新のタイミングで無い場合には、元の信号値Ｙ_ｎを選択し、信号値の更新のタイミングになると、更新値である信号値Ｙ_ｎ＋１を選択する。
このような回路構成とすることで、実施の形態２のようにイネーブル付きのフリップフロップ回路を用いなくても、実施の形態１と同様の効果を得ることが出来る。 (Effect of Embodiment 3)
In the signal output device 100 according to the third embodiment, the signal value to be input to the storage element 5 is selected by the selector 4a. That is, the selector 4a if not the timing of updating the signal values, select the original signal value Y _n, becomes the timing of updating the signal values, selects the signal value Y _{n + 1} is updated value.
With such a circuit configuration, the same effect as in the first embodiment can be obtained without using a flip-flop circuit with enable as in the second embodiment.

実施の形態４．
本実施の形態について、主に実施の形態１との差異を説明する。
実施の形態１では、目標値ｂが固定値の場合を説明したが、実施の形態４では目標値ｂが変数である場合を図６を用いて説明する。
換言すると、実施の形態４は、「信号値Ｙ_ｎ＋１＝（ｂ−Ｙ_ｎ）／（Ｘ−ｎ）＋Ｙ_ｎ」において、目標値がｂ_０からｂ_１へと変更される変更される場合に相当する。
図６は、波形データの例を示す図である（図６の（ａ）は、更新回数＝０回目、図６の（ｂ）は、更新回数＝１回目、図６の（ｃ）は、更新回数＝２回目）。 Embodiment 4 FIG.
In the present embodiment, differences from the first embodiment will be mainly described.
In the first embodiment, the case where the target value b is a fixed value has been described. In the fourth embodiment, the case where the target value b is a variable will be described with reference to FIG.
In other words, the fourth embodiment is a case where the target value is changed from b ₀ to b ₁ in “signal value Y _{n + 1} = (b−Y _n ) / (X−n) + Y _n ”. Equivalent to.
FIG. 6 is a diagram showing an example of waveform data ((a) in FIG. 6 is the number of updates = 0, FIG. 6 (b) is the number of updates = 1, and FIG. 6 (c) is Update count = 2nd).

（初期状態における動作）
図６の（ａ）に示すように、初期状態である更新回数＝ｎ回目（ｎ＝０）において、算出部６０は、初期目標値ｂ_０を目標値ｂとして、差分量（ｂ_０−Ｙ_０）を算出し、更に、更新量ΔＹ_１を算出する。算出の方法は、実施の形態１と同様である。
そして、出力部５０は、実施の形態１と同様に「信号値Ｙ_０＝初期値ａ」を出力する。 (Operation in the initial state)
As shown in (a) of FIG. 6, in the initial number of updates = n times (n = 0), the calculation unit 60 sets the initial target value b ₀ as the target value b and the difference amount (b ₀ −Y ₀₎ is calculated, further, calculates an update amount [Delta] Y _1. The calculation method is the same as in the first embodiment.
Then, the output unit 50 outputs “signal value Y ₀ = initial value a” as in the first embodiment.

（更新回数＝１回目における動作）
図６の（ｂ）に示すように、出力部５０は、実施の形態１と同様に、更新量ΔＹ_１に基づいた信号値Ｙ_１を出力する。
ここで、実施の形態４においては、減算器１ａに入力される目標値ｂの値が更新される。具体的には、減算器１ａは、初期目標値ｂ_０から値が変更された変更目標値ｂ_１を目標値ｂとして入力する。
そして、算出部６０は、差分量（ｂ_１−Ｙ_ｎ）を算出する。
ここで、変更目標値ｂ_１は、初期目標値ｂ_０よりも大きい値として説明を進めるが、変更目標値ｂ_１は、初期目標値ｂ_０よりも小さい値であってもよい。
そして、算出部６０は、更新量ΔＹ_１よりも大きい更新量ΔＹ_２を算出する。 (Number of updates = Operation at the first time)
As shown in FIG. 6B, the output unit 50 outputs a signal value Y ₁ based on the update amount ΔY ₁ as in the first embodiment.
Here, in Embodiment 4, the value of the target value b input to the subtractor 1a is updated. Specifically, the subtractor 1a inputs the change target values b ₁ the value from the initial target value b ₀ is changed as the target value b.
Then, the calculation unit 60 calculates the difference amount (b ₁ −Y _n ).
Here, changing the target value b ₁ is in the descriptions value greater than the initial target value b _0, but changes the target value b ₁ may be a value smaller than the initial target value b _0.
Then, the calculation unit 60 calculates an update amount ΔY ₂ that is larger than the update amount ΔY ₁ .

（更新回数＝２回目における動作）
図６の（ｃ）に示すように、出力部５０は、更新量ΔＹ_２に基づいた信号値Ｙ_２を出力する。
更に、変更目標値ｂ_１が変更目標値ｂ_１よりも大きい変更目標値ｂ_２に更新されると、算出部６０は、更新量ΔＹ_２よりも大きい更新量ΔＹ_３を算出する。
以降の処理は説明を省略するが、目標値ｂは、以降の更新回数（３回目〜Ｘ−１回目）の各回において、更新されてもよい。
そして、目標値ｂは増加されたり、減少されたりしてもよい。 (Number of updates = second operation)
As shown in (c) of FIG. 6, the output unit 50 outputs the signal value _{Y 2} based on the update amount [Delta] Y _2.
Further, when the change target value b ₁ is updated to the change target value b ₂ that is larger than the change target value b ₁ , the calculation unit 60 calculates the update amount ΔY ₃ that is larger than the update amount ΔY ₂ .
Although description of subsequent processing is omitted, the target value b may be updated at each subsequent number of times of updating (from the third time to the X-1 time).
The target value b may be increased or decreased.

また、目標値ｂは、更新回数＝１回目〜Ｘ−１回目のうちの少なくともいずれかである更新回数＝ｎ回目において更新されてもよい。
例えば、更新回数＝１回目〜Ｘ−１回目（Ｘ≧５とする）のうちの３回目だけ目標値ｂが変更されれば、信号出力装置１００は、更新回数＝０回目〜３回目まで線形性を保った第１の直線波形データを出力し、更新回数＝３回目〜Ｘ回目までは、第１の直線波形データとは傾きが異なる新たな線形性を保った第２の直線波形データを出力する。 In addition, the target value b may be updated at the update count = nth, which is at least one of the update count = 1st to X−1th.
For example, if the target value b is changed only for the third time among the number of times of updating = first time to X−1 time (X ≧ 5), the signal output device 100 is linear from the number of times of updating = 0 time to the third time. The first linear waveform data that maintains the linearity is output, and the second linear waveform data that maintains the new linearity that is different in inclination from the first linear waveform data from the third update to the Xth update count. Output.

（実施の形態４の効果）
実施の形態４の信号出力装置１００は、信号値の更新処理中に、目標値ｂが変更された場合であっても、変更された目標値に向かって線形性を保った直線波形データを出力することが可能である。
そして、信号出力装置１００は、直線波形データだけではなく、任意の波形データを生成できる。例えば、更新間隔を微小化していけば、信号出力装置１００は、近似的に任意の曲線波形データを生成することが可能となる。 (Effect of Embodiment 4)
The signal output device 100 according to the fourth embodiment outputs linear waveform data that maintains linearity toward the changed target value even when the target value b is changed during the signal value update processing. Is possible.
The signal output device 100 can generate arbitrary waveform data as well as linear waveform data. For example, if the update interval is reduced, the signal output apparatus 100 can generate arbitrary curved waveform data approximately.

以上、本発明の実施の形態１〜４について説明したが、これらの実施の形態のうち、２つ以上を組み合わせて実施しても構わない。あるいは、これらの実施の形態のうち、１つを部分的に実施しても構わない。あるいは、これらの実施の形態のうち、２つ以上を部分的に組み合わせて実施しても構わない。なお、本発明は、これらの実施の形態に限定されるものではなく、必要に応じて種々の変更が可能である。 As mentioned above, although Embodiment 1-4 of this invention was demonstrated, you may implement combining these 2 or more among these embodiments. Alternatively, one of these embodiments may be partially implemented. Alternatively, two or more of these embodiments may be partially combined. In addition, this invention is not limited to these embodiment, A various change is possible as needed.

１ａ，１ｂ減算器、２除算器、３，３ａ加算器、４，４ａ，４ｂセレクタ、５，５ａ記憶素子、６タイミング管理機能付き記憶素子、７ＡＮＤゲート、８ａ，８ｂ比較器、９誤差補正部、１０カウント回路、１１タイミング管理部、４０更新部、５０出力部、６０算出部、１００信号出力装置。 1a, 1b subtractor, 2 divider, 3, 3a adder, 4, 4a, 4b selector, 5, 5a storage element, 6 storage element with timing management function, 7 AND gate, 8a, 8b comparator, 9 error correction Unit, 10 count circuit, 11 timing management unit, 40 update unit, 50 output unit, 60 calculation unit, 100 signal output device.

Claims

The signal value is updated and the updated signal value is output at each of the preset first to Xth update times (X is a positive integer greater than or equal to 2), and the update count = nth (n = 1) ) Including an output unit that outputs an initial signal value in an initial state corresponding to the previous update count = nth (n = 0), and a calculation unit,
(1) In the initial state, the number of updates = nth (n = 0),
The output unit may output an initial value a as a signal value Y _0,
The calculation unit inputs the signal value Y ₀ output from the output unit, calculates a difference amount (b−Y ₀ ) from the input signal value Y ₀ to the target value b, and calculates the calculated difference amount (b -Y ₀ ), based on the signal value Y ₀ , an update amount ΔY ₁ to the signal value Y ₁ output by the output unit at the number of updates = n times (n = 1) is calculated,
(2) Update count = n-th (n = 1)
The output unit updates the signal value Y ₀ to the signal value Y ₁ based on the update amount ΔY ₁ calculated by the calculation unit, and outputs the signal value Y ₁ .
The calculation unit inputs the signal value Y ₁ output from the output unit, calculates a difference amount (b−Y ₁ ) from the input signal value Y ₁ to the target value b, and calculates the calculated difference amount (b -Y ₁ ), from the signal value Y ₁ , an update amount ΔY ₂ to the signal value Y ₂ output by the output unit at the number of updates = n times (n = 2) is calculated,
(3) In the update count = n-th (2 ≦ n ≦ X−1), similarly to the update count = n-th (n = 1),
The output unit updates the signal value Y _n−1 to the signal value Y _n based on the update amount ΔY _n calculated by the calculation unit, and outputs the signal value Y _n .
The calculation unit inputs the signal value Y _n output from the output unit, calculates a difference amount (b−Y _n ) from the input signal value Y _n to the target value b, and calculates the calculated difference amount (b based on the -Y _n), from the signal value _{Y n,} and calculates the update amount [Delta] Y _{n + 1} to the signal value _{Y n + 1} to the output unit outputs the update count = n + 1 th,
(4) In the update count = nth (n = X),
The output unit updates the signal value Y _n−1 to the target value b based on the update amount ΔY _n calculated by the calculation unit, and finally outputs the target value b. .

The calculation unit includes:
Number of updates = nth (0 ≦ n ≦ X−1)
The signal value Y _n output from the output unit and the target value b are input, the update value = n-th signal value Y _n is subtracted from the target value b, and the subtraction result is the difference amount (b−Y _n ). A first subtractor that outputs as
The second subtraction that inputs the update count n of the output unit and the Xth update count X, subtracts the update count n from the count X, and outputs the subtraction result as the remaining count (X−n). And
Difference amount that the first subtractor has an output (b-Y _n) and said second subtractor inputs the remaining number of times of output (X-n), the remaining number of times the difference amount (b-Y _n) A divider that divides by (X−n) and outputs the result of division as an update amount ΔY _{n + 1} ,
The output unit is
An adder that inputs the update amount ΔY _{n + 1} output from the divider, adds the update number = n-th signal value Y _n and the update amount ΔY _{n + 1,} and outputs the addition result as a signal value Y _{n + 1} ;
Enter the signal value Y _{n + 1} to the adder is output, the update count = n + 1 th, updates the update count = n-th signal value signal value inputted to Y _n of Y _{n + 1,} and outputs a signal value Y _{n + 1} Update The signal output device according to claim 1, further comprising:

The update unit of the output unit includes:
Stores the signal value Y _n number of updates = n-th (0 ≦ n ≦ X-1 ), and continuously outputs the signal value Y _n for storing, in the update count = n + 1, the signal value Y _n updates to the signal value Y _{n + 1,} newly stored updated signal value Y _{n + 1} instead of the signal value Y _n, and having a storage unit that continuously outputs the signal value Y _{n + 1} are stored The signal output device according to claim 2.

The calculation unit includes:
In the update count = nth (n = 0), the initial target value b ₀ is set as the target value b, and the difference amount (b ₀ −Y ₀ ) is calculated.
The number of updates is the target value b with the changed target value b ₁ whose value has been changed from the initial target value b ₀ at the number of times of update = nth of at least one of the number of updates = first to X−1. The signal output device according to claim _{1, wherein} (b ₁ −Y _n ) is calculated.

In preset first ~X th (X is a positive integer of 2 or more) number of updates each time of the immediately preceding signal value Y _n with the signal value Y _n outputs in time to the signal value Y _{n + 1} Update An output unit for outputting a signal value Y _{n + 1} ,
The output unit inputs the signal value Y _n outputted in the update count = n-th (1 ≦ n ≦ X-1 ), the amount of difference from the input signal value Y _n to the target value b to (b-Y _n) Based on the calculated difference amount (b−Y _n ), the signal value Y _{n + 1} output by the output unit at the update count = n + 1 time from the signal value Y _n output by the output unit at the n-th time. A calculation unit for calculating the update amount ΔY to
The output unit is
Wherein based on the calculated update amount calculated by the unit [Delta] Y, the signal output unit and updates the update count = n + 1 th signal value Y _n to the signal value Y _{n + 1.}