JP5977973B2 - Ｌｅｄ用基板とその製造方法および半導体装置 - Google Patents

Ｌｅｄ用基板とその製造方法および半導体装置 Download PDF

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Description

本発明は、ＬＥＤ（発光ダイオード）素子を実装するＬＥＤ用基板とその製造方法、および、ＬＥＤ素子を実装した半導体装置に関する。
近年、ＬＥＤ素子を基板上に実装した半導体装置が、表示装置のバックライト、各種電気機器や電子機器の表示灯、車載照明、一般照明等に用いられている。このような半導体装置は、一般に、銅基板のような放熱性基板上に電気絶縁層を介して電極を形成し、この電極上にＬＥＤ素子を実装しボンディングした後、透光性の樹脂で封止した構造となっている。また、ＬＥＤ素子からの発光の利用効率を高めるために、ＬＥＤ素子を実装する電極が反射板を兼ねるものとされ、反射率を高めるために電極上に銀めっき層を形成したり、電極自体を銀めっき層で形成することが行われている（特許文献１、２等）。
特開２００５−５６９４１号公報 特開２００６−２４５０３２号公報
しかし、上記のような半導体装置では、製造工程中、あるいは、ＬＥＤ素子の駆動中に発生する熱や経時変化により、銅基板から銅が銀めっき層中を移動して銀めっき層の表面、あるいは、表面近傍に達するという、所謂パイルアップが生じる。そして、銀めっき層に拡散した銅が酸素と接触して酸化銅になると、銀めっき層の変色が生じ、反射率が著しく低下するという問題がある。
一方、銅基板と銀めっき層との間にバリア層としてニッケルめっき層を介在させることにより、銀めっき層への銅の拡散を抑制することができるが、ニッケルめっき層と銀めっき層との密着性は非常に弱く、この密着性を向上させるために、銅ストライクめっき層や銀ストライクめっき層を介在させる必要があった。しかし、銅ストライクめっき層を介在させた場合、この銅ストライクめっき層から銀めっき層への銅の拡散が生じるという問題があった。また、銀ストライクめっき層を介在させた場合、耐熱性が劣り、例えば、パッケージ組み立てにおける熱工程の制約が発生したり、ＬＥＤ素子の駆動による熱履歴により、ニッケルめっき層と銀ストライクめっき層との層間で剥離が生じ、半導体装置の信頼性が低下するという問題があった。
本発明は、上記のような実情に鑑みてなされたものであり、良好な反射率を有する反射層を備えたＬＥＤ用基板とその製造方法、および、ＬＥＤ素子からの発光に対して高い反射率を安定して維持する反射層を備えた半導体装置を提供することを目的とする。
このような目的を達成するために、本発明のＬＥＤ用基板は、基材と、該基材の少なくともＬＥＤ素子実装領域に位置する反射層と、該反射層と前記基材との間に介在する中間層とを有し、前記反射層は銀または銀合金を含み、前記中間層は金およびパラジウムの少なくとも１種を含み、前記基材の表裏全面に前記反射層および前記中間層を有し、前記基材の裏面に位置する前記反射層と前記中間層は、前記ＬＥＤ素子実装領域を有する前記基材の表面に位置する前記反射層と前記中間層よりも薄いような構成とした。
本発明の他の態様として、前記反射層は、厚さ方向の所定の断面の全面積の７０％以上が、断面積１μｍ2以上の銀または銀合金の結晶粒子で占められているような構成とした。
本発明の他の態様として、前記反射層は、厚さ方向の所定の断面において、当該反射層の厚さの二乗以上の断面積を有する銀または銀合金の結晶粒子が少なくとも１個存在するような構成とした。
本発明の他の態様として、前記基材は、多面付けで画定された複数の前記ＬＥＤ素子実装領域を有するような構成とした。
本発明の他の態様として、前記ＬＥＤ素子実装領域の所望部位を取り囲む外枠樹脂部材を備えるような構成とした。
本発明のＬＥＤ用基板の製造方法は、基材の表裏全面あるいは所望の領域に、めっきにより金を含む薄膜、および、パラジウムを含む薄膜の少なくとも１種の薄膜を形成して中間層とする工程と、該中間層上に銀めっきにより銀または銀合金を含む反射層を形成する工程と、を有し、前記基材の表裏全面に前記反射層および面前記中間層を形成し、前記基材の裏面に形成する前記反射層と前記中間層の合計厚みを、前記基材の表面に形成する前記反射層と面前記中間層の合計厚みよりも薄くするような構成とした。
本発明の他の態様として、前記反射層を形成する工程の後に、加熱処理工程を有するような構成とした。
本発明の他の態様として、前記加熱処理工程では、加熱後の前記反射層の厚さ方向の所定の断面の全面積の７０％以上が、断面積１μｍ2以上の銀または銀合金の結晶粒子で占められるように加熱するような構成とした。
本発明の他の態様として、前記加熱処理工程では、加熱後の前記反射層の厚さ方向の所定の断面において、当該反射層の厚さの二乗以上の断面積を有する銀または銀合金の結晶粒子が少なくとも１個存在するように加熱するような構成とした。
本発明の他の態様として、前記加熱処理工程における加熱温度は２００〜５００℃の範囲、加熱時間は１〜１０分間の範囲であるような構成とした。
本発明の他の態様として、前記中間層を形成する工程において、基材の表裏全面あるいは所望の領域にニッケルめっきによりニッケル薄膜を形成し、その後、該ニッケル薄膜を被覆するようにめっきにより金を含む薄膜、および、パラジウムを含む薄膜の少なくとも１種の薄膜を形成するような構成とした。
本発明の他の態様として、前記中間層を形成する工程において、金めっきによる金または金合金を含む薄膜の形成、および／または、パラジウムめっきによるパラジウムまたはパラジウム合金を含む薄膜の形成を行うような構成とした。
本発明の他の態様として、前記中間層として、金銅合金を含む薄膜、および／または、パラジウム銀合金を含む薄膜を形成するような構成とした。
本発明の他の態様として、前記中間層を厚みが０．０２〜０．２μｍの範囲となるように形成するような構成とした。
本発明の半導体装置は、上述のＬＥＤ用基板と、前記ＬＥＤ素子実装領域上に実装されたＬＥＤ素子と、前記ＬＥＤ素子と前記反射層とを電気的に接続する導電部と、前記ＬＥＤ素子と前記導電部を封止する封止樹脂と、を備えるような構成とした。
本発明のＬＥＤ用基板は、銀または銀合金を含む反射層と基材との間に中間層を有し、この中間層が金およびパラジウムの少なくとも１種を含むため、反射層が良好な反射率を具備するとともに、基材が銅または銅合金であっても、反射層への銅の拡散が中間層によって阻害され、半導体装置に使用された後において、ＬＥＤ素子の駆動による熱履歴や経時変化による反射層の反射率低下が抑制される。
また、本発明のＬＥＤ用基板の製造方法では、銀または銀合金を含む反射層を形成する前に特定の中間層を形成するので、製造直後の反射率が良好であるとともに、良好な反射率を安定して維持できる反射層を備えたＬＥＤ用基板の製造が可能である。
また、本発明の半導体装置は、ＬＥＤ素子の駆動による熱履歴や経時変化による性能劣化が抑制された半導体装置である。
図１は、本発明のＬＥＤ用基板の一実施形態を示す部分上面図である。 図２は、本発明のＬＥＤ用基板の一実施形態を示す部分底面図である。 図３は、図１に示されるＬＥＤ用基板のＩ−Ｉ線における部分拡大断面図である。 図４は、本発明のＬＥＤ用基板の他の実施形態を示す図３相当の部分拡大断面図である。 図５は、本発明のＬＥＤ用基板の他の実施形態を示す図３相当の部分拡大断面図である。 図６は、図１乃至図３に示されるＬＥＤ用基板を例とした本発明のＬＥＤ用基板の製造方法の一実施形態を説明するための工程図である。 図７は、本発明の半導体装置の一実施形態の平面図である。 図８は、図７に示される半導体装置のII−II線断面図である。 図９は、本発明の半導体装置の他の実施形態の断面図である。 図１０は、本発明の半導体装置の他の実施形態の断面図である。 図１１は、本発明の半導体装置の他の実施形態の断面図である。 図１２は、本発明の半導体装置の製造例を説明するための工程図である。 図１３は、本発明の半導体装置の製造例を説明するための工程図である。
以下、本発明の実施の形態について図面を参照して説明する。尚、図面に示す部材、層等の厚み、幅、長さ等の比率は、便宜的なものであり、本発明はこれらに限定されるものではない。
［ＬＥＤ用基板］
図１は、本発明のＬＥＤ用基板の一実施形態を示す部分上面図であり、図２は部分底面図であり、図３は図１に示されるＬＥＤ用基板のＩ−Ｉ線における部分拡大断面図である。
図１乃至図３に示される本発明のＬＥＤ用基板１は、多面付けの実施形態であり、図１に１Ａで示される一つの領域（図１および図２において鎖線で囲まれた領域）が複数面付けされている。尚、面付けの領域数は特に限定されず、適宜設定することができる。
このＬＥＤ用基板１は、基材１１と、この基材１１の表面１１ａおよび裏面１１ｂ（表裏全面）に位置する反射層２１と、この反射層２１と基材１１との間に介在する中間層２２とを有している。図示例では、基材１１は、面付け１Ａ毎に位置するＬＥＤ素子実装領域１２と、複数のＬＥＤ素子実装領域１２を囲むように位置する枠部１３と、各ＬＥＤ素子実装領域１２を相互に連結するための連結部１４ａ、枠部１３とＬＥＤ素子実装領域１２とを連結するための連結部１４ｂを有している。各面付け１Ａに位置するＬＥＤ素子実装領域１２は、図示例では、貫通溝部１５を介して２個の領域１２Ａと領域１２Ｂに分割されている。ここで、本発明において基材の表裏全面とは、基材の表裏の主面のみではなく、基材全面を意味するものであり、上記のような連結部１４ａ，１４ｂ、枠部１３の側面や貫通溝部１５の壁面も含む概念であり、したがって、基材１１の表面１１ａおよび裏面１１ｂに位置する反射層２１と中間層２２は、貫通溝部１５の壁面にも位置する。尚、このような複数のＬＥＤ素子実装領域１２と、これらを囲む枠部１３からなるブロックが、基材１１に複数配列されていてもよい。
また、ＬＥＤ用基板１のＬＥＤ素子実装側と反対である基材１１の裏面１１ｂ側は、各ＬＥＤ素子実装領域１２の領域１２Ａと領域１２Ｂの周辺部および連結部１４ａ，１４ｂにおいて、薄肉部１１ｂ′となっている。図２には、このような基材１１の裏面１１ｂにおける薄肉部１１ｂ′に斜線を付して示している。各ＬＥＤ素子実装領域１２の領域１２Ａと領域１２Ｂの周辺部が薄肉部１１ｂ′となっているのは、後述する半導体装置の製造において、封止樹脂との係合を確実にすることを目的としており、薄肉部１１ｂ′の幅は、例えば、５０〜３００μｍ、好ましくは８０〜１５０μｍ程度とすることができる。薄肉部１１ｂ′の幅が５０μｍ未満であると、封止樹脂との係合作用が十分に得られず、また、３００μｍを超えると、強度低下を来すことがあり好ましくない。
連結部１４ａ，１４ｂは、後述する半導体装置の製造において、図１および図２に示される鎖線部位でダイシングして個々の半導体装置に個片化する際、基材１１の切削量を減少させダイシングブレードにかかる負荷を低減することを目的として設けられている。そして、この目的に沿って、連結部１４ａ，１４ｂは薄肉部１１ｂ′とされている。また、連結部１４ａ，１４ｂをダイシング部位としていることは、後述する半導体装置の製造において、製造した半導体装置の側面に反射率の異なる異種材料が露出する面積、例えば、封止樹脂からなる側面に金属が露出する面積を低減して、反射性能を安定させることも目的としている。このような連結部１４ａ，１４ｂの幅は、例えば、５０〜３００μｍ、好ましくは８０〜１５０μｍ程度とすることができ、長さは、例えば、各面付け１Ａの間隔（パッケージの間隔）が５０〜３００μｍ、好ましくは１００〜２００μｍ程度となるように適宜設定することができる。連結部１４ａ，１４ｂの幅が５０μｍ未満であると、連結部材としての強度が不十分となることがあり、３００μｍを超えると、上記の目的に沿った効果が十分に達成されないことがある。また、連結部１４ａ，１４ｂが短く、各面付け１Ａの間隔（パッケージの間隔）が５０μｍ未満になると、ダイシング時のブレード制御が難しくなることがあり、一方、連結部１４ａ，１４ｂが長く、各面付け１Ａの間隔（パッケージの間隔）が３００μｍを超えると、ＬＥＤ用基板１におけるパッケージ取得数が減少する。
このような多面付けのＬＥＤ用基板１を構成する基材１１は、例えば、銅、銅合金、４２合金（ニッケル４１％の鉄合金）等の金属基材であってよく、また、セラミックス、ガラス等の電気絶縁性を有する基材の表面に導電性材料層を設けた複合基材等を使用することができるが、基材１１の放熱性を考慮して、金属基材とすることが好ましい。このような基材１１の厚みは、ＬＥＤ用基板を使用して作製される半導体装置の構成を考慮して設定することができ、例えば、０．０５〜０．５ｍｍの範囲で設定することができ、薄肉部１１ｂ′の厚みは、基材１１の全厚部の約半分とすることができる。図示例では、各面付け１Ａ内にて、貫通溝部１５によってＬＥＤ素子実装領域１２が領域１２Ａと領域１２Ｂの２つの領域に分割されている。このような貫通溝部１５の開口幅Ｗは、例えば、５０〜６００μｍの範囲で適宜設定することができる。
基材１１が金属基材であり電気導電性を有する場合、各面付け１Ａにおいて貫通溝部１５によって各ＬＥＤ素子実装領域１２の領域１２Ａと領域１２Ｂと共に２つの領域に分割されている反射層２１と中間層２２は、多面付けの状態では基材１１を介して導通状態にある。しかし、後述するように電気絶縁性の樹脂材料によって封止された後に、図１および図２に鎖線で示した箇所でダイシングすることにより、貫通溝部１５によって２つに分割された各ＬＥＤ素子実装領域１２の領域１２Ａと領域１２Ｂ、および、領域１２Ａと領域１２Ｂ上に位置する反射層２１と中間層２２は、電気的に独立したものとなる。
尚、このような多面付けのＬＥＤ用基板１は、貫通溝部１５によって各ＬＥＤ素子実装領域１２の領域１２Ａと領域１２Ｂと共に２つの領域に分割されている反射層２１を接続する配線を、電気的に独立した状態で基材１１上に備えるものであってもよい。
本発明のＬＥＤ用基板１を構成する反射層２１は、実装されたＬＥＤ素子からの発光を反射するための層であり、銀または銀合金を含む層である。このような反射層２１の厚みは、例えば、０．０１〜１０μｍ、好ましくは０．１〜５μｍの範囲で設定することができる。反射層２１の厚みが０．０１μｍ未満であると、良好な反射率、例えば、４６０ｎｍにおける反射率が７０％以上であるような良好な反射率が得られず、また、反射層２１の厚みが１０μｍを超えると、更なる反射率の向上が得られず、製造コストの増大を来すこととなり好ましくない。尚、反射層２１が銀合金を含む場合、銀合金としては、例えば、スズ、パラジウム、銅、金、インジウム、ロジウム、亜鉛等の任意の金属との合金であってよく、銀合金をなす他の金属の含有量は、銀合金の溶融温度、反射率等を考慮して設定することができ、例えば、５０重量％以下の範囲で設定することができる。
また、本発明のＬＥＤ用基板１を構成する中間層２２は、基材１１の構成成分が反射層２１中を移動して反射層２１の表面、あるいは、表面近傍に達するという、所謂パイルアップを防止するとともに、基材１１と反射層２１との密着性を向上させるものである。例えば、基材１１が銅または銅合金であり、中間層２２が存在しない場合、反射層２１を構成する銀または銀合金の結晶粒子の加熱または経時による動きにより、基材１１の銅分子が反射層２１の銀または銀合金の結晶粒界を通って反射層２１の表面側へ拡散し、一方、反射層２１の外側に酸素が存在すると、この酸素は反射層２１中に拡散している銅分子を酸化させるように反射層２１中に浸透する。そして、銀または銀合金の結晶粒界で酸化銅が生成され、しかも、反射層２１の表面に浮き出てくるので、反射層２１の変色が生じ、反射率が著しく低下する。本発明では、このような銀または銀合金の結晶粒子のゆっくりとした動きによる銅のパイルアップを防止するため、金およびパラジウムの少なくとも１種を含む中間層２２を基材１１と反射層２１との間に介在させ、同時に、この中間層２２によって基材１１と反射層２１との密着性を向上させている。
このような中間層２２は、金または金銅合金等の金合金、および／または、パラジウムまたはパラジウム銀合金等のパラジウム合金を含むものとすることができる。例えば、金からなる中間層２２は、基材１１の表層にある銅分子と結合して、基材１１の銅分子を酸化されにくく、移動しにくい安定な状態とし、また、金銅合金等の金合金からなる中間層２２は、基材１１の銅分子を酸化されにくく、移動しにくい安定な状態とし、これにより反射層２１への拡散を抑制することができる。一方、パラジウムまたはパラジウム銀合金等のパラジウム合金からなる中間層２２は、仮に反射層２１を酸素が浸透して中間層に到達しても、この酸素が中間層内を浸透することを防止するので、銅分子の酸化と銅分子の移動が起こり得ず、結果として、反射層２１の反射率低下を防止することができる。
また、中間層２２は、金または金銅合金等の金合金からなる層と、パラジウムまたはパラジウム銀合金等のパラジウム合金からなる層との積層構造であってもよい。このような積層構造の中間層２２の場合、積層順序は何れであってもよく、例えば、基材１１側からパラジウムまたはパラジウム銀合金等のパラジウム合金からなる層、金または金銅合金等の金合金からなる層の順に積層されたものとすることができる。
このような中間層２２の厚みは、０．００２〜０．５μｍ、好ましくは、０．０２〜０．２μｍの範囲で設定することができる。中間層２２の厚みが０．００２μｍ未満であると、基材１１の構成成分の反射層２１へのパイルアップの抑制が不十分となり、本発明の効果が奏されないことがある。また、パイルアップ抑制効果は、中間層２２の厚みが０．００２μｍ以上で奏されるが、特に、中間層２２の厚みが０．２μｍを超えると、ＬＥＤ素子の実用上の使用温度の最大範囲の上限である１５０℃においも、パイルアップ抑制効果が十分に奏されるが、中間層２２の厚みが０．５μｍを超えると、このパイルアップ抑制効果は飽和する一方、高価な貴金属を過剰に使用することとなり好ましくない。
また、中間層２２は、基材１１側にニッケル薄膜を備え、基材１１側から、例えば、ニッケル薄膜／金薄膜、ニッケル薄膜／パラジウム薄膜、ニッケル薄膜／金薄膜／パラジウム薄膜、あるいは、ニッケル薄膜／パラジウム薄膜／金薄膜の積層構造であってもよい。このように中間層２２が金または金銅合金等の金合金、および／または、パラジウムまたはパラジウム銀合金等のパラジウム合金のみから構成されるものではなく、基材１１側にニッケル薄膜を有することにより、基材１１の構成成分の反射層２２へのパイルアップの防止効果が更に高いものとなる。このようなニッケル薄膜の厚みは、０．０１〜２０μｍ、好ましくは、０．１〜３μｍの範囲で設定することができる。ニッケル薄膜の厚みが０．０１μｍ未満であると、ニッケル薄膜を設けた効果が奏されず、一方、厚みが２０μｍを超えると、ＬＥＤ素子の実用上の使用温度の最大範囲の上限である１５０℃におけるパイルアップ抑制効果は飽和する一方、高価な貴金属を過剰に使用することとなり好ましくない。
尚、上記の反射層２１、中間層２２の厚みは、蛍光Ｘ線測定装置や収束イオンビーム（ＦＩＢ）により測定することができる。
また、本発明では、反射層２１が、その厚さ方向における所定の断面の全面積のうちの７０％以上、好ましくは８５％以上１００％未満が、断面積１μｍ2以上の銀または銀合金の結晶粒子で占められることが好ましい。このような反射層２１では、基材１１の構成成分、例えば、銅分子の拡散経路となる銀または銀合金の結晶粒界が低減されており、パイルアップの防止効果が更に高いものとなる。
また、本発明では、反射層２１が、その厚さ方向における所定の断面において、反射層２１の厚さの二乗以上の断面積を有する銀または銀合金の結晶粒子が少なくとも１個存在することが好ましい。このような反射層２１では、基材１１の構成成分、例えば、銅分子の拡散経路となる銀または銀合金の結晶粒界が低減されており、パイルアップの防止効果が更に高いものとなる。
尚、上記の反射層２１の厚さ方向における所定の断面とは、基材１１のＬＥＤ素子実装領域１２中から任意に選択された部位における反射層２１の厚さ方向の切断面のうち、ＳＥＭを用いて観察可能な領域であって、例えば、反射層２１の厚さ方向及び面方向における長さが１０μｍ×２０μｍの断面である。
また、上記の反射層２１の所定の断面の全面積における断面積１μｍ2以上の銀または銀合金の結晶粒子の占める面積割合は、基材１１のＬＥＤ素子実装領域１２中から任意に選択された部位における反射層２１の任意の複数箇所（例えば３箇所）を切断し、これらの切断面における断面積１μｍ2以上の銀または銀合金の結晶粒子の占める面積割合の算術平均値として算出される。
さらに、銀または銀合金の結晶粒子の断面積とは、反射層２１の厚さ方向における所定の断面（ＳＥＭにより観察可能な領域）に現れる銀または銀合金の結晶粒子の切断面の面積を意味し、この断面積は、例えばＳＥＭを用いて切断面を観察し、ＥＢＳＰ検出器を用いて結晶方位を判別し、結晶粒像を撮影し、粒径分布を算出する方法により測定することができる。
また、本発明のＬＥＤ用基板は、図４に示されるように、ＬＥＤ素子実装領域１２の周辺部に凹部１６を有するものであってもよい。さらに、図５に示されるように、この凹部１６上に、ＬＥＤ素子実装領域１２を囲むように外枠樹脂部材１８を備えるものであってもよい。凹部１６は、基材１１への外枠樹脂部材１８の密着性を向上させるものであり、また、外枠樹脂部材１８は、後述する半導体装置において、リフレクタの機能を発現するものである。尚、図５に示される例では、枠部１３と各ＬＥＤ素子実装領域１２との間、各ＬＥＤ素子実装領域１２相互間、貫通溝部１５内も、外枠樹脂部材１８と同じ樹脂からなる充填樹脂部材１９が位置している。
上述の本発明のＬＥＤ用基板は、銀または銀合金を含む反射層と基材との間に中間層を有し、この中間層が金または金銅合金等の金合金、あるいは、パラジウムまたはパラジウム銀合金等のパラジウム合金からなる層を備えているため、反射層が良好な反射率を具備するとともに、基材が銅または銅合金であっても、反射層への銅の拡散が中間層によって阻害され、これにより、半導体装置に使用された後において、ＬＥＤ素子の駆動による熱履歴や経時変化による反射層の反射率低下が抑制される。また、反射層への銅の拡散によって誘発される反射層（銀面）の硫化を抑制することができる。
また、基材の表裏全面に反射層と中間層を備えた本発明のＬＥＤ用基板は、ＬＥＤ素子を実装し、半導体装置とした後の使用状態での反射層の変色防止効果に加え、反射層と同じ層にＬＥＤ素子実装、ワイヤーボンディング、外部端子接続を行う場合において、従来の銀めっきからなる反射層と比べて、半導体装置製造工程における熱による反射層表面への銅パイルアップが防止される。このため、ＬＥＤ素子をペーストボンディングする際には、ペーストのはじき、または、ブリードの防止が可能であり、ＬＥＤ素子をはんだ接合する際には、はんだ濡れ性を悪化させることなく、良好な状態に保つことが可能である。また、ワイヤーボンディングまたはフリップチップ接合などの際には、銀表面に接合反応を阻害する銅または酸化銅がないため、確実な接合が可能である。さらに、本発明のＬＥＤ用基板にＬＥＤ素子を実装して作製した半導体装置は、その製造段階で多くの熱工程を経ることになるが、このような半導体装置を外部のボードに実装する際に、外部端子となるＬＥＤ用基板の裏面に、はんだ濡れ性を阻害する銅がパイルアップしていないため、ボード実装を確実なものとできる。
また、一般に、追加工程を加えることなく、ＬＥＤ素子実装、ワイヤーボンディング、外部端子接続の各工程実施を可能とするために、めっき層はＬＥＤ用基板の全面に形成されていることが望ましいが、反射層として銀めっき層を形成する場合、パイルアップの問題から、めっき層の厚みを薄くすることができないことに起因する問題があった。しかし、本発明のＬＥＤ用基板では、反射層への銅の拡散が中間層によって阻害されるので、めっき層全体を薄くすることができる。これにより、ＬＥＤ用基板全体、および、１つの面付け内のめっき層の厚みのバラつきを抑えることができ、例えば、後述する外枠樹脂部材１８の成形における金型内へのＬＥＤ用基板の載置時に、治具孔とのアライメントずれ、金型の局部的な圧痕を抑えることができる。
また、本発明のＬＥＤ用基板を、基材の表裏で導通するＳＯＮ（Small Outline Non-leaded Package）タイプの半導体装置に使用する場合、本発明のＬＥＤ用基板は、上記のように、めっき層の厚みを薄くすることができ、かつ、めっき層の厚みのバラつきを低減できるので、従来、実装基板側と樹脂部とフレームを略同一平面状に配置させるために使用されていためっき厚バラつきを吸収させるための高価な保護フィルムが不要であり、工程短縮、材料費低減が可能である。さらに、従来、基板のＬＥＤ素子実装側のはんだ領域が大きく、反射層としてのめっき層が厚いことで発生していたはんだ組成の偏りが抑制され、これにより、ボード実装が容易になるとともに、はんだボイドの発生が低減され、実装信頼性の向上が可能である。
また、ＬＥＤ用基板のＬＥＤ素子実装側は最終製品となり、使用する限り光学的性能を求められ、したがって、反射層の反射率低下を抑制する効果が要求されるが、ボード実装側は、製品製造における実装工程まで上記のような性能を保てればよい。このため、ＬＥＤ用基板の表裏のめっき厚みを変えて、ボード実装側（基材１１の裏面１１ｂ側）のめっき厚みを薄くしてもよい。特に、モールドアレイパッケージ（ＭＡＰ）タイプのＬＥＤ用基板においては、各面付け間のダイシングライン上のめっき量が少なくなり、やわらかいめっき金属のダイシングによる飛散を抑え、ショート不良も低減することができる。また、上記のボード実装側におけるめっき層の厚みと同様に、連結部１４ａ，１４ｂのめっき厚みも、ＬＥＤ素子実装面より薄くすることが更に好ましい。
また、図５に示される本発明のＬＥＤ用基板を、基材の表裏で導通するＳＯＮタイプの半導体装置に使用する場合、ボード実装側の端子と、ＬＥＤ素子側の端子を薄い板厚で隔てていることから、ボード実装はんだが半導体装置に吸い込まれ、ＬＥＤ素子実装側に濡れあがる問題を低減できる。
また、図５に示される本発明のＬＥＤ用基板を、モールドアレイパッケージ（ＭＡＰ）タイプの半導体装置に使用する場合、めっき層の厚みのバラつきに起因する樹脂注入のバラつきが抑制されることに加え、樹脂とフィラーの分離を低減できることから、微小領域での反射率バラつき、反射方向の変化を低減できる。この効果は、樹脂のフィラーに方向性があるもので顕著に現れる。
さらに、本発明のＬＥＤ用基板では、ＬＥＤ素子実装領域に銅のパイルアップが発生しないことから、ＬＥＤ素子の実装に際して、ダイアタッチペーストの濡れ性に変化がなく、ブリードアウトを制御することができ、半導体装置の組立が容易となり、また、反射率の安定化が可能である。
また、連結部によって各ＬＥＤ素子実装領域を相互に連結するとともに、枠部とＬＥＤ素子実装領域とを連結しており、この連結部において半導体装置に個片化する際のダイシングが行うことにより、ダイシングにおける基材の切削量を減少させダイシングブレードにかかる負荷を低減することができる。
上述のＬＥＤ用基板の実施形態は例示であり、本発明はこれらの実施形態に限定されるものではない。例えば、基材１１と中間層２２との密着性を向上させるために、ストライクめっきにより形成した銅薄膜または銀薄膜を基材１１と中間層２２との間に備えるものであってもよい。さらに、ＬＥＤ用基板が多面付けではない形態であってもよいことは勿論である。
また、基材１１の表裏全面に中間層２２と反射層２１を備えるものではなく、例えば、基材１１の表面１１ａのＬＥＤ素子実装領域１２のみに中間層２２と反射層２１を備えるものであってもよい。
［ＬＥＤ用基板の製造方法］
次に、本発明のＬＥＤ用基板の製造方法について説明する。
図６は、図１乃至図３に示されるＬＥＤ用基板１を例とした本発明のＬＥＤ用基板の製造方法の一実施形態を説明するための工程図である。
図６において、基材１１に所望のエッチングレジスト膜を形成し、両面をエッチングして、面付け１Ａ毎に位置するＬＥＤ素子実装領域１２と、これら複数のＬＥＤ素子実装領域１２を囲むように位置する枠部１３と、各ＬＥＤ素子実装領域１２を相互に連結する連結部１４ａ、枠部１３とＬＥＤ素子実装領域１２とを連結する連結部１４ｂを形成するとともに、各ＬＥＤ素子実装領域１２を２個の領域１２Ａと領域１２Ｂに分割する貫通溝部１５を形成する。尚、基材１１の裏面１１ｂ側は、各ＬＥＤ素子実装領域１２の領域１２Ａと領域１２Ｂの周辺部および連結部１４ａ，１４ｂにおいて、薄肉部１１ｂ′となっており、この部位はハーフエッチングにより形成することができる。基材１１をエッチングするためのエッチング液は、基材１１の材質により適宜選定することができ、例えば、基材１１が銅である場合には、エッチング液として塩化第二鉄水溶液を使用することができる。基材１１のエッチング方法は、スプレー方式、浸漬方式等、適宜選定することができる。
尚、図４に示されるような凹部１６を備えた基材１１を作製する場合、この凹部１６を形成する部位が露出するようにエッチングレジスト膜を形成する。
次に、基材１１を給電層として、金めっき、および／または、パラジウムめっきにより、金を含む薄膜、および、パラジウムを含む薄膜の少なくとも１種の薄膜を基材１１の全面に形成することにより中間層２２を形成する（図６（Ｂ））。形成する中間層２２の厚みは、０．００２〜０．５μｍ、好ましくは０．０２〜０．２μｍの範囲で設定することができる。
次いで、中間層２２を給電層として、電気めっきにより、中間層２２上に反射層２１を形成する（図６（Ｃ））。反射層２１は、銀めっき層、あるいは、スズ、パラジウム、銅、金、インジウム、ロジウム、亜鉛等の他の金属を含有する銀合金からなる銀めっき層であり、銀合金をなす他の金属の含有量は、銀合金の溶融温度、反射率等を考慮して設定することができ、例えば、５０重量％以下の範囲で設定することができる。また、反射層２１の厚みは、例えば、０．０１〜１０μｍ、好ましくは０．１〜５μｍの範囲で設定することができる。これにより、ＬＥＤ用基板１が得られる。
このような本発明のＬＥＤ用基板の製造方法では、銀または銀合金を含む反射層を形成する前に特定の中間層を形成するので、製造直後の反射層の反射率が良好であるとともに、この良好な反射率を安定して維持できるＬＥＤ用基板の製造が可能である。
上述のＬＥＤ用基板の製造方法の実施形態は例示であり、本発明はこれに限定されるものではない。例えば、反射層２１と中間層２２との合計厚みを、ＬＥＤ用基板の基材１１の表面１１ａ側よりも、裏面１１ｂ側および薄肉部１１ｂ′側において薄くしてもよい。このようなめっき厚みの制御は、例えば、中間層２２を形成するめっき工程、および、反射層２１を形成するめっき工程において、表裏の電流を変えることにより可能である。
また、本発明のＬＥＤ用基板の製造方法では、中間層２２を形成する工程で、まず、基材１１を給電層としてニッケルめっきによりニッケル薄膜を形成してもよい。その後、基材１１、ニッケル薄膜を給電層として、金めっき、および／または、パラジウムめっきにより、金を含む薄膜、および、パラジウムを含む薄膜の少なくとも１種の薄膜を形成して中間層２２としてもよい。例えば、ニッケル薄膜／金薄膜、ニッケル薄膜／パラジウム薄膜、ニッケル薄膜／金薄膜／パラジウム薄膜、あるいは、ニッケル薄膜／パラジウム薄膜／金薄膜の積層構造である中間層２２を形成してもよい。
また、本発明のＬＥＤ用基板の製造方法では、反射層２１を形成した後、加熱処理工程を有するものであってもよい。この加熱処理における加熱温度は、反射層２１を構成する銀または銀合金の結晶粒子が急激な動きにより再結晶化して、結晶粒子のサイズが増大するような温度、すなわち加熱処理後の反射層２１の厚さ方向における所定の断面の全面積のうちの、好ましくは７０％以上、より好ましくは８５％以上１００％未満が断面積１μｍ2以上の銀または銀合金の結晶粒子で占められるような温度である。さらに、加熱処理後の反射層２１において、反射層２１の厚さの二乗以上の断面積を有する銀または銀合金の結晶粒子が少なくとも１個存在するような温度であることが特に好ましい。このような温度で加熱することにより、反射層２１において銀または銀合金の結晶粒界を減少させることができる。加熱処理は、具体的には、２００〜５００℃で加熱するのが好ましく、３００〜４５０℃で加熱するのがより好ましい。また、加熱処理の時間は、１〜１０分間であるのが好ましく、２〜５分間であるのがより好ましい。加熱温度が２００℃未満、あるいは、加熱時間が１分未満であると、反射層２１を構成する銀または銀合金の結晶粒子のサイズを効果的に増大させることができないおそれがある。また、加熱温度が５００℃を超える、あるいは、加熱時間が１０分を超えても、それ以上銀または銀合金の結晶粒子のサイズを増大させ、結晶粒界を少なくすることが困難である。尚、このような加熱処理は、窒素等の不活性ガス雰囲気下にて行うことが好ましく、これにより、加熱処理中における銀または銀合金の腐食（酸化）を抑制することができる。
また、本発明のＬＥＤ用基板の製造方法では、基材１１と中間層２２との密着性を向上させるために、中間層２２を形成する前に、基材１１を給電層として、絶縁性レジスト層２１ａの開口部に露出している基材１１の表面１２ａに銅ストライクめっきにより銅薄膜を形成してもよい。
［半導体装置］
次に、本発明の半導体装置について説明する。
図７は、本発明の半導体装置の一実施形態の平面図であり、図８は図７に示される半導体装置のII−II線断面図である。図７および図８において、半導体装置３１は、基材４１と、基材４１上に位置する反射層５１と、基材４１と反射層５１との間に介在する中間層５２と、反射層５１上に実装されているＬＥＤ素子６１と、このＬＥＤ素子６１と反射層５１とを電気的に接続する導電部６２と、ＬＥＤ素子６１および導電部６２を封止する電気絶縁性の封止樹脂６３と、を備えている。尚、図７は、封止樹脂６３を介して半導体装置３１の内部構造が見えるものとして記載している。
半導体装置３１を構成する基材４１は、例えば、銅、銅合金、４２合金（ニッケル４１％の鉄合金）等の金属基材であってよく、また、セラミックス、ガラス等の電気絶縁性を有する基材の表面に導電性材料層を設けた複合基材等を使用することができる。但し、基材４１の放熱性、外部電極形成における構造の複雑化（基材４１の表裏を導通するための導通ビア等が必要となる）を回避すること等を考慮して、金属基材とすることが好ましい。また、基材４１の厚みは、例えば、０．０５〜０．５ｍｍの範囲で適宜設定することができる。
半導体装置３１を構成する基材４１は、間隙部４５を介して２つに分割され、表面４１ａにＬＥＤ素子実装領域４２Ａ，４２Ｂが画定されており、図示例では、ＬＥＤ素子実装領域４２Ａの反射層５１上にＬＥＤ素子６１が実装されている。また、図７に示されるように、基材４１は半導体装置３１の外形形状（封止樹脂６３の外形形状）よりも小さく、間隙部４５を介して２つに分割されている端部を除く周辺端部には、突出部４４が存在する。この突出部４４は、後述する半導体装置の製造において、個々の半導体装置に個片化する際のダイシングにおける基材量を減少させダイシングブレードにかかる負荷を低減することを目的として設けられた上述の本発明のＬＥＤ用基板の連結部の痕跡である。
また、基材４１の間隙部４５を介して２つに分割されている端部を除く周辺端部、および、突出部４４の裏面側は、薄肉部４１ｂ′となっている。そして、上記の間隙部４５を含む基材４１の周囲を封止する封止樹脂６３と基材４１は、この薄肉部４１ｂ′の存在によって確実に係合されている。薄肉部４１ｂ′の幅は、例えば、５０〜３００μｍ、好ましくは８０〜１５０μｍ程度とすることができる。薄肉部４１ｂ′の幅が５０μｍ未満であると、封止樹脂６３との係合作用が十分に得られず、また、３００μｍを超えると、強度が低下して変形を来すことがあり好ましくない。
また、間隙部４５によって分割され基材４１の裏面４１ｂは、電気的に独立した外部電極となっている。間隙部４５の幅は、例えば、５０〜６００μｍの範囲で適宜設定することができる。また、間隙部４５の位置は、反射層５１上に実装されたＬＥＤ素子６１が、基材４１の中央部、または、中央部に近い位置となるように設定することが好ましい。
反射層５１は、間隙部４５を介して２つに分割された各基材４１に中間層５２を介して配設されており、各基材４１上の反射層５１と中間層５２は電気的に独立したものとなっている。このような反射層５１と中間層５２は、上述の本発明のＬＥＤ用基板１を構成する反射層２１、中間層２２と同様とすることができ、ここでの説明は省略する。
ＬＥＤ素子６１は、間隙部４５を介して２つに分割された基材４１の一方の基材上の反射層５１上に実装され、この実装面に位置するＬＥＤ素子６１の端子部（図示せず）は導電部（図示せず）を介して当該反射層５１に接続され、この反射層５１を介して一方の外部電極（一方の基材４１の裏面４１ｂ）に接続されている。また、ＬＥＤ素子６１の表面に位置する他の端子部６１ａは導電部（ボンディングワイヤ）６２により他方の反射層５１に接続され、この反射層５１を介して他方の外部電極（他方の基材４１の裏面４１ｂ）に接続されている。
また、封止樹脂６３は、熱や光により変色や透光性の劣化等を生じ難い材質であることが要求され、例えば、エポキシ樹脂、シリコーン樹脂等の透光性樹脂や、このような透光性樹脂に蛍光物質、シリカ等の拡散材料の１種、あるいは、２種以上が含有されたもの等が挙げられ、透光性樹脂としてはシリコーン樹脂が好ましい。
このような本発明の半導体装置は、銀または銀合金を含む反射層と基材との間に中間層を有し、この中間層が金または金銅合金等の金合金、あるいは、パラジウムまたはパラジウム銀合金等のパラジウム合金からなる層を備えているため、反射層が良好な反射率を具備するとともに、基材が銅または銅合金であっても、反射層への銅の拡散が中間層によって阻害され、これによりＬＥＤ素子の駆動による熱履歴や経時変化による性能劣化が抑制される。
半導体装置の側面には、基材４１の突出部４４と、反射層５１、中間層５２の端面が露出しているのみであり、例えば、封止樹脂からなる側面に反射率の大きい銅基材が露出する面積を減少させることができ、照明器具としての反射性能を安定させることができる。
また、上述の実施形態のように、基材４１が間隙部４５により分割され、かつ、間隙部４５に封止樹脂６３が充填されている構造の場合、封止樹脂６３の熱収縮と金属基材４１の熱収縮の挙動の差による歪みが、間隙部４５の部位で吸収され、信頼性の高い半導体装置となる。
上述の本発明の半導体装置の実施形態は例示であり、本発明はこれに限定されるものではない。例えば、図９に示すように、基材４１の表面４１ａに凹部４６を備え、この凹部４６に係合するように外枠樹脂部材４８を備え、間隙部４５を含む基材４１の周囲に充填された充填樹脂部材４９を備えるものであってもよい。外枠樹脂部材４８は、その内側壁面４８ａがリフレクタであり、実装されたＬＥＤ素子からの発光を反射する作用をなすものであり、この場合、間隙部４５の位置は、反射層５１上に実装されたＬＥＤ素子６１が、外枠樹脂部材４８で囲まれた領域（ＬＥＤ素子実装領域）の中央部、または、中央部に近い位置となるように設定することが好ましい。このような外枠樹脂部材４８、充填樹脂部材４９は、例えば、ポリフタルアミド、エポキシ、シリコーン、液晶高分子等の樹脂材料にシリカ、アルミナ、酸化チタン等の拡散材料の１種、あるいは、２種以上の組み合わせからなるものであってよい。
また、本発明の半導体装置は、図１０に示すように、間隙部４５を介して離間するように位置し電気的に独立している２つの反射層５１に跨るようにＬＥＤ素子６１を実装してもよい。この場合、ＬＥＤ素子６１は、その実装面に位置する一方の端子部６１ａを介して一方の反射層５１に接続され、この反射層５１を介して一方の外部電極（一方の基材４１の裏面４１ｂ）に接続されている。また、ＬＥＤ素子６１は、その実装面に位置する他の端子部６１ａを介して他方の反射層５１に接続され、この反射層５１を介して他方の外部電極（他方の基材４１の裏面４１ｂ）に接続されている。このような半導体装置では、間隙部４５の位置は、離間している２つの反射層５１に跨るように実装されたＬＥＤ素子６１が、外枠樹脂部材４８で囲まれた領域（ＬＥＤ素子実装領域）の中央部、または、中央部に近い位置となるように設定することが好ましい。尚、離間している２つの反射層５１に跨るようにＬＥＤ素子６１が絶縁接着剤を介して実装され、ＬＥＤ素子６１の表面に位置する端子部（図示せず）が導電部（ボンディングワイヤ）６２により各反射層５１に接続されたものであってもよい。
また、本発明の半導体装置は、図１１に示すように、基材４１が、２つの間隙部４５によって３つに分割されたものであってもよい。この例では、間隙部４５を介して離間するように３つの反射層５１のうち、中央の反射層５１にＬＥＤ素子６１が接着剤を介して実装されている。そして、ＬＥＤ素子６１の表面に位置する一方の端子部６１ａは導電部（ボンディングワイヤ）６２により図面右側の反射層５１に接続され、この反射層５１を介して外部電極（図面右側の基材４１の裏面４１ｂ）に接続されている。また、他の端子部６１ａは導電部（ボンディングワイヤ）６２により図面左側の反射層５１に接続され、この反射層５１を介して外部電極（図面左側の基材４１の裏面４１ｂ）に接続されている。このような半導体装置では、２つの間隙部４５の位置は、中央の反射層５１上に実装されたＬＥＤ素子６１が、外枠樹脂部材４８で囲まれた領域（ＬＥＤ素子実装領域）の中央部、または、中央部に近い位置となるように設定することが好ましい。尚、間隙部４５を２つ以上備え、基材４１が３つ以上に分割されたものであってもよい。
さらに、本発明の半導体装置は、基材４１の表面４１ａ側のみ、例えば、外枠樹脂部材４８で囲まれた領域のみに中間層５２と反射層５１を備えるものであってもよい。
次に、上述の本発明の半導体装置３１の製造例を、図４に示される本発明のＬＥＤ用基板１を用いた例として、図１２および図１３を参照して説明する。
まず、各面付け１ＡのＬＥＤ素子実装領域１２を囲むように、ＬＥＤ用基板１の基材１１の表面１１ａ側の所定の部位に外枠樹脂部材４８を形成するとともに、枠部１３と各ＬＥＤ素子実装領域１２との間、各ＬＥＤ素子実装領域１２相互間、貫通溝部１５内に充填樹脂部材４９を充填する（図１２（Ａ））。このような外枠樹脂部材４８、充填樹脂部材４９は、例えば、ＬＥＤ用基板１を金型内に載置し、熱可塑性樹脂を射出成形、あるいは、熱硬化性樹脂をトランスファ成形することにより形成することができる。
次に、貫通溝部１５を介して離間するＬＥＤ素子実装領域１２の領域１２Ａの反射層２１上にＬＥＤ素子６１を実装し、この実装面に位置する端子部（図示せず）を当該反射層２１に接続する。また、ＬＥＤ素子６１の表面に位置する他の端子部６１ａを導電部（ボンディングワイヤ）６２により、ＬＥＤ素子実装領域１２の領域１２Ｂ上の反射層２１に接続する（図１２（Ｂ））。
次いで、ＬＥＤ用基板１およびＬＥＤ素子６１、導電部６２を封止樹脂６３により封止する（図１３（Ａ））。その後、面付け１Ａ毎に所定の位置（図１の鎖線で示される位置）でダイシングすることにより、貫通溝部１５は間隙部４５となり、間隙部４５を介して離間するように位置する基材４１、反射層５１、中間層５２は電気的に独立したものとなり、半導体装置３１が得られる（図１３（Ｂ））。
次に、具体的な実施例を示して本発明を更に詳細に説明する。
［実施例１］
基材として、厚み０．２ｍｍ、横３００ｍｍ×縦３００ｍｍの銅板を準備し、図１および図２に示す形状の基材１１をエッチングにより形成した。このエッチングでは、図２および図３に示される薄肉部１１ｂ′をハーフエッチングにより形成した。尚、多面付けのＬＥＤ素子実装領域１２のピッチを横＝３ｍｍ、縦＝２ｍｍとし、基材上に１３行×１３列のマトリックス状にＬＥＤ素子実装領域を配列し、さらに、このＬＥＤ素子実装領域の配列からなるブロックを４個設けるように、エッチングを行った。
このような多面付けの基材の全面に、金めっきにより金薄膜（厚み０．２μｍ）を形成して中間層とした。次いで、この中間層上に、電気めっきにより銀めっき層（厚み３μｍ）を形成して反射層とした。これにより、多面付けのＬＥＤ用基板を作製した。
この多面付けのＬＥＤ用基板のＬＥＤ素子実装領域の中から、１つのＬＥＤ素子実装領域を任意に選択し、このＬＥＤ素子実装領域上の銀めっき層を、任意に選択した３箇所において切断した。そして、これら３箇所の切断面を、ＳＥＭ（日本電子社製，製品名：ＪＳＭ−７００１Ｆ）を用いて観察し、ＥＢＳＰ検出器（ＴＳＬ社製，条件：傾斜７０度，加速電圧１５ｋＶ，印加電流１０ｎＡ，範囲２０μｍ×３μｍ）を用いて結晶方位を判別し、結晶粒像を撮影し、粒径分布を算出する方法により、銀めっき層の断面における銀の結晶粒子の断面積を測定した。
その結果、銀めっき層の厚さ方向の切断面の全面積に占める、断面積１μｍ2以上の銀の結晶粒子の面積割合（３箇所の切断面における面積割合の算術平均値）は、４２％であった。また、これらの切断面に現れる銀の結晶粒子の最大断面積（３箇所の切断面のそれぞれにおける銀の結晶粒子の最大断面積の算術平均値）は、５．３μｍ2であり、反射層の厚さ（３μｍ）の二乗（９μｍ2）未満であった。
［実施例２−１］
金薄膜の代わりに、パラジウムめっきによりパラジウム薄膜（厚み０．１μｍ）を形成して中間層とした他は、実施例１と同様にして、多面付けのＬＥＤ用基板を作製した。
このＬＥＤ用基板について、実施例１と同様にして測定した断面積１μｍ2以上の銀の結晶粒子の面積割合は６５％であり、切断面に現れる銀の結晶粒子の最大断面積は８．０μｍ2で、反射層の厚さ（３μｍ）の二乗（９μｍ2）未満であった。
った。
［実施例２−２］
中間層であるパラジウム薄膜の厚みを０．０２μｍとし、銀めっき層の厚みを１μｍとした他は、実施例２−１と同様にして、多面付けのＬＥＤ用基板を作製した。
［実施例２−３］
中間層であるパラジウム薄膜の厚みを０．０２μｍとし、銀めっき層の厚みを０．５μｍとした他は、実施例２−１と同様にして、多面付けのＬＥＤ用基板を作製した。
［実施例２−４］
中間層であるパラジウム薄膜の厚みを０．２μｍとし、銀めっき層の厚みを１μｍとした他は、実施例２−１と同様にして、多面付けのＬＥＤ用基板を作製した。
［実施例２−５］
中間層であるパラジウム薄膜の厚みを０．００５μｍとし、銀めっき層の厚みを１μｍとした他は、実施例２−１と同様にして、多面付けのＬＥＤ用基板を作製した。
［実施例２−６］
中間層であるパラジウム薄膜の厚みを０．５μｍとし、銀めっき層の厚みを１μｍとした他は、実施例２−１と同様にして、多面付けのＬＥＤ用基板を作製した。
［実施例３］
金薄膜の形成前に、ニッケルストライクめっきによりニッケル薄膜（厚み０．１μｍ）を形成して、ニッケル薄膜／金薄膜の積層構造の中間層を形成し、この中間層上に、電気めっきにより銀めっき層（厚み１μｍ）を形成して反射層とした他は、実施例１と同様にして、多面付けのＬＥＤ用基板を作製した。
このＬＥＤ用基板について、実施例１と同様にして測定した断面積１μｍ2以上の銀の結晶粒子の面積割合は６０％であり、切断面に現れる銀の結晶粒子の最大断面積は０．７μｍ2で、反射層の厚さ（１μｍ）の二乗（１μｍ2）未満であった。
った。
［実施例４］
パラジウム薄膜の形成前に、ニッケルストライクめっきによりニッケル薄膜（厚み０．１μｍ）を形成して、ニッケル薄膜／パラジウム薄膜の積層構造の中間層を形成し、この中間層上に、電気めっきにより銀めっき層（厚み１μｍ）を形成して反射層とした他は、実施例２−１と同様にして、多面付けのＬＥＤ用基板を作製した。
このＬＥＤ用基板について、実施例１と同様にして測定した断面積１μｍ2以上の銀の結晶粒子の面積割合は６０％であり、切断面に現れる銀の結晶粒子の最大断面積は０．９μｍ2で、反射層の厚さ（１μｍ）の二乗（１μｍ2）未満であった。
った。
［実施例５］
実施例１と同様にして、中間層（金薄膜）、銀めっき層（厚み３μｍ）を形成して反射層とする工程までを実施した。
次に、中間層（金薄膜）および反射層を形成した基材を４００℃で２分間、リフロー炉（製品名：ＲＮ−ＣＳ，パナソニック社製）を用いて加熱した。これにより、多面付けのＬＥＤ用基板を作製した。
このＬＥＤ用基板について、実施例１と同様にして測定した断面積１μｍ2以上の銀の結晶粒子の面積割合は９６％であり、切断面に現れる銀の結晶粒子の最大断面積は３５μｍ2で、反射層の厚さ（３μｍ）の二乗（９μｍ2）以上であった。
［実施例６］
反射層として、厚み１μｍの銀めっき層を形成した他は、実施例５と同様にして、多面付けのＬＥＤ用基板を作製した。
このＬＥＤ用基板について、実施例１と同様にして測定した断面積１μｍ2以上の銀の結晶粒子の面積割合は８８％であり、切断面に現れる銀の結晶粒子の最大断面積は２．３μｍ2で、反射層の厚さ（１μｍ）の二乗（１μｍ2）以上であった。
った。
［実施例７］
実施例２−１と同様にして、中間層（パラジウム薄膜）、銀めっき層（厚み３μｍ）を形成して反射層とする工程までを実施した。
次に、中間層（パラジウム薄膜）および反射層を形成した基材を４００℃で２分間、リフロー炉（製品名：ＲＮ−ＣＳ，パナソニック社製）を用いて加熱した。これにより、多面付けのＬＥＤ用基板を作製した。
このＬＥＤ用基板について、実施例１と同様にして測定した断面積１μｍ2以上の銀の結晶粒子の面積割合は９２％であり、切断面に現れる銀の結晶粒子の最大断面積は２８μｍ2で、反射層の厚さ（３μｍ）の二乗（９μｍ2）以上であった。
［実施例８］
反射層として、厚み１μｍの銀めっき層を形成した他は、実施例７と同様にして、多面付けのＬＥＤ用基板を作製した。
このＬＥＤ用基板について、実施例１と同様にして測定した断面積１μｍ2以上の銀の結晶粒子の面積割合は８６％であり、切断面に現れる銀の結晶粒子の最大断面積は１．８μｍ2で、反射層の厚さ（１μｍ）の二乗（１μｍ2）以上であった。
った。
［実施例９］
金薄膜の形成前に、ニッケルストライクめっきによりニッケル薄膜（厚み１．０μｍ）を形成して、ニッケル薄膜／金薄膜の積層構造の中間層を形成した他は、実施例６と同様にして、多面付けのＬＥＤ用基板を作製した。
このＬＥＤ用基板について、実施例１と同様にして測定した断面積１μｍ2以上の銀の結晶粒子の面積割合は８５％であり、切断面に現れる銀の結晶粒子の最大断面積は１．８μｍ2で、反射層の厚さ（１μｍ）の二乗（１μｍ2）以上であった。
った。
［実施例１０］
パラジウム薄膜の形成前に、ニッケルストライクめっきによりニッケル薄膜（厚み０．１μｍ）を形成して、ニッケル薄膜／パラジウム薄膜の積層構造の中間層を形成した他は、実施例８と同様にして、多面付けのＬＥＤ用基板を作製した。
このＬＥＤ用基板について、実施例１と同様にして測定した断面積１μｍ2以上の銀の結晶粒子の面積割合は７５％であり、切断面に現れる銀の結晶粒子の最大断面積は１．２μｍ2で、反射層の厚さ（１μｍ）の二乗（１μｍ2）以上であった。
った。
［実施例１１］
パラジウム薄膜の形成前に、ニッケルストライクめっきによりニッケル薄膜（厚み０．１μｍ）を形成して、このニッケル薄膜上にパラジウムめっきによりパラジウム薄膜（厚み０．２μｍ）、金めっきにより金薄膜（厚み０．００２μｍ）を形成して、ニッケル薄膜／パラジウム薄膜／金薄膜の積層構造の中間層を形成し、この中間層上に、電気めっきにより銀めっき層（厚み１μｍ）を形成して反射層とした他は、実施例２−１と同様にして、多面付けのＬＥＤ用基板を作製した。
このＬＥＤ用基板について、実施例１と同様にして測定した断面積１μｍ2以上の銀の結晶粒子の面積割合は６０％であり、切断面に現れる銀の結晶粒子の最大断面積は０．７μｍ2で、反射層の厚さ（１μｍ）の二乗（１μｍ2）未満であった。
った。
［比較例１］
金薄膜の代わりに、銅ストライクめっきにより銅薄膜（厚み０．２μｍ）を形成し、ニッケル薄膜／銅薄膜の積層構造の中間層を形成した他は、実施例３と同様にして、多面付けのＬＥＤ用基板を作製した。
このＬＥＤ用基板について、実施例１と同様にして測定した断面積１μｍ2以上の銀の結晶粒子の面積割合は５８％であり、切断面に現れる銀の結晶粒子の最大断面積は０．６μｍ2で、反射層の厚さ（１μｍ）の二乗（１μｍ2）未満であった。
［比較例２］
反射層として、厚み３μｍの銀めっき層を形成した他は、比較例１と同様にして、多面付けのＬＥＤ用基板を作製した。
このＬＥＤ用基板について、実施例１と同様にして測定した断面積１μｍ2以上の銀の結晶粒子の面積割合は３８％であり、切断面に現れる銀の結晶粒子の最大断面積は０．８μｍ2で、反射層の厚さ（３μｍ）の二乗（９μｍ2）未満であった。
った。
［比較例３］
金薄膜の代わりに、銅ストライクめっきにより銅薄膜（厚み０．８μｍ）を形成して中間層を形成した他は、実施例１と同様にして、多面付けのＬＥＤ用基板を作製した。
このＬＥＤ用基板について、実施例１と同様にして測定した断面積１μｍ2以上の銀の結晶粒子の面積割合は５２％であり、切断面に現れる銀の結晶粒子の最大断面積は１．２μｍ2で、反射層の厚さ（３μｍ）の二乗（９μｍ2）未満であった。
［評 価］
上述のようにして作製したＬＥＤ用基板（実施例１〜１１、比較例１〜３）について、分光光度計（島津製作所社製，ＵＶ−２５５０，ＭＰＣ−２２００）を用いて、波長４６０ｎｍの光を照射したときにおける反射率（％）を測定（初期）し、下記の表１に示した。
また、上記ＬＥＤ用リードフレーム（実施例１〜１１、比較例１〜３）を、１５０℃で２６０時間、リフロー炉（製品名：ＲＮ−ＣＳ，パナソニック社製）を用いて長時間加熱を施した後、同様にして波長４６０ｎｍの光を照射したときにおける反射率（％）を測定（長時間加熱）し、下記の表１に示した。
Figure 0005977973
 (*)を付した実施例では、中間層および反射層を形成した後に４００℃で２分間の加熱を行った。
比較例１および比較例２のＬＥＤ用基板は、パイルアップ防止のために、ニッケルストライクめっきにより形成したニッケル薄膜と、このニッケル薄膜と反射層との密着性を向上させるために銅ストライクめっきにより形成した銅薄膜が中間層として存在しているが、長時間加熱による反射層内の銀の結晶粒子の動きによる銅のパイルアップが生じ、初期の反射率に比べて長時間加熱後の反射率が大幅に低下した。
これに対して、実施例１〜１１のＬＥＤ用基板は、長時間加熱後においても反射率の低下が極めて少なく、中間層によるパイルアップ防止効果が奏されていることが確認された。
また、実施例１、実施例２−１と実施例５、実施例７との対比から、加熱処理（４００℃、２分間）を施して、反射層の厚さ方向の所定の断面の全面積の７０％以上が、断面積１μｍ2以上の銀または銀合金の結晶粒子で占められ、反射層の厚さ方向の所定の断面において、反射層の厚さの二乗以上の断面積を有する銀または銀合金の結晶粒子が少なくとも１個存在することにより、銅のパイルアップ防止の効果が更に向上することが確認された。
さらに、実施例１、実施例２−１と実施例３、実施例４との対比、実施例６、実施例８と実施例９、実施例１０との対比から、中間層として、ニッケル薄膜／金薄膜の積層構造、ニッケル薄膜／パラジウム薄膜の積層構造を採用することにより、銅のパイルアップ防止の効果が更に向上することが確認された。
本発明は、ＬＥＤ素子を使用する種々の用途、製品、および、その製造に適用することができる。
１…ＬＥＤ用基板
１１…基材
１２…ＬＥＤ素子実装領域
１８…外枠樹脂部材
２１…反射層
２２…中間層
３１…半導体装置
４１…基材
４８…外枠樹脂部材
５１…反射層
５２…中間層
６１…ＬＥＤ素子
６２…導電部
６５…封止樹脂

Claims (15)

  1. 基材と、該基材の少なくともＬＥＤ素子実装領域に位置する反射層と、該反射層と前記基材との間に介在する中間層とを有し、前記反射層は銀または銀合金を含み、前記中間層は金およびパラジウムの少なくとも１種を含み、前記基材の表裏全面に前記反射層および前記中間層を有し、前記基材の裏面に位置する前記反射層と前記中間層は、前記ＬＥＤ素子実装領域を有する前記基材の表面に位置する前記反射層と前記中間層よりも薄いことを特徴とするＬＥＤ用基板。
  2. 前記反射層は、厚さ方向の所定の断面の全面積の７０％以上が、断面積１μｍ2以上の銀または銀合金の結晶粒子で占められていることを特徴とする請求項１に記載のＬＥＤ用基板。
  3. 前記反射層は、厚さ方向の所定の断面において、当該反射層の厚さの二乗以上の断面積を有する銀または銀合金の結晶粒子が少なくとも１個存在することを特徴とする請求項１または請求項２に記載のＬＥＤ用基板。
  4. 前記基材は、多面付けで画定された複数の前記ＬＥＤ素子実装領域を有することを特徴とする請求項１乃至請求項３のいずれかに記載のＬＥＤ用基板。
  5. 前記ＬＥＤ素子実装領域の所望部位を取り囲む外枠樹脂部材を備えることを特徴とする請求項１乃至請求項４のいずれかに記載のＬＥＤ用基板。
  6. 基材の表裏全面あるいは所望の領域に、めっきにより金を含む薄膜、および、パラジウムを含む薄膜の少なくとも１種の薄膜を形成して中間層とする工程と、
    該中間層上に銀めっきにより銀または銀合金を含む反射層を形成する工程と、を有し、
    前記基材の表裏全面に前記反射層および面前記中間層を形成し、前記基材の裏面に形成する前記反射層と前記中間層の合計厚みを、前記基材の表面に形成する前記反射層と面前記中間層の合計厚みよりも薄くすることを特徴とするＬＥＤ用基板の製造方法。
  7. 前記反射層を形成する工程の後に、加熱処理工程を有することを特徴とする請求項６に記載のＬＥＤ用基板の製造方法。
  8. 前記加熱処理工程では、加熱後の前記反射層の厚さ方向の所定の断面の全面積の７０％以上が、断面積１μｍ2以上の銀または銀合金の結晶粒子で占められるように加熱することを特徴とする請求項７に記載のＬＥＤ用基板の製造方法。
  9. 前記加熱処理工程では、加熱後の前記反射層の厚さ方向の所定の断面において、当該反射層の厚さの二乗以上の断面積を有する銀または銀合金の結晶粒子が少なくとも１個存在するように加熱することを特徴とする請求項７または請求項８に記載のＬＥＤ用基板の製造方法。
  10. 前記加熱処理工程における加熱温度は２００〜５００℃の範囲、加熱時間は１〜１０分間の範囲であることを特徴とする請求項７乃至請求項９のいずれかに記載のＬＥＤ用基板の製造方法。
  11. 前記中間層を形成する工程において、基材の表裏全面あるいは所望の領域にニッケルめっきによりニッケル薄膜を形成し、その後、該ニッケル薄膜を被覆するようにめっきにより金を含む薄膜、および、パラジウムを含む薄膜の少なくとも１種の薄膜を形成することを特徴とする請求項６乃至請求項１０のいずれかに記載のＬＥＤ用基板の製造方法。
  12. 前記中間層を形成する工程において、金めっきによる金または金合金を含む薄膜の形成、および／または、パラジウムめっきによるパラジウムまたはパラジウム合金を含む薄膜の形成を行うことを特徴とする請求項６乃至請求項１１のいずれかに記載のＬＥＤ用基板の製造方法。
  13. 前記中間層として、金銅合金を含む薄膜、および／または、パラジウム銀合金を含む薄膜を形成することを特徴とする請求項１２に記載のＬＥＤ用基板の製造方法。
  14. 前記中間層を厚みが０．０２〜０．２μｍの範囲となるように形成することを特徴とする請求項６乃至請求項１３のいずれかに記載のＬＥＤ用基板の製造方法。
  15. 請求項１乃至請求項５のいずれかに記載のＬＥＤ用基板と、前記ＬＥＤ素子実装領域上に実装されたＬＥＤ素子と、前記ＬＥＤ素子と前記反射層とを電気的に接続する導電部と、前記ＬＥＤ素子と前記導電部を封止する封止樹脂と、を備えることを特徴とする半導体装置。
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JP6701711B2 (ja) * 2014-12-22 2020-05-27 日亜化学工業株式会社 発光装置
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US9837390B1 (en) * 2016-11-07 2017-12-05 Corning Incorporated Systems and methods for creating fluidic assembly structures on a substrate
JP6888292B2 (ja) * 2016-12-21 2021-06-16 日亜化学工業株式会社 パッケージ、発光装置、発光装置の製造方法
JP7148792B2 (ja) * 2018-09-27 2022-10-06 日亜化学工業株式会社 光半導体装置用金属材料、及びその製造方法、及びそれを用いた光半導体装置
JP6736643B2 (ja) * 2018-11-28 2020-08-05 日亜化学工業株式会社 多列型リードフレーム、多列型ｌｅｄ用リードフレーム及びそれらの製造方法並びにｌｅｄパッケージの製造方法
CN113061948A (zh) * 2021-03-17 2021-07-02 厦门乐钢材料科技有限公司 一种金属铜基底电化学镀银的方法及其复合结构

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JP3940124B2 (ja) * 2003-01-16 2007-07-04 松下電器産業株式会社 装置
JP4367457B2 (ja) * 2006-07-06 2009-11-18 パナソニック電工株式会社 銀膜、銀膜の製造方法、ｌｅｄ実装用基板、及びｌｅｄ実装用基板の製造方法
JP2008091818A (ja) * 2006-10-05 2008-04-17 Matsushita Electric Ind Co Ltd 光半導体装置用リードフレームおよびこれを用いた光半導体装置、並びにこれらの製造方法
JP4951090B2 (ja) * 2010-01-29 2012-06-13 株式会社東芝 Ｌｅｄパッケージ

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