JP5961508B2

JP5961508B2 - ソースドライバｉｃチップ

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Publication number: JP5961508B2
Application number: JP2012214493A
Authority: JP
Inventors: 兼一椎林; 鋼児樋口; 厚志平間
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2012-09-27
Filing date: 2012-09-27
Publication date: 2016-08-02
Anticipated expiration: 2032-09-27
Also published as: JP2014071133A

Description

本発明は、表示パネルを駆動するドライバＩＣ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）、特に表示パネルのソースラインの各々に、入力映像信号にて示される輝度レベルに対応した階調電圧を印加するソースドライバＩＣチップに関する。

液晶表示パネル又は有機ＥＬ表示パネルの如き平面型の表示パネルには、２次元画面の水平方向に夫々が伸張して配列されている複数の走査ラインと、２次元画面の垂直方向に夫々が伸張して配列されている複数のソースラインとが設けられてる。このような表示パネルは、ガラス又はフィルム状の基板上に設置されている。更に、かかる基板上における表示パネルの外周領域には、入力映像信号によって表される輝度レベルに対応した階調電圧を生成し、この階調電圧に対応した駆動パルスを表示パネルのソースラインの各々に印加するソースドライバが搭載されている。

このようなソースドライバとして、上記した如き複数の階調電圧を生成する階調電圧発生回路を含むものが知られている（例えば、特許文献１の図２参照）。かかる階調電圧発生回路では、外部供給された複数の基準階調電圧（Ｖ_Ｅ１〜Ｖ_Ｅｍ）を夫々オペアンプ（２３_１〜２３_ｍ）で増幅したものを抵抗ラダー（２４）の入力タップに印加することにより、階調電圧（Ｖ_１〜Ｖ_ｎ）を生成するようにしている。

また、近年、表示画面の高精細化に伴うソースライン数の増加に対応すべく、ソースドライバを複数のＩＣチップ（以下、単にチップと称する場合もある）に分割してなる複数のソースドライバＩＣチップを表示パネルの周囲に配置するようにしたものが知られている（例えば、特許文献１の図３参照）。

しかしながら、ソースドライバを複数のソースドライバＩＣチップに分割して構築した場合に、上記オペアンプのオフセット電圧が各ソースドライバＩＣチップ毎にばらついていると、ソースドライバＩＣチップ各々の間で階調電圧にばらつきが生じ、表示パネルに表示される画像にちらつきが発生するという問題が生じた。

また、上記した如き階調電圧発生回路をソースドライバＩＣチップ各々に含ませることにより外部回路が不要となってコスト低減を図ることができるが、このような階調電圧発生回路を搭載した分だけ各ソースドライバＩＣチップのチップサイズが大となり、且つ発熱量及び電力消費量が増大してしまうという問題があった。

更に、各ソースドライバＩＣチップ内において配線抵抗が比較的大となるラインが存在すると、製造上のばらつきに伴い、製造後のテストで不良と判断される可能性が高くなり、製造コストの増加を招いていた。

特開２００９−１５１６６号公報

本発明は、かかる問題を解決すべく為されたものであり、電力消費量、発熱量及び製造コストの増大を抑えつつ、表示パネルに表示される画像内でのちらつきを防止することができるソースドライバＩＣチップを提供することを目的とする。

本発明に係るソースドライバＩＣチップは、映像信号に応じて第１ガンマ特性に基づく第１階調電圧を有する駆動パルス及び第２ガンマ特性に基づく第２階調電圧を有する駆動パルスを夫々表示パネルに形成されている複数のソースライン各々に印加する矩形状の基板上に形成されたソースドライバＩＣチップであって、第１及び第２外部端子を介して入力された第１及び第２電源電圧に基づいて前記第１ガンマ特性又は前記第２ガンマ特性に基づく基準階調電圧を生成しこれを第３外部端子を介して出力する基準階調電圧生成部と、第４外部端子を介して入力された前記第１ガンマ特性に基づく基準階調電圧に基づいて前記第１階調電圧を生成する第１階調電圧生成部と、第５外部端子を介して入力された前記第２ガンマ特性に基づく基準階調電圧に基づいて前記第２階調電圧を生成する第２階調電圧生成部と、前記映像信号に応じて前記第１階調電圧を有する前記駆動パルス及び前記第２階調電圧を有する前記駆動パルスを生成して、前記複数のソースラインの内の第１ソースライン群に印加する第１駆動部と、前記映像信号に応じて前記第１階調電圧を有する前記駆動パルス及び前記第２階調電圧を有する前記駆動パルスを生成して、前記複数のソースラインの内の第２ソースライン群に印加する第２駆動部と、を有し、前記第１及び第２駆動部は前記基板の辺縁部各々の内の１の辺縁部に沿って夫々配置されており、前記第１駆動部が配置されている領域と前記第２駆動部が配置されている領域とに挟まれた中間領域に前記基準階調電圧生成部が配置されている。

本発明においては、表示パネルの第１ガンマ特性に基づく基準階調電圧に基づき第１の階調電圧を生成すると共に、第２ガンマ特性に基づく基準階調電圧に基づき第２の階調電圧を生成するにあたり、一方のガンマ特性に基づく基準階調電圧のみを生成してこれを出力するようにしている。この際、この一方のガンマ特性に基づく基準階調電圧及び他方のガンマ特性に基づく基準階調電圧に関しては、入力によってこれを取得するようにしている。

ここで、ソースドライバＩＣを複数個に分割して構築する場合、例えば第１のソースドライバＩＣチップでは第１及び第２ガンマ特性の内の第１ガンマ特性に基づく基準階調電圧のみを生成させると共にこれを出力させ、第２のソースドライバＩＣチップでは第２ガンマ特性に基づく基準階調電圧のみを生成させると共にこれを出力させる。これにより、第１のソースドライバＩＣチップは、自身が出力した第１ガンマ特性に基づく基準階調電圧を入力することにより第１階調電圧の生成を行うと共に、第２のソースドライバＩＣチップから出力された第２ガンマ特性に基づく基準階調電圧を入力することにより第２階調電圧の生成を行うことが可能となる。同様に、第２のソースドライバＩＣチップも、自身が出力した第２ガンマ特性に基づく基準階調電圧を入力することにより第２階調電圧の生成を行うと共に、第１のソースドライバＩＣチップから出力された第１ガンマ特性に基づく基準階調電圧を入力することにより第１階調電圧の生成を行うことが可能となる。

要するに、複数のソースドライバＩＣチップの内の１つに搭載されている基準階調電圧生成部で生成された基準階調電圧を、全てのソースドライバＩＣチップで共有して用いることが可能となる。

よって、本来、各ソースドライバＩＣチップ内に第１ガンマ特性に基づく基準階調電圧を生成する為のオペアンプと、第２ガンマ特性に基づく基準階調電圧を生成する為のオペアンプとからなる２系統分のオペアンプを搭載しなければならないところを、１系統分だけで済ませることが可能となる。すなわち、各ソースドライバＩＣチップ内において、基準階調電圧を生成すべく搭載されるオペアンプの数が少なくなる分だけ、チップサイズ、電力消費量及び発熱量を低下させることが可能となる。

また、本発明によれば、複数のソースドライバＩＣチップの内の１つに搭載されている基準階調電圧生成部で生成された基準階調電圧を各ソースドライバＩＣチップで共有使用することが可能なので、例え各ソースドライバＩＣチップ間で上記したオペアンプのオフセット電圧にずれが生じていても、各ガンマ特性内では、その影響を基準階調電圧が受けることはない。これにより、表示パネルに表示される画像内でのちらつきを防止することが可能となる。

更に、本発明においては、上記した如き第１階調電圧を有する駆動パルス及び第２階調電圧を有する駆動パルスを生成して表示パネルのソースラインに印加する駆動部を、複数のソースライン各々の内の第１ソースライン群に駆動パルスを印加する第１駆動部と、かかる駆動パルスを第２ソースライン群に印加する第２駆動部とに分割している。そして、ＩＣチップ内においてこれら第１駆動部及び第２駆動部を、チップ基板の辺縁部各々の内の１の辺縁部に沿って夫々配置し、第１駆動部及び第２駆動部の間の中間領域に、上記した基準階調電圧を生成する基準階調電圧生成部を配置するようにしている。かかる配置によれば、チップの外部端子を介して入力された電源電圧を基準階調電圧生成部に供給する為の配線長及び基準階調電圧生成部において生成された基準階調電圧を外部端子まで伝送させる為の配線長を短縮化することが可能となり、配線抵抗に起因する電圧ロスを抑制することができる。これにより、製造上のバラツキに伴うチップの製造不良率を低下させることが可能となる。

本発明に係るソースドライバを搭載した有機ＥＬ表示装置の概略構成を示す図である。ソースドライバ２２_１〜２２_３各々の内部構成を示すブロック図である。基準階調電圧生成部２２０の内部構成の一例を示す回路図である。ソースドライバ２２_１〜２２_３各々と、コントロール基板１との内部接続形態の一例を示すブロック図である。ソースドライバ２２_１〜２２_３各々と、コントロール基板１との内部接続形態の他の一例を示すブロック図である。４つのソースドライバ２２_１〜２２_４を搭載した有機ＥＬ表示装置の概略構成の他の一例を示す図である。ＣＯＧ形態でソースドライバ２２_１を表示基板２上に設けた場合のソースドライバ２２_１のチップ内部の機能ブロック配置及び配線を示すレイアウト図である。ＣＯＧ形態で表示基板２上に設置したチップ３と、コントロール基板１とをＦＰＣ４によって接続する際の接続形態の一例を示す図である。図７に示すチップ内部の機能ブロック配置及び配線形態の変形例を示すレイアウト図である。図７に示すチップ内部の機能ブロック配置及び配線形態の変形例を示すレイアウト図である。図７に示すチップ内部の機能ブロック配置及び配線形態の変形例を示すレイアウト図である。ＣＯＦ形態でソースドライバ２２_１をフィルム基板７上に設けた場合のソースドライバ２２_１のチップ内部の機能ブロック配置及び配線を示すレイアウト図である。ＣＯＦ形態でフィルム基板２上に設置したチップ３と、コントロール基板１とをＦＰＣ８によって接続する際の接続形態の一例を示す図である。図１２に示すチップ内部の機能ブロック配置及び配線形態の変形例を示すレイアウト図である。本発明に係るソースドライバを搭載した液晶表示装置の概略構成を示す図である。ソースドライバ６２_１〜６２_２各々の内部構成を示すブロック図である。基準階調電圧生成部６２０の内部構成の一例を示す回路図である。ソースドライバ６２_１及び６２_２各々と、コントロール基板５との内部接続形態の一例を示すブロック図である。ソースドライバ６２_１及び６２_２各々と、コントロール基板５との内部接続形態の他の一例を示すブロック図である。４つのソースドライバ６２_１〜６２_４を搭載した液晶表示装置の概略構成の他の一例を示す図である。ＣＯＧ形態でソースドライバ６２_１を表示基板６上に設けた場合のソースドライバ６２_１のチップ内部の機能ブロック配置及び配線を示すレイアウト図である。ＣＯＧ形態で表示基板６上に設置したチップ３と、コントロール基板５とをＦＰＣ４によって接続する際の接続形態の一例を示す図である。図２１に示されるチップ内部の機能ブロック配置及び配線形態の変形例を示すレイアウト図である。ＣＯＦ形態でソースドライバ６２_１をフィルム基板７上に設けた場合のソースドライバ６２_１のチップ内部の機能ブロック配置及び配線を示すレイアウト図である。図２４に示すチップ内部の機能ブロック配置及び配線形態の変形例を示すレイアウト図である。コントロール基板及び各ソースドライバ間の配線形態の一例を概略的に示す図である。コントロール基板及び各ソースドライバ間の配線形態の他の一例を概略的に示す図である。図２７に示される配線形態の変形例を概略的に示す図である。基準階調電圧生成部６２０の内部構成の他の一例を示す回路図である。

本発明は、映像信号に応じて第１ガンマ特性に基づく第１階調電圧及び第２ガンマ特性に基づく第２階調電圧を有する駆動パルスの各々を表示パネルのソースラインに印加するソースドライバＩＣチップであり、基準階調電圧生成部（２２０、６２０）、第１階調電圧生成部（２２３_Ｒ、６２３_Ｐ）、第２階調電圧生成部（２２３_Ｇ、６２３_Ｎ）、第１駆動部（２２２ａ、２２４ａ、６２２ａ、６２４ａ）及び第２駆動部（２２２ｂ、２２４ｂ、６２２ｂ、６２４ｂ）を有する。基準階調電圧生成部は、第１外部端子（ＰＡ２）及び第２外部端子（ＰＡ３）を介して入力された第１電源電圧（ＶＨ）及び第２電源電圧（ＶＬ）に基づき、表示パネルの第１ガンマ特性又は第２ガンマ特性に基づく基準階調電圧（ＧＭＡ）を生成しこれを第３外部端子（ＰＡ４）を介して出力する。第１階調電圧生成部は、第４外部端子（ＰＡ６）を介して入力された前記第１ガンマ特性に基づく基準階調電圧（ＧＭＡ_Ｒ、ＧＭＡ_Ｐ）に基づいて上記した第１階調電圧を生成する。第２階調電圧生成部は、第５外部端子（ＰＡ７）を介して入力された前記第２ガンマ特性に基づく基準階調電圧（ＧＭＡ_Ｇ、ＧＭＡ_Ｎ）に基づいて上記した第２階調電圧を生成する。第１駆動部は、映像信号に応じて第１階調電圧を有する駆動パルス及び第２階調電圧を有する駆動パルスを生成して、複数のソースラインの内の第１ソースライン群（Ｓ_１〜Ｓ_Ｋ／２）に印加する。第２駆動部は、映像信号に応じて第１階調電圧を有する駆動パルス及び第２階調電圧を有する駆動パルスを生成して、複数のソースラインの内の第２ソースライン群（Ｓ_{（Ｋ／２＋１）}〜Ｓ_Ｋ）に印加する。上記した第１及び第２駆動部はＩＣチップの辺縁部各々の内の１の辺縁部に沿って夫々配置されており、第１駆動部が配置されている領域と第２駆動部が配置されている領域とに挟まれた中間領域に、上記した基準階調電圧生成部が配置されている。

図１は、本発明に係るソースドライバを搭載した有機ＥＬ表示装置の概略構成を示す図である。

図１において、コントロール基板１には、夫々が個別のＩＣチップからなるパネルコントローラ１０及び電源回路１１が設置されている。

表示基板２の表面には、有機ＥＬ表示パネルとしての表示パネル２０、走査ドライバ２１及びソースドライバ２２が設置されている。尚、表示基板２は、フィルム状の基板、或いはガラス基板からなる。表示パネル２０には、夫々が２次元画面の水平方向に伸張するｎ個（ｎは２以上の自然数）の走査ラインＣ_１〜Ｃ_ｎと、夫々が２次元画面の垂直方向に伸張するｍ個（ｍは２以上の自然数）のソースラインＳ_１〜Ｓ_ｍとが設けられており、走査ラインＣ及びソースラインＳの各交叉部には、画素を担う有機ＥＬセルが形成されている。

コントロール基板１に形成されている電源回路１１は、基準階調電圧（後述する）を生成する為の高電位側の電源電圧ＶＨ及び低電位側の電源電圧ＶＬを生成し、夫々を表示基板２のソースドライバ２２に供給する。コントロール基板１に形成されているパネルコントローラ１０は、入力映像信号に応じて、表示パネル２０の走査ラインＣ_１〜Ｃ_ｎを順次択一的に選択させるべき走査制御信号を生成し、これを表示基板２に設置されている走査ドライバ２１に供給する。走査ドライバ２１は、走査制御信号に応じて表示パネル２０の走査ラインＣ_１〜Ｃ_ｎに対して順次択一的に走査パルスを印加する。また、パネルコントローラ１０は、入力映像信号に基づき、各画素毎の輝度レベルを表す画素データＰＤを生成する。この際、表示パネル２０における１表示ライン分（ｍ個）の画素データＰＤ_１〜ＰＤ_ｍの生成が為される度に、パネルコントローラ１０は、画素データＰＤ_１〜ＰＤ_ｍを、ＰＤ_１〜ＰＤ_ｋ（ｋ＝ｍ／３）、ＰＤ_ｋ＋１〜ＰＤ_２ｋ、及びＰＤ_２ｋ＋１〜ＰＤ_ｍなる３つの分割画素データ系列に分割する。そして、パネルコントローラ１０は、３系統分の分割画素データ系列ＰＤ_１〜ＰＤ_ｋ、ＰＤ_ｋ＋１〜ＰＤ_２ｋ、及びＰＤ_２ｋ＋１〜ＰＤ_ｍを、夫々個別にソースドライバ２２に供給する。更に、コントロール基板１には、赤色基準階調電圧群ＧＭＡ_Ｒ（後述する）を供給する為の基準階調電圧供給ライン群１２_Ｒ、緑色基準階調電圧群ＧＭＡ_Ｇ（後述する）を供給する為の基準階調電圧供給ライン群１２_Ｇ、及び青色基準階調電圧群ＧＭＡ_Ｇ（後述する）を供給する為の基準階調電圧供給１２_Ｂが夫々プリント配線されている。尚、基準階調電圧供給ライン群１２_Ｒ、１２_Ｇ及び１２_Ｂの各々は、表示パネル２０の画面水平方向に伸長する形態にてコントロール基板１にプリント配線されている。

尚、上述したようにコントロール基板１で生成された走査制御信号、画素データＰＤ_１〜ＰＤ_ｍ、電源電圧ＶＨ及び電源電圧ＶＬは、後述するＦＰＣ（Ｆｌｅｘｉｂｌｅｐｒｉｎｔｅｄｃｉｒｃｕｉｔｓ）を介して表示基板２側に供給される。又、コントロール基板１上にプリント配線されている基準階調電圧供給ライン群１２_Ｒ、１２_Ｇ、１２_Ｂ各々も、かかるＦＰＣを介して表示基板２側に接続されている。

表示基板２の表面上に設けられているソースドライバ２２は、図１に示す如く、夫々が独立した矩形状のシリコン基板上に形成されているソースドライバＩＣチップからなる３つのソースドライバ２２_１〜２２_３によって分割構築されている。

ソースドライバ２２_１は、パネルコントローラ１０から供給された分割画素データ系列ＰＤ_１〜ＰＤ_ｋを各画素毎に順次取り込み、各画素データＰＤにて示される輝度レベルに対応した階調電圧を有するｋ個の駆動パルス（後述する）を生成し、夫々を表示パネル２０のソースラインＳ_１〜Ｓ_ｋに印加する。ソースドライバ２２_２は、パネルコントローラ１０から供給された分割画素データ系列ＰＤ_ｋ＋１〜ＰＤ_２ｋを各画素毎に順次取り込み、各画素データＰＤにて示される輝度レベルに対応した階調電圧を有するｋ個の駆動パルスを生成し、夫々を表示パネル２０のソースラインＳ_ｋ＋１〜Ｓ_２ｋに印加する。ソースドライバ２２_３は、パネルコントローラ１０から供給された分割画素データ系列ＰＤ_２ｋ＋１〜ＰＤ_ｍを各画素毎に順次取り込み、各画素データＰＤにて示される輝度レベルに対応した階調電圧を有するｋ個の駆動パルスを生成し、夫々を表示パネル２０のソースラインＳ_２ｋ＋１〜Ｓ_ｍに印加する。

ソースドライバ２２_１〜２２_３の各々は、図２に示すように夫々が同一の内部構成を有する。尚、以降、外部端子、中継端子、入力又は出力バッファを含む接続部を「パッド」と称する。

図２において、基準階調電圧生成部２２０は、電源パッドＰＡ２を介して入力された電源電圧ＶＨ、及び電源パッドＰＡ３を介して入力された電源電圧ＶＬに基づき、夫々が９種類の電圧からなる赤色画素用の基準階調電圧Ｖ１_Ｒ〜Ｖ９_Ｒ、緑色画素用の基準階調電圧Ｖ１_Ｇ〜Ｖ９_Ｇ、及び青色画素用の基準階調電圧Ｖ１_Ｂ〜Ｖ９_Ｂを生成する。この際、基準階調電圧生成部２２０は、パッド群ＰＡ１を介して入力されたアドレスＡ_０−３に基づき、上記した基準階調電圧Ｖ１_Ｒ〜Ｖ９_Ｒ、Ｖ１_Ｇ〜Ｖ９_Ｇ、及びＶ１_Ｂ〜Ｖ９_Ｂの内の１の電圧群を選択する。この際、基準階調電圧Ｖ１_Ｒ〜Ｖ９_Ｒを選択した場合には、基準階調電圧生成部２２０は、この選択した基準階調電圧Ｖ１_Ｒ〜Ｖ９_Ｒを夫々個別に増幅したものを赤色基準階調電圧群ＧＭＡ_Ｒとし、これをパッド群ＰＡ４を介してチップ外部に出力する。また、基準階調電圧Ｖ１_Ｇ〜Ｖ９_Ｇを選択した場合には、基準階調電圧生成部２２０は、この選択した基準階調電圧Ｖ１_Ｇ〜Ｖ９_Ｇを夫々個別に増幅したものを緑色基準階調電圧群ＧＭＡ_Ｇとし、これをパッド群ＰＡ４を介してチップ外部に出力する。また、基準階調電圧Ｖ１_Ｂ〜Ｖ９_Ｂを選択した場合には、基準階調電圧生成部２２０は、この選択した基準階調電圧Ｖ１_Ｂ〜Ｖ９_Ｂを夫々個別に増幅したものを青色基準階調電圧群ＧＭＡ_Ｂとし、これをパッド群ＰＡ４を介してチップ外部に出力する。

図３は、かかる基準階調電圧生成部２２０の内部構成の一例を示す図である。

図３において、分圧抵抗回路２２０１は、直列に接続された１０個の抵抗Ｒ１〜Ｒ１０からなる。分圧抵抗回路２２０１の抵抗Ｒ１の一端にはデマルチプレクサ２２００の出力端子Ａが接続されており、分圧抵抗回路２２０１の抵抗Ｒ１０の一端には上記電源電圧ＶＬが固定供給されている。この際、デマルチプレクサ２２００を介して上記電源電圧ＶＨが分圧抵抗回路２２０１の抵抗Ｒ１の一端に供給されると、抵抗Ｒ１〜Ｒ１０における各抵抗同士の接続点から、赤色画素用のガンマ特性に基づく電圧を有する基準階調電圧Ｖ１_Ｒ〜Ｖ９_Ｒが生成される。

分圧抵抗回路２２０２は、直列に接続された１０個の抵抗Ｒ２１〜Ｒ３０からなる。分圧抵抗回路２２０２の抵抗Ｒ２１の一端にはデマルチプレクサ２２００の出力端子Ｂが接続されており、分圧抵抗回路２２０２の抵抗Ｒ３０の一端には上記電源電圧ＶＬが固定供給されている。この際、デマルチプレクサ２２００を介して上記電源電圧ＶＨが分圧抵抗回路２２０２の抵抗Ｒ２１の一端に供給されると、抵抗Ｒ２１〜Ｒ３０における各抵抗同士の接続点から、緑色画素用のガンマ特性に基づく電圧を有する基準階調電圧Ｖ１_Ｇ〜Ｖ９_Ｇが生成される。

分圧抵抗回路２２０３は、直列に接続された１０個の抵抗Ｒ３１〜Ｒ４０からなる。分圧抵抗回路２２０３の抵抗Ｒ３１の一端にはデマルチプレクサ２２００の出力端子Ｃが接続されており、分圧抵抗回路２２０３の抵抗Ｒ４０の一端には上記電源電圧ＶＬが固定供給されている。この際、デマルチプレクサ２２００を介して上記電源電圧ＶＨが分圧抵抗回路２２０３の抵抗Ｒ３１の一端に供給されると、抵抗Ｒ３１〜Ｒ４０における各抵抗同士の接続点から、青色画素用のガンマ特性に基づく電圧を有する基準階調電圧Ｖ１_Ｂ〜Ｖ９_Ｂが生成される。

デコーダ２２０５は、アドレスＡ_０−３が［１０００］である場合には、赤色画素用の基準階調電圧を生成させるべき選択信号ＳＥＬを生成しこれをデマルチプレクサ２２００に供給する。また、デコーダ２２０５は、アドレスＡ_０−３が［０１００］である場合には、緑色画素用の基準階調電圧を生成させるべき選択信号ＳＥＬを生成しこれをデマルチプレクサ２２００に供給する。また、デコーダ２２０５は、アドレスＡ_０−３が［００１０］である場合には、青色画素用の基準階調電圧を生成させるべき選択信号ＳＥＬを生成しこれをデマルチプレクサ２２００に供給する。

デマルチプレクサ２２００は、赤色画素用の基準階調電圧を生成させるべき選択信号ＳＥＬが供給された場合には、その出力端子Ａを介して上記電源電圧ＶＨを、分圧抵抗回路２２０１〜２２０３の内の２２０１だけに供給する。よって、この際、分圧抵抗回路２２０１によって基準階調電圧Ｖ１_Ｒ〜Ｖ９_Ｒが生成され、これらがオペアンプ２２０６に供給される。

また、デマルチプレクサ２２００は、緑色画素用の基準階調電圧を生成させるべき選択信号ＳＥＬが供給された場合には、その出力端子Ｂを介して上記電源電圧ＶＨを、分圧抵抗回路２２０１〜２２０３の内の２２０２だけに供給する。よって、この際、分圧抵抗回路２２０２によって基準階調電圧Ｖ１_Ｇ〜Ｖ９_Ｇが生成され、これらがオペアンプ２２０６に供給される。

また、デマルチプレクサ２２００は、青色画素用の基準階調電圧を生成させるべき選択信号ＳＥＬが供給された場合には、その出力端子Ｃを介して上記電源電圧ＶＨを、分圧抵抗回路２２０１〜２２０３の内の２２０３だけに供給する。よって、この際、分圧抵抗回路２２０３によって基準階調電圧Ｖ１_Ｂ〜Ｖ９_Ｂが生成され、これらがオペアンプ２２０６に供給される。

なお、上述のデマルチプレクサ２２００を選択回路（マルチプレクサ）に置き換えてオペアンプ２２０６の前段に配置することも可能である。その場合、例えば、電源電圧ＶＨは分圧抵抗回路２２０１〜２２０３の夫々に接続されることとなる。

オペアンプ２２０６は、上記した如き基準階調電圧Ｖ１_Ｒ〜Ｖ９_Ｒ、Ｖ１_Ｇ〜Ｖ９_Ｇ、及びＶ１_Ｂ〜Ｖ９_Ｂからなる３系統分の基準階調電圧の内で、実際に生成された１系統分（９個）の基準階調電圧を夫々個別に増幅する９個のオペアンプからなる。オペアンプ２２０６は、基準階調電圧Ｖ１_Ｒ〜Ｖ９_Ｒが生成された場合には夫々を個別に増幅したものを赤色基準階調電圧群ＧＭＡ_Ｒとして出力する。また、オペアンプ２２０６は、基準階調電圧Ｖ１_Ｇ〜Ｖ９_Ｇが生成された場合には夫々を個別に増幅したものを緑色基準階調電圧群ＧＭＡ_Ｇとして出力する。また、オペアンプ２２０６は、基準階調電圧Ｖ１_Ｂ〜Ｖ９_Ｂが生成された場合には夫々を個別に増幅したものを青色基準階調電圧群ＧＭＡ_Ｂとして出力する。

ここで、図１に示す実施例において、ソースドライバ２２_１には［１０００］なるアドレスＡ_０−３が固定入力されている。よって、ソースドライバ２２_１に形成されている基準階調電圧生成部２２０は、図４に示すように、赤色基準階調電圧群ＧＭＡ_Ｒだけを生成してチップ外部に出力し、これをコントロール基板１の基準階調電圧供給ライン群１２_Ｒ上に送出する。これにより、赤色基準階調電圧群ＧＭＡ_Ｒは、図４に示す如くコントロール基板１に形成されている基準階調電圧供給ライン群１２_Ｒを介して、ソースドライバ２２_１〜２２_３各々の赤色階調電圧生成部２２３_Ｒに供給される。

また、ソースドライバ２２_２には［０１００］なるアドレスＡ_０−３が固定入力されている。よって、ソースドライバ２２_２に形成されている基準階調電圧生成部２２０は、図４に示すように、緑色基準階調電圧群ＧＭＡ_Ｇだけを生成してチップ外部に出力し、これをコントロール基板１の基準階調電圧供給ライン群１２_Ｇ上に送出する。これにより、緑色基準階調電圧群ＧＭＡ_Ｇは、図４に示す如くコントロール基板１に形成されている基準階調電圧供給ライン群１２_Ｇを介して、ソースドライバ２２_１〜２２_３各々の緑色階調電圧生成部２２３_Ｇに供給される。

また、ソースドライバ２２_３には［００１０］なるアドレスＡ_０−３が固定入力されている。よって、ソースドライバ２２_３に形成されている基準階調電圧生成部２２０は、図４に示すように、青色基準階調電圧群ＧＭＡ_Ｂだけを生成してチップ外部に出力し、これをコントロール基板１の基準階調電圧供給ライン群１２_Ｂ上に送出する。これにより、青色基準階調電圧群ＧＭＡ_Ｂは、図４に示す如くコントロール基板１に形成されている基準階調電圧供給ライン群１２_Ｂを介して、ソースドライバ２２_１〜２２_３各々の青色階調電圧生成部２２３_Ｂに供給される。

このように、基準階調電圧生成部２２０は、外部入力されたガンマ特性設定信号としてのアドレスＡ_０−３により、
赤色画素用の第１ガンマ特性に基づく基準階調電圧Ｖ１_Ｒ〜Ｖ９_Ｒ（ＧＭＡ_Ｒ）、
緑青色画素用の第２ガンマ特性に基づく基準階調電圧Ｖ１_Ｇ〜Ｖ９_Ｇ（ＧＭＡ_Ｇ）、
青色画素用の第３ガンマ特性に基づく基準階調電圧Ｖ１_Ｂ〜Ｖ９_Ｂ（ＧＭＡ_Ｂ）、
の内のいずれか１系統分の基準階調電圧を生成する。

よって、ソースドライバ２２_１〜２２_３各々に搭載されている基準階調電圧生成部２２０は夫々異なるガンマ特性に基づく基準階調電圧を生成するものの、その内部構成（図２に示す）は全て同一である。従って、ソースドライバ２２_１〜２２_３の各々を共通のマスクパターンで製造することができるので、システム全体の製造コストを抑えることが可能となる。

シフトレジスタラッチ部２２１は、パッド群ＰＡ９を介して入力された分割画素データ系列中における各画素データＰＤを順次取り込み、ｋ個（ｋ＝ｍ／３）分の取り込みが終了する度に、これらｋ個の画素データＰＤを画素データＰ_１〜Ｐ_ｋとして同時にＤ／Ａ変換部２２２に供給する。

赤色階調電圧生成部２２３_Ｒは、コントロール基板１から供給された赤色基準階調電圧群ＧＭＡ_Ｒをパッド群ＰＡ６を介して取り込み、このＧＭＡ_Ｒによる基準階調電圧Ｖ１_Ｒ〜Ｖ９_Ｒに基づき、赤色用のガンマ特性に基づく２５６階調分の赤色用階調電圧ＶＲ_１〜ＶＲ_２５６を生成してＤ／Ａ変換部２２２に供給する。緑色階調電圧生成部２２３_Ｇは、コントロール基板１から供給された緑色基準階調電圧群ＧＭＡ_Ｇをパッド群ＰＡ７を介して取り込み、このＧＭＡ_Ｇによる基準階調電圧Ｖ１_Ｇ〜Ｖ９_Ｇに基づき、緑色用のガンマ特性に基づく２５６階調分の緑色用階調電圧ＶＧ_１〜ＶＧ_２５６を生成してＤ／Ａ変換部２２２に供給する。青色階調電圧生成部２２３_Ｂは、コントロール基板１から供給された青色基準階調電圧群ＧＭＡ_Ｂをパッド群ＰＡ８を介して取り込み、このＧＭＡ_Ｂによる基準階調電圧Ｖ１_Ｂ〜Ｖ９_Ｂに基づき、青色用のガンマ特性に基づく２５６階調分の青色用階調電圧ＶＢ_１〜ＶＢ_２５６を生成してＤ／Ａ変換部２２２に供給する。尚、上記実施例では、２５６階調分の階調電圧を用いているが、２５６階調以上の階調電圧、或いは２５６階調未満の階調電圧を用いるようにしても良い。

Ｄ／Ａ変換部２２２は、画素データＰ_１〜Ｐ_ｋの内の赤色画素に対応した画素データＰ_１、Ｐ_４、Ｐ_７、・・・、Ｐ_{（ｋ−２）}の各々毎に、その画素データＰによって表される輝度レベルに対応した階調電圧を赤色用階調電圧ＶＲ_１〜ＶＲ_２５６の中から１つ選出し、夫々を階調輝度電圧Ｂ_１、Ｂ_４、Ｂ_７、・・・、Ｂ_{（ｋ−２）}として出力アンプ２２４に供給する。また、Ｄ／Ａ変換部２２２は、画素データＰ_１〜Ｐ_ｋの内の緑色画素に対応した画素データＰ_２、Ｐ_５、Ｐ_８、・・・、Ｐ_{（ｋ−１）}の各々毎に、その画素データＰによって表される輝度レベルに対応した階調電圧を緑色用階調電圧ＶＧ_１〜ＶＧ_２５６の中から１つ選出し、夫々を階調輝度電圧Ｂ_２、Ｂ_５、Ｂ_８、・・・、Ｂ_{（ｋ−１）}として出力アンプ２２４に供給する。また、Ｄ／Ａ変換部２２２は、画素データＰ_１〜Ｐ_ｋの内の青色画素に対応した画素データＰ_３、Ｐ_６、Ｐ_９、・・・、Ｐ_ｋの各々毎に、その画素データＰによって表される輝度レベルに対応した階調電圧を青色用階調電圧ＶＢ_１〜ＶＢ_２５６の中から１つ選出し、夫々を階調輝度電圧Ｂ_３、Ｂ_６、Ｂ_９、・・・、Ｂ_ｋとして出力アンプ２２４に供給する。

出力アンプ２２４は、上述したようにＤ／Ａ変換部２２２から供給された階調輝度電圧Ｂ_１〜Ｂ_ｋを夫々増幅したものを駆動パルスＤ_１〜Ｄ_ｋとして出力する。この際、図１に示すソースドライバ２２_１に形成されている出力アンプ２２４は、これら駆動パルスＤ_１〜Ｄ_ｋを夫々表示パネル２０のソースラインＳ_１〜Ｓ_ｋに印加する。また、ソースドライバ２２_２に形成されている出力アンプ２２４は、これら駆動パルスＤ_１〜Ｄ_ｋを夫々表示パネル２０のソースラインＳ_ｋ＋１〜Ｓ_２ｋに印加する。また、ソースドライバ２２_３に形成されている出力アンプ２２４は、これら駆動パルスＤ_１〜Ｄ_ｋを夫々表示パネル２０のソースラインＳ_２ｋ＋１〜Ｓ_ｍに印加する。

以上の如く、図１に示される有機ＥＬ表示装置では、入力映像信号によって表される輝度レベルに対応した階調電圧を有する駆動パルスＤを表示パネル２０のソースラインＳに印加するソースドライバ２２を、夫々が独立したＩＣチップである３つのソースドライバ２２_１〜２２_３に分割して構築している。ここで、ソースドライバ２２内において、階調電圧の基準となる各色（赤、緑、青）毎のガンマ特性に基づく赤色基準階調電圧群ＧＭＡ_Ｒ、緑色基準階調電圧群ＧＭＡ_Ｇ及び青色基準階調電圧群ＧＭＡ_Ｂを生成するにあたり、ソースドライバ２２_１には赤色基準階調電圧群ＧＭＡ_Ｒだけを生成する基準階調電圧生成部２２０を設ける。また、ソースドライバ２２_２には緑色基準階調電圧群ＧＭＡ_Ｇだけを生成する基準階調電圧生成部２２０を設け、ソースドライバ２２_３には青色基準階調電圧群ＧＭＡ_Ｂだけを生成する基準階調電圧生成部２２０を設けるようにしている。そして、図４に示す如く、ソースドライバ２２_１の基準階調電圧生成部２２０で生成されたＧＭＡ_Ｒを一旦、チップ外部に出力し、これをコントロール基板１上にプリント配線されている基準階調電圧供給ライン群１２_Ｒを介して、ソースドライバ２２_１〜２２_３各々に形成されている赤色階調電圧生成部２２３_Ｒに供給する。また、ソースドライバ２２_２の基準階調電圧生成部２２０で生成されたＧＭＡ_Ｇを一旦、チップ外部に出力し、これをコントロール基板１上にプリント配線されている基準階調電圧供給ライン群１２_Ｇを介して、ソースドライバ２２_１〜２２_３各々に形成されている緑色階調電圧生成部２２３_Ｇに供給する。更に、ソースドライバ２２_３の基準階調電圧生成部２２０で生成されたＧＭＡ_Ｂを一旦、チップ外部に出力し、これをコントロール基板１上にプリント配線されている基準階調電圧供給ライン群１２_Ｂを介して、ソースドライバ２２_１〜２２_３各々に形成されている青色階調電圧生成部２２３_Ｂに供給するようにしている。

要するに、入力映像信号の輝度レベルに対するガンマ特性が夫々異なる赤色基準階調電圧群ＧＭＡ_Ｒ、緑色基準階調電圧群ＧＭＡ_Ｇ及び青色基準階調電圧群ＧＭＡ_Ｂを生成するのに必要となる３系統分の基準階調電圧生成部を、１系統分ずつ分散してソースドライバ２２_１〜２２_３の各々に搭載することと等価になるのである。そして、ソースドライバ２２_１〜２２_３毎に生成したＧＭＡ_Ｒ、ＧＭＡ_Ｇ及びＧＭＡ_Ｂを一旦、チップ外部に出力し、これをコントロール基板１の基準階調電圧供給ライン群１２_Ｒ、１２_Ｇ及び１２_Ｂを介して、ソースドライバ２２_１〜２２_３各々の赤色階調電圧生成部２２３_Ｒ、青色階調電圧生成部２２３_Ｂ及び緑色階調電圧生成部２２３_Ｇに供給するのである。

かかる構成によれば、基準階調電圧生成部２２０がソースドライバ内に搭載されているので、システム全体のコストを低下させることが可能となる。

又、上記した構成によれば、図３に示す如く、赤色基準階調電圧群ＧＭＡ_Ｒ、緑色基準階調電圧群ＧＭＡ_Ｇ及び青色基準階調電圧群ＧＭＡ_Ｂを夫々生成するのに必要となる３系統分のオペアンプ２２０６が１系統分ずつ分散してソースドライバ２２_１〜２２_３各々に搭載されることになる。

よって、３系統分のオペアンプ２２０６が各ソースドライバに搭載される場合に比して、ソースドライバ各々のチップサイズが小さくなると共に、各ソースドライバの電力消費量及び発熱量を低下させることが可能となる。

更に、図１に示す構成では、ソースドライバ２２_１〜２２_３各々の内の１つに搭載されている基準階調電圧生成部２２０で生成された基準階調電圧群（ＧＭＡ_Ｒ、ＧＭＡ_Ｇ又はＧＭＡ_Ｂ）を、ソースドライバ２２_１〜２２_３各々で共有して用いるようにしている。この際、赤色基準階調電圧群ＧＭＡ_Ｒを生成する基準階調電圧生成部２２０に含まれるオペアンプ２２０６は、ソースドライバ２２_１〜２２_３各々の内の２２_１だけに搭載されている。また、緑色基準階調電圧群ＧＭＡ_Ｇを生成する基準階調電圧生成部２２０に含まれるオペアンプ２２０６は、ソースドライバ２２_１〜２２_３各々の内の２２_２だけに搭載されている。また、緑色基準階調電圧群ＧＭＡ_Ｂを生成する基準階調電圧生成部２２０に含まれるオペアンプ２２０６は、ソースドライバ２２_１〜２２_３各々の内の２２_３だけに搭載されている。

よって、例えソースドライバ２２_１〜２２_３各々間でオペアンプ２２０６のオフセット電圧にずれが生じていても、夫々ガンマ特性が異なる各色（赤、緑、青）単位では、１の基準階調電圧生成部２２０で生成されたものであるため、ソースドライバ２２_１〜２２_３各々間でその影響を基準階調電圧群（ＧＭＡ_Ｒ、ＧＭＡ_Ｇ又はＧＭＡ_Ｂ）が受けることはない。これにより、表示パネル２０に表示される画像内でのちらつきを防止することが可能となる。

尚、上記実施例におけるソースドライバ２２_１（２２_２、２２_３）では、基準階調電圧生成部２２０で生成した赤色基準階調電圧群ＧＭＡ_Ｒ（ＧＭＡ_Ｇ、ＧＭＡ_Ｂ）を、図４に示す如くコントロール基板１側の基準階調電圧供給ライン群１２_Ｒ（１２_Ｇ、１２_Ｂ）を経由させてから自身の赤色階調電圧生成部２２３_Ｒ（２２３_Ｇ、２２３_Ｂ）に供給するようにしている。しかしながら、ソースドライバ２２_１（２２_２、２２_３）の基準階調電圧生成部２２０で生成した赤色基準階調電圧群ＧＭＡ_Ｒ（ＧＭＡ_Ｇ、ＧＭＡ_Ｂ）を、図５に示すように、このソースドライバ２２_１（２２_２、２２_３）内の配線をもって自身の赤色階調電圧生成部２２３_Ｒ（２２３_Ｇ、２２３_Ｂ）に供給するようにしても良い。

図５に示す構成によれば、図４に示す構成に比して、各ソースドライバ２２_１〜２２_３に設けるべきパッド群ＰＡの数が少なくなる。

又、上記実施例では、ソースドライバ２２を３つのソースドライバ２２_１〜２２_３で分割して構築させる場合を例にとってその構成を説明したが、４つ以上のソースドライバに分割して構築する場合にも同様に適用可能である。

図６は、ソースドライバ２２を４つのソースドライバ２２_１〜２２_４で分割構築させる場合の構成の一例を示す図である。

尚、図６に示す構成では、表示パネル２０のソースラインＳ_１〜Ｓ_ｍを４つのソースドライバ２２_１〜２２_４で分割して駆動する点を除く他の構成は、図１に示すものと同一である。

ただし、図６に示す構成においてパネルコントローラ１０は、入力映像信号に基づいて生成された１表示ライン分の画素データＰＤ_１〜ＰＤ_ｍを、ＰＤ_１〜ＰＤ_ｋ（ｋ＝ｍ／４）、ＰＤ_ｋ＋１〜ＰＤ_２ｋ、ＰＤ_２ｋ＋１〜ＰＤ_３ｋ、及びＰＤ_３ｋ＋１〜ＰＤ_ｍなる４つの分割画素データ系列に分割する。パネルコントローラ１０は、分割画素データ系列ＰＤ_１〜ＰＤ_ｋをソースドライバ２２_１、ＰＤ_ｋ＋１〜ＰＤ_２ｋをソースドライバ２２_２、ＰＤ_２ｋ＋１〜ＰＤ_３ｋをソースドライバ２２_３、ＰＤ_３ｋ＋１〜ＰＤ_ｍをソースドライバ２２_４に夫々供給する。尚、ソースドライバ２２_１〜２２_４は、全て同一の内部構成（図２に示す）を有する。

よって、ソースドライバ２２_１は、画素データＰＤ_１〜ＰＤ_ｋ各々に対応した駆動パルスＤ_１〜Ｄ_ｋを生成し、夫々を表示パネル２０のソースラインＳ_１〜Ｓ_ｋに印加する。また、ソースドライバ２２_２は、画素データＰＤ_ｋ＋１〜ＰＤ_２ｋ各々に対応した駆動パルスＤ_１〜Ｄ_ｋを生成し、夫々を表示パネル２０のソースラインＳ_ｋ＋１〜Ｓ_２ｋに印加する。また、ソースドライバ２２_３は、画素データＰＤ_２ｋ＋１〜ＰＤ_３ｋ各々に対応した駆動パルスＤ_１〜Ｄ_ｋを生成し、夫々を表示パネル２０のソースラインＳ_２ｋ＋１〜Ｓ_３ｋに印加する。また、ソースドライバ２２_４は、画素データＰＤ_３ｋ＋１〜ＰＤ_ｍ各々に対応した駆動パルスＤ_１〜Ｄ_ｋを生成し、夫々を表示パネル２０のソースラインＳ_３ｋ＋１〜Ｓ_ｍに印加する。

尚、図６に示す構成では、図１に示す構成と同様に、ソースドライバ２２_１には［１０００］なるアドレスＡ_０−３が固定入力されており、ソースドライバ２２_２には［０１００］なるアドレスＡ_０−３が固定入力されており、ソースドライバ２２_３には［００１０］なるアドレスＡ_０−３が固定入力されている。よって、図１に示す構成と同様に、ソースドライバ２２_１が全てのソースドライバ２２_１〜２２_４に対する赤色基準階調電圧群ＧＭＡ_Ｒの供給元、ソースドライバ２２_２が全ソースドライバ２２_１〜２２_４に対する緑色基準階調電圧群ＧＭＡ_Ｇの供給元、ソースドライバ２２_３が全ソースドライバ２２_１〜２２_４に対する青色基準階調電圧群ＧＭＡ_Ｂの供給元となる。この際、図６に示す構成においては、ソースドライバ２２_４には、アドレスＡ_０−３、電源電圧ＶＨ及びＶＬ各々の供給が為されていない。すなわち、ソースドライバ２２_４では、上記した如きアドレスＡ_０−３、電源電圧ＶＨ及びＶＬ各々を入力する為のパッド群ＰＡ１、電源パッドＰＡ２及びＰＡ３を空き状態にしておくのである。この際、ソースドライバ２２_４には、電源電圧ＶＨ及びＶＬの供給が為されないので、このソースドライバ２２_４に搭載されている基準階調電圧生成部２２０は動作停止状態となる。つまり、ソースドライバ２２_４では基準階調電圧の生成を行う必要が無いので、アドレスＡ_０−３、電源電圧ＶＨ及びＶＬ各々用のパッド群ＰＡ１、電源パッドＰＡ２及びＰＡ３を空き状態にすることにより基準階調電圧生成部２２０の動作を停止させて、電力消費を抑えるのである。

尚、上記実施例においては、ＲＧＢの３色の画素を用いた有機ＥＬ表示装置に適用した場合の構成を一例にとって本発明に係るソースドライバについて説明したが、４色、或いはそれ以上の種類の色の画素を用いた有機ＥＬ表示装置に対しても同様に適用可能である。例えば、ＲＧＢ以外に黄色に発光する画素を含む表示パネルを駆動する場合には、ソースドライバ２２を４つのソースドライバに分割構築し、各ソースドライバ内に黄色用のガンマ特性に基づく２５６階調分の黄色用階調電圧を生成する黄色階調電圧生成部２２３を追加する。この際、４つのソースドライバ各々の内の１つに、黄色画素用の基準階調電圧各々を生成する基準階調電圧生成部２２０を搭載する。更に、コントロール基板１に、黄色画素用の基準階調電圧を伝送する為の基準階調電圧供給ライン群１２_Ｙを設け、この基準階調電圧供給ライン群１２_Ｙを介して、４つのソースドライバ各々に黄色画素用の基準階調電圧を供給するようにする。

また、ソースドライバ２２_４では基準階調電圧の生成を行う必要が無いので、アドレスＡ_０−３に［００００］を割り当ててオペアンプ２２０６の動作を停止させることも可能であり、また、アドレスＡ_０−３にソースドライバ２２_１〜２２_３のいずれかと同様の設定にして並列に基準階調電圧を生成させることも可能である。電源電圧ＶＨ及びＶＬについても空き状態とせず、グランド電位等の固定電位とすることも可能である。

次に、夫々が独立したＩＣチップとしての各ソースドライバ２２_１〜２２_３内での各機能ブロックの配置及び配線形態、並びにコントロール基板１と各ソースドライバ２２_１〜２２_３との接続形態について、ソースドライバ２２_１を抜粋して説明する。

図７は、ＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）の形態でソースドライバ２２_１、２２_２、及び２２_３が表示基板２上に形成される場合、つまり表示基板２がガラス基板である場合に適用される、ソースドライバ２２_１のチップ内部の機能ブロック配置及び配線を示すレイアウト図である。

図７に示すように、チップ内において、機能ブロックとしてのシフトレジスタラッチ部２２１、Ｄ／Ａ変換部２２２及び出力アンプ２２４は、夫々駆動パルスＤ_１〜Ｄ_ｋの内のＤ_１〜Ｄ_ｋ／２の生成を担う部分と、Ｄ_{（ｋ／２＋１）}〜Ｄ_ｋの生成を担う部分とに２分割されて配置される。

すなわち、チップの中心よりも表示パネル２０の画面水平方向において左側の領域に、入力映像信号に応じて駆動パルスＤ_１〜Ｄ_ｋ／２を生成して表示パネル２０のソースラインＳ_１〜Ｓ_ｋ／２に印加する第１駆動部としてのシフトレジスタラッチ部２２１ａ、Ｄ／Ａ変換部２２２ａ及び出力アンプ２２４ａが形成されている。又、チップの中心よりも画面水平方向において右側の領域に、入力映像信号に応じて駆動パルスＤ_{（ｋ／２＋１）}〜Ｄ_ｋを生成して表示パネル２０のソースラインＳ_{（ｋ／２＋１）}〜Ｓ_ｋに印加する第２駆動部としてのシフトレジスタラッチ部２２１ｂ、Ｄ／Ａ変換部２２２ｂ及び出力アンプ２２４ｂが形成されている。そして、シフトレジスタラッチ部２２１ａ、Ｄ／Ａ変換部２２２ａ及び出力アンプ２２４ａの形成領域と、シフトレジスタラッチ部２２１ｂ、Ｄ／Ａ変換部２２２ｂ及び出力アンプ２２４ｂの形成領域との間に挟まれた中間領域、すなわちチップの中央領域には基準階調電圧生成部２２０が形成されている。この中間領域において、基準階調電圧生成部２２０よりも表示パネル２０側に近い位置に、赤色階調電圧生成部２２３_Ｒ、緑色階調電圧生成部２２３_Ｇ及び青色階調電圧生成部２２３_Ｂが形成されている。更に、この中間領域において、基準階調電圧生成部２２０よりもコントロール基板１側に近い位置に、データ分離部２６０が構築されている。

又、図７に示すように、チップの４つの辺縁部の内でコントロール基板１側の辺縁部には、上記した電源パッドＰＡ２及びＰＡ３、パッド群ＰＡ４〜ＰＡ９が形成されている。すなわち、上記したソースドライバ２２が形成されている図８（ａ）に示す如きチップ３の底面において、コントロール基板１側の辺縁部に沿って電源パッドＰＡ２及びＰＡ３、パッド群ＰＡ４〜ＰＡ９が形成されている。尚、パッド群とは、複数の入出力パッドが配置されたものを示す。図７において、画素データＰＤを入力する為のパッド群ＰＡ９は、チップ辺縁部における中央位置に配置されている。電源電圧ＶＨ及びＶＬを夫々入力する為の電源パッドＰＡ２及びＰＡ３が、パッド群ＰＡ９の左右に夫々隣接して配置されている。緑色基準階調電圧群ＧＭＡ_Ｇを入力する為のパッド群ＰＡ７は、電源パッドＰＡ２に隣接した位置においてこの電源パッドＰＡ２よりも上記中央位置から離れた位置に配置されている。青色基準階調電圧群ＧＭＡ_Ｂを入力する為のパッド群ＰＡ８は、パッド群ＰＡ７に隣接した位置においてこのパッド群ＰＡ７よりも上記中央位置から離れた位置に配置されている。基準階調電圧生成部２２０によって生成された基準階調電圧群（ＧＭＡ_Ｒ、ＧＭＡ_Ｇ又はＧＭＡ_Ｂ）を外部出力する為のパッド群ＰＡ４は、電源パッドＰＡ３に隣接した位置においてこの電源パッドＰＡ３よりも上記中央位置から離れた位置に配置されている。赤色基準階調電圧群ＧＭＡ_Ｒを入力する為のパッド群ＰＡ６は、パッド群ＰＡ４に隣接した位置においてこのパッド群ＰＡ４よりも上記中央位置から離れた位置に配置されている。

これら電源パッドＰＡ２、ＰＡ３、パッド群ＰＡ４〜ＰＡ９は、図８（ｂ）に示す如くコントロール基板１及び表示基板２同士を結合するＦＰＣ（Ｆｌｅｘｉｂｌｅｐｒｉｎｔｅｄｃｉｒｃｕｉｔｓ）４と、表示基板２の表面（又は基板内）とに形成されている金属ライン群（ＰＬ２〜４、ＰＬ６〜ＰＬ９）を介して、コントロール基板１に形成されている電源回路１１、パネルコントローラ１０、基準階調電圧供給ライン群１２_Ｒ、１２_Ｇ、１２_Ｂに接続されている。

すなわち、パッド群ＰＡ９は、ＦＰＣ４及び表示基板２内に配線されている金属ライン群ＰＬ９を介してパネルコントローラ１０に接続されている。上記電源パッドＰＡ２及びＰＡ３の各々は、ＦＰＣ４及び表示基板２内に配線されている金属ラインＰＬ２及びＰＬ３を夫々介して電源回路１１に接続されている。パッド群ＰＡ４は、ＦＰＣ４及び表示基板２内に配線されている金属ライン群ＰＬ４を介して、図８（ｃ）に示す如き多層基板としてのコントロール基板１の第１基板層Ｋ１に形成されている基準階調電圧供給ライン群１２_Ｒに接続されている。パッド群ＰＡ６は、ＦＰＣ４及び表示基板２内に配線されている金属ライン群ＰＬ６を介して、図８（ｃ）に示す如きコントロール基板１の第１基板層Ｋ１に形成されている基準階調電圧供給ライン群１２_Ｒに接続されている。パッド群ＰＡ７は、ＦＰＣ４及び表示基板２内に配線されている金属ライン群ＰＬ７を介して、図８（ｃ）に示す如きコントロール基板１の第２基板層Ｋ２に形成されている基準階調電圧供給ライン群１２_Ｇに接続されている。パッド群ＰＡ８は、ＦＰＣ４及び表示基板２内に配線されている金属ライン群ＰＬ８を介して、図８（ｃ）に示す如きコントロール基板１の第３基板層Ｋ３に形成されている基準階調電圧供給ライン群１２_Ｂに接続されている。なお、ガラス基板である表示基板２として、多層の配線層を有するものを用いる場合は、ＦＰＣ４やコントロール基板１を使用することなく、このガラス基板上に直接パネルコントローラ１０や電源ＩＣ１１を搭載することも可能である。

かかるチップ内において、データ分離部２６０は、パッド群ＰＡ９を介して入力された分割画素データ系列ＰＤを前半部の画素データ系列と後半部の画素データ系列とに分離し、この前半部の画素データ系列をチップ内の第１配線層（図示せぬ）に形成されている金属ライン群Ｌ０を介してシフトレジスタラッチ部２２１ａに供給する。また、データ分離部２６０は、上記した如き後半部の画素データ系列を上記第１配線層に形成されている金属ライン群Ｌ１を介してシフトレジスタラッチ部２２１ｂに供給する。

上記電源パッドＰＡ２を介して入力された電源電圧ＶＨは、上記第１配線層とは異なる第２配線層（図示せぬ）に形成されている金属ラインＬ２を介して基準階調電圧生成部２２０に供給される。上記電源パッドＰＡ３を介して入力された電源電圧ＶＬは、上記第２配線層に形成されている金属ラインＬ３を介して基準階調電圧生成部２２０に供給される。

基準階調電圧生成部２２０によって生成された基準階調電圧群ＧＭＡ_Ｒ（ＧＭＡ_Ｇ、ＧＭＡ_Ｂ）は、上記第２配線層に形成されている金属ライン群Ｌ４を介してパッド群ＰＡ４に送出される。

パッド群ＰＡ６を介して入力された赤色基準階調電圧群ＧＭＡ_Ｒは、上記第２配線層に形成されている金属ライン群Ｌ６を介して赤色階調電圧生成部２２３_Ｒに供給される。パッド群ＰＡ７を介して入力された緑色基準階調電圧群ＧＭＡ_Ｇは、上記第２配線層に形成されている金属ライン群Ｌ７を介して緑色階調電圧生成部２２３_Ｇに供給される。パッド群ＰＡ８を介して入力された青色基準階調電圧群ＧＭＡ_Ｂは、上記第２配線層に形成されている金属ライン群Ｌ８を介して青色階調電圧生成部２２３_Ｂに供給される。

赤色階調電圧生成部２２３_Ｒによって生成された赤色用階調電圧ＶＲ_１〜ＶＲ_２５６は、上記第１配線層に形成されている金属ライン群Ｌ９を介してＤ／Ａ変換部２２２ａ及び２２２ｂ各々に供給される。緑色階調電圧生成部２２３_Ｇによって生成された緑色用階調電圧ＶＧ_１〜ＶＧ_２５６は、上記第１配線層に形成されている金属ライン群Ｌ１０を介してＤ／Ａ変換部２２２ａ及び２２２ｂ各々に供給される。青色階調電圧生成部２２３_Ｂによって生成された青色用階調電圧ＶＢ_１〜ＶＢ_２５６は、上記第１配線層に形成されている金属ライン群Ｌ１１を介してＤ／Ａ変換部２２２ａ及び２２２ｂ各々に供給される。

ここで、図７に示されるレイアウトでは、低電圧（例えば、３．３ボルト）で動作する低電圧機能ブロック群（２６０、２２１ａ、２２１ｂ）は、チップ表面上においてコントロール基板１側に区画されている低耐圧用のウェル領域ＷＬ１に形成される。一方、表示パネル２０のソースラインに印加すべき比較的高い電圧を扱う高電圧機能ブロック群（２２０、２２２ａ、２２２ｂ、２２４ａ、２２４ｂ、２２３_Ｒ、２２３_Ｇ、２２３_Ｂ）は、チップ表面上において上記ウェル領域ＷＬ１よりも表示パネル２０側に区画されている高耐圧用のウェル領域ＷＬ２に形成される。

このように、図７に示されるレイアウトでは、表示パネル２０に印加すべき高電圧を生成する高電圧機能ブロック群をチップ内の表示パネル２０側に形成することにより、高電圧機能ブロック群及び表示パネル２０間の配線長に伴う電圧ロスを抑えている。

尚、図７に示されるＤ／Ａ変換部（２２２ａ、２２２ｂ）は、実際には、ソースラインＳ_１〜Ｓ_ｋ各々に対応したｋ個のＤ／Ａ変換素子（図示せぬ）が、チップの４つの辺縁部の内の１の辺縁部（表示パネル２０側の辺縁部）に沿って夫々配列されたものである。

よって、Ｄ／Ａ変換部（２２２ａ、２２２ｂ）が図７に示す如き形態で分割されていないと、ソースラインＳ_１に対応したＤ／Ａ変換素子に階調電圧を供給する為の金属ライン群Ｌ９〜Ｌ１１の配線長と、ソースラインＳ_ｋに対応したＤ／Ａ変換素子に階調電圧を供給する為の金属ライン群Ｌ９〜Ｌ１１の配線長との間に大幅な差が生じる。つまり、ｋ個のＤ／Ａ変換素子各々に対する金属ライン群Ｌ９〜Ｌ１１による最長配線長と、最短配線長との差が大となり、配線抵抗の大幅な差異に伴う輝度変動が生じてしまうのである。

そこで、図７に示されるレイアウトでは、上記Ｄ／Ａ変換部を含む駆動部を、チップの４つの辺縁部の内の１の辺縁部に沿って、チップの中心よりも画面水平方向において左側の領域と、右側の領域とに分割して構築し、両者の中間領域に、赤色階調電圧生成部２２３_Ｒ、緑色階調電圧生成部２２３_Ｇ及び青色階調電圧生成部２２３_Ｂを形成するようにしている。

これにより、ｋ個のＤ／Ａ変換素子各々に対する金属ライン群Ｌ９〜Ｌ１１による最長配線長と最短配線長との差が小さくなり、輝度変動の低減が図られる。

また、図７に示すレイアウトでは、基準階調電圧生成部２２０を上記中間領域に形成し、コントロール基板１側のチップ辺縁部の中央位置の左右の位置に夫々設けられた電源パッドＰＡ２及びＰＡ３を介して入力された電源電圧ＶＨ及びＶＬを夫々金属ラインＬ２及びＬ３を介して上記基準階調電圧生成部２２０に供給するようにしている。更に、この基準階調電圧生成部２２０にて生成された基準階調電圧群（ＧＭＡ_Ｒ、ＧＭＡ_Ｇ又はＧＭＡ_Ｂ）を、上記パッドＰＡ３よりも画面水平方向において左側に隣接するパッド群ＰＡ４を介して外部出力する。

すなわち、基準階調電圧生成部２２０をチップの中央領域に形成し、この基準階調電圧生成部２２０に供給すべき電源電圧ＶＨ及びＶＬを入力する為の電源パッドＰＡ２及びＰＡ３を、表示パネル側のチップ辺縁部における中央位置を隔てた２つの領域に夫々配置する。そして、この基準階調電圧生成部２２０によって生成された基準階調電圧群（ＧＭＡ_Ｒ、ＧＭＡ_Ｇ又はＧＭＡ_Ｂ）を外部出力する為のパッドＰＡ４を電源パッドＰＡ３に隣接した位置に配置することにより、基準階調電圧生成部２２０及びコントロール基板１間を接続する配線長の短縮化を図り、配線抵抗に起因する電圧ロスを抑制するのである。

更に、パッド群ＰＡ４よりも画面水平方向において左側に隣接するパッド群ＰＡ６を介して入力された赤色基準階調電圧群ＧＭＡ_Ｒを金属ライン群Ｌ６を介して赤色階調電圧生成部２２３_Ｒに供給する。また、上記パッドＰＡ２よりも画面水平方向において右側に隣接するパッド群ＰＡ７を介して入力された緑色基準階調電圧群ＧＭＡ_Ｇを、金属ライン群Ｌ７を介して緑色階調電圧生成部２２３_Ｇに供給する。また、パッドＰＡ７よりも画面水平方向において右側に隣接するパッド群ＰＡ８を介して入力された青色基準階調電圧群ＧＭＡ_Ｂを金属ライン群Ｌ８を介して青色階調電圧生成部２２３_Ｂに供給するようにしている。

以上の如きレイアウトにより、チップ中心に対して画面水平方向において左側の領域に、基準階調電圧群（ＧＭＡ_Ｒ）を伝送する為の２系統分の金属ライン群（Ｌ４、Ｌ６）及びパッド群（ＰＡ４、ＰＡ６）が配置されることになる。更に、チップ中心に対して画面水平方向において右側の領域に、基準階調電圧群（ＧＭＡ_Ｇ、ＧＭＡ_Ｂ）を伝送する為の２系統分の金属ライン群（Ｌ７、Ｌ８）及びパッド群（ＰＡ７、ＰＡ８）が配置されることになる。

これにより、チップ中心に対する左側領域及び右側領域には夫々均等に２系統分の金属ライン群が配線されることになるので、図７に示す如く、データ分離部２６０を画面水平方向における中央位置に配置することが可能となる。よって、シフトレジスタ２２１ａ及び２２１ｂに夫々画素データの供給を行う為の金属ライン群Ｌ０の配線長と金属ライン群Ｌ１の配線長とを一致，或いは両者の差を小さくすることが可能となる。

更に、図７に示す構成では、各ソースドライバチップ毎に生成されて外部出力された基準階調電圧を、表示パネル２０の画面水平方向に伸長する形態にてコントロール基板１にプリント配線されている基準階調電圧供給ライン（１２_Ｒ、１２_Ｇ、１２_Ｂ）を介してソースドライバチップの各々に供給するようにしている。

よって、ソースドライバチップ毎に、コントロール基板１に形成されている基準階調電圧供給ラインとの接続をＦＰＣによって行えば良いので、各チップ間を独立したラインで個別に接続する場合に比して製造工程数を減らし、その製造コストを抑制させることが可能となる。

図９は、図７に示されるチップ内部の機能ブロック配置及び配線形態の変形例を示すレイアウト図である。

尚、図９において、各機能ブロック（２２０、２２１ａ、２２１ｂ、２２２ａ、２２２ｂ、２２３_Ｒ、２２３_Ｇ、２２３_Ｂ、２２４ａ、２２４ｂ、２６０）及びパッド群ＰＡ６〜ＰＡ９の配置位置、並びに、金属ライン群Ｌ０、Ｌ１、Ｌ６〜Ｌ１１各々の配線形態については、図７及び図８（ａ）〜図８（ｃ）に示されるものと同一である。

ただし、図９に示すレイアウトでは、基準階調電圧生成部２２０にて生成された基準階調電圧群ＧＭＡ_Ｒを外部出力する為のパッド群ＰＡ４、基準階調電圧生成部２２０が用いる電源電圧ＶＨ及びＶＬを入力する為の電源パッドＰＡ２及びＰＡ３を、基準階調電圧生成部２２０が形成されている領域の下部に設けている。すなわち、これら電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４を図７に示す如きチップの辺縁部ではなく、このチップ底面における、基準階調電圧生成部２２０の形成領域に対応した位置に設けるのである。これにより、チップ内においては、図７に示す如き基準階調電圧生成部２２０と、電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４各々とを接続する金属ラインＬ２、Ｌ３及び金属ライン群Ｌ４が不要となる。

このように、図９に示されるレイアウトでは、基準階調電圧生成部２２０が形成されている領域の下部に電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４を設けることにより、図７に示す如きチップ内部の金属配線（Ｌ２〜Ｌ３）を介すことなく、表示基板２及びＦＰＣ４に形成されている金属配線（ＰＬ２〜ＰＬ４、ＰＬ６〜ＰＬ９）にてコントロール基板１との接続を行うようにしている。この際、表示基板２及びＦＰＣ４に設ける配線としては様々な材料が検討されているが、例えば銅であり、チップ内部の配線に比べ太い配線で形成可能となっている。尚、チップ内部の金属配線（Ｌ２〜Ｌ３）の材料は銅よりも高抵抗のアルミである。

よって、図９に示す如きレイアウトによれば、図７に示すレイアウトを採用した場合に比して、配線抵抗に伴う電圧ロスを抑えることが可能となる。尚、電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４と共に、パット群ＰＡ６〜８も夫々赤色階調電圧生成部２２３_Ｒ、緑色階調電圧生成部２２３_Ｇ、青色階調電圧生成部２２３_Ｂ各々が形成されている領域の下部に設けるようにしても良い。

図１０は、図７に示されるチップ内部の機能ブロック配置及び配線形態の変形例を示すレイアウト図である。

尚、図１０に示すレイアウトでは、各色毎の階調電圧生成部（２２３_Ｒ、２２３_Ｇ、２２３_Ｂ）の形成位置と、基準階調電圧生成部２２０の形成位置とを入れ替え、且つ電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４の形成位置を、表示パネル２０側のチップ辺縁部に変更した点を除く他のレイアウト及び配線は図７及び図８（ａ）〜図８（ｃ）に示すものと同一である。

図１０に示すレイアウトによれば、基準階調電圧生成部２２０と、電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４との間のチップ内部での金属配線（Ｌ２〜Ｌ３）の長さが、図７に示すレイアウトを採用した場合に比して短くなる。

よって、図７に示すレイアウトを採用した場合に比して、配線抵抗に伴う電圧ロスを抑えることが可能となる。

図１１は、図７に示されるチップ内部の機能ブロック配置及び配線形態の変形例を示すレイアウト図である。

尚、図１１に示すレイアウトでは、電源パッドＰＡ３と、パッド群ＰＡ４との配置位置を互いに入れ替えた点を除く他のレイアウト及び配線は図７及び図８（ａ）〜図８（ｃ）に示すものと同一である。図１１に示すレイアウトによれば、図７に示すレイアウトを採用した場合に比べて、基準階調電圧生成部２２０で生成された基準階調電圧群（ＧＭＡ）をパッド群ＰＡ４まで伝送する金属ライン群Ｌ４の配線長が短くなる。従って、基準階調電圧群をコントロール基板１側に送出する際のチップ内部での電圧ロスが大きくなる場合には、図７に示すレイアウトに代えて図１１に示すレイアウトを採用するのが好ましい。

図１２は、ＣＯＦ（ＣｈｉｐＯｎＦｉｌｍ）の形態でソースドライバ２２_１、２２_２、及び２２_３が形成される場合、つまり表示基板２に接続されている例えばポリイミド (polyimide)等からなるフィルム基板７上に形成されている場合に適用される、ソースドライバ２２_１のチップ内部の機能ブロック配置、及び配線形態を示すレイアウト図である。

尚、図１２に示すレイアウトでは、各機能ブロック（２２０、２２１ａ、２２１ｂ、２２２ａ、２２２ｂ、２２３_Ｒ、２２３_Ｇ、２２３_Ｂ、２２４ａ、２２４ｂ、２６０）の配置位置については、図７に示すものと同一である。更に、データ分離部２６０と、シフトレジスタラッチ部２２１ａ及び２２１ｂ各々とを第１配線層に形成されている金属ライン群Ｌ０及びＬ１にて接続する点、並びに、各階調電圧生成部（２２３_Ｒ、２２３_Ｇ、２２３_Ｂ）と、Ｄ／Ａ変換部２２２ａ及び２２２ｂ各々とを金属ライン群Ｌ９〜Ｌ１１にて接続する点についても、図７に示すものと同一である。

ただし、図１２に示すレイアウトでは、電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４は、基準階調電圧生成部２２０の形成領域の下部、パッド群ＰＡ６〜ＰＡ８は、赤色階調電圧生成部２２３_Ｒ、緑色階調電圧生成部２２３_Ｇ及び青色階調電圧生成部２２３_Ｂ各々の形成領域の下部に夫々設けられている。

すなわち、図１３（ａ）に示す如く、チップ３の底部表面における、基準階調電圧生成部２２０、赤色階調電圧生成部２２３_Ｒ、緑色階調電圧生成部２２３_Ｇ及び青色階調電圧生成部２２３_Ｂ各々の形成領域に対応した位置に、電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４〜ＰＡ８が設けられている。また、チップ３の底部表面におけるチップ辺縁部にパッド群ＰＡ９が設けられているのである。

更に、図１２に示すレイアウトでは、フィルム基板７の４つの辺縁部の内でコントロール基板１側の辺縁部に、パッドＦ２及びＦ３、パッド群Ｆ４〜Ｆ９が配置されている。この際、パッド群Ｆ９は、フィルム基板辺縁部における中央位置に配置されている。パッドＦ２及びＦ３は、パッド群Ｆ９の左右に夫々隣接して配置されている。パッド群Ｆ７は、パッドＦ２に隣接した位置においてこのパッドＦ２よりも上記中央位置から離れた位置に配置されている。パッド群Ｆ８は、パッド群Ｆ７に隣接した位置においてこのパッド群Ｆ７よりも上記中央位置から離れた位置に配置されている。パッド群Ｆ４は、パッドＦ３に隣接した位置においてこのパッドＦ３よりも上記中央位置から離れた位置に配置されている。パッド群Ｆ６は、パッド群Ｆ４に隣接した位置においてこのパッド群Ｆ４よりも上記中央位置から離れた位置に配置されている。

この際、チップ内に設けられている電源パッドＰＡ２、ＰＡ３、パッド群ＰＡ４〜ＰＡ９の各々は、フィルム基板７の表面又は基板内に形成されている金属ラインＦＬ２及びＦＬ３、金属ライン群ＦＬ４〜ＦＬ９（二重破線にて示す）によって、フィルム基板７の辺縁部に配置されている上記パッドＦ２、Ｆ３及びパッド群Ｆ４〜Ｆ９に接続されている。すなわち、パッド群ＰＡ９は、金属ライン群ＦＬ９によって上記パッド群Ｆ９に接続されている。電源パッドＰＡ２は、金属ラインＦＬ２によって上記パッドＦ２に接続されている。電源パッドＰＡ３は、金属ラインＦＬ３によって上記パッドＦ３に接続されている。パッド群ＰＡ４は、金属ライン群ＦＬ４によって上記パッド群Ｆ４に接続されている。パッド群ＰＡ６は、金属ライン群ＦＬ６によって上記パッド群Ｆ６に接続されている。パッド群ＰＡ７は、金属ライン群ＦＬ７によって上記パッド群Ｆ７に接続されている。パッド群ＰＡ８は、金属ライン群ＦＬ８によって上記パッド群Ｆ８に接続されている。この際、フィルム基板７に形成されている上記金属ライン（ＦＬ２〜ＦＬ４及びＦＬ６〜ＦＬ９）の材料は、チップ内部の金属配線の材料（例えばアルミ）よりも低抵抗な例えば銅である。

ここで、図１２に示すレイアウトを採用した場合には、フィルム基板７の辺縁部に設けられているパッドＦ２、Ｆ３、及びパッド群Ｆ４〜Ｆ９と、コントロール基板１との間を図１３（ｂ）に示す如くＦＰＣ８によって接続する。すなわち、パッド群Ｆ９は、ＦＰＣ８内に配線されている金属ライン群ＰＬ９を介してパネルコントローラ１０に接続されている。また、パッドＦ２及びＦ３の各々は、ＦＰＣ８内に配線されている金属ラインＰＬ２及びＰＬ３を夫々介して電源回路１１に接続されている。パッド群Ｆ４は、ＦＰＣ８内に配線されている金属ライン群ＰＬ４を介して、図８（ｃ）に示す如き多層基板としてのコントロール基板１の第１基板層Ｋ１に形成されている基準階調電圧供給ライン群１２_Ｒに接続されている。パッド群Ｆ６は、ＦＰＣ８内に配線されている金属ライン群ＰＬ６を介して、図８（ｃ）に示す如きコントロール基板１の第１基板層Ｋ１に形成されている基準階調電圧供給ライン群１２_Ｒに接続されている。パッド群Ｆ６は、ＦＰＣ８内に配線されている金属ライン群ＰＬ７を介して、図８（ｃ）に示す如きコントロール基板１の第２基板層Ｋ２に形成されている基準階調電圧供給ライン群１２_Ｇに接続されている。パッド群Ｆ６は、ＦＰＣ８内に配線されている金属ライン群ＰＬ８を介して、図８（ｃ）に示す如きコントロール基板１の第３基板層Ｋ３に形成されている基準階調電圧供給ライン群１２_Ｂに接続されている。

このように、図１２に示されるレイアウトでは、基準階調電圧生成部２２０及び各色毎の階調電圧生成部（２２３_Ｒ、２２３_Ｇ、２２３_Ｂ）の下部に電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４〜ＰＡ８を設ける。そして、これら電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４〜ＰＡ８と、コントロール基板１とを、フィルム基板７に形成されている金属配線（ＦＬ２〜ＦＬ４、ＦＬ６〜ＦＬ９）及びＦＰＣ８内に形成されている金属配線（ＰＬ２〜ＰＬ４、ＰＬ６〜ＰＬ９）を介して接続するようにしている。この際、フィルム基板７及びＦＰＣ８内に形成されている金属配線は、チップ内部の金属配線よりも低抵抗な材料であり、且つチップ内部の金属配線よりも太い配線を用いることが可能である。

よって、図１２に示す如きＣＯＦ形態のレイアウトによれば、図７に示す如きＣＯＧ形態のレイアウトを採用した場合に比して、配線抵抗に伴う電圧ロスを抑えることが可能となる。

図１４は、ＣＯＦ形態でソースドライバ２２_１、２２_２、及び２２_３がフィルム基板７上に形成される場合に適用される、図１２に示す如きチップ内部の機能ブロック配置及び配線形態の変形例を示すレイアウト図である。

尚、図１４に示すレイアウトでは、そのチップ内の機能ブロック配置、及び金属ライン群Ｌ０、Ｌ１、Ｌ９〜Ｌ１１各々の配線形態については図７に示すものと同一である。また、図１２に示す構成と同様に、フィルム基板７の４つの辺縁部の内でコントロール基板１側の辺縁部に、パッドＦ２、Ｆ３、及びパッド群Ｆ４〜Ｆ９が配置されている。

ただし、図１４に示すレイアウトでは、電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４〜ＰＡ９をチップ辺縁部へ配置した点が図１２とは異なる。この際、これら電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４〜ＰＡ９の各々は、フィルム基板７の表面又は基板内に形成されている金属ライン群ＦＬ２、ＦＬ３及び金属ライン群ＦＬ４〜ＦＬ９（二重破線にて示す）によって、フィルム基板７の辺縁部に配置されている上記パッドＦ２、Ｆ３及びパッド群Ｆ４〜Ｆ９に接続されている。そして、図１２に示す構成と同様に、フィルム基板７の辺縁部に設けられているパッドＦ２、Ｆ３及びパッド群Ｆ４〜Ｆ９と、コントロール基板１との間は、図１３（ｂ）に示す如きＦＰＣ８内に形成されている金属ラインＰＬ２及びＰＬ３、金属ライン群ＰＬ４、ＰＬ６〜ＰＬ９によって接続されている。

尚、上記実施例では、本発明を有機ＥＬ表示パネルを駆動するソースドライバに適用した場合の構成について説明したが、液晶表示パネルを駆動するソースドライバにも同様に適用可能である。

図１５は、本発明に係るソースドライバＩＣチップを搭載した液晶表示装置の概略構成を示す図である。

図１５において、コントロール基板５には、夫々が個別のＩＣチップからなるパネルコントローラ５０及び電源回路５１が設置されている。

表示基板６の表面には、液晶表示パネルとしての表示パネル６０、走査ドライバ６１及びソースドライバ６２が設置されている。尚、表示基板６は、ポリイミド (polyimide)等からなるフィルム状の基板、或いはガラス基板からなる。表示パネル６０には、夫々が２次元画面の水平方向に伸張するｎ個（ｎは２以上の自然数）の走査ラインＣ_１〜Ｃ_ｎと、夫々が２次元画面の垂直方向に伸張するｍ個（ｍは２以上の自然数）のソースラインＳ_１〜Ｓ_ｍとが設けられており、走査ラインＣ及びソースラインＳの各交叉部には、画素を担う液晶セルが形成されている。

コントロール基板５に形成されている電源回路５１は、基準階調電圧を生成する為の高電位側の電源電圧ＶＨ及び低電位側の電源電圧ＶＬを生成し、夫々を表示基板６のソースドライバ６２に供給する。コントロール基板５に形成されているパネルコントローラ５０は、入力映像信号に応じて、表示パネル６０の走査ラインＣ_１〜Ｃ_ｎを順次択一的に選択させるべき走査制御信号を生成し、これを表示基板６に設置されている走査ドライバ６１に供給する。走査ドライバ６１は、走査制御信号に応じて表示パネル６０の走査ラインＣ_１〜Ｃ_ｎに対して順次択一的に走査パルスを印加する。また、パネルコントローラ５０は、入力映像信号に基づき、各画素毎の輝度レベルを表す画素データＰＤを生成する。この際、表示パネル６０における１表示ライン分（ｍ個）の画素データＰＤ_１〜ＰＤ_ｍの生成が為される度に、パネルコントローラ５０は、画素データＰＤ_１〜ＰＤ_ｍを、ＰＤ_１〜ＰＤ_ｋ（ｋ＝ｍ／２）、ＰＤ_ｋ＋１〜ＰＤ_ｍなる２つの分割画素データ系列に分割する。そして、パネルコントローラ５０は、これら２系統分の分割画素データ系列ＰＤ_１〜ＰＤ_ｋ、ＰＤ_ｋ＋１〜ＰＤ_ｍを、夫々個別にソースドライバ６２に供給する。更に、コントロール基板５には、正極基準階調電圧群ＧＭＡ_Ｐ（後述する）を供給する為の基準階調電圧供給ライン群５２_Ｐ、及び負極基準階調電圧群ＧＭＡ_Ｎ（後述する）を供給する為の基準階調電圧供給ライン群５２_Ｎが夫々プリント配線されている。尚、基準階調電圧供給ライン群５２_Ｐ及び５２_Ｎの各々は、表示パネル６０の画面水平方向に伸長する形態にてコントロール基板５にプリント配線されている。

尚、上述したようにコントロール基板５で生成された走査制御信号、画素データＰＤ_１〜ＰＤ_ｍ、電源電圧ＶＨ及びＶＬは、後述するＦＰＣを介して表示基板６側に供給される。又、コントロール基板５上にプリント配線されている基準階調電圧供給ライン群５２_Ｐ及び５２_Ｇ各々も、かかるＦＰＣを介して表示基板６側に接続されている。

表示基板６の表面上に設けられているソースドライバ６２は、図１５に示す如く、夫々が独立した矩形状のシリコン基板上に形成されているソースドライバＩＣチップからなる２つのソースドライバ６２_１及び６２_２によって分割構築されている。

ソースドライバ６２_１は、パネルコントローラ５０から供給された分割画素データ系列ＰＤ_１〜ＰＤ_ｋを各画素毎に順次取り込み、各画素データＰＤにて示される輝度レベルに対応した階調電圧を有するｋ個の駆動パルスを生成し、夫々を表示パネル６０のソースラインＳ_１〜Ｓ_ｋに印加する。ソースドライバ６２_２は、パネルコントローラ５０から供給された分割画素データ系列ＰＤ_ｋ＋１〜ＰＤ_ｍを各画素毎に順次取り込み、各画素データＰＤにて示される輝度レベルに対応した階調電圧を有するｋ個の駆動パルスを生成し、夫々を表示パネル６０のソースラインＳ_ｋ＋１〜Ｓ_ｍに印加する。

ソースドライバ６２_１及び６２２の各々は、図１６に示すように夫々が同一の内部構成を有する。

図１６において、基準階調電圧生成部６２０は、電源パッドＰＡ２を介して入力された電源電圧ＶＨ及び電源パッドＰＡ３を介して入力された電源電圧ＶＬに基づき、夫々が９種類の電圧からなる正極階調駆動用の基準階調電圧Ｖ１_Ｐ〜Ｖ９_Ｐ、及び逆相階調駆動用の基準階調電圧Ｖ１_Ｎ〜Ｖ９_Ｎを生成する。この際、基準階調電圧生成部６２０は、パッド群ＰＡ１を介して入力されたアドレスＡ_０−１に基づき、上記した基準階調電圧Ｖ１_Ｐ〜Ｖ９_Ｐ、及びＶ１_Ｎ〜Ｖ９_Ｎの内の１の電圧群を選択する。この際、基準階調電圧Ｖ１_Ｐ〜Ｖ９_Ｐを選択した場合には、基準階調電圧生成部６２０は、この選択した基準階調電圧Ｖ１_Ｐ〜Ｖ９_Ｐを夫々個別に増幅したものを正極基準階調電圧群ＧＭＡ_Ｐとし、これをパッド群ＰＡ４を介してチップ外部に出力する。また、基準階調電圧Ｖ１_Ｎ〜Ｖ９_Ｎを選択した場合には、基準階調電圧生成部６２０は、この選択した基準階調電圧Ｖ１_Ｎ〜Ｖ９_Ｎを夫々個別に増幅したものを逆相基準階調電圧群ＧＭＡ_Ｎとし、これをパッド群ＰＡ４を介してチップ外部に出力する。

図１７は、かかる基準階調電圧生成部６２０の内部構成の一例を示す図である。

図１７において、分圧抵抗回路６２０１は、電源電圧ＶＨ及びＶＬ間に直列に接続された抵抗Ｒ１〜Ｒ１０の各抵抗同士の接続点から、夫々が正極階調駆動用のガンマ特性に基づく電圧を有する正極性の基準階調電圧Ｖ１_Ｐ〜Ｖ９_Ｐを送出し、これらをセレクタ６２０２及び極性反転回路６２０３に供給する。極性反転回路６２０３は、基準階調電圧Ｖ１_Ｐ〜Ｖ９_Ｐを夫々個別に負極性の電圧に変換したものを負極階調駆動用の基準階調電圧Ｖ１_Ｎ〜Ｖ９_Ｎとしてセレクタ６２０２に供給する。デコーダ６２０５は、アドレスＡ_０−１が［１０］を示す場合には、正極階調駆動用の基準階調電圧を選択させるべき選択信号ＳＥＬを生成しこれをセレクタ６２０２に供給する。また、デコーダ６２０５は、アドレスＡ_０−１が［０１］を示す場合には、負極階調駆動用の基準階調電圧を選択させるべき選択信号ＳＥＬを生成しこれをセレクタ６２０２に供給する。

セレクタ６２０２は、上記した如き２系統分の基準階調電圧Ｖ１_Ｐ〜Ｖ９_Ｐ及びＶ１_Ｎ〜Ｖ９_Ｎの内から、選択信号ＳＥＬによって示される１系統分だけを選択してオペアンプ６２０６に供給する。すなわち、セレクタ６２０２は、正極階調駆動用の基準階調電圧を選択させるべき選択信号ＳＥＬが供給された場合には、基準階調電圧Ｖ１_Ｐ〜Ｖ９_Ｐを選択してオペアンプ６２０６に供給する。一方、負極階調駆動用の基準階調電圧を選択させるべき選択信号ＳＥＬが供給された場合には、セレクタ６２０２は、基準階調電圧Ｖ１_Ｎ〜Ｖ９_Ｎを選択してオペアンプ６２０６に供給する。オペアンプ６２０６は、実際には、セレクタ６２０２から供給された基準階調電圧Ｖ１〜Ｖ９を夫々個別に増幅する９個のオペアンプからなる。オペアンプ６２０６は、セレクタ６２０２から基準階調電圧Ｖ１_Ｐ〜Ｖ９_Ｐが供給された場合には夫々を個別に増幅したものを正極基準階調電圧群ＧＭＡ_Ｐとして出力する。一方、セレクタ６２０２から基準階調電圧Ｖ１_Ｎ〜Ｖ９_Ｎが供給された場合には、オペアンプ６２０６は、これら基準階調電圧Ｖ１_Ｎ〜Ｖ９_Ｎを夫々個別に増幅したものを逆相基準階調電圧群ＧＭＡ_Ｎとして出力する。

ここで、図１５に示す実施例では、ソースドライバ６２_１には［１０］なるアドレスＡ_０−１が固定入力されている。よって、ソースドライバ６２_１に形成されている基準階調電圧生成部６２０は、図１８に示すように、正極基準階調電圧群ＧＭＡ_Ｐだけをチップ外部に出力し、これをコントロール基板５の基準階調電圧供給ライン群５２_Ｐ上に送出する。これにより、正極基準階調電圧群ＧＭＡ_Ｐは、図１８に示す如くコントロール基板５に形成されている基準階調電圧供給ライン群５２_Ｐを介して、ソースドライバ６２_１及び６２_２各々の正極階調電圧生成部６２３_Ｐに供給される。また、図１５に示す実施例では、ソースドライバ６２_２には［０１］なるアドレスＡ_０−１が固定入力されている。よって、ソースドライバ６２_２に形成されている基準階調電圧生成部６２０は、図１８に示すように、負極基準階調電圧群ＧＭＡ_Ｎだけをチップ外部に出力し、これをコントロール基板５の基準階調電圧供給ライン群５２_Ｎ上に送出する。これにより、負極基準階調電圧群ＧＭＡ_Ｎは、図１８に示す如くコントロール基板５に形成されている基準階調電圧供給ライン群５２_Ｎを介して、ソースドライバ６２_１〜６２_２各々の逆送階調電圧生成部６２３_Ｎに供給される。

このように、基準階調電圧生成部６２０は、入力されたガンマ特性設定信号としてのアドレスＡ_０−１により、
正極階調用の第１ガンマ特性に基づく基準階調電圧Ｖ１_Ｐ〜Ｖ９_Ｐ（ＧＭＡ_Ｐ）、
負極階調用の第２ガンマ特性に基づく基準階調電圧Ｖ１_Ｎ〜Ｖ９_Ｎ（ＧＭＡ_Ｎ）、
の内のいずれか１系統分の基準階調電圧を生成する。

よって、ソースドライバ６２_１、６２_２各々に搭載されている基準階調電圧生成部６２０は夫々異なる基準階調電圧を出力するものの、その内部構成（図１６に示す）は全て同一である。従って、ソースドライバ６２_１及び６２_２を共通のマスクパターンで製造することができるので、システム全体の製造コストを抑えることが可能となる。

シフトレジスタラッチ部６２１は、パッド群ＰＡ９を介して入力された分割画素データ系列中における各画素データＰＤを順次取り込み、ｋ個（ｋ＝ｍ／２）の取り込みが終了する度に、これらｋ個の画素データＰＤを画素データＰ_１〜Ｐ_ｋとして同時にＤ／Ａ変換部６２２に供給する。

正極階調電圧生成部６２３_Ｐは、コントロール基板５を介して供給された正極基準階調電圧群ＧＭＡ_Ｐをパッド群ＰＡ６を介して取り込み、このＧＭＡ_Ｐによる基準階調電圧Ｖ１_Ｐ〜Ｖ９_Ｐに基づき、正極階調駆動用のガンマ特性に基づく２５６階調分の正極駆動階調電圧ＶＰ_１〜ＶＰ_２５６を生成してＤ／Ａ変換部６２２に供給する。

逆相階調電圧生成部６２３_Ｎは、コントロール基板５を介して供給された負極基準階調電圧群ＧＭＡ_Ｎをパッド群ＰＡ７を介して取り込み、このＧＭＡ_Ｎによる基準階調電圧Ｖ１_Ｎ〜Ｖ９_Ｎに基づき、逆相階調駆動用のガンマ特性に基づく２５６階調分の逆相駆動階調電圧ＶＮ_１〜ＶＮ_２５６を生成してＤ／Ａ変換部６２２に供給する。

Ｄ／Ａ変換部６２２は、例えば奇数フレームに対応した画素データＰ_１〜Ｐ_ｋに対しては、画素データＰの各々毎にその画素データＰによって表される輝度レベルに対応した階調電圧を、上記した正極駆動階調電圧ＶＰ_１〜ＶＰ_２５６の中から１つ選出し夫々を階調輝度電圧Ｂ_１〜Ｂ_ｋとして出力アンプ６２４に供給する。一方、偶数フレームに対応した画素データＰ_１〜Ｐ_ｋに対しては、Ｄ／Ａ変換部６２２は、画素データＰの各々毎にその画素データＰによって表される輝度レベルに対応した階調電圧を、上記した逆相駆動階調電圧ＶＮ_１〜ＶＮ_２５６の中から１つ選出し、夫々を階調輝度電圧Ｂ_１〜Ｂ_ｋとして出力アンプ６２４に供給する。かかるＤ／Ａ変換部６２２の動作によれば、画素データによるフレーム毎に階調輝度電圧Ｂ_１〜Ｂ_ｋの極性が反転する。

出力アンプ６２４は、Ｄ／Ａ変換部６２２から供給された階調輝度電圧Ｂ_１〜Ｂ_ｋを夫々増幅したものを駆動パルスＤ_１〜Ｄ_ｋとして出力する。この際、図１に示すソースドライバ６２_１に形成されている出力アンプ６２４は、これら駆動パルスＤ_１〜Ｄ_ｋを夫々表示パネル６０のソースラインＳ_１〜Ｓ_ｋに夫々印加する。また、ソースドライバ６２_２に形成されている出力アンプ６２４は、これら駆動パルスＤ_１〜Ｄ_ｋを夫々表示パネル６０のソースラインＳ_ｋ＋１〜Ｓ_ｍに夫々印加する。また、ソースドライバ６２_３に形成されている出力アンプ６２４は、これら駆動パルスＤ_１〜Ｄ_ｋを夫々表示パネル６０のソースラインＳ_２ｋ＋１〜Ｓ_ｍに印加する。

以上の如く、図１５に示される液晶表示装置では、入力映像信号によって表される輝度レベルに対応した階調電圧を有する駆動パルスＤを生成して表示パネル６０のソースラインＳに印加するソースドライバ６２を、夫々が独立したＩＣチップである２つのソースドライバ６２_１及び６２_２に分割して構築している。ここで、ソースドライバ６２内において、階調電圧の基準となる各極性（正極、負極）毎のガンマ特性に基づく正極基準階調電圧群ＧＭＡ_Ｐ、及び負極基準階調電圧群ＧＭＡ_Ｎを生成するにあたり、ソースドライバ６２_１には正極基準階調電圧群ＧＭＡ_Ｐだけを生成する基準階調電圧生成部６２０を設ける。また、ソースドライバ６２_２には負極基準階調電圧群ＧＭＡ_Ｎだけを生成する基準階調電圧生成部６２０を設けるようにしている。そして、図１８に示す如く、ソースドライバ６２_１の基準階調電圧生成部６２０で生成されたＧＭＡ_Ｐを一旦、チップ外部に出力し、これをコントロール基板５上にプリント配線されている基準階調電圧供給ライン群５２_Ｐを介して、ソースドライバ６２_１及び６２_２各々に形成されている正極階調電圧生成部６２３_Ｐに供給する。また、ソースドライバ６２_２の基準階調電圧生成部６２０で生成されたＧＭＡ_Ｎを一旦、チップ外部に出力し、これをコントロール基板５上にプリント配線されている基準階調電圧供給ライン群５２_Ｎを介して、ソースドライバ６２_１〜６２_２各々に形成されている負極階調電圧生成部６２３_Ｎに供給するようにしている。

要するに、入力映像信号の輝度レベルに対するガンマ特性が夫々異なる正極基準階調電圧群ＧＭＡ_Ｐ及び負極基準階調電圧群ＧＭＡ_Ｎを生成するのに必要となる２系統分の基準階調電圧生成部を、１系統分ずつ分散してソースドライバ６２_１〜６２_２の各々に搭載する。そして、ソースドライバ６２_１及び６２_２の各々毎に、ＧＭＡ_Ｐ及びＧＭＡ_Ｎを一旦、チップ外部に出力し、これらをコントロール基板５の基準階調電圧供給ライン群５２_Ｐ及び５２_Ｎを介して、ソースドライバ６２_１〜６２_２各々の正極階調電圧生成部６２３_Ｐ及び負極階調電圧生成部６２３_Ｎに供給するようにしたのである。

かかる構成によれば、基準階調電圧生成部６２０がソースドライバ内に搭載されているので、システム全体のコストを低下させることが可能となる。

又、上記した構成によれば、図１７に示す如き正極基準階調電圧群ＧＭＡ_Ｐ及び負極基準階調電圧群ＧＭＡ_Ｎを夫々生成するのに必要となる２系統分のオペアンプ６２０６が１系統分ずつ分散してソースドライバ６２_１及び６２_２各々に搭載されることになる。

よって、２系統分のオペアンプ６２０６が各ソースドライバに搭載される場合に比して、ソースドライバ各々のチップサイズが小さくなると共に、各ソースドライバの電力消費量及び発熱量を低下させることが可能となる。

更に、図１５に示す構成では、ソースドライバ６２_１及び６２_２各々の内の１つに搭載されている基準階調電圧生成部６２０で生成された基準階調電圧群（ＧＭＡ_Ｐ又はＧＭＡ_Ｎ）を、ソースドライバ６２_１及び６２_２で共有して用いるようにしている。この際、正極基準階調電圧群ＧＭＡ_Ｐを生成する基準階調電圧生成部６２０に含まれるオペアンプ６２０６は、ソースドライバ６２_１及び６２_２各々の内の６２_１だけに搭載されている。一方、負極基準階調電圧群ＧＭＡ_Ｎを生成する基準階調電圧生成部６２０に含まれるオペアンプ６２０６は、ソースドライバ６２_１及び６２_２各々の内の６２_２だけに搭載されている。

よって、例えソースドライバ６２_１及び６２_２各々間でオペアンプ６２０６のオフセット電圧にずれが生じていても、夫々ガンマ特性が異なる階調駆動電圧の各極性（正極、負極）単位では、その影響を基準階調電圧群（ＧＭＡ_Ｐ又はＧＭＡ_Ｎ）が受けることはないので、表示パネル６０に表示される画像内でのちらつきを防止することが可能となる。

尚、上記実施例におけるソースドライバ６２_１（６２_２）では、基準階調電圧生成部６２０で生成した正極基準階調電圧群ＧＭＡ_Ｐ（ＧＭＡ_Ｎ）を、図１８に示す如くコントロール基板５側の基準階調電圧供給ライン群５２_Ｐ（５２_Ｎ）を経由させてから自身の正極階調電圧生成部６２３_Ｐ（６２３_Ｎ）に供給するようにしている。しかしながら、ソースドライバ６２_１（６２_２）の基準階調電圧生成部６２０で生成した正極基準階調電圧群ＧＭＡ_Ｐ（ＧＭＡ_Ｎ）を、図１９に示すように、このソースドライバ６２_１（６２_２）内の配線をもって自身の正極階調電圧生成部６２３_Ｐ（６２３_Ｎ）に供給するようにしても良い。

図１９に示す構成によれば、図１５に示す構成に比して、各ソースドライバ６２_１及び６２_２に設けるべきパッド群ＰＡの数が少なくなる。

又、図１５に示す実施例では、ソースドライバ６２を２つのソースドライバ６２_１及び６２_２で分割して構築させる場合を例にとってその構成を説明したが、３つ以上のソースドライバに分割して構築する場合にも同様に適用可能である。

図２０は、ソースドライバ６２を４つのソースドライバ６２_１〜６２_４で分割構築させる場合の構成の一例を示す図である。

尚、図２０に示す構成では、表示パネル６０のソースラインＳ_１〜Ｓ_ｍを４つのソースドライバ６２_１〜２２_４で分割して駆動する点を除く他の構成は、図１５に示すものと同一である。

ただし、図２０に示す構成においてパネルコントローラ５０は、入力映像信号に基づいて生成された１表示ライン分の画素データＰＤ_１〜ＰＤ_ｍを、ＰＤ_１〜ＰＤ_ｋ（ｋ＝ｍ／４）、ＰＤ_ｋ＋１〜ＰＤ_２ｋ、ＰＤ_２ｋ＋１〜ＰＤ_３ｋ、及びＰＤ_３ｋ＋１〜ＰＤ_ｍなる４つの分割画素データ系列に分割する。パネルコントローラ５０は、分割画素データ系列ＰＤ_１〜ＰＤ_ｋをソースドライバ６２_１、ＰＤ_ｋ＋１〜ＰＤ_２ｋをソースドライバ６２_２、ＰＤ_２ｋ＋１〜ＰＤ_３ｋをソースドライバ６２_３、ＰＤ_３ｋ＋１〜ＰＤ_ｍをソースドライバ６２_４に夫々供給する。尚、ソースドライバ６２_１〜６２_４は、全て同一の内部構成（図１６に示す）を有する。よって、ソースドライバ６２_１は、画素データＰＤ_１〜ＰＤ_ｋ各々に対応した駆動パルスＤ_１〜Ｄ_ｋを生成し、夫々を表示パネル６０のソースラインＳ_１〜Ｓ_ｋに印加する。また、ソースドライバ６２_２は、画素データＰＤ_ｋ＋１〜ＰＤ_２ｋ各々に対応した駆動パルスＤ_１〜Ｄ_ｋを生成し、夫々を表示パネル６０のソースラインＳ_ｋ＋１〜Ｓ_２ｋに印加する。また、ソースドライバ６２_３は、画素データＰＤ_２ｋ＋１〜ＰＤ_３ｋ各々に対応した駆動パルスＤ_１〜Ｄ_ｋを生成し、夫々を表示パネル６０のソースラインＳ_２ｋ＋１〜Ｓ_３ｋに印加する。また、ソースドライバ６２_４は、画素データＰＤ_３ｋ＋１〜ＰＤ_ｍ各々に対応した駆動パルスＤ_１〜Ｄ_ｋを生成し、夫々を表示パネル６０のソースラインＳ_３ｋ＋１〜Ｓ_ｍに印加する。

尚、図２０に示す構成では、図１５に示す構成と同様に、ソースドライバ６２_１には［１０］なるアドレスＡ_０−１が固定入力されており、ソースドライバ６２_２には［０１］なるアドレスＡ_０−１が固定入力されている。よって、図１５に示す構成と同様に、ソースドライバ６２_１が全てのソースドライバ６２_１〜６２_４に対する正極基準階調電圧群ＧＭＡ_Ｐの供給元、ソースドライバ６２_２が全てのソースドライバ６２_１〜６２_４に対する負極基準階調電圧群ＧＭＡ_Ｎの供給元となる。

この際、図２０に示す構成においては、ソースドライバ６２_３及び６２_４各々には、アドレスＡ_０−１、電源電圧ＶＨ及びＶＬの供給が為されていない。すなわち、ソースドライバ６２_３及び６２_４各々では、上記した如きアドレスＡ_０−１、電源電圧ＶＨ及びＶＬ各々を入力する為のパッド群ＰＡ１、電源パッドＰＡ２及びＰＡ３を空き状態にしておくのである。この際、ソースドライバ６２_３及び６２_４には、電源電圧ＶＨ及びＶＬの供給が為されないので、ソースドライバ６２_３及び６２_４各々に搭載されている基準階調電圧生成部６２０は動作停止状態となる。つまり、ソースドライバ６２_３及び６２_４では基準階調電圧の生成を行う必要が無いので、アドレスＡ_０−１、電源電圧ＶＨ及びＶＬ各々用のパッド群ＰＡ１、電源パッドＰＡ２及びＰＡ３を空き状態にすることにより基準階調電圧生成部６２０の動作を停止させて、電力消費を抑えるのである。尚、ソースドライバ６２_３及び６２_４では基準階調電圧の生成を行う必要が無いので、夫々のアドレスＡ_０−３に［００００］を割り当ててオペアンプ２２０６の動作を停止させることも可能であり、また、アドレスＡ_０−３にソースドライバ６２_１及び６２_２のいずれかと同様の設定にして並列に基準階調電圧を生成させることも可能である。電源電圧ＶＨ及びＶＬについても空き状態とせず、グランド電位等の固定電位とすることも可能である。

以下に、夫々が独立したＩＣチップとしての各ソースドライバ６２_１及び６２_２内に構築される機能ブロックの配置及び配線形態、並びにコントロール基板５と各ソースドライバ６２_１及び６２_２との接続形態について、ソースドライバ６２_１を抜粋して説明する。

図２１は、ＣＯＧの形態でソースドライバ６２_１及び６２_２が表示基板６上に形成される場合、つまり表示基板６がガラス基板である場合に適用される、ソースドライバ６２_１のチップ内部の機能ブロック配置及び配線を示すレイアウト図である。

図２１に示すように、チップ内において、機能ブロックとしてのシフトレジスタラッチ部６２１、Ｄ／Ａ変換部６２２及び出力アンプ６２４は、夫々駆動パルスＤ_１〜Ｄ_ｋの内のＤ_１〜Ｄ_ｋ／２の生成を担う部分と、Ｄ_{（ｋ／２＋１）}〜Ｄ_ｋの生成を担う部分とに２分割されて配置される。

すなわち、チップの中心よりも画面水平方向において左側の領域に、入力映像信号に応じて駆動パルスＤ_１〜Ｄ_ｋ／２を生成して表示パネル６０のソースラインＳ_１〜Ｓ_ｋ／２に印加する第１駆動部としてのシフトレジスタラッチ部６２１ａ、Ｄ／Ａ変換部６２２ａ及び出力アンプ６２４ａが形成されている。又、チップの中心よりも画面水平方向において右側の領域に、入力映像信号に応じて駆動パルスＤ_{（ｋ／２＋１）}〜Ｄ_ｋを生成して表示パネル６０のソースラインＳ_{（ｋ／２＋１）}〜Ｓ_ｋに印加する第２駆動部としてのシフトレジスタラッチ部６２１ｂ、Ｄ／Ａ変換部６２２ｂ及び出力アンプ６２４ｂが形成されている。そして、シフトレジスタラッチ部６２１ａ、Ｄ／Ａ変換部６２２ａ及び出力アンプ６２４ａの形成領域と、シフトレジスタラッチ部６２１ｂ、Ｄ／Ａ変換部６２２ｂ及び出力アンプ６２４ｂの形成領域との間に挟まれた中間領域、すなわちチップの中央領域には基準階調電圧生成部６２０が形成されている。この中間領域において、基準階調電圧生成部６２０よりも表示パネル６０側に近い位置に、正極階調電圧生成部６２３_Ｐ、負極階調電圧生成部６２３_Ｎが形成されている。更に、この中間領域において、基準階調電圧生成部６２０よりもコントロール基板１側に近い位置に、データ分離部６６０が構築されている。

尚、例えばロジック電源の如き低電圧（例えば、３．３ボルト）の電源電圧で動作する機能ブロック（６６０、６２１ａ、６２１ｂ）は、図２１に示す如くコントロール基板１側に設置し、その他の高電圧の電源電圧で動作する機能ブロック（６２０、６２２ａ、６２２ｂ、６２４ａ、６２４ｂ、６２３_Ｐ、６２３_Ｎ、６２３_Ｂ）は、表示パネル６０側に設置される。

又、図２１に示すように、チップの４つの辺縁部の内でコントロール基板１側の辺縁部の下部、すなわち、図２２（ａ）に示す如きチップ３の底面には、電源パッドＰＡ２及びＰＡ３、パッド群ＰＡ４、ＰＡ６、ＰＡ７及びＰＡ９が形成されている。尚、パッド群とは、複数の入出力パッドが配置されたものを示す。図２１において、画素データＰＤを入力する為のパッド群ＰＡ９は、チップ辺縁部における中央位置に配置されている。電源電圧ＶＨ及びＶＬを夫々入力する為の電源パッドＰＡ２及びＰＡ３が、パッド群ＰＡ９の左右に夫々隣接して配置されている。負極基準階調電圧群ＧＭＡ_Ｎを入力する為のパッド群ＰＡ７は、電源パッドＰＡ２に隣接した位置においてこの電源パッドＰＡ２よりも上記中央位置から離れた位置に配置されている。基準階調電圧生成部６２０によって生成された基準階調電圧群（ＧＭＡ_Ｐ又はＧＭＡ_Ｎ）を外部出力する為のパッド群ＰＡ４は、電源パッドＰＡ３に隣接した位置においてこの電源パッドＰＡ３よりも上記中央位置から離れた位置に配置されている。正極基準階調電圧群ＧＭＡ_Ｐを入力する為のパッド群ＰＡ６は、パッド群ＰＡ４に隣接した位置においてこのパッド群ＰＡ４よりも上記中央位置から離れた位置に配置されている。

ここで、上記したソースドライバ（６２_１、６２_２）を含むチップ３の底面に形成されている電源パッドＰＡ２、ＰＡ３、パッド群ＰＡ４、ＰＡ６、ＰＡ７及びＰＡ９は、図２２（ｂ）に示す如くコントロール基板５及び表示基板６同士を結合するＦＰＣ４と、表示基板６の表面（又は基板内）とに形成されている金属ライン群（ＰＬ２〜ＰＬ４、ＰＬ６、ＰＬ７、ＰＬ９）を介して、コントロール基板５に形成されている電源回路５１及びパネルコントローラ５０に接続されている。

すなわち、パッド群ＰＡ９は、ＦＰＣ４及び表示基板６内に配線されている金属ライン群ＰＬ９を介してパネルコントローラ５０に接続されている。上記電源パッドＰＡ２及びＰＡ３の各々は、ＦＰＣ４及び表示基板６内に配線されている金属ラインＰＬ２及びＰＬ３を夫々介して電源回路５１に接続されている。パッド群ＰＡ４は、ＦＰＣ４及び表示基板６内に配線されている金属ライン群ＰＬ４を介して図２２（ｃ）に示す如き多層基板としてのコントロール基板５の第１基板層Ｋ１に形成されている基準階調電圧供給ライン群５２_Ｐに接続されている。パッド群ＰＡ６は、ＦＰＣ４及び表示基板６内に配線されている金属ライン群ＰＬ６を介して、図２２（ｃ）に示す如きコントロール基板５の第２基板層Ｋ２に形成されている基準階調電圧供給ライン群５２_Ｐに接続されている。パッド群ＰＡ７は、ＦＰＣ４及び表示基板６内に配線されている金属ライン群ＰＬ７を介して基準階調電圧供給ライン群５２_Ｎに接続されている。

かかるチップ内において、データ分離部６６０は、パッド群ＰＡ９を介して入力された分割画素データ系列ＰＤを前半部の画素データ系列と後半部の画素データ系列とに分離し、この前半部の画素データ系列を第１配線層（図示せぬ）に形成されている金属ライン群Ｌ０を介してシフトレジスタラッチ部６２１ａに供給する。また、データ分離部６６０は、上記した如き後半部の画素データ系列を上記第１配線層に形成されている金属ライン群Ｌ１を介してシフトレジスタラッチ部６２１ｂに供給する。

上記電源パッドＰＡ２を介して入力された電源電圧ＶＨは、上記第１配線層とは異なる第２配線層（図示せぬ）に形成されている金属ラインＬ２を介して基準階調電圧生成部６２０に供給される。上記電源パッドＰＡ３を介して入力された電源電圧ＶＬは、上記第２配線層に形成されている金属ラインＬ３を介して基準階調電圧生成部６２０に供給される。

基準階調電圧生成部６２０によって生成された基準階調電圧群ＧＭＡ_Ｐ（ＧＭＡ_Ｎ）は、上記第２配線層に形成されている金属ライン群Ｌ４を介してパッド群ＰＡ４に送出される。

パッド群ＰＡ６を介して入力された正極基準階調電圧群ＧＭＡ_Ｐは、上記第２配線層に形成されている金属ライン群Ｌ６を介して正極階調電圧生成部６２３_Ｐに供給される。パッド群ＰＡ７を介して入力された負極基準階調電圧群ＧＭＡ_Ｎは、上記第２配線層に形成されている金属ライン群Ｌ７を介して負極階調電圧生成部６２３_Ｎに供給される。

正極階調電圧生成部６２３_Ｐによって生成された正極用階調電圧ＶＰ_１〜ＶＰ_２５６は、上記第１配線層に形成されている金属ライン群Ｌ９を介してＤ／Ａ変換部６２２ａ及び６２２ｂ各々に供給される。負極階調電圧生成部６２３_Ｎによって生成された負極用階調電圧ＶＮ_１〜ＶＮ_２５６は、上記第１配線層に形成されている金属ライン群Ｌ１０を介してＤ／Ａ変換部６２２ａ及び６２２ｂ各々に供給される。

ここで、図２１に示されるレイアウトでは、低電圧（例えば、３．３ボルト）で動作する低電圧機能ブロック群（６６０、６２１ａ、６２１ｂ）は、チップ表面上においてコントロール基板１側に区画されている低耐圧用のウェル領域ＷＬ１に形成される。一方、表示パネル６０のソースラインに印加すべき比較的高い電圧を扱う高電圧機能ブロック群（６２０、６２２ａ、６２２ｂ、６２４ａ、６２４ｂ、６２３_Ｐ、６２３_Ｎ）は、チップ表面上において上記ウェル領域ＷＬ１よりも表示パネル６０側に区画されている高耐圧用のウェル領域ＷＬ２に形成される。

このように、図２１に示されるレイアウトでは、表示パネル６０に印加すべき高電圧を生成する高電圧機能ブロック群をチップ内の表示パネル６０側に形成することにより、高電圧機能ブロック群及び表示パネル６０間の配線長に伴う電圧ロスを抑えている。

尚、図２１に示されるＤ／Ａ変換部（６２２ａ、６２２ｂ）は、実際には、ソースラインＳ_１〜Ｓ_ｋ各々に対応したｋ個のＤ／Ａ変換素子（図示せぬ）が、チップの４つの辺縁部の内の１の辺縁部（表示パネル６０側の辺縁部）に沿って夫々配列されたものである。

よって、Ｄ／Ａ変換部（６２２ａ、６２２ｂ）が図２１に示す如き形態で分割されていないと、ソースラインＳ_１に対応したＤ／Ａ変換素子に階調電圧を供給する為の金属ライン群Ｌ９〜Ｌ１０の配線長と、ソースラインＳ_ｋに対応したＤ／Ａ変換素子に階調電圧を供給する為の金属ライン群Ｌ９〜Ｌ１０の配線長との間に大幅な差が生じる。つまり、ｋ個のＤ／Ａ変換素子各々に対する金属ライン群Ｌ９〜Ｌ１０による最長配線長と、最短配線長との差が大となり、配線抵抗の大幅な差異に伴う輝度変動が生じてしまうのである。

そこで、図２１に示されるレイアウトでは、上記Ｄ／Ａ変換部を含む駆動部を、チップの４つの辺縁部の内の１の辺縁部に沿って、チップの中心よりも画面水平方向において左側の領域と、右側の領域とに分割して構築し、両者の中間領域に、正極階調電圧生成部６２３_Ｐ、負極階調電圧生成部６２３_Ｎを形成するようにしている。

これにより、ｋ個のＤ／Ａ変換素子各々に対する金属ライン群Ｌ９〜Ｌ１０による最長配線長と最短配線長との差が小さくなり、輝度変動の低減が図られる。

また、図２１に示すレイアウトでは、基準階調電圧生成部６２０を上記中間領域に形成し、コントロール基板５側のチップ辺縁部の中央位置の左右の位置に夫々設けられた電源パッドＰＡ２及びＰＡ３を介して入力された電源電圧ＶＨ及びＶＬを夫々金属ラインＬ２及びＬ３を介して上記基準階調電圧生成部６２０に供給するようにしている。更に、この基準階調電圧生成部６２０にて生成された基準階調電圧群（ＧＭＡ_Ｐ又はＧＭＡ_Ｎ）を、上記パッドＰＡ３よりも画面水平方向において左側に隣接するパッド群ＰＡ４を介して外部出力するようにしている。

すなわち、基準階調電圧生成部６２０をチップの中央領域に形成し、この基準階調電圧生成部６２０に供給すべき電源電圧ＶＨ及びＶＬを入力する為の電源パッドＰＡ２及びＰＡ３を、表示パネル側のチップ辺縁部における中央位置を隔てた２つの領域に夫々配置する。そして、この基準階調電圧生成部６２０によって生成された基準階調電圧群（ＧＭＡ_Ｐ又はＧＭＡ_Ｎ）を外部出力する為のパッドＰＡ４を電源パッドＰＡ３に隣接した位置に配置することにより、基準階調電圧生成部６２０及びコントロール基板５間を接続する配線長の短縮化を図り、配線抵抗に起因する電圧ロスを抑制するのである。

更に、このパッド群ＰＡ４よりも画面水平方向において左側に隣接するパッド群ＰＡ６を介して入力された正極基準階調電圧群ＧＭＡ_Ｐを金属ライン群Ｌ６を介して正極階調電圧生成部６２３_Ｐに供給する。また、上記パッドＰＡ２よりも画面水平方向において右側に隣接するパッド群ＰＡ７を介して入力された負極基準階調電圧群ＧＭＡ_Ｎを、金属ライン群Ｌ７を介して負極階調電圧生成部６２３_Ｎに供給するようにしている。

かかるレイアウトにより、図２１に示す如く、チップ中心に対して画面水平方向において左側の領域に、基準階調電圧群（ＧＭＡ_Ｐ）を伝送する為の２系統分の金属ライン群（Ｌ４、Ｌ６）及びパッド群（ＰＡ４、ＰＡ６）が配置されることになる。更に、チップ中心に対して画面水平方向において右側の領域に、基準階調電圧群（ＧＭＡ_Ｎ）を伝送する為の１系統分の金属ライン群（Ｌ７）及びパッド群（ＰＡ７）が配置されることになる。

これにより、図２１に示す如く、データ分離部６６０を画面水平方向における中央位置に配置することが可能となる。よって、シフトレジスタ６２１ａ及び６２１ｂに夫々画素データの供給を行う為の金属ライン群Ｌ０の配線長と金属ライン群Ｌ１の配線長との差を小さくすることが可能となる。

更に、図２１に示す構成では、各ソースドライバチップ毎に生成されて外部出力された基準階調電圧を、表示パネル６０の画面水平方向に伸長する形態にてコントロール基板５にプリント配線されている基準階調電圧供給ライン（１２_Ｐ、１２_Ｎ）を介してソースドライバチップの各々に供給するようにしている。

よって、ソースドライバチップ毎に、コントロール基板５に形成されている基準階調電圧供給ラインとの接続をＦＰＣによって行えば良いので、各チップ間を独立したラインで個別に接続する場合に比して製造工程数を減らし、その製造コストを抑制させることが可能となる。

図２３は、図２１に示されるチップ内部の機能ブロック配置及び配線形態の変形例を示すレイアウト図である。

尚、図２３に示すレイアウトでは、電源パッドＰＡ３と、パッド群ＰＡ６との配置位置を互いに入れ替えた点を除く他のレイアウト及び配線形態は図２１に示すものと同一である。

図２３に示すレイアウトによれば、図２１に示すレイアウトを採用した場合に比べて、基準階調電圧生成部６２０で生成された基準階調電圧群（ＧＭＡ）をパッド群ＰＡ４まで伝送する金属ライン群Ｌ４の配線長が短くなる。従って、基準階調電圧群をコントロール基板５側に送出する際のチップ内部での電圧ロスが大きくなる場合には、図２１に示すレイアウトに代えて図２３に示すレイアウトを採用するのが好ましい。

図２４は、ＣＯＦ（ＣｈｉｐＯｎＦｉｌｍ）の形態でソースドライバ６２_１及び６２が上記した如きフィルム基板７上に形成される場合に適用される、ソースドライバ６２_１のチップ内部の機能ブロック配置及び配線を示すレイアウト図である。

尚、図２４に示すレイアウトでは、各機能ブロック（６２０、６２１ａ、６２１ｂ、６２２ａ、６２２ｂ、６２３_Ｐ、６２３_Ｎ、６２４ａ、６２４ｂ、６６０）の配置位置については、図２１に示すものと同一である。更に、データ分離部６６０と、シフトレジスタラッチ部６２１ａ及び６２１ｂ各々とを金属ライン群Ｌ０及びＬ１にて接続する点、並びに、各階調電圧生成部（６２３_Ｐ、６２３_Ｎ）と、Ｄ／Ａ変換部６２２ａ及び６２２ｂ各々とを金属ライン群Ｌ９及びＬ１０にて接続する点についても、図２１に示すものと同一である。

ただし、図２４に示すレイアウトでは、電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４は、基準階調電圧生成部６２０の形成領域の下部、パッド群ＰＡ６及びＰＡ７は、正極階調電圧生成部６２３_Ｐ、負極階調電圧生成部６２３_Ｎ各々の形成領域の下部に夫々設けられている。すなわち、図１３（ａ）に示す如く、チップ３の底部表面における、基準階調電圧生成部６２０、正極階調電圧生成部６２３_Ｐ、負極階調電圧生成部６２３_Ｎ各々の形成領域に対応した位置に、電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４、ＰＡ６、ＰＡ７、ＰＡ９が設けられている。

更に、図２４に示すレイアウトでは、フィルム基板７の４つの辺縁部の内でコントロール基板１側の辺縁部に、パッドＦ２及びＦ３、パッド群Ｆ４、Ｆ６、Ｆ７及びＦ９が配置されている。この際、パッド群Ｆ９は、フィルム基板辺縁部における中央位置に配置されている。パッドＦ２及びＦ３は、パッド群Ｆ９の左右に夫々隣接して配置されている。パッド群Ｆ７は、パッドＦ２に隣接した位置においてこのパッドＦ２よりも上記中央位置から離れた位置に配置されている。パッド群Ｆ４は、パッドＦ３に隣接した位置においてこのパッドＦ３よりも上記中央位置から離れた位置に配置されている。パッド群Ｆ６は、パッド群Ｆ４に隣接した位置においてこのパッド群Ｆ４よりも上記中央位置から離れた位置に配置されている。

この際、チップ内に設けられている電源パッドＰＡ２、ＰＡ３、パッド群ＰＡ４、ＰＡ６、ＰＡ７、ＰＡ９の各々は、フィルム基板７の表面又は基板内に形成されている金属ラインＦＬ２及びＦＬ３、金属ライン群ＦＬ４、ＦＬ６、ＦＬ７、ＦＬ９（二重破線にて示す）にて、フィルム基板７の辺縁部に配置されている上記パッドＦ２、Ｆ３及びパッド群Ｆ４、Ｆ６、Ｆ７及びＦ９に接続されている。すなわち、パッド群ＰＡ９は、金属ライン群ＦＬ９によって上記パッド群Ｆ９に接続されている。電源パッドＰＡ２は、金属ラインＦＬ２によって上記パッドＦ２に接続されている。電源パッドＰＡ３は、金属ラインＦＬ３によって上記パッドＦ３に接続されている。パッド群ＰＡ４は、金属ライン群ＦＬ４によって上記パッド群Ｆ４に接続されている。パッド群ＰＡ６は、金属ライン群ＦＬ６によって上記パッド群Ｆ６に接続されている。パッド群ＰＡ７は、金属ライン群ＦＬ７によって上記パッド群Ｆ７に接続されている。

尚、図２４に示すレイアウトを採用した場合には、フィルム基板７の辺縁部に設けられているパッドＦ２、Ｆ３、パッド群Ｆ４、Ｆ６、Ｆ７及びＦ９と、コントロール基板１との間は図１３（ｂ）に示す如きＦＰＣ８によって接続する。

このように、図２４に示すレイアウトでは、基準階調電圧生成部６２０及び各階調極性毎の階調電圧生成部（６２３_Ｐ、６２３_Ｎ）の下部に電源パッドＰＡ２、ＰＡ３、パッド群ＰＡ４、ＰＡ６、ＰＡ７及びＰＡ９を設ける。そして、これら電源パッドＰＡと、コントロール基板５とを、フィルム基板７に形成されている金属配線（ＦＬ２〜ＦＬ４、ＦＬ６、ＦＬ７、ＦＬ９）及びＦＰＣ８内に形成されている金属配線（ＰＬ２〜ＰＬ４、ＰＬ６、ＰＬ７、ＰＬ９）を介して接続するようにしている。この際、フィルム基板７及びＦＰＣ８内に形成されている金属配線は、チップ内部の金属配線よりも低抵抗な材料であり、且つチップ内部の金属配線よりも太い配線を用いることが可能である。

よって、図２４に示す如きＣＯＦ形態のレイアウトによれば、図２１に示す如きＣＯＧ形態のレイアウトを採用した場合に比して、配線抵抗に伴う電圧ロスを抑えることが可能となる。

図２５は、ＣＯＦ形態でソースドライバ６２_１及び６２_２がフィルム基板７上に形成される場合に適用される、図２４に示す如きチップ内部の機能ブロック配置及び配線形態の変形例を示すレイアウト図である。

尚、図２５に示すレイアウトでは、そのチップ内の機能ブロック配置、及び金属ライン群Ｌ０、Ｌ１、Ｌ９及びＬ１０各々の配線形態については図２１に示すものと同一であるが、電源パッドＰＡ２、ＰＡ３、パッド群ＰＡ４、ＰＡ６、ＰＡ７及びＰＡ９をチップ辺縁部へ配置した点が図２４とは異なる。また、図２４に示す構成と同様に、フィルム基板７の４つの辺縁部の内でコントロール基板５側の辺縁部に、パッドＦ２、Ｆ３、パッド群Ｆ４、Ｆ６、Ｆ７及びＦ９が配置されている。そして、チップに設けられている電源パッドＰＡ３、ＰＡ４及びパッド群ＰＡ４、ＰＡ６、ＰＡ７及びＰＡ９の各々は、フィルム基板７の表面又は基板内に形成されている金属ラインＦＬ２、ＦＬ３、金属ライン群ＦＬ４、ＦＬ６、ＦＬ７及びＦＬ９（二重破線にて示す）によってフィルム基板７の辺縁部に配置されている上記パッドＦ２、Ｆ３、パッド群Ｆ４、Ｆ６、Ｆ７及びＦ９に接続されている。この際、図２４に示す構成と同様に、フィルム基板７の辺縁部に設けられているパッドＦ２、Ｆ３、パッド群Ｆ４、Ｆ６、Ｆ７及びＦ９と、コントロール基板５との間は図１３（ｂ）に示す如きＦＰＣ８によって接続されている。

ここで、上記実施例では、コントロール基板１（５）及び各ソースドライバ２２（６２）間をＦＰＣ４（８）を中継して接続するようにしているが、コントロール基板１（５）自体をＦＰＣ化することにより中継手段としてのＦＰＣを省くようにしても良い。

図２６は、かかる点に鑑みて為された、コントロール基板及び各ソースドライバ間の配線形態の一例を概略的に示す図である。

図２６において、コントロール基板１ａは、図１に示されるパネルコントローラ１０及び電源回路１１をＦＰＣ上に形成してなるＦＰＣ化されたコントロール基板である。ただし、コントロール基板１ａには、コントロール基板１に形成されていた基準階調電圧供給ライン群（１２_Ｒ、１２_Ｇ、１２_Ｂ）は設けられていない。コントロール基板１ａのパネルコントローラ１０は、上記した走査制御信号を走査制御ラインＳＬに送出しつつ、上記画素データＰＤ_１〜ＰＤ_ｍをデータラインＤＬ_１に送出する。コントロール基板１ａの電源回路１１は上記電源電圧ＶＨ及びＶＬを電源ラインＧＬ_１に送出する。

表示基板２ａは、図１に示される表示パネル２０、ソースドライバ２２_１〜２２_３、走査ドライバ２１が形成されている点については、図１に示される表示基板２と同一内部構成を有する。ただし、表示基板２ａの走査ドライバ２１には上記した走査制御ラインＳＬ及び電源ラインＧＬ_１が接続されており、表示基板２ａのソースドライバ２２_１には上記したデータラインＤＬ_１及び電源ラインＧＬ_１が夫々接続されている。すなわち、コントロール基板１ａのパネルコントローラ１０及び電源回路１１は、中継手段としての上記ＦＰＣ４を介すことなく、表示基板２ａのソースドライバ２２_１及び走査ドライバ２１に電気的に接続されているのである。

ここで、ソースドライバ２２_１は、データラインＤＬ_１を介して供給された画素データＰＤを、このデータラインＤＬ_１を受けた端子とは異なる端子を介してデータラインＤＬ_２に送出する。また、ソースドライバ２２_１は、電源ラインＧＬ_１を介して供給された電源電圧ＶＨ及びＶＬを、この電源ラインＧＬ_１を受けた端子とは異なる端子を介して電源ラインＧＬ_２に送出する。

ソースドライバ２２_２には、これらデータラインＤＬ_２及び電源ラインＧＬ_２が接続されている。ソースドライバ２２_２は、データラインＤＬ_２を介して供給された画素データＰＤを、このデータラインＤＬ_２を受けた端子とは異なる端子を介してデータラインＤＬ_３に送出する。また、ソースドライバ２２_２は、電源ラインＧＬ_２を介して供給された電源電圧ＶＨ及びＶＬを、この電源ラインＧＬ_２を受けた端子とは異なる端子を介して電源ラインＧＬ_３に送出する。尚、ソースドライバ２２_１及び２２_２は、上記した基準階調電圧供給ライン群（１２_Ｒ、１２_Ｇ、１２_Ｂ）をチップ間で連結させる為の基準階調電圧中継ラインＱＬ_１によって互いに接続されている。

ソースドライバ２２_３には、これらデータラインＤＬ_３及び電源ラインＧＬ_３が接続されている。尚、ソースドライバ２２_２及び２２_３は、上記した基準階調電圧供給ライン群（１２_Ｒ、１２_Ｇ、１２_Ｂ）をチップ間で連結させる為の基準階調電圧中継ラインＱＬ_２によって互いに接続されている。

かかる配線形態により、コントロール基板１ａのパネルコントローラ１０から送出された画素データＰＤ_１〜ＰＤ_ｍは、表示基板２ａに形成されているデータラインＤＬ_１〜ＤＬ_３及び各ソースドライバ２２を介してソースドライバ２２_１〜２２_３の各々に供給される。また、電源回路１１で生成された電源電圧ＶＨ及びＶＬは、表示基板２ａに形成されている電源ラインＧＬ_１〜ＧＬ_３及び各ソースドライバ２２を介してソースドライバ２２_１〜２２_３の各々に供給される。

よって、図２６に示す配線形態によれば、コントロール基板及び表示基板間を電気的に接続するにあたり中継手段としてのＦＰＣが不要となるので、配線抵抗に伴う電圧ロスを抑えることが可能となる。

尚、図２６では、ソースドライバ２２_１〜２２_３が表示基板２ａ上に設けられている場合での配線形態を示しているが、各ソースドライバが図１２、図１４、図２４又は図２５に示す如くフィルム基板７上に設けられている場合にも同様な配線形態を採用することが可能である。

図２７は、かかる点に鑑みて為された、コントロール基板及び各ソースドライバ間の配線形態の他の一例を概略的に示す図である。

図２７に示される実施例では、ソースドライバ２２_１〜２２_３が形成されているフィルム基板７_１〜７_３、走査ドライバ２１が形成されているフィルム基板８、及び上記したコントロール基板１ａの各々が、表示基板２ｂに接続されている。コントロール基板１ａのパネルコントローラ１０は、走査制御信号を走査制御ラインＳＬに送出しつつ、画素データＰＤ_１〜ＰＤ_ｍをデータラインＤＬ_１に送出する。コントロール基板１ａの電源回路１１は上記電源電圧ＶＨ及びＶＬを電源ラインＧＬ_１に送出する。

表示基板２ｂには、図１に示される表示パネル２０が形成されていると共に、以下の如き各種ラインが形成されている。すなわち、表示基板２ｂには、ソースドライバ２２_１及び走査ドライバ２１各々と電源回路１１とを接続する電源ラインＧＬ_１、パネルコントローラ１０とソースドライバ２２_１とを接続するデータラインＤＬ_１、パネルコントローラ１０と走査ドライバ２１とを接続する走査制御ラインＳＬが形成されている。更に、表示基板２ｂには、図２６に示される表示基板２ａと同様に、ソースドライバ２２_１及び２２_２を接続するデータラインＤＬ_２、電源ラインＧＬ_２及び基準階調電圧中継ラインＱＬ_１と、ソースドライバ２２_２及び２２_３を接続するデータラインＤＬ_３、電源ラインＧＬ_３及び基準階調電圧中継ラインＱＬ_２と、が形成されている。ただし、表示基板２ｂでは、電源回路１１及びソースドライバ２２_１同士が、コントロール基板１ａ及びフィルム基板７_１内を経由して配線された電源ラインＧＬ_１によって接続されており、更にパネルコントローラ１０及びソースドライバ２２_１同士がデータラインＤＬ_１によって接続されている。また、表示基板２ｂでは、ソースドライバ２２_１及び２２_２同士が、フィルム基板７_１及び７_２内を夫々経由して配線されたデータラインＤＬ_２、電源ラインＧＬ_２及び基準階調電圧中継ラインＱＬ_１によって接続されている。更に、表示基板２ｂでは、ソースドライバ２２_２及び２２_３同士が、フィルム基板７_２及び７_３内を夫々経由して配線されたデータラインＤＬ_３、電源ラインＧＬ_３及び基準階調電圧中継ラインＱＬ_２によって接続されている。

尚、図２７に示す実施例では、ＦＰＣ化されたコントロール基板（１ａ）を表示基板（２ｂ）に直接接続するようにしているが、紙フェノール又はガラス・エキシポ等の板材からなるコントロール基板を、フィルム基板７_１〜７_３の内のいずれか１に接続するような配線形態を採用しても良い。

図２８は、かかる点に鑑みて為された、図２７に示す配線形態の変形例を概略的に示す図である。

尚、図２８においては、ＦＰＣ化されたコントロール基板１ａに代えて、紙フェノール又はガラス・エキシポ等の板材からなるコントロール基板１ｂを採用し、これをフィルム基板７_１に接続した点を除く他の構成は、図２７に示すものと同一である。この際、コントロール基板１ｂにおいてもコントロール基板１ａと同様に、上記したパネルコントローラ１０及び電源回路１１が形成されているものの、基準階調電圧供給ライン群（１２_Ｒ、１２_Ｇ、１２_Ｂ）は設けられていない。

図２８に示す構成を採用した場合、パネルコントローラ１０及び走査ドライバ２１同士が、コントロール基板１ｂ、フィルム基板７_１、コントロール基板１ｂ及びフィルム基板８内を夫々経由して配線された走査制御ラインＳＬによって接続されている。また、パネルコントローラ１０及びソースドライバ２２_１同士が、コントロール基板１ｂ及びフィルム基板７_１内を夫々経由して配線されたデータラインＤＬ_１によって接続されている。また、電源回路１１及びソースドライバ２２_１同士が、コントロール基板１ｂ及びフィルム基板７_１内を夫々経由して配線された電源ラインＧＬ_１によって接続されている。更に、電源回路１１及び走査ドライバ２１同士が、コントロール基板１ｂ、フィルム基板７_１、コントロール基板１ｂ及びフィルム基板８内を夫々経由して配線された電源ラインＧＬ_１によって接続されている。

また、図１７に示す実施例では、分圧抵抗回路６２０１にて生成された正極性の基準階調電圧Ｖ１_Ｐ〜Ｖ９_Ｐ各々の極性を極性反転回路６２０３で反転させることにより負極性の基準階調電圧Ｖ１_Ｎ〜Ｖ９_Ｎを生成しているが、極性反転回路６２０３を用いずに分圧抵抗回路によって直接、負極性の基準階調電圧Ｖ１_Ｎ〜Ｖ９_Ｎを生成するようにしても良い。

図２９は、かかる点に鑑みて為された基準階調電圧生成部６２０の内部構成の他の例を示すブロック図である。

尚、図２９に示す構成では、分圧抵抗回路６２０１に代えて分圧抵抗回路６２０１ａを採用し、極性判定回路６２０３に代えて分圧抵抗回路６２０１ｂを採用して点を除く他の構成は図１７に示すものと同一である。また、図２９に示す構成を採用するにあたり、電源回路１１は、上記した高電位側の電源電圧ＶＨ及び低電位側の電源電圧ＶＬと共に、これら電源電圧ＶＨ及びＶＬの中間の電圧を有する電源電圧ＶＭを生成してソースドライバ２２に供給するようにしている。

図２９において、分圧抵抗回路６２０１ａは、電源電圧ＶＨ及びＶＭ間に直列に接続された抵抗Ｒ１〜Ｒ１０の各抵抗同士の接続点から、夫々が正極階調駆動用のガンマ特性に基づく電圧を有する正極性の基準階調電圧Ｖ１_Ｐ〜Ｖ９_Ｐを送出し、これらをセレクタ６２０２に供給する。分圧抵抗回路６２０１ｂは、電源電圧ＶＭ及びＶＬ間に直列に接続された抵抗ＲＲ１〜ＲＲ１０の各抵抗同士の接続点から、夫々が負極階調駆動用のガンマ特性に基づく電圧を有する負極性の基準階調電圧Ｖ１_Ｎ〜Ｖ９_Ｎを送出し、これらをセレクタ６２０２に供給する。

１、５コントロール基板
２、６表示基板
４、８ＦＰＣ
７フィルム基板
１２_Ｒ、１２_Ｇ、１２_Ｂ、５２_Ｐ、５２_Ｎ基準階調電圧供給ライン群
２２_１〜２２_３、６２_１〜６２_２ソースドライバ
２２０、６２０基準階調電圧生成部
２２３_Ｒ赤色階調電圧生成部
２２３_Ｇ緑色階調電圧生成部
２２３_Ｂ青色階調電圧生成部
６２３_Ｐ正極階調電圧生成部
６２３_Ｎ負極階調電圧生成部

Claims

映像信号に応じて第１ガンマ特性に基づく第１階調電圧を有する駆動パルス及び第２ガンマ特性に基づく第２階調電圧を有する駆動パルスを夫々表示パネルに形成されている複数のソースライン各々に印加する矩形状の基板上に形成されたソースドライバＩＣチップであって、
第１及び第２外部端子を介して入力された第１及び第２電源電圧に基づいて前記第１ガンマ特性又は前記第２ガンマ特性に基づく基準階調電圧を生成しこれを第３外部端子を介して出力する基準階調電圧生成部と、
第４外部端子を介して入力された前記第１ガンマ特性に基づく基準階調電圧に基づいて前記第１階調電圧を生成する第１階調電圧生成部と、
第５外部端子を介して入力された前記第２ガンマ特性に基づく基準階調電圧に基づいて前記第２階調電圧を生成する第２階調電圧生成部と、
前記映像信号に応じて前記第１階調電圧を有する前記駆動パルス及び前記第２階調電圧を有する前記駆動パルスを生成して、前記複数のソースラインの内の第１ソースライン群に印加する第１駆動部と、
前記映像信号に応じて前記第１階調電圧を有する前記駆動パルス及び前記第２階調電圧を有する前記駆動パルスを生成して、前記複数のソースラインの内の第２ソースライン群に印加する第２駆動部と、を有し、
前記第１及び第２駆動部は前記基板の辺縁部各々の内の１の辺縁部に沿って夫々配置されており、前記第１駆動部が配置されている領域と前記第２駆動部が配置されている領域とに挟まれた中間領域に前記基準階調電圧生成部が配置されていることを特徴とするソースドライバＩＣチップ。
前記中間領域には、前記第１及び第２階調電圧生成部の各々が更に配置されており、
前記１の辺縁部に対向する辺縁部における中心位置を隔てた２つの領域に夫々前記第４及び第５外部端子が配置されていることを特徴とする請求項１記載のソースドライバＩＣチップ。
前記１の辺縁部に対向する前記辺縁部における中心位置を隔てた２つの領域に夫々前記第１及び第２外部端子が更に配置されており、
前記１の辺縁部に対向する前記辺縁部における前記第２外部端子に隣接した位置に前記第３外部端子が配置されていることを特徴とする請求項１又は２記載のソースドライバＩＣチップ。
前記第２外部端子は前記第３外部端子よりも前記中心位置に近い位置に配置されていることを特徴とする請求項３記載のソースドライバＩＣチップ。
前記第３外部端子は前記第２外部端子よりも前記中心位置に近い位置に配置されていることを特徴とする請求項３記載のソースドライバＩＣチップ。
前記１の辺縁部に前記第１〜第３外部端子が配置されていることを特徴とする請求項１又は２記載のソースドライバＩＣチップ。
前記基準階調電圧生成部の形成領域の上部又は下部に前記第１〜第３外部端子が配置されていることを特徴とする請求項１又は２記載のソースドライバＩＣチップ。