JP5959350B2 - Manufacturing method of semiconductor device - Google Patents

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Description

本発明は半導体製造装置の製造方法に関し、特に、複合ウエハ基板の半導体層に溝を形成する工程を備えた半導体装置の製造方法に関するものである。   The present invention relates to a manufacturing method of a semiconductor manufacturing apparatus, and more particularly to a manufacturing method of a semiconductor device including a step of forming a groove in a semiconductor layer of a composite wafer substrate.

複数のパワー素子および制御回路を１チップ上に集積する技術として、近年ではｐｎ分離の寄生防止の観点から、ＳＯＩ（Silicon On Insulator）基板を用いたトレンチ分離が使用されている。ＳＯＩ基板上に高耐圧集積回路を形成することで、ノイズによる干渉防止および寄生容量の低減などの効果が得られる。さらに、トレンチ分離を集積回路内の高耐圧端部およびチップの終端部に適用することで、チップサイズの縮小も可能となる。   As a technique for integrating a plurality of power elements and control circuits on one chip, trench isolation using an SOI (Silicon On Insulator) substrate has been used in recent years from the viewpoint of preventing parasitic isolation of pn isolation. By forming the high voltage integrated circuit on the SOI substrate, effects such as interference prevention due to noise and reduction of parasitic capacitance can be obtained. Furthermore, by applying trench isolation to the high voltage end portion and the end portion of the chip in the integrated circuit, the chip size can be reduced.

たとえば、特開昭６１−５９８５２号公報（特許文献１）、特開平８−２３０２７号公報（特許文献２）および特開平１１−２９７８１５号公報（特許文献３）には、トレンチが形成されたＳＯＩ基板が開示されている。   For example, Japanese Patent Application Laid-Open No. 61-59852 (Patent Document 1), Japanese Patent Application Laid-Open No. Hei 8-23027 (Patent Document 2) and Japanese Patent Application Laid-Open No. 11-297815 (Patent Document 3) disclose SOI having trenches formed therein. A substrate is disclosed.

特開昭６１−５９８５２号公報JP 61-59852 A 特開平８−２３０２７号公報JP-A-8-23027 特開平１１−２９７８１５号公報JP 11-297815 A

通常、ＳＯＩ基板では、シリコンからなる半導体支持基板上に埋め込酸化膜が形成されており、埋め込み酸化膜上にシリコンからなる半導体層が形成されている。そして、トレンチは半導体層の表面から埋め込み酸化膜に達するように形成されている。   In general, in an SOI substrate, a buried oxide film is formed on a semiconductor support substrate made of silicon, and a semiconductor layer made of silicon is formed on the buried oxide film. The trench is formed so as to reach the buried oxide film from the surface of the semiconductor layer.

トレンチが形成される際、ドライエッチングによって半導体層を貫通するように形成されたトレンチの溝によって半導体層が互いに分離される。この際、半導体層は埋め込み酸化膜の近傍で帯電しやすくなる。ドライエッチングのエッチャントであるイオンが溝内を通って埋め込み酸化膜に到達すると、埋め込み酸化膜の近傍にて半導体層にイオンが引き付けられて横方向にエッチングが進む。これにより、溝の底部では溝の幅が広がるように張り出し部が形成される。この張り出し部が大きくなると、張り出し部に充填体を隙間なく充填することが困難となる。そのため、トレンチの溝内に充填体を埋め込むことが困難となる。   When the trench is formed, the semiconductor layers are separated from each other by a trench formed so as to penetrate the semiconductor layer by dry etching. At this time, the semiconductor layer is easily charged in the vicinity of the buried oxide film. When ions that are etchants for dry etching pass through the trench and reach the buried oxide film, ions are attracted to the semiconductor layer in the vicinity of the buried oxide film, and etching proceeds in the lateral direction. Thereby, an overhanging portion is formed at the bottom of the groove so that the width of the groove is widened. When this overhanging portion becomes large, it becomes difficult to fill the overhanging portion with a filler without a gap. Therefore, it becomes difficult to embed the filler in the trench.

本発明は上記課題を鑑みてなされたものであり、その目的は、複合ウエハ基板の半導体層に形成された溝内に充填体を容易に充填することができる半導体装置の製造方法を提供することである。   The present invention has been made in view of the above problems, and an object thereof is to provide a method of manufacturing a semiconductor device capable of easily filling a filler into a groove formed in a semiconductor layer of a composite wafer substrate. It is.

本発明の半導体装置の製造方法は、以下の工程を備えている。半導体支持基板と、半導体支持基板上に配置された埋め込み絶縁膜と、埋め込み絶縁膜上に配置された半導体層とを有する複合ウエハ基板が準備される。複合ウエハ基板の半導体層の表面から埋め込み絶縁膜に至る途中の位置まで半導体層に溝が形成される。少なくとも溝の側面と底面とを覆うように絶縁膜が形成される。ドライエッチングによって、溝の側面に絶縁膜が残されつつ、溝が埋め込み絶縁膜に達するように溝の底面を覆う絶縁膜と、溝の底面と埋め込み絶縁膜との間の半導体層とが除去される。溝内に充填体が充填される。溝が埋め込み絶縁膜に達した後であって充填体が充填される前に、溝の側面に熱酸化膜が形成される。 The method for manufacturing a semiconductor device of the present invention includes the following steps. A composite wafer substrate having a semiconductor support substrate, a buried insulating film disposed on the semiconductor support substrate, and a semiconductor layer disposed on the buried insulating film is prepared. A groove is formed in the semiconductor layer from the surface of the semiconductor layer of the composite wafer substrate to a position midway from the surface to the buried insulating film. An insulating film is formed so as to cover at least the side and bottom surfaces of the groove. The dry etching removes the insulating film that covers the bottom surface of the groove so that the groove reaches the buried insulating film while leaving the insulating film on the side surface of the groove, and the semiconductor layer between the bottom surface of the groove and the buried insulating film. The A filler is filled in the groove. A thermal oxide film is formed on the side surface of the groove after the groove reaches the buried insulating film and before the filler is filled.

本発明の半導体装置の製造方法によれば、ドライエッチングによって、溝の側面に絶縁膜が残されつつ、溝が埋め込み絶縁膜に達するように溝の底面を覆う絶縁膜と、溝の底面と埋め込み絶縁膜との間の半導体層とが除去される。   According to the method for manufacturing a semiconductor device of the present invention, an insulating film that covers the bottom surface of the groove so that the groove reaches the buried insulating film while the insulating film is left on the side surface of the groove by dry etching, and the bottom surface of the groove and the buried surface are buried. The semiconductor layer between the insulating film and the insulating film is removed.

このため、絶縁膜をドライエッチングする条件で溝の底面を覆う絶縁膜と溝の底面と埋め込み絶縁膜との間の半導体層とを除去することができる。これにより、ドライエッチングのエッチャントであるイオンが溝内を通って埋め込み絶縁膜に到達した時点で、埋め込み絶縁膜の近傍において溝内でイオンが散乱することを抑制することができる。したがって、このイオンによって埋め込み絶縁膜の近傍の溝内において半導体層に張り出し部が形成されることを抑制することができる。これにより、半導体層に形成された溝内に充填体を容易に充填することができる。   For this reason, the insulating film covering the bottom surface of the groove and the semiconductor layer between the bottom surface of the groove and the buried insulating film can be removed under the condition of dry etching the insulating film. Thus, when ions that are etchants for dry etching pass through the trench and reach the buried insulating film, it is possible to suppress the scattering of ions in the trench in the vicinity of the buried insulating film. Therefore, it is possible to suppress the protruding portion from being formed in the semiconductor layer in the groove near the buried insulating film due to the ions. Thereby, the filler can be easily filled in the groove formed in the semiconductor layer.

また、ドライエッチングの際に、溝の側面に絶縁体が残されるため、絶縁体と埋め込み絶縁膜との間に半導体層が残される。この残された半導体層によって溝の幅は小さくなる。このため、充填体２４を充填する際に、埋め込み絶縁膜まで溝内に充填体を容易に充填することができる。   In addition, since an insulator is left on the side surface of the groove during dry etching, a semiconductor layer is left between the insulator and the buried insulating film. The remaining semiconductor layer reduces the width of the groove. For this reason, when filling the filling body 24, the filling body can be easily filled into the trench up to the buried insulating film.

本発明の実施の形態１における半導体装置の製造方法の一工程を示す概略断面図である。It is a schematic sectional drawing which shows 1 process of the manufacturing method of the semiconductor device in Embodiment 1 of this invention. 図１に示す工程の次の工程を示す概略断面図であって、図１のＰ１部の拡大図である。It is a schematic sectional drawing which shows the process following the process shown in FIG. 1, Comprising: It is an enlarged view of the P1 part of FIG. 図２に示す工程の次の工程を示す概略断面図である。FIG. 3 is a schematic sectional view showing a step subsequent to the step shown in FIG. 2. 図３に示す工程の次の工程を示す概略断面図である。FIG. 4 is a schematic cross-sectional view showing a step subsequent to the step shown in FIG. 3. 図４に示す工程の次の工程を示す概略断面図である。FIG. 5 is a schematic sectional view showing a step subsequent to the step shown in FIG. 4. 図５に示す工程の次の工程を示す概略断面図である。FIG. 6 is a schematic cross-sectional view showing a step subsequent to the step shown in FIG. 5. 図６に示す工程の次の工程を示す概略断面図である。FIG. 7 is a schematic cross-sectional view showing a step subsequent to the step shown in FIG. 6. 図７に示す工程の次の工程を示す概略断面図である。FIG. 8 is a schematic cross-sectional view showing a step subsequent to the step shown in FIG. 7. 図８に示す工程の次の工程を示す概略断面図である。FIG. 9 is a schematic sectional view showing a step subsequent to the step shown in FIG. 8. 本発明の実施の形態１における半導体装置の概略断面図である。It is a schematic sectional drawing of the semiconductor device in Embodiment 1 of this invention. 図９のＰ２部の拡大図である。FIG. 10 is an enlarged view of a P2 portion in FIG. 9. 本発明の実施の形態１における変形例の半導体装置の製造方法の一工程を示す概略断面図であって、図６に示す工程の次の工程を示す図である。FIG. 7 is a schematic cross-sectional view showing one step in the method for manufacturing the semiconductor device according to the modified example in the first embodiment of the present invention, and is a diagram showing a step subsequent to the step shown in FIG. 6. 比較例の半導体装置の概略断面図である。It is a schematic sectional drawing of the semiconductor device of a comparative example. 比較例の半導体装置の製造方法の一工程を示す概略断面図であって、図１３のＰ３部に対応する部分の拡大図である。It is a schematic sectional drawing which shows 1 process of the manufacturing method of the semiconductor device of a comparative example, Comprising: It is an enlarged view of the part corresponding to the P3 part of FIG. 図１４に示す工程の次の工程を示す概略断面図である。FIG. 15 is a schematic sectional view showing a step subsequent to the step shown in FIG. 14. 図１５に示す工程の次の工程を示す概略断面図である。FIG. 16 is a schematic cross-sectional view showing a step subsequent to the step shown in FIG. 15. 本発明の実施の形態２における半導体装置の製造方法の一工程を示す概略断面図であって、図１のＰ１部に対応する部分の拡大図である。It is a schematic sectional drawing which shows 1 process of the manufacturing method of the semiconductor device in Embodiment 2 of this invention, Comprising: It is an enlarged view of the part corresponding to the P1 part of FIG. 図１７に示す工程の次の工程を示す概略断面図である。FIG. 18 is a schematic sectional view showing a step subsequent to the step shown in FIG. 17. 図１８に示す工程の次の工程を示す概略断面図である。FIG. 19 is a schematic cross-sectional view showing a step subsequent to the step shown in FIG. 18. 図１９に示す工程の次の工程を示す概略断面図である。FIG. 20 is a schematic cross-sectional view showing a step subsequent to the step shown in FIG. 19. 図２０に示す工程の次の工程を示す概略断面図である。FIG. 21 is a schematic sectional view showing a step subsequent to the step shown in FIG. 20. 本発明の実施の形態２における半導体装置の概略断面図である。It is a schematic sectional drawing of the semiconductor device in Embodiment 2 of this invention. 本発明の実施の形態２における変形例の半導体装置の製造方法の一工程を示す概略断面図であって、図１９に示す工程の次の工程を示す図である。FIG. 20 is a schematic cross-sectional view showing a step of the method of manufacturing the semiconductor device according to the modified example in the second embodiment of the present invention, and is a diagram showing a step subsequent to the step shown in FIG. 19. 本発明の実施の形態１における半導体装置の製造方法の工程図である。It is process drawing of the manufacturing method of the semiconductor device in Embodiment 1 of this invention. 本発明の実施の形態３における半導体装置の製造方法の工程図である。It is process drawing of the manufacturing method of the semiconductor device in Embodiment 3 of this invention. 本発明の実施の形態４における半導体装置の製造方法の工程図である。It is process drawing of the manufacturing method of the semiconductor device in Embodiment 4 of this invention. 本発明の実施の形態４における半導体装置の製造方法の一工程を示す概略断面図である。It is a schematic sectional drawing which shows 1 process of the manufacturing method of the semiconductor device in Embodiment 4 of this invention. 図２７に示す工程の次の工程を示す概略断面図である。FIG. 28 is a schematic cross-sectional view showing a step subsequent to the step shown in FIG. 27.

以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず本発明の実施の形態１の半導体装置の製造方法について説明する。以下、本発明を適用可能な半導体装置の一例であるＨＶＩＣ（High Voltage IC）について説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(Embodiment 1)
First, a method for manufacturing a semiconductor device according to the first embodiment of the present invention will be described. Hereinafter, an HVIC (High Voltage IC) which is an example of a semiconductor device to which the present invention can be applied will be described.

図１を参照して、半導体支持基板１と、半導体支持基板１上に配置された埋め込み絶縁膜２と、埋め込み絶縁膜２上に配置された半導体層３とを有する複合ウエハ４が準備される。半導体支持基板１にはシリコン基板が適用され得る。半導体支持基板１の上面に埋め込み絶縁膜２が設けられる。埋め込み絶縁膜２には埋め込み酸化膜が適用され得る。埋め込み絶縁膜２の上面に半導体層３が張り合わされる。半導体層３にはたとえばｎ-シリコン基板が適用され得る。埋め込み絶縁膜２は半導体支持基板１と半導体層３とを誘電体分離する。 Referring to FIG. 1, a composite wafer 4 having a semiconductor support substrate 1, a buried insulating film 2 disposed on the semiconductor support substrate 1, and a semiconductor layer 3 disposed on the buried insulating film 2 is prepared. . A silicon substrate can be applied to the semiconductor support substrate 1. A buried insulating film 2 is provided on the upper surface of the semiconductor support substrate 1. A buried oxide film can be applied to the buried insulating film 2. The semiconductor layer 3 is bonded to the upper surface of the buried insulating film 2. For example n in the semiconductor layer 3 - silicon substrate can be applied. The buried insulating film 2 dielectrically separates the semiconductor support substrate 1 and the semiconductor layer 3.

半導体層３にウエルが形成される。半導体層３の主表面にＬＯＣＯＳ（Local Oxidation of Silicon）等による素子分離酸化膜８が形成される。半導体層３の主表面にソースおよびドレインとなるｎ+注入層５およびｐ+注入層６がそれぞれ形成される。また、半導体層３の主表面上にゲート電極９などの各種素子が形成されている。ゲート電極９はたとえばポリシリコン（多結晶シリコン）で形成される。 A well is formed in the semiconductor layer 3. An element isolation oxide film 8 made of LOCOS (Local Oxidation of Silicon) or the like is formed on the main surface of the semiconductor layer 3. An n + injection layer 5 and a p + injection layer 6 that serve as a source and a drain are formed on the main surface of the semiconductor layer 3, respectively. Various elements such as the gate electrode 9 are formed on the main surface of the semiconductor layer 3. The gate electrode 9 is made of, for example, polysilicon (polycrystalline silicon).

続いて、図２を参照して、半導体層３の主表面上にフォトレジスト２１およびＴＥＯＳ（Tetra EthOxySilane）酸化膜２２が形成される。ハードマスク材料としてたとえばＣＶＤ（Chemical Vapor Deposition）によってＴＥＯＳ酸化膜２２が成膜される。フォトレジスト２１がＴＥＯＳ酸化膜２２上に形成され、写真製版技術によってパターニングされる。   Subsequently, referring to FIG. 2, a photoresist 21 and a TEOS (Tetra EthOxySilane) oxide film 22 are formed on the main surface of semiconductor layer 3. As the hard mask material, a TEOS oxide film 22 is formed by, for example, CVD (Chemical Vapor Deposition). A photoresist 21 is formed on the TEOS oxide film 22 and patterned by photolithography.

図３を参照して、パターニングされたフォトレジスト２１をマスクとして、ハードマスク材料のＴＥＯＳ酸化膜２２が異方性のドライエッチングにてエッチングされる。その後、フォトレジスト２１は除去される。なお、この段階でフォトレジスト２１を必ずしも除去する必要はなく、後述する半導体層３のエッチング後に除去されてもよい。また、フォトレジスト２１が後述する半導体層３のエッチングに対して十分なレジスト耐性を有する場合、ハードマスクとしてＴＥＯＳ酸化膜２２を形成する必要はなく、半導体層３上に直接フォトレジスト２１がパターニングされればよい。   Referring to FIG. 3, TEOS oxide film 22 as a hard mask material is etched by anisotropic dry etching using patterned photoresist 21 as a mask. Thereafter, the photoresist 21 is removed. Note that the photoresist 21 is not necessarily removed at this stage, and may be removed after etching the semiconductor layer 3 described later. Further, when the photoresist 21 has sufficient resist resistance against the etching of the semiconductor layer 3 described later, it is not necessary to form the TEOS oxide film 22 as a hard mask, and the photoresist 21 is directly patterned on the semiconductor layer 3. Just do it.

図４を参照して、パターニングされたＴＥＯＳ酸化膜２２をマスクとして、被エッチング層である半導体層３に対して異方性のシリコンエッチングが施され、溝１１が形成される。半導体層３の表面から埋め込み絶縁膜２に至る途中の位置まで半導体層３に溝１１が形成される。つまり、シリコンエッチングでは溝１１を埋め込み絶縁膜２まで到達させずに、溝１１と埋め込み絶縁膜２との間に残存部３１を残存させる。   Referring to FIG. 4, anisotropic silicon etching is performed on semiconductor layer 3 which is a layer to be etched using patterned TEOS oxide film 22 as a mask to form trench 11. A groove 11 is formed in the semiconductor layer 3 from the surface of the semiconductor layer 3 to a position on the way from the surface of the semiconductor layer 3 to the buried insulating film 2. That is, in the silicon etching, the remaining portion 31 is left between the groove 11 and the buried insulating film 2 without reaching the buried insulating film 2.

残存部３１の膜厚はなるべく薄いほうが望ましい。残存部３１の膜厚は、製造ばらつきおよびエッチングの制御性を考慮して、たとえば１００ｎｍ程度とする。この際、埋め込み絶縁膜２が溝１１から露出しないため、溝１１内の半導体層３は帯電を抑えることが可能となる。   The film thickness of the remaining portion 31 is desirably as thin as possible. The film thickness of the remaining portion 31 is, for example, about 100 nm in consideration of manufacturing variations and etching controllability. At this time, since the buried insulating film 2 is not exposed from the groove 11, the semiconductor layer 3 in the groove 11 can be prevented from being charged.

次に、図５を参照して、絶縁膜が少なくとも溝１１の側面と底面とを覆うように形成される。本実施の形態では、たとえばＣＶＤによって、絶縁膜としてのＴＥＯＳ酸化膜２３がＴＥＯＳ酸化膜２２および溝１１の側面および底面を覆うように成膜される。ＴＥＯＳ酸化膜２３は溝１１を閉塞しないような薄い膜厚で成膜される。ＴＥＯＳ酸化膜２３はたとえば５０ｎｍの膜厚で成膜される。   Next, referring to FIG. 5, an insulating film is formed so as to cover at least the side surface and the bottom surface of groove 11. In the present embodiment, a TEOS oxide film 23 as an insulating film is formed by CVD, for example, so as to cover the TEOS oxide film 22 and the side and bottom surfaces of the trench 11. The TEOS oxide film 23 is formed with a thin film thickness that does not block the groove 11. The TEOS oxide film 23 is formed with a film thickness of 50 nm, for example.

続いて、図６を参照して、異方性の酸化膜ドライエッチングが施され、ＴＥＯＳ酸化膜２３の一部および溝１１形成時に残存させた半導体層３の残存部３１が除去される。このドライエッチングによって、溝１１の側面にＴＥＯＳ酸化膜２３を残しつつ、溝１１が埋め込み絶縁膜２に達するように溝１１の底面を覆うＴＥＯＳ酸化膜２３と、溝１１の底面と埋め込み絶縁膜２との間の半導体層３（残存部３１）とが除去される。これにより、溝１１が埋め込み絶縁膜２に達する。この際、埋め込み絶縁膜２の一部がエッチングされることで凹部２ａが形成される。   Subsequently, referring to FIG. 6, anisotropic oxide film dry etching is performed to remove a part of TEOS oxide film 23 and remaining portion 31 of semiconductor layer 3 left when trench 11 is formed. By this dry etching, the TEOS oxide film 23 is left on the side surface of the groove 11, and the TEOS oxide film 23 covering the bottom surface of the groove 11 so that the groove 11 reaches the embedded insulating film 2, and the bottom surface of the groove 11 and the embedded insulating film 2. And the semiconductor layer 3 (remaining part 31) between them are removed. As a result, the trench 11 reaches the buried insulating film 2. At this time, a portion of the buried insulating film 2 is etched to form the recess 2a.

この際、溝１１の側面ではＴＥＯＳ酸化膜２３は幾分かエッチングされるものの、ＴＥＯＳ酸化膜２３で覆われた半導体層３はエッチングされない。また、溝１１の底面ではＴＥＯＳ酸化膜２３がエッチングされる。さらに、半導体層３の残存部３１は酸化膜ドライエッチングの条件でエッチングされる。残存部３１の膜厚が薄いことによってエッチング時間は短くなる。このため、酸化膜ドライエッチングで露出する溝１１の側面の半導体層３では帯電が抑制される。   At this time, although the TEOS oxide film 23 is somewhat etched on the side surface of the trench 11, the semiconductor layer 3 covered with the TEOS oxide film 23 is not etched. Further, the TEOS oxide film 23 is etched on the bottom surface of the groove 11. Further, the remaining portion 31 of the semiconductor layer 3 is etched under the condition of oxide film dry etching. Since the remaining portion 31 is thin, the etching time is shortened. For this reason, charging is suppressed in the semiconductor layer 3 on the side surface of the groove 11 exposed by the oxide film dry etching.

この結果、埋め込み絶縁膜２の近傍の溝１１内において半導体層３にドライエッチングのエッチャントであるイオンが引き付けられて横方向にエッチングが進むことが抑制される。また、この製造工程によって、溝１１内には凸部１１ａが形成される。   As a result, in the trench 11 in the vicinity of the buried insulating film 2, it is suppressed that ions that are etchants for dry etching are attracted to the semiconductor layer 3 and the etching proceeds in the lateral direction. Moreover, the convex part 11a is formed in the groove | channel 11 by this manufacturing process.

次に、図７を参照して、たとえばフッ酸系のウエットエッチングによって溝１１内の残存しているＴＥＯＳ酸化膜２３が除去される。そして、熱酸化によって溝１１内に熱酸化膜１３が形成される。熱酸化膜１３は溝１１が埋め込み絶縁膜２に達した後であって、後述する充填体２４が充填される前に溝１１の側面に形成される。この際、溝１１内に形成されていた凸部１１ａの角は丸まる。これにより、凸部１１ａでの電界集中を抑制することができる。   Next, referring to FIG. 7, TEOS oxide film 23 remaining in trench 11 is removed by, for example, hydrofluoric acid-based wet etching. Then, a thermal oxide film 13 is formed in the trench 11 by thermal oxidation. The thermal oxide film 13 is formed on the side surface of the groove 11 after the groove 11 reaches the buried insulating film 2 and before the filling body 24 described later is filled. At this time, the corners of the convex portion 11a formed in the groove 11 are rounded. Thereby, the electric field concentration in the convex part 11a can be suppressed.

続いて、図８を参照して、たとえばＣＶＤ等によってポリシリコンおよびＴＥＯＳ酸化膜などの誘電体からなる充填体２４が半導体層３の主表面上に成膜される。これにより、溝１１内に充填体２４が充填される。   Subsequently, referring to FIG. 8, filler 24 made of a dielectric such as polysilicon and TEOS oxide film is formed on the main surface of semiconductor layer 3 by, for example, CVD. Thereby, the filling body 24 is filled in the groove 11.

その後、図９を参照して、半導体層３の主表面の全面において、ポリシリコンおよび酸化膜のドライエッチングが施されて、溝１１内のみに充填体２４が形成される。これにより、トレンチ１０が形成される。   Thereafter, referring to FIG. 9, the polysilicon and the oxide film are dry-etched on the entire main surface of semiconductor layer 3 to form filler 24 only in trench 11. Thereby, the trench 10 is formed.

なお、充填体２４がＴＥＯＳ酸化膜で形成される場合は、ドライエッチングにて溝１１内のみに充填体２４を形成する必要はなく、充填体２４を残存させて後述する配線間誘電体層１０１の一部とすることもできる。   When the filling body 24 is formed of a TEOS oxide film, it is not necessary to form the filling body 24 only in the trench 11 by dry etching, and the inter-wiring dielectric layer 101 which will be described later is left with the filling body 24 remaining. It can also be part of

次に、図１０を参照して、半導体層３の主表面上に、必要な膜厚となるように配線間誘電体層１０１が成膜される。配線間誘電体層１０１上にメタル配線１０２が形成される。メタル配線１０２は配線間誘電体層１０１を貫通してソースおよびドレインとなるｎ+注入層５およびｐ+注入層６に接続される。その後、配線間誘電体層１０１およびメタル配線１０２を覆うように保護層１０３が形成される。 Next, referring to FIG. 10, interwiring dielectric layer 101 is formed on the main surface of semiconductor layer 3 so as to have a required film thickness. A metal wiring 102 is formed on the inter-wiring dielectric layer 101. Metal interconnection 102 penetrates inter-wiring dielectric layer 101 and is connected to n + injection layer 5 and p + injection layer 6 that serve as a source and a drain. Thereafter, a protective layer 103 is formed so as to cover the inter-wiring dielectric layer 101 and the metal wiring 102.

これにより、図１０に示す本実施の形態の半導体装置が製造される。本実施の形態の半導体装置では、半導体層３の主表面に沿う方向において、半導体層３はトレンチ１０によって分離されている。   Thereby, the semiconductor device of the present embodiment shown in FIG. 10 is manufactured. In the semiconductor device of the present embodiment, the semiconductor layer 3 is separated by the trench 10 in the direction along the main surface of the semiconductor layer 3.

図１１を参照して、本実施の形態の半導体装置では、溝１１の下端に凸部１１ａが形成されている。凸部１１ａは溝１１の中央に向かって突出するように形成されている。溝１１の凸部１１ａは、たとえば高さが１００ｎｍとなり、幅が５０ｎｍとなるように形成されている。   Referring to FIG. 11, in the semiconductor device of the present embodiment, convex portion 11 a is formed at the lower end of groove 11. The convex portion 11 a is formed so as to protrude toward the center of the groove 11. The convex portion 11a of the groove 11 is formed to have a height of, for example, 100 nm and a width of 50 nm.

次に、図１２を参照して、本実施の形態の変形例について説明する。上記では、図７に示すように、溝１１内に残存しているＴＥＯＳ酸化膜２３をウエットエッチングで除去してから熱酸化膜１３が形成される場合について説明したが、溝１１内に残存しているＴＥＯＳ酸化膜２３をウエットエッチングで除去せずに熱酸化膜１３が形成されてもよい。   Next, a modification of the present embodiment will be described with reference to FIG. In the above description, as shown in FIG. 7, the case where the thermal oxide film 13 is formed after the TEOS oxide film 23 remaining in the trench 11 is removed by wet etching has been described. The thermal oxide film 13 may be formed without removing the TEOS oxide film 23 that has been removed by wet etching.

つまり、溝１１内の残存しているＴＥＯＳ酸化膜２３が、たとえば１０ｎｍのように薄い場合は、ＴＥＯＳ酸化膜２３をウエットエッチングにて除去せずに、熱酸化を施して溝１１と残存ＴＥＯＳ酸化膜２３との界面の半導体層３を酸化することで熱酸化膜１３が形成され得る。   That is, if the TEOS oxide film 23 remaining in the trench 11 is as thin as 10 nm, for example, the TEOS oxide film 23 is not removed by wet etching, and thermal oxidation is performed to remove the TEOS oxide film 23 from the remaining TEOS oxide film 23. The thermal oxide film 13 can be formed by oxidizing the semiconductor layer 3 at the interface with the film 23.

次に、本実施の形態の作用効果について比較例と対比して説明する。
図１３を参照して、比較例の半導体装置は本実施の形態と対比してトレンチ１０の形状が異なっている。この相違点について説明する。図１４を参照して、比較例の半導体装置の製造方法では、フォトレジスト２１をマスクとして半導体層３にドライエッチングが施され、溝１１が形成される。 Next, the effects of the present embodiment will be described in comparison with a comparative example.
Referring to FIG. 13, in the semiconductor device of the comparative example, the shape of trench 10 is different from the present embodiment. This difference will be described. Referring to FIG. 14, in the semiconductor device manufacturing method of the comparative example, the semiconductor layer 3 is dry-etched using the photoresist 21 as a mask to form the groove 11.

半導体層３をドライエッチングする条件は、半導体層３の下の埋め込み絶縁膜２をエッチングしないように埋め込み絶縁膜２に対して高い選択比を有している。この半導体層３をドライエッチングする条件では、ドライエッチングのエッチャントであるイオンが溝１１内を通って埋め込み絶縁膜２に到達した時点で、埋め込み絶縁膜２の近傍において溝１１内でイオンが散乱する。そして、このイオンが埋め込み絶縁膜２の近傍において溝１１内で半導体層３に引きつけられることで横方向にエッチングが進行する。これにより、溝１１の底部で溝１１の幅が広がるように張り出し部１１ｂが形成される。   The conditions for dry etching the semiconductor layer 3 have a high selectivity with respect to the buried insulating film 2 so as not to etch the buried insulating film 2 under the semiconductor layer 3. Under the conditions for dry etching the semiconductor layer 3, ions that are the etchant for dry etching reach the buried insulating film 2 through the groove 11, and ions are scattered in the groove 11 in the vicinity of the buried insulating film 2. . Then, the ions are attracted to the semiconductor layer 3 in the groove 11 in the vicinity of the buried insulating film 2, so that etching proceeds in the lateral direction. Thereby, the overhanging portion 11 b is formed so that the width of the groove 11 is widened at the bottom of the groove 11.

図１５および図１６を参照して、溝１１内に充填体２４が充填される際、張り出し部１１ｂには十分に充填体２４が埋め込まれない。このため、比較例の半導体装置では、トレンチ１０の溝１１内に充填体２４を充填することは困難である。   Referring to FIGS. 15 and 16, when the filling body 24 is filled in the groove 11, the filling body 24 is not sufficiently embedded in the projecting portion 11 b. For this reason, in the semiconductor device of the comparative example, it is difficult to fill the filler 24 in the groove 11 of the trench 10.

また、図１３および図１６を参照して、たとえばトレンチ１０が数μｍの間隔で２本以上配置されている場合、張り出し部１１ｂによって、トレンチ１０に挟まれた半導体層３と埋め込み絶縁膜２との密着強度が低下する。このため、溝１１内に充填体２４を充填する際および熱処理を施す際に、熱応力および膜応力によって半導体層３が一方向に引っ張られて溝１１の幅が広がる。これにより、半導体層３の表面付近において溝１１と充填体２４との間に隙間が形成されることがある。また、埋め込み絶縁膜２および半導体層３にクラックが発生することがある。したがって、トレンチ１０の分離特性および信頼性が劣化する。   13 and 16, for example, when two or more trenches 10 are arranged at intervals of several μm, the semiconductor layer 3 and the buried insulating film 2 sandwiched between the trenches 10 by the projecting portions 11b The adhesion strength of the is reduced. For this reason, when the filling body 24 is filled in the groove 11 and when heat treatment is performed, the semiconductor layer 3 is pulled in one direction by thermal stress and film stress, and the width of the groove 11 is increased. Thereby, a gap may be formed between the groove 11 and the filler 24 near the surface of the semiconductor layer 3. In addition, cracks may occur in the buried insulating film 2 and the semiconductor layer 3. Therefore, the isolation characteristics and reliability of the trench 10 are deteriorated.

これに対して、本実施の形態の半導体装置の製造方法によれば、ドライエッチングによって、溝１１の側面にＴＥＯＳ酸化膜２３が残されつつ、溝１１が埋め込み絶縁膜２に達するように溝１１の底面を覆うＴＥＯＳ酸化膜２３と、溝１１の底面と埋め込み絶縁膜２との間の半導体層３とが除去される。   On the other hand, according to the manufacturing method of the semiconductor device of the present embodiment, the trench 11 reaches the buried insulating film 2 while the TEOS oxide film 23 remains on the side surface of the trench 11 by dry etching. The TEOS oxide film 23 covering the bottom surface of the semiconductor layer 3 and the semiconductor layer 3 between the bottom surface of the trench 11 and the buried insulating film 2 are removed.

このため、ＴＥＯＳ酸化膜２３をドライエッチングする条件で溝１１の底面を覆うＴＥＯＳ酸化膜２３と溝１１の底面と埋め込み絶縁膜２との間の半導体層３とを除去することができる。これにより、ドライエッチングのエッチャントであるイオンが溝１１内を通って埋め込み絶縁膜２に到達した時点で、埋め込み絶縁膜２の近傍において溝１１内でイオンが散乱することを抑制することができる。したがって、このイオンによって埋め込み絶縁膜２の近傍の溝１１内において半導体層３に張り出し部１１ｂが形成されることを抑制することができる。これにより、半導体層３に形成された溝１１内に充填体２４を容易に充填することができる。   Therefore, the TEOS oxide film 23 covering the bottom surface of the trench 11 and the semiconductor layer 3 between the bottom surface of the trench 11 and the buried insulating film 2 can be removed under the condition of dry etching the TEOS oxide film 23. Thereby, when ions that are etchants for dry etching pass through the trench 11 and reach the buried insulating film 2, it is possible to suppress scattering of ions in the trench 11 in the vicinity of the buried insulating film 2. Therefore, it is possible to prevent the protruding portion 11b from being formed in the semiconductor layer 3 in the groove 11 near the buried insulating film 2 due to the ions. Thereby, the filling body 24 can be easily filled in the groove 11 formed in the semiconductor layer 3.

また、ドライエッチングの際に、溝１１の側面にＴＥＯＳ酸化膜２３が残されるため、ＴＥＯＳ酸化膜２３と埋め込み絶縁膜２との間に半導体層３が残される。この残された半導体層３によって溝１１の幅は小さくなる。このため、充填体２４を充填する際に、埋め込み絶縁膜２まで溝１１に充填体２４を容易に充填することができる。   In addition, since the TEOS oxide film 23 is left on the side surface of the trench 11 during dry etching, the semiconductor layer 3 is left between the TEOS oxide film 23 and the buried insulating film 2. The width of the groove 11 is reduced by the remaining semiconductor layer 3. For this reason, when filling the filling body 24, the filling body 24 can be easily filled into the trench 11 up to the buried insulating film 2.

また、半導体層３に張り出し部１１ｂが形成されることを抑制することができるため、埋め込み絶縁膜２と半導体層３との密着強度を向上させることができる。これにより、トレンチ１０の分離特性および信頼性の劣化を防ぐことが可能となる。   Moreover, since it can suppress that the overhang | projection part 11b is formed in the semiconductor layer 3, the adhesive strength of the embedded insulating film 2 and the semiconductor layer 3 can be improved. Thereby, it becomes possible to prevent the isolation characteristics and reliability of the trench 10 from deteriorating.

また、本実施の形態の半導体装置の製造方法によれば、溝１１内に充填体２４が充填されるため、充填体２４を充填する際に、埋め込み絶縁膜２まで溝１１に充填体２４を容易に充填することができる。   In addition, according to the method for manufacturing a semiconductor device of the present embodiment, since the filling body 24 is filled in the groove 11, the filling body 24 is filled in the groove 11 up to the buried insulating film 2 when filling the filling body 24. Can be filled easily.

また、本実施の形態の半導体装置の製造方法によれば、溝１１が埋め込み絶縁膜２に達した後であって充填体２４が充填される前に、溝１１の側面に熱酸化膜１３が形成される。熱酸化膜１３によって溝１１の側面に形成された凸部１１ａの角が丸まることで、凸部１１ａでの電界集中を抑制することができる。   Further, according to the method of manufacturing the semiconductor device of the present embodiment, the thermal oxide film 13 is formed on the side surface of the trench 11 after the trench 11 reaches the buried insulating film 2 and before the filling body 24 is filled. It is formed. By rounding the corners of the protrusions 11a formed on the side surfaces of the grooves 11 by the thermal oxide film 13, electric field concentration at the protrusions 11a can be suppressed.

（実施の形態２）
本発明の実施の形態２では、特に言及しない限り、上述した実施の形態１と同様であるため、同一の要素については同一の符号を付し、その説明を繰り返さない。このことは以下の実施の形態についても同様である。 (Embodiment 2)
The second embodiment of the present invention is the same as the above-described first embodiment unless otherwise specified. Therefore, the same elements are denoted by the same reference numerals, and the description thereof will not be repeated. The same applies to the following embodiments.

本実施の形態の半導体装置の製造方法について説明する。まず、実施の形態１と同様に、半導体支持基板１と、半導体支持基板１上に配置された埋め込み絶縁膜２と、埋め込み絶縁膜２上に配置された半導体層３とを有する複合ウエハ４が準備される。そして、ｎ+注入層５、ｐ+注入層６、素子分離酸化膜８およびゲート電極９が形成される。続いて、フォトレジスト２１をマスクとしてＴＥＯＳ酸化膜２２がエッチングされる。その後、フォトレジスト２１が除去される。 A method for manufacturing the semiconductor device of the present embodiment will be described. First, as in the first embodiment, a composite wafer 4 having a semiconductor support substrate 1, a buried insulating film 2 disposed on the semiconductor support substrate 1, and a semiconductor layer 3 disposed on the buried insulating film 2 is formed. Be prepared. Then, n + implantation layer 5, p + implantation layer 6, element isolation oxide film 8 and gate electrode 9 are formed. Subsequently, the TEOS oxide film 22 is etched using the photoresist 21 as a mask. Thereafter, the photoresist 21 is removed.

次に、図１７を参照して、パターニングされたＴＥＯＳ酸化膜２２をマスクとして、半導体層３に対して異方性のシリコンエッチングが施される。この第１のドライエッチングによって溝１１が形成される。溝１１は、半導体層３の表面から埋め込み絶縁膜２に達するように形成される。溝１１は、半導体層３が埋め込み絶縁膜２と接する部分において溝１１の他の部分よりも溝１１の幅方向に張り出した張り出し部１１ｂを有するように形成される。   Next, referring to FIG. 17, anisotropic silicon etching is performed on semiconductor layer 3 using patterned TEOS oxide film 22 as a mask. The groove 11 is formed by the first dry etching. The trench 11 is formed so as to reach the buried insulating film 2 from the surface of the semiconductor layer 3. The groove 11 is formed so as to have an overhanging portion 11 b that protrudes in the width direction of the groove 11 in the portion where the semiconductor layer 3 is in contact with the buried insulating film 2 than the other portion of the groove 11.

溝１１が埋め込み絶縁膜２に到達した後は、埋め込み絶縁膜２のオーバーエッチング量を減らすようエッチングが制御される。そのためには、ＥＰＤ(End Point Detector)等を使用することが望ましい。また、この際、溝１１と埋め込み絶縁膜２との界面近傍の半導体層３には横方向へエッチングが進むが、オーバーエッチング量を減らしているため、張り出し部１１ｂの大きさを小さく抑えることができる。   After the trench 11 reaches the buried insulating film 2, the etching is controlled so as to reduce the overetching amount of the buried insulating film 2. For this purpose, it is desirable to use an EPD (End Point Detector) or the like. At this time, the semiconductor layer 3 in the vicinity of the interface between the trench 11 and the buried insulating film 2 is etched in the lateral direction. However, since the amount of overetching is reduced, the size of the overhanging portion 11b can be kept small. it can.

続いて、図１８を参照して、ＣＶＤによってＴＥＯＳ酸化膜２３がＴＥＯＳ酸化膜２２および溝１１の側面および底面を覆うように成膜される。ＴＥＯＳ酸化膜２３は、少なくとも、張り出し部１１ｂを充填し、かつ溝１１の側面と底面とを覆うように化学的気相成長法（ＣＶＤ）により形成される。これにより、溝１１の他の部分より溝１１の幅方向にＴＥＯＳ酸化膜２３が埋め込まれる。これにより、張り出し部１１ｂにＴＥＯＳ酸化膜２３が充填された状態となる。ＴＥＯＳ酸化膜２３は張り出し部１１ｂに隙間なく埋め込まれていることが好ましい。   Subsequently, referring to FIG. 18, TEOS oxide film 23 is formed by CVD so as to cover TEOS oxide film 22 and the side and bottom surfaces of trench 11. The TEOS oxide film 23 is formed by chemical vapor deposition (CVD) so as to fill at least the overhanging portion 11 b and cover the side surface and bottom surface of the groove 11. As a result, the TEOS oxide film 23 is buried in the width direction of the groove 11 from the other part of the groove 11. As a result, the TEOS oxide film 23 is filled in the overhanging portion 11b. The TEOS oxide film 23 is preferably embedded in the protruding portion 11b without any gap.

その後、図１９を参照して、異方性の酸化膜ドライエッチングが施され、ＴＥＯＳ酸化膜２３の一部が除去される。この第２のドライエッチングによって、ＴＥＯＳ酸化膜２３は張り出し部１１ｂに充填されたＴＥＯＳ酸化膜２３を残すように除去される。埋め込み絶縁膜２を露出させるように溝１１の底面を覆うＴＥＯＳ酸化膜が除去される。この際、埋め込み絶縁膜２の一部がエッチングされることで凹部２ａが形成される。また、異方性の酸化膜ドライエッチングでは横方向のエッチングの量はわずかである。   Thereafter, referring to FIG. 19, anisotropic oxide film dry etching is performed, and a part of TEOS oxide film 23 is removed. By this second dry etching, the TEOS oxide film 23 is removed so as to leave the TEOS oxide film 23 filled in the overhanging portion 11b. The TEOS oxide film covering the bottom surface of the trench 11 is removed so that the buried insulating film 2 is exposed. At this time, a portion of the buried insulating film 2 is etched to form the recess 2a. Further, in the anisotropic oxide film dry etching, the amount of lateral etching is small.

この酸化膜ドライエッチングを施すことで、溝１１上部の間口が広がり、後述する充填体２４の埋め込み性を向上させることができる。なお、この酸化膜ドライエッチングは、必ずしも埋め込み絶縁膜２まで達する必要はない。   By performing this oxide film dry etching, the opening at the upper part of the groove 11 is widened, and the filling property of the filler 24 described later can be improved. The oxide film dry etching does not necessarily reach the buried insulating film 2.

次に、図２０を参照して、たとえばフッ酸系のウエットエッチングによって溝１１内の残存しているＴＥＯＳ酸化膜２３が除去されるが、張り出し部１１ｂに充填されたＴＥＯＳ酸化膜は残される。そして、熱酸化によって溝１１内に熱酸化膜１３が形成される。熱酸化膜１３は張り出し部１１ｂを充填するようにＴＥＯＳ酸化膜２３が形成された後であって後述する充填体２４が充填される前に溝１１の側面に形成される。この際、溝１１内に形成されていた張り出し部１１ｂの角は丸まる。これにより、張り出し部１１ｂでの電界集中を抑制することができる。   Next, referring to FIG. 20, the TEOS oxide film 23 remaining in the trench 11 is removed by, for example, hydrofluoric acid-based wet etching, but the TEOS oxide film filled in the overhanging portion 11b is left. Then, a thermal oxide film 13 is formed in the trench 11 by thermal oxidation. The thermal oxide film 13 is formed on the side surface of the groove 11 after the TEOS oxide film 23 is formed so as to fill the overhanging portion 11b and before the filling body 24 described later is filled. At this time, the corner of the protruding portion 11b formed in the groove 11 is rounded. Thereby, the electric field concentration in the overhang | projection part 11b can be suppressed.

続いて、図２１を参照して、たとえばＣＶＤ等によってポリシリコンおよびＴＥＯＳ酸化膜などの充填体２４が半導体層３の主表面上に成膜される。これにより、溝１１内に充填体２４が充填される。その後、半導体層３の主表面の全面において、ポリシリコンおよび酸化膜のドライエッチングが施されて、溝１１内のみに充填体２４が形成される。これにより、トレンチ１０が形成される。   Subsequently, referring to FIG. 21, a filler 24 such as polysilicon and a TEOS oxide film is formed on the main surface of semiconductor layer 3 by, for example, CVD. Thereby, the filling body 24 is filled in the groove 11. Thereafter, dry etching of the polysilicon and the oxide film is performed on the entire main surface of the semiconductor layer 3 to form the filler 24 only in the trench 11. Thereby, the trench 10 is formed.

次に、図２２を参照して、半導体層３の主表面上に、配線間誘電体層１０１、メタル配線１０２および保護層１０３が形成される。これにより、本実施の形態の半導体装置が製造される。   Next, referring to FIG. 22, inter-wiring dielectric layer 101, metal wiring 102 and protective layer 103 are formed on the main surface of semiconductor layer 3. Thereby, the semiconductor device of the present embodiment is manufactured.

次に、図２３を参照して、本実施の形態の変形例について説明する。溝１１内の残存しているＴＥＯＳ酸化膜２３が、たとえば１０ｎｍのように薄い場合は、ＴＥＯＳ酸化膜２３をウエットエッチングにて除去せずに、熱酸化を施して溝１１と残存ＴＥＯＳ酸化膜２３との界面の半導体層３を酸化することで熱酸化膜１３を形成してもよい。また、ＴＥＯＳ酸化膜２３を除去する場合でも、１０ｎｍ程度の膜厚を残してＴＥＯＳ酸化膜２３を除去してもよい。   Next, a modification of the present embodiment will be described with reference to FIG. When the remaining TEOS oxide film 23 in the trench 11 is as thin as 10 nm, for example, the TEOS oxide film 23 is not removed by wet etching, and thermal oxidation is performed to remove the trench 11 and the remaining TEOS oxide film 23. The thermal oxide film 13 may be formed by oxidizing the semiconductor layer 3 at the interface. Even when the TEOS oxide film 23 is removed, the TEOS oxide film 23 may be removed leaving a film thickness of about 10 nm.

次に、本実施の形態の作用効果について説明する。
本実施の形態の半導体装置の製造方法によれば、張り出し部１１ｂを充填し、かつ溝１１の側面と底面とを覆うようにＴＥＯＳ酸化膜２３が化学的気相成長法により形成される。そのため、ＴＥＯＳ酸化膜２３によって張り出し部１１ｂが充填される。したがって、充填体２４を充填する際に張り出し部１１ｂを充填体２４で充填する必要がない。これにより、溝１１内に充填体２４を容易に充填することができる。 Next, the effect of this Embodiment is demonstrated.
According to the method for manufacturing a semiconductor device of the present embodiment, TEOS oxide film 23 is formed by chemical vapor deposition so as to fill overhang 11b and cover the side surface and bottom surface of trench 11. Therefore, the overhanging portion 11 b is filled with the TEOS oxide film 23. Therefore, it is not necessary to fill the overhanging portion 11 b with the filling body 24 when filling the filling body 24. Thereby, the filling body 24 can be easily filled in the groove 11.

また、本実施の形態の半導体装置の製造方法によれば、張り出し部１１ｂに充填されたＴＥＯＳ酸化膜２３を残すようにＴＥＯＳ酸化膜２３が第２のドライエッチングによって除去される。このため、張り出し部１１ｂにＴＥＯＳ酸化膜２３が残されているので、充填体２４を充填する際に張り出し部１１ｂを充填体２４で充填する必要がない。これにより、溝１１内に充填体２４を容易に充填することができる。   Further, according to the method of manufacturing the semiconductor device of the present embodiment, the TEOS oxide film 23 is removed by the second dry etching so as to leave the TEOS oxide film 23 filled in the overhanging portion 11b. For this reason, since the TEOS oxide film 23 is left in the overhanging portion 11 b, it is not necessary to fill the overhanging portion 11 b with the filling body 24 when filling the filling body 24. Thereby, the filling body 24 can be easily filled in the groove 11.

また、本実施の形態の半導体装置の製造方法によれば、ＴＥＯＳ酸化膜２３を第２のドライエッチングによって除去する工程は、埋め込み絶縁膜２を露出させるように溝１１の底面を覆うＴＥＯＳ酸化膜２３を除去する工程を含んでいる。これにより、溝１１上部の間口が広がるため、充填体２４の埋め込み性を向上させることができる。また、充填体２４を埋め込み絶縁膜２に接触させることができる。   Further, according to the method of manufacturing a semiconductor device of the present embodiment, the step of removing the TEOS oxide film 23 by the second dry etching is a TEOS oxide film that covers the bottom surface of the trench 11 so that the buried insulating film 2 is exposed. 23. The process of removing 23 is included. Thereby, since the front opening of the groove | channel 11 spreads, the embedding property of the filler 24 can be improved. Further, the filler 24 can be brought into contact with the buried insulating film 2.

また、本実施の形態の半導体装置の製造方法によれば、溝１１内に充填体２４が充填されるため、充填体２４を充填する際に、埋め込み絶縁膜２まで溝１１に充填体２４を容易に充填することができる。   In addition, according to the method for manufacturing a semiconductor device of the present embodiment, since the filling body 24 is filled in the groove 11, the filling body 24 is filled in the groove 11 up to the buried insulating film 2 when filling the filling body 24. Can be filled easily.

また、本実施の形態の半導体装置の製造方法によれば、張り出し部１１ｂを充填するようにＴＥＯＳ酸化膜が形成された後であって充填体２４が充填される前に、溝１１の側面に熱酸化膜１３が形成される。熱酸化膜１３によって溝１１の側面に形成された張り出し部１１ｂの角が丸まることで、張り出し部１１ｂでの電界集中を抑制することができる。   Further, according to the method of manufacturing the semiconductor device of the present embodiment, the side surface of the groove 11 is formed after the TEOS oxide film is formed so as to fill the overhanging portion 11b and before the filling body 24 is filled. A thermal oxide film 13 is formed. By rounding the corners of the protruding portion 11b formed on the side surface of the groove 11 by the thermal oxide film 13, the electric field concentration at the protruding portion 11b can be suppressed.

（実施の形態３）
図２４および図２５を参照して、本発明の実施の形態３の半導体装置の製造方法は、実施の形態１と比べてトレンチを形成する工程とｎ+注入層およびｐ+注入層を形成する工程との順番が異なっている。つまり、実施の形態１の半導体装置の製造方法（Ｓ０１〜Ｓ１０）に対して本実施の形態の半導体装置の製造方法（Ｓ１１〜Ｓ２０）では、トレンチを形成する工程（Ｓ１５〜Ｓ１７）とｎ+注入層およびｐ+注入層を形成する工程（Ｓ１８）とが入れ替わっている。 (Embodiment 3)
Referring to FIGS. 24 and 25, the method of manufacturing the semiconductor device according to the third embodiment of the present invention forms the trench and the n + implantation layer and the p + implantation layer as compared with the first embodiment. The order of the process is different. That is, in the manufacturing method (S11 to S20) of the semiconductor device of the present embodiment, compared with the manufacturing method of the semiconductor device (S01 to S10) of the first embodiment, the step of forming a trench (S15 to S17) and n + The step of forming the injection layer and the p + injection layer (S18) is replaced.

実施の形態１では、トレンチ１０の熱酸化膜１３の形成時に、ｎ+注入層５およびｐ+注入層６が形成された半導体層３の表面および溝１１の側面が酸化されるため、注入されていたｎ型およびｐ型のドーパントが熱酸化膜１３中に吸い出されたり、あるいは外方拡散したりする場合がある。この場合、ｎ+注入層５およびｐ+注入層６の濃度が変動したり、またはｎ+注入層５およびｐ+注入層６の濃度のばらつきが発生したりするため、素子特性が悪化する。 In the first embodiment, when the thermal oxide film 13 of the trench 10 is formed, the surface of the semiconductor layer 3 on which the n + implantation layer 5 and the p + implantation layer 6 are formed and the side surface of the trench 11 are oxidized, so that the implantation is performed. The n-type and p-type dopants that have been absorbed may be sucked into the thermal oxide film 13 or may diffuse outward. In this case, the concentration of the n + implantation layer 5 and the p + implantation layer 6 varies or the concentration of the n + implantation layer 5 and the p + implantation layer 6 varies, so that the device characteristics are deteriorated.

本実施の形態の半導体装置の製造方法では、ｎ+注入層およびｐ+注入層を形成する前に、トレンチ１０を形成することによって、ｎ+注入層およびｐ+注入層の濃度を安定して制御することができる。 In the method of manufacturing the semiconductor device according to the present embodiment, the trenches 10 are formed before the n + implantation layer and the p + implantation layer are formed, thereby stabilizing the concentrations of the n + implantation layer and the p + implantation layer. Can be controlled.

（実施の形態４）
図２４および図２６を参照して、本発明の実施の形態４の半導体装置の製造方法は、実施の形態１と比べてトレンチを形成する工程とゲート電極を形成する工程とｎ+注入層およびｐ+注入層とを形成する工程との順番が異なっている。つまり、実施の形態１の半導体装置の製造方法（Ｓ０１〜Ｓ１０）に対して本実施の形態の半導体装置の製造方法（Ｓ２１〜Ｓ２８）では、トレンチを形成する工程（Ｓ２３）と、ゲート電極を形成する工程（Ｓ２４〜Ｓ２５）と、ｎ+注入層およびｐ+注入層を形成する工程（Ｓ２６）との順番が異なっている。 (Embodiment 4)
Referring to FIGS. 24 and 26, the semiconductor device manufacturing method according to the fourth embodiment of the present invention is different from that of the first embodiment in the step of forming a trench, the step of forming a gate electrode, the n + implantation layer, and The order of the step of forming the p + implantation layer is different. That is, in the semiconductor device manufacturing method (S21 to S28) of the present embodiment, compared with the semiconductor device manufacturing method (S01 to S10) of the first embodiment, the step of forming a trench (S23) and the gate electrode are formed. The order of the step of forming (S24 to S25) and the step of forming the n + injection layer and the p + injection layer (S26) are different.

本実施の形態の半導体装置の製造方法では、実施の形態１同様に、ウエルおよび素子分離酸化膜８が形成される。次に、図２７を参照して、半導体層３の表面上に形成されるゲート電極９およびゲート電極９と半導体層３の界面に形成されるゲート酸化膜を形成する前に、実施の形態１と同様にＴＥＯＳ酸化膜２３を有する溝１１が形成される。ウエットエッチングを施して溝１１内の残存しているＴＥＯＳ酸化膜２３が除去される。続いて、熱酸化によって溝１１内の熱酸化膜１３およびゲート酸化膜が形成される。この際のウエットエッチングでは、半導体層３表面のＴＥＯＳ酸化膜２３を完全に除去するエッチング量が望ましい。   In the method of manufacturing the semiconductor device according to the present embodiment, the well and the element isolation oxide film 8 are formed as in the first embodiment. Next, referring to FIG. 27, before forming the gate electrode 9 formed on the surface of the semiconductor layer 3 and the gate oxide film formed at the interface between the gate electrode 9 and the semiconductor layer 3, Similarly to the above, the trench 11 having the TEOS oxide film 23 is formed. The TEOS oxide film 23 remaining in the trench 11 is removed by wet etching. Subsequently, a thermal oxide film 13 and a gate oxide film in the trench 11 are formed by thermal oxidation. In this wet etching, an etching amount that completely removes the TEOS oxide film 23 on the surface of the semiconductor layer 3 is desirable.

続いて、図２８を参照して、ＣＶＤによって、充填体２４とゲート電極９とを構成するポリシリコンが成膜される。これにより、ゲート電極９と充填体２４とが同時に形成される。なお、ポリシリコンの膜厚は、溝１１を埋め込むのに十分な膜厚であるとともに、ゲート電極９として必要な膜厚に設定される。   Subsequently, referring to FIG. 28, a polysilicon film forming filler 24 and gate electrode 9 is formed by CVD. Thereby, the gate electrode 9 and the filler 24 are formed simultaneously. The film thickness of the polysilicon is set to a film thickness sufficient to fill the trench 11 and to a film thickness necessary for the gate electrode 9.

次に、ゲート電極９を加工するためにフォトレジストでパターニングが施される。溝１１上などのポリシリコンが不要な箇所はフォトレジストを開口して、ドライエッチングによってポリシリコンがエッチングされる。ここで、通常、ポリシリコンのエッチングは酸化膜に対して十分に高い選択比を有しているため、幾分かのオーバーエッチングを施しても溝１１から露出する熱酸化膜１３および溝１１内のポリシリコンを残存させることは容易である。続いて、ソースおよびドレインとなるｎ+注入層５およびｐ+注入層６、配線間誘電体層１０１、メタル配線１０２が形成される。 Next, in order to process the gate electrode 9, patterning is performed with a photoresist. A portion where the polysilicon is unnecessary, such as on the groove 11, is opened with a photoresist, and the polysilicon is etched by dry etching. Here, since the etching of polysilicon usually has a sufficiently high selection ratio with respect to the oxide film, the thermal oxide film 13 exposed from the groove 11 and the inside of the groove 11 even if some over-etching is performed. It is easy to leave the polysilicon. Subsequently, an n + injection layer 5 and a p + injection layer 6, which serve as a source and a drain, an interwiring dielectric layer 101, and a metal wiring 102 are formed.

本実施の形態の半導体装置の製造方法によれば、ゲート電極９と充填体２４とが同時に形成されるため、製造工程を簡略化することができる。   According to the manufacturing method of the semiconductor device of the present embodiment, since the gate electrode 9 and the filler 24 are formed at the same time, the manufacturing process can be simplified.

上記の各実施の形態は適宜組み合せられ得る。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 Each of the above embodiments can be appropriately combined.
The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

１ 半導体支持基板、２ 絶縁膜、２ａ 凹部、３ 半導体層、４ 複合ウエハ、５ ｎ+注入層、６ ｐ+注入層、８ 素子分離酸化膜、９ ゲート電極、１０ トレンチ、１１ 溝、１１ａ 凸部、１１ｂ 張り出し部、１３ 熱酸化膜、２１ フォトレジスト、２２，２３ ＴＥＯＳ酸化膜、２４ 充填体、３１ 残存部、１０１ 配線間誘電体層、１０２ メタル配線、１０３ 保護層。 DESCRIPTION OF SYMBOLS 1 Semiconductor support substrate, 2 Insulating film, 2a Concavity, 3 Semiconductor layer, 4 Composite wafer, 5n + implantation layer, 6p + implantation layer, 8 Element isolation oxide film, 9 Gate electrode, 10 Trench, 11 groove, 11a Convex Part, 11b overhang part, 13 thermal oxide film, 21 photoresist, 22, 23 TEOS oxide film, 24 filler, 31 remaining part, 101 inter-wiring dielectric layer, 102 metal wiring, 103 protective layer.

Claims (5)

半導体支持基板と、前記半導体支持基板上に配置された埋め込み絶縁膜と、前記埋め込み絶縁膜上に配置された半導体層とを有する複合ウエハ基板を準備する工程と、
前記複合ウエハ基板の前記半導体層の表面から前記埋め込み絶縁膜に至る途中の位置まで前記半導体層に溝を形成する工程と、
少なくとも前記溝の側面と底面とを覆うように絶縁膜を形成する工程と、
ドライエッチングによって、前記溝の前記側面に前記絶縁膜を残しつつ、前記溝が前記埋め込み絶縁膜に達するように前記溝の前記底面を覆う前記絶縁膜と、前記溝の前記底面と前記埋め込み絶縁膜との間の前記半導体層とを除去する工程と、
前記溝内に充填体を充填する工程と、
前記溝が前記埋め込み絶縁膜に達した後であって前記充填体が充填される前に、前記溝の前記側面に熱酸化膜を形成する工程とを備えた、半導体装置の製造方法。 Preparing a composite wafer substrate having a semiconductor support substrate, a buried insulating film disposed on the semiconductor support substrate, and a semiconductor layer disposed on the buried insulating film;
Forming a groove in the semiconductor layer from the surface of the semiconductor layer of the composite wafer substrate to a position on the way to the buried insulating film;
Forming an insulating film so as to cover at least a side surface and a bottom surface of the groove;
The insulating film covering the bottom surface of the groove so that the groove reaches the buried insulating film while leaving the insulating film on the side surface of the groove by dry etching, and the bottom surface of the groove and the buried insulating film and removing said semiconductor layer between,
Filling the groove with a filler;
Forming a thermal oxide film on the side surface of the groove after the groove reaches the buried insulating film and before the filler is filled . 半導体支持基板と、前記半導体支持基板上に配置された埋め込み絶縁膜と、前記埋め込み絶縁膜上に配置された半導体層とを有する複合ウエハ基板を準備する工程と、
前記複合ウエハ基板の前記半導体層の表面から前記埋め込み絶縁膜に達する溝を第１のドライエッチングによって前記半導体層に形成する工程とを備え、
前記溝は、前記半導体層が前記埋め込み絶縁膜と接する部分において前記溝の他の部分よりも前記溝の幅方向に張り出した張り出し部を有するように前記第１のドライエッチングにより形成され、
さらに、少なくとも、前記張り出し部を充填し、かつ前記溝の側面と底面とを覆うように絶縁膜を化学的気相成長法により形成する工程と、
前記溝内に充填体を充填する工程と、
前記張り出し部を充填するように前記絶縁膜が形成された後であって前記充填体が充填される前に、前記溝の前記側面に熱酸化膜を形成する工程とを備えた、半導体装置の製造方法。 Preparing a composite wafer substrate having a semiconductor support substrate, a buried insulating film disposed on the semiconductor support substrate, and a semiconductor layer disposed on the buried insulating film;
Forming a groove reaching the buried insulating film from the surface of the semiconductor layer of the composite wafer substrate in the semiconductor layer by first dry etching,
The groove is formed by the first dry etching so that the semiconductor layer has a protruding portion protruding in the width direction of the groove from the other portion of the groove at a portion in contact with the buried insulating film,
Furthermore, a step of forming an insulating film by chemical vapor deposition so as to fill at least the overhang and cover the side and bottom surfaces of the groove ;
Filling the groove with a filler;
A step of forming a thermal oxide film on the side surface of the groove after the insulating film is formed so as to fill the overhanging portion and before the filling body is filled . Production method. 前記張り出し部に充填された前記絶縁膜を残すように前記絶縁膜を第２のドライエッチングによって除去する工程をさらに備えた、請求項２に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 2 , further comprising a step of removing the insulating film by second dry etching so as to leave the insulating film filled in the overhanging portion. 前記絶縁膜を第２のドライエッチングによって除去する工程は、前記埋め込み絶縁膜を露出させるように前記溝の底面を覆う前記絶縁膜を除去する工程を含む、請求項３に記載の半導体装置の製造方法。 4. The method of manufacturing a semiconductor device according to claim 3 , wherein the step of removing the insulating film by second dry etching includes a step of removing the insulating film covering a bottom surface of the groove so as to expose the buried insulating film. Method. 前記半導体装置は前記半導体層の表面上に形成されたゲート電極を有し、
前記ゲート電極と、前記充填体とが同時に形成される、請求項１または２に記載の半導体装置の製造方法。 The semiconductor device has a gate electrode formed on the surface of the semiconductor layer,
Wherein a gate electrode, wherein the filling body is formed simultaneously, a manufacturing method of a semiconductor device according to claim 1 or 2.
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JP2001230315A (en) * 2000-02-17 2001-08-24 Mitsubishi Electric Corp Semiconductor device and its fabricating method
JP4660964B2 (en) * 2001-05-11 2011-03-30 株式会社デンソー Method of manufacturing an isolation semiconductor device
JP2003332416A (en) * 2002-05-10 2003-11-21 Nec Electronics Corp Semiconductor integrated circuit and its manufacturing method
KR20050105991A (en) * 2003-01-31 2005-11-08 코닌클리즈케 필립스 일렉트로닉스 엔.브이. Trench isolation structure, semiconductor assembly comprising such a trench isolation, and method for forming such a trench isolation
JP4579512B2 (en) * 2003-07-15 2010-11-10 セイコーエプソン株式会社 Semiconductor device and manufacturing method thereof
JP2006269551A (en) * 2005-03-22 2006-10-05 Renesas Technology Corp Semiconductor device and its manufacturing method
JP2007184489A (en) * 2006-01-10 2007-07-19 Toshiba Corp Semiconductor integrated circuit device, and its manufacturing method
JP2008186978A (en) * 2007-01-30 2008-08-14 Renesas Technology Corp Method of manufacturing semiconductor device
JP2010103242A (en) * 2008-10-22 2010-05-06 Rohm Co Ltd Semiconductor device production method and semiconductor device
JP2010135444A (en) * 2008-12-03 2010-06-17 Hitachi Ltd Semiconductor device
JP2012124416A (en) * 2010-12-10 2012-06-28 Asahi Kasei Electronics Co Ltd Manufacturing method of semiconductor device

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