JP5959350B2 - Manufacturing method of semiconductor device - Google Patents
Manufacturing method of semiconductor device Download PDFInfo
- Publication number
- JP5959350B2 JP5959350B2 JP2012160553A JP2012160553A JP5959350B2 JP 5959350 B2 JP5959350 B2 JP 5959350B2 JP 2012160553 A JP2012160553 A JP 2012160553A JP 2012160553 A JP2012160553 A JP 2012160553A JP 5959350 B2 JP5959350 B2 JP 5959350B2
- Authority
- JP
- Japan
- Prior art keywords
- groove
- insulating film
- semiconductor layer
- oxide film
- buried insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Element Separation (AREA)
- Thin Film Transistor (AREA)
Description
本発明は半導体製造装置の製造方法に関し、特に、複合ウエハ基板の半導体層に溝を形成する工程を備えた半導体装置の製造方法に関するものである。 The present invention relates to a manufacturing method of a semiconductor manufacturing apparatus, and more particularly to a manufacturing method of a semiconductor device including a step of forming a groove in a semiconductor layer of a composite wafer substrate.
複数のパワー素子および制御回路を1チップ上に集積する技術として、近年ではpn分離の寄生防止の観点から、SOI(Silicon On Insulator)基板を用いたトレンチ分離が使用されている。SOI基板上に高耐圧集積回路を形成することで、ノイズによる干渉防止および寄生容量の低減などの効果が得られる。さらに、トレンチ分離を集積回路内の高耐圧端部およびチップの終端部に適用することで、チップサイズの縮小も可能となる。 As a technique for integrating a plurality of power elements and control circuits on one chip, trench isolation using an SOI (Silicon On Insulator) substrate has been used in recent years from the viewpoint of preventing parasitic isolation of pn isolation. By forming the high voltage integrated circuit on the SOI substrate, effects such as interference prevention due to noise and reduction of parasitic capacitance can be obtained. Furthermore, by applying trench isolation to the high voltage end portion and the end portion of the chip in the integrated circuit, the chip size can be reduced.
たとえば、特開昭61−59852号公報(特許文献1)、特開平8−23027号公報(特許文献2)および特開平11−297815号公報(特許文献3)には、トレンチが形成されたSOI基板が開示されている。 For example, Japanese Patent Application Laid-Open No. 61-59852 (Patent Document 1), Japanese Patent Application Laid-Open No. Hei 8-23027 (Patent Document 2) and Japanese Patent Application Laid-Open No. 11-297815 (Patent Document 3) disclose SOI having trenches formed therein. A substrate is disclosed.
通常、SOI基板では、シリコンからなる半導体支持基板上に埋め込酸化膜が形成されており、埋め込み酸化膜上にシリコンからなる半導体層が形成されている。そして、トレンチは半導体層の表面から埋め込み酸化膜に達するように形成されている。 In general, in an SOI substrate, a buried oxide film is formed on a semiconductor support substrate made of silicon, and a semiconductor layer made of silicon is formed on the buried oxide film. The trench is formed so as to reach the buried oxide film from the surface of the semiconductor layer.
トレンチが形成される際、ドライエッチングによって半導体層を貫通するように形成されたトレンチの溝によって半導体層が互いに分離される。この際、半導体層は埋め込み酸化膜の近傍で帯電しやすくなる。ドライエッチングのエッチャントであるイオンが溝内を通って埋め込み酸化膜に到達すると、埋め込み酸化膜の近傍にて半導体層にイオンが引き付けられて横方向にエッチングが進む。これにより、溝の底部では溝の幅が広がるように張り出し部が形成される。この張り出し部が大きくなると、張り出し部に充填体を隙間なく充填することが困難となる。そのため、トレンチの溝内に充填体を埋め込むことが困難となる。 When the trench is formed, the semiconductor layers are separated from each other by a trench formed so as to penetrate the semiconductor layer by dry etching. At this time, the semiconductor layer is easily charged in the vicinity of the buried oxide film. When ions that are etchants for dry etching pass through the trench and reach the buried oxide film, ions are attracted to the semiconductor layer in the vicinity of the buried oxide film, and etching proceeds in the lateral direction. Thereby, an overhanging portion is formed at the bottom of the groove so that the width of the groove is widened. When this overhanging portion becomes large, it becomes difficult to fill the overhanging portion with a filler without a gap. Therefore, it becomes difficult to embed the filler in the trench.
本発明は上記課題を鑑みてなされたものであり、その目的は、複合ウエハ基板の半導体層に形成された溝内に充填体を容易に充填することができる半導体装置の製造方法を提供することである。 The present invention has been made in view of the above problems, and an object thereof is to provide a method of manufacturing a semiconductor device capable of easily filling a filler into a groove formed in a semiconductor layer of a composite wafer substrate. It is.
本発明の半導体装置の製造方法は、以下の工程を備えている。半導体支持基板と、半導体支持基板上に配置された埋め込み絶縁膜と、埋め込み絶縁膜上に配置された半導体層とを有する複合ウエハ基板が準備される。複合ウエハ基板の半導体層の表面から埋め込み絶縁膜に至る途中の位置まで半導体層に溝が形成される。少なくとも溝の側面と底面とを覆うように絶縁膜が形成される。ドライエッチングによって、溝の側面に絶縁膜が残されつつ、溝が埋め込み絶縁膜に達するように溝の底面を覆う絶縁膜と、溝の底面と埋め込み絶縁膜との間の半導体層とが除去される。溝内に充填体が充填される。溝が埋め込み絶縁膜に達した後であって充填体が充填される前に、溝の側面に熱酸化膜が形成される。 The method for manufacturing a semiconductor device of the present invention includes the following steps. A composite wafer substrate having a semiconductor support substrate, a buried insulating film disposed on the semiconductor support substrate, and a semiconductor layer disposed on the buried insulating film is prepared. A groove is formed in the semiconductor layer from the surface of the semiconductor layer of the composite wafer substrate to a position midway from the surface to the buried insulating film. An insulating film is formed so as to cover at least the side and bottom surfaces of the groove. The dry etching removes the insulating film that covers the bottom surface of the groove so that the groove reaches the buried insulating film while leaving the insulating film on the side surface of the groove, and the semiconductor layer between the bottom surface of the groove and the buried insulating film. The A filler is filled in the groove. A thermal oxide film is formed on the side surface of the groove after the groove reaches the buried insulating film and before the filler is filled.
本発明の半導体装置の製造方法によれば、ドライエッチングによって、溝の側面に絶縁膜が残されつつ、溝が埋め込み絶縁膜に達するように溝の底面を覆う絶縁膜と、溝の底面と埋め込み絶縁膜との間の半導体層とが除去される。 According to the method for manufacturing a semiconductor device of the present invention, an insulating film that covers the bottom surface of the groove so that the groove reaches the buried insulating film while the insulating film is left on the side surface of the groove by dry etching, and the bottom surface of the groove and the buried surface are buried. The semiconductor layer between the insulating film and the insulating film is removed.
このため、絶縁膜をドライエッチングする条件で溝の底面を覆う絶縁膜と溝の底面と埋め込み絶縁膜との間の半導体層とを除去することができる。これにより、ドライエッチングのエッチャントであるイオンが溝内を通って埋め込み絶縁膜に到達した時点で、埋め込み絶縁膜の近傍において溝内でイオンが散乱することを抑制することができる。したがって、このイオンによって埋め込み絶縁膜の近傍の溝内において半導体層に張り出し部が形成されることを抑制することができる。これにより、半導体層に形成された溝内に充填体を容易に充填することができる。 For this reason, the insulating film covering the bottom surface of the groove and the semiconductor layer between the bottom surface of the groove and the buried insulating film can be removed under the condition of dry etching the insulating film. Thus, when ions that are etchants for dry etching pass through the trench and reach the buried insulating film, it is possible to suppress the scattering of ions in the trench in the vicinity of the buried insulating film. Therefore, it is possible to suppress the protruding portion from being formed in the semiconductor layer in the groove near the buried insulating film due to the ions. Thereby, the filler can be easily filled in the groove formed in the semiconductor layer.
また、ドライエッチングの際に、溝の側面に絶縁体が残されるため、絶縁体と埋め込み絶縁膜との間に半導体層が残される。この残された半導体層によって溝の幅は小さくなる。このため、充填体24を充填する際に、埋め込み絶縁膜まで溝内に充填体を容易に充填することができる。
In addition, since an insulator is left on the side surface of the groove during dry etching, a semiconductor layer is left between the insulator and the buried insulating film. The remaining semiconductor layer reduces the width of the groove. For this reason, when filling the filling
以下、本発明の実施の形態について図に基づいて説明する。
(実施の形態1)
まず本発明の実施の形態1の半導体装置の製造方法について説明する。以下、本発明を適用可能な半導体装置の一例であるHVIC(High Voltage IC)について説明する。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(Embodiment 1)
First, a method for manufacturing a semiconductor device according to the first embodiment of the present invention will be described. Hereinafter, an HVIC (High Voltage IC) which is an example of a semiconductor device to which the present invention can be applied will be described.
図1を参照して、半導体支持基板1と、半導体支持基板1上に配置された埋め込み絶縁膜2と、埋め込み絶縁膜2上に配置された半導体層3とを有する複合ウエハ4が準備される。半導体支持基板1にはシリコン基板が適用され得る。半導体支持基板1の上面に埋め込み絶縁膜2が設けられる。埋め込み絶縁膜2には埋め込み酸化膜が適用され得る。埋め込み絶縁膜2の上面に半導体層3が張り合わされる。半導体層3にはたとえばn-シリコン基板が適用され得る。埋め込み絶縁膜2は半導体支持基板1と半導体層3とを誘電体分離する。
Referring to FIG. 1, a
半導体層3にウエルが形成される。半導体層3の主表面にLOCOS(Local Oxidation of Silicon)等による素子分離酸化膜8が形成される。半導体層3の主表面にソースおよびドレインとなるn+注入層5およびp+注入層6がそれぞれ形成される。また、半導体層3の主表面上にゲート電極9などの各種素子が形成されている。ゲート電極9はたとえばポリシリコン(多結晶シリコン)で形成される。
A well is formed in the
続いて、図2を参照して、半導体層3の主表面上にフォトレジスト21およびTEOS(Tetra EthOxySilane)酸化膜22が形成される。ハードマスク材料としてたとえばCVD(Chemical Vapor Deposition)によってTEOS酸化膜22が成膜される。フォトレジスト21がTEOS酸化膜22上に形成され、写真製版技術によってパターニングされる。
Subsequently, referring to FIG. 2, a
図3を参照して、パターニングされたフォトレジスト21をマスクとして、ハードマスク材料のTEOS酸化膜22が異方性のドライエッチングにてエッチングされる。その後、フォトレジスト21は除去される。なお、この段階でフォトレジスト21を必ずしも除去する必要はなく、後述する半導体層3のエッチング後に除去されてもよい。また、フォトレジスト21が後述する半導体層3のエッチングに対して十分なレジスト耐性を有する場合、ハードマスクとしてTEOS酸化膜22を形成する必要はなく、半導体層3上に直接フォトレジスト21がパターニングされればよい。
Referring to FIG. 3,
図4を参照して、パターニングされたTEOS酸化膜22をマスクとして、被エッチング層である半導体層3に対して異方性のシリコンエッチングが施され、溝11が形成される。半導体層3の表面から埋め込み絶縁膜2に至る途中の位置まで半導体層3に溝11が形成される。つまり、シリコンエッチングでは溝11を埋め込み絶縁膜2まで到達させずに、溝11と埋め込み絶縁膜2との間に残存部31を残存させる。
Referring to FIG. 4, anisotropic silicon etching is performed on
残存部31の膜厚はなるべく薄いほうが望ましい。残存部31の膜厚は、製造ばらつきおよびエッチングの制御性を考慮して、たとえば100nm程度とする。この際、埋め込み絶縁膜2が溝11から露出しないため、溝11内の半導体層3は帯電を抑えることが可能となる。
The film thickness of the remaining
次に、図5を参照して、絶縁膜が少なくとも溝11の側面と底面とを覆うように形成される。本実施の形態では、たとえばCVDによって、絶縁膜としてのTEOS酸化膜23がTEOS酸化膜22および溝11の側面および底面を覆うように成膜される。TEOS酸化膜23は溝11を閉塞しないような薄い膜厚で成膜される。TEOS酸化膜23はたとえば50nmの膜厚で成膜される。
Next, referring to FIG. 5, an insulating film is formed so as to cover at least the side surface and the bottom surface of
続いて、図6を参照して、異方性の酸化膜ドライエッチングが施され、TEOS酸化膜23の一部および溝11形成時に残存させた半導体層3の残存部31が除去される。このドライエッチングによって、溝11の側面にTEOS酸化膜23を残しつつ、溝11が埋め込み絶縁膜2に達するように溝11の底面を覆うTEOS酸化膜23と、溝11の底面と埋め込み絶縁膜2との間の半導体層3(残存部31)とが除去される。これにより、溝11が埋め込み絶縁膜2に達する。この際、埋め込み絶縁膜2の一部がエッチングされることで凹部2aが形成される。
Subsequently, referring to FIG. 6, anisotropic oxide film dry etching is performed to remove a part of
この際、溝11の側面ではTEOS酸化膜23は幾分かエッチングされるものの、TEOS酸化膜23で覆われた半導体層3はエッチングされない。また、溝11の底面ではTEOS酸化膜23がエッチングされる。さらに、半導体層3の残存部31は酸化膜ドライエッチングの条件でエッチングされる。残存部31の膜厚が薄いことによってエッチング時間は短くなる。このため、酸化膜ドライエッチングで露出する溝11の側面の半導体層3では帯電が抑制される。
At this time, although the
この結果、埋め込み絶縁膜2の近傍の溝11内において半導体層3にドライエッチングのエッチャントであるイオンが引き付けられて横方向にエッチングが進むことが抑制される。また、この製造工程によって、溝11内には凸部11aが形成される。
As a result, in the
次に、図7を参照して、たとえばフッ酸系のウエットエッチングによって溝11内の残存しているTEOS酸化膜23が除去される。そして、熱酸化によって溝11内に熱酸化膜13が形成される。熱酸化膜13は溝11が埋め込み絶縁膜2に達した後であって、後述する充填体24が充填される前に溝11の側面に形成される。この際、溝11内に形成されていた凸部11aの角は丸まる。これにより、凸部11aでの電界集中を抑制することができる。
Next, referring to FIG. 7,
続いて、図8を参照して、たとえばCVD等によってポリシリコンおよびTEOS酸化膜などの誘電体からなる充填体24が半導体層3の主表面上に成膜される。これにより、溝11内に充填体24が充填される。
Subsequently, referring to FIG. 8,
その後、図9を参照して、半導体層3の主表面の全面において、ポリシリコンおよび酸化膜のドライエッチングが施されて、溝11内のみに充填体24が形成される。これにより、トレンチ10が形成される。
Thereafter, referring to FIG. 9, the polysilicon and the oxide film are dry-etched on the entire main surface of
なお、充填体24がTEOS酸化膜で形成される場合は、ドライエッチングにて溝11内のみに充填体24を形成する必要はなく、充填体24を残存させて後述する配線間誘電体層101の一部とすることもできる。
When the filling
次に、図10を参照して、半導体層3の主表面上に、必要な膜厚となるように配線間誘電体層101が成膜される。配線間誘電体層101上にメタル配線102が形成される。メタル配線102は配線間誘電体層101を貫通してソースおよびドレインとなるn+注入層5およびp+注入層6に接続される。その後、配線間誘電体層101およびメタル配線102を覆うように保護層103が形成される。
Next, referring to FIG. 10,
これにより、図10に示す本実施の形態の半導体装置が製造される。本実施の形態の半導体装置では、半導体層3の主表面に沿う方向において、半導体層3はトレンチ10によって分離されている。
Thereby, the semiconductor device of the present embodiment shown in FIG. 10 is manufactured. In the semiconductor device of the present embodiment, the
図11を参照して、本実施の形態の半導体装置では、溝11の下端に凸部11aが形成されている。凸部11aは溝11の中央に向かって突出するように形成されている。溝11の凸部11aは、たとえば高さが100nmとなり、幅が50nmとなるように形成されている。
Referring to FIG. 11, in the semiconductor device of the present embodiment,
次に、図12を参照して、本実施の形態の変形例について説明する。上記では、図7に示すように、溝11内に残存しているTEOS酸化膜23をウエットエッチングで除去してから熱酸化膜13が形成される場合について説明したが、溝11内に残存しているTEOS酸化膜23をウエットエッチングで除去せずに熱酸化膜13が形成されてもよい。
Next, a modification of the present embodiment will be described with reference to FIG. In the above description, as shown in FIG. 7, the case where the
つまり、溝11内の残存しているTEOS酸化膜23が、たとえば10nmのように薄い場合は、TEOS酸化膜23をウエットエッチングにて除去せずに、熱酸化を施して溝11と残存TEOS酸化膜23との界面の半導体層3を酸化することで熱酸化膜13が形成され得る。
That is, if the
次に、本実施の形態の作用効果について比較例と対比して説明する。
図13を参照して、比較例の半導体装置は本実施の形態と対比してトレンチ10の形状が異なっている。この相違点について説明する。図14を参照して、比較例の半導体装置の製造方法では、フォトレジスト21をマスクとして半導体層3にドライエッチングが施され、溝11が形成される。
Next, the effects of the present embodiment will be described in comparison with a comparative example.
Referring to FIG. 13, in the semiconductor device of the comparative example, the shape of
半導体層3をドライエッチングする条件は、半導体層3の下の埋め込み絶縁膜2をエッチングしないように埋め込み絶縁膜2に対して高い選択比を有している。この半導体層3をドライエッチングする条件では、ドライエッチングのエッチャントであるイオンが溝11内を通って埋め込み絶縁膜2に到達した時点で、埋め込み絶縁膜2の近傍において溝11内でイオンが散乱する。そして、このイオンが埋め込み絶縁膜2の近傍において溝11内で半導体層3に引きつけられることで横方向にエッチングが進行する。これにより、溝11の底部で溝11の幅が広がるように張り出し部11bが形成される。
The conditions for dry etching the
図15および図16を参照して、溝11内に充填体24が充填される際、張り出し部11bには十分に充填体24が埋め込まれない。このため、比較例の半導体装置では、トレンチ10の溝11内に充填体24を充填することは困難である。
Referring to FIGS. 15 and 16, when the filling
また、図13および図16を参照して、たとえばトレンチ10が数μmの間隔で2本以上配置されている場合、張り出し部11bによって、トレンチ10に挟まれた半導体層3と埋め込み絶縁膜2との密着強度が低下する。このため、溝11内に充填体24を充填する際および熱処理を施す際に、熱応力および膜応力によって半導体層3が一方向に引っ張られて溝11の幅が広がる。これにより、半導体層3の表面付近において溝11と充填体24との間に隙間が形成されることがある。また、埋め込み絶縁膜2および半導体層3にクラックが発生することがある。したがって、トレンチ10の分離特性および信頼性が劣化する。
13 and 16, for example, when two or
これに対して、本実施の形態の半導体装置の製造方法によれば、ドライエッチングによって、溝11の側面にTEOS酸化膜23が残されつつ、溝11が埋め込み絶縁膜2に達するように溝11の底面を覆うTEOS酸化膜23と、溝11の底面と埋め込み絶縁膜2との間の半導体層3とが除去される。
On the other hand, according to the manufacturing method of the semiconductor device of the present embodiment, the
このため、TEOS酸化膜23をドライエッチングする条件で溝11の底面を覆うTEOS酸化膜23と溝11の底面と埋め込み絶縁膜2との間の半導体層3とを除去することができる。これにより、ドライエッチングのエッチャントであるイオンが溝11内を通って埋め込み絶縁膜2に到達した時点で、埋め込み絶縁膜2の近傍において溝11内でイオンが散乱することを抑制することができる。したがって、このイオンによって埋め込み絶縁膜2の近傍の溝11内において半導体層3に張り出し部11bが形成されることを抑制することができる。これにより、半導体層3に形成された溝11内に充填体24を容易に充填することができる。
Therefore, the
また、ドライエッチングの際に、溝11の側面にTEOS酸化膜23が残されるため、TEOS酸化膜23と埋め込み絶縁膜2との間に半導体層3が残される。この残された半導体層3によって溝11の幅は小さくなる。このため、充填体24を充填する際に、埋め込み絶縁膜2まで溝11に充填体24を容易に充填することができる。
In addition, since the
また、半導体層3に張り出し部11bが形成されることを抑制することができるため、埋め込み絶縁膜2と半導体層3との密着強度を向上させることができる。これにより、トレンチ10の分離特性および信頼性の劣化を防ぐことが可能となる。
Moreover, since it can suppress that the overhang |
また、本実施の形態の半導体装置の製造方法によれば、溝11内に充填体24が充填されるため、充填体24を充填する際に、埋め込み絶縁膜2まで溝11に充填体24を容易に充填することができる。
In addition, according to the method for manufacturing a semiconductor device of the present embodiment, since the filling
また、本実施の形態の半導体装置の製造方法によれば、溝11が埋め込み絶縁膜2に達した後であって充填体24が充填される前に、溝11の側面に熱酸化膜13が形成される。熱酸化膜13によって溝11の側面に形成された凸部11aの角が丸まることで、凸部11aでの電界集中を抑制することができる。
Further, according to the method of manufacturing the semiconductor device of the present embodiment, the
(実施の形態2)
本発明の実施の形態2では、特に言及しない限り、上述した実施の形態1と同様であるため、同一の要素については同一の符号を付し、その説明を繰り返さない。このことは以下の実施の形態についても同様である。
(Embodiment 2)
The second embodiment of the present invention is the same as the above-described first embodiment unless otherwise specified. Therefore, the same elements are denoted by the same reference numerals, and the description thereof will not be repeated. The same applies to the following embodiments.
本実施の形態の半導体装置の製造方法について説明する。まず、実施の形態1と同様に、半導体支持基板1と、半導体支持基板1上に配置された埋め込み絶縁膜2と、埋め込み絶縁膜2上に配置された半導体層3とを有する複合ウエハ4が準備される。そして、n+注入層5、p+注入層6、素子分離酸化膜8およびゲート電極9が形成される。続いて、フォトレジスト21をマスクとしてTEOS酸化膜22がエッチングされる。その後、フォトレジスト21が除去される。
A method for manufacturing the semiconductor device of the present embodiment will be described. First, as in the first embodiment, a
次に、図17を参照して、パターニングされたTEOS酸化膜22をマスクとして、半導体層3に対して異方性のシリコンエッチングが施される。この第1のドライエッチングによって溝11が形成される。溝11は、半導体層3の表面から埋め込み絶縁膜2に達するように形成される。溝11は、半導体層3が埋め込み絶縁膜2と接する部分において溝11の他の部分よりも溝11の幅方向に張り出した張り出し部11bを有するように形成される。
Next, referring to FIG. 17, anisotropic silicon etching is performed on
溝11が埋め込み絶縁膜2に到達した後は、埋め込み絶縁膜2のオーバーエッチング量を減らすようエッチングが制御される。そのためには、EPD(End Point Detector)等を使用することが望ましい。また、この際、溝11と埋め込み絶縁膜2との界面近傍の半導体層3には横方向へエッチングが進むが、オーバーエッチング量を減らしているため、張り出し部11bの大きさを小さく抑えることができる。
After the
続いて、図18を参照して、CVDによってTEOS酸化膜23がTEOS酸化膜22および溝11の側面および底面を覆うように成膜される。TEOS酸化膜23は、少なくとも、張り出し部11bを充填し、かつ溝11の側面と底面とを覆うように化学的気相成長法(CVD)により形成される。これにより、溝11の他の部分より溝11の幅方向にTEOS酸化膜23が埋め込まれる。これにより、張り出し部11bにTEOS酸化膜23が充填された状態となる。TEOS酸化膜23は張り出し部11bに隙間なく埋め込まれていることが好ましい。
Subsequently, referring to FIG. 18,
その後、図19を参照して、異方性の酸化膜ドライエッチングが施され、TEOS酸化膜23の一部が除去される。この第2のドライエッチングによって、TEOS酸化膜23は張り出し部11bに充填されたTEOS酸化膜23を残すように除去される。埋め込み絶縁膜2を露出させるように溝11の底面を覆うTEOS酸化膜が除去される。この際、埋め込み絶縁膜2の一部がエッチングされることで凹部2aが形成される。また、異方性の酸化膜ドライエッチングでは横方向のエッチングの量はわずかである。
Thereafter, referring to FIG. 19, anisotropic oxide film dry etching is performed, and a part of
この酸化膜ドライエッチングを施すことで、溝11上部の間口が広がり、後述する充填体24の埋め込み性を向上させることができる。なお、この酸化膜ドライエッチングは、必ずしも埋め込み絶縁膜2まで達する必要はない。
By performing this oxide film dry etching, the opening at the upper part of the
次に、図20を参照して、たとえばフッ酸系のウエットエッチングによって溝11内の残存しているTEOS酸化膜23が除去されるが、張り出し部11bに充填されたTEOS酸化膜は残される。そして、熱酸化によって溝11内に熱酸化膜13が形成される。熱酸化膜13は張り出し部11bを充填するようにTEOS酸化膜23が形成された後であって後述する充填体24が充填される前に溝11の側面に形成される。この際、溝11内に形成されていた張り出し部11bの角は丸まる。これにより、張り出し部11bでの電界集中を抑制することができる。
Next, referring to FIG. 20, the
続いて、図21を参照して、たとえばCVD等によってポリシリコンおよびTEOS酸化膜などの充填体24が半導体層3の主表面上に成膜される。これにより、溝11内に充填体24が充填される。その後、半導体層3の主表面の全面において、ポリシリコンおよび酸化膜のドライエッチングが施されて、溝11内のみに充填体24が形成される。これにより、トレンチ10が形成される。
Subsequently, referring to FIG. 21, a
次に、図22を参照して、半導体層3の主表面上に、配線間誘電体層101、メタル配線102および保護層103が形成される。これにより、本実施の形態の半導体装置が製造される。
Next, referring to FIG. 22, inter-wiring
次に、図23を参照して、本実施の形態の変形例について説明する。溝11内の残存しているTEOS酸化膜23が、たとえば10nmのように薄い場合は、TEOS酸化膜23をウエットエッチングにて除去せずに、熱酸化を施して溝11と残存TEOS酸化膜23との界面の半導体層3を酸化することで熱酸化膜13を形成してもよい。また、TEOS酸化膜23を除去する場合でも、10nm程度の膜厚を残してTEOS酸化膜23を除去してもよい。
Next, a modification of the present embodiment will be described with reference to FIG. When the remaining
次に、本実施の形態の作用効果について説明する。
本実施の形態の半導体装置の製造方法によれば、張り出し部11bを充填し、かつ溝11の側面と底面とを覆うようにTEOS酸化膜23が化学的気相成長法により形成される。そのため、TEOS酸化膜23によって張り出し部11bが充填される。したがって、充填体24を充填する際に張り出し部11bを充填体24で充填する必要がない。これにより、溝11内に充填体24を容易に充填することができる。
Next, the effect of this Embodiment is demonstrated.
According to the method for manufacturing a semiconductor device of the present embodiment,
また、本実施の形態の半導体装置の製造方法によれば、張り出し部11bに充填されたTEOS酸化膜23を残すようにTEOS酸化膜23が第2のドライエッチングによって除去される。このため、張り出し部11bにTEOS酸化膜23が残されているので、充填体24を充填する際に張り出し部11bを充填体24で充填する必要がない。これにより、溝11内に充填体24を容易に充填することができる。
Further, according to the method of manufacturing the semiconductor device of the present embodiment, the
また、本実施の形態の半導体装置の製造方法によれば、TEOS酸化膜23を第2のドライエッチングによって除去する工程は、埋め込み絶縁膜2を露出させるように溝11の底面を覆うTEOS酸化膜23を除去する工程を含んでいる。これにより、溝11上部の間口が広がるため、充填体24の埋め込み性を向上させることができる。また、充填体24を埋め込み絶縁膜2に接触させることができる。
Further, according to the method of manufacturing a semiconductor device of the present embodiment, the step of removing the
また、本実施の形態の半導体装置の製造方法によれば、溝11内に充填体24が充填されるため、充填体24を充填する際に、埋め込み絶縁膜2まで溝11に充填体24を容易に充填することができる。
In addition, according to the method for manufacturing a semiconductor device of the present embodiment, since the filling
また、本実施の形態の半導体装置の製造方法によれば、張り出し部11bを充填するようにTEOS酸化膜が形成された後であって充填体24が充填される前に、溝11の側面に熱酸化膜13が形成される。熱酸化膜13によって溝11の側面に形成された張り出し部11bの角が丸まることで、張り出し部11bでの電界集中を抑制することができる。
Further, according to the method of manufacturing the semiconductor device of the present embodiment, the side surface of the
(実施の形態3)
図24および図25を参照して、本発明の実施の形態3の半導体装置の製造方法は、実施の形態1と比べてトレンチを形成する工程とn+注入層およびp+注入層を形成する工程との順番が異なっている。つまり、実施の形態1の半導体装置の製造方法(S01〜S10)に対して本実施の形態の半導体装置の製造方法(S11〜S20)では、トレンチを形成する工程(S15〜S17)とn+注入層およびp+注入層を形成する工程(S18)とが入れ替わっている。
(Embodiment 3)
Referring to FIGS. 24 and 25, the method of manufacturing the semiconductor device according to the third embodiment of the present invention forms the trench and the n + implantation layer and the p + implantation layer as compared with the first embodiment. The order of the process is different. That is, in the manufacturing method (S11 to S20) of the semiconductor device of the present embodiment, compared with the manufacturing method of the semiconductor device (S01 to S10) of the first embodiment, the step of forming a trench (S15 to S17) and n + The step of forming the injection layer and the p + injection layer (S18) is replaced.
実施の形態1では、トレンチ10の熱酸化膜13の形成時に、n+注入層5およびp+注入層6が形成された半導体層3の表面および溝11の側面が酸化されるため、注入されていたn型およびp型のドーパントが熱酸化膜13中に吸い出されたり、あるいは外方拡散したりする場合がある。この場合、n+注入層5およびp+注入層6の濃度が変動したり、またはn+注入層5およびp+注入層6の濃度のばらつきが発生したりするため、素子特性が悪化する。
In the first embodiment, when the
本実施の形態の半導体装置の製造方法では、n+注入層およびp+注入層を形成する前に、トレンチ10を形成することによって、n+注入層およびp+注入層の濃度を安定して制御することができる。
In the method of manufacturing the semiconductor device according to the present embodiment, the
(実施の形態4)
図24および図26を参照して、本発明の実施の形態4の半導体装置の製造方法は、実施の形態1と比べてトレンチを形成する工程とゲート電極を形成する工程とn+注入層およびp+注入層とを形成する工程との順番が異なっている。つまり、実施の形態1の半導体装置の製造方法(S01〜S10)に対して本実施の形態の半導体装置の製造方法(S21〜S28)では、トレンチを形成する工程(S23)と、ゲート電極を形成する工程(S24〜S25)と、n+注入層およびp+注入層を形成する工程(S26)との順番が異なっている。
(Embodiment 4)
Referring to FIGS. 24 and 26, the semiconductor device manufacturing method according to the fourth embodiment of the present invention is different from that of the first embodiment in the step of forming a trench, the step of forming a gate electrode, the n + implantation layer, and The order of the step of forming the p + implantation layer is different. That is, in the semiconductor device manufacturing method (S21 to S28) of the present embodiment, compared with the semiconductor device manufacturing method (S01 to S10) of the first embodiment, the step of forming a trench (S23) and the gate electrode are formed. The order of the step of forming (S24 to S25) and the step of forming the n + injection layer and the p + injection layer (S26) are different.
本実施の形態の半導体装置の製造方法では、実施の形態1同様に、ウエルおよび素子分離酸化膜8が形成される。次に、図27を参照して、半導体層3の表面上に形成されるゲート電極9およびゲート電極9と半導体層3の界面に形成されるゲート酸化膜を形成する前に、実施の形態1と同様にTEOS酸化膜23を有する溝11が形成される。ウエットエッチングを施して溝11内の残存しているTEOS酸化膜23が除去される。続いて、熱酸化によって溝11内の熱酸化膜13およびゲート酸化膜が形成される。この際のウエットエッチングでは、半導体層3表面のTEOS酸化膜23を完全に除去するエッチング量が望ましい。
In the method of manufacturing the semiconductor device according to the present embodiment, the well and the element
続いて、図28を参照して、CVDによって、充填体24とゲート電極9とを構成するポリシリコンが成膜される。これにより、ゲート電極9と充填体24とが同時に形成される。なお、ポリシリコンの膜厚は、溝11を埋め込むのに十分な膜厚であるとともに、ゲート電極9として必要な膜厚に設定される。
Subsequently, referring to FIG. 28, a polysilicon
次に、ゲート電極9を加工するためにフォトレジストでパターニングが施される。溝11上などのポリシリコンが不要な箇所はフォトレジストを開口して、ドライエッチングによってポリシリコンがエッチングされる。ここで、通常、ポリシリコンのエッチングは酸化膜に対して十分に高い選択比を有しているため、幾分かのオーバーエッチングを施しても溝11から露出する熱酸化膜13および溝11内のポリシリコンを残存させることは容易である。続いて、ソースおよびドレインとなるn+注入層5およびp+注入層6、配線間誘電体層101、メタル配線102が形成される。
Next, in order to process the
本実施の形態の半導体装置の製造方法によれば、ゲート電極9と充填体24とが同時に形成されるため、製造工程を簡略化することができる。
According to the manufacturing method of the semiconductor device of the present embodiment, since the
上記の各実施の形態は適宜組み合せられ得る。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
Each of the above embodiments can be appropriately combined.
The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
1 半導体支持基板、2 絶縁膜、2a 凹部、3 半導体層、4 複合ウエハ、5 n+注入層、6 p+注入層、8 素子分離酸化膜、9 ゲート電極、10 トレンチ、11 溝、11a 凸部、11b 張り出し部、13 熱酸化膜、21 フォトレジスト、22,23 TEOS酸化膜、24 充填体、31 残存部、101 配線間誘電体層、102 メタル配線、103 保護層。
DESCRIPTION OF
Claims (5)
前記複合ウエハ基板の前記半導体層の表面から前記埋め込み絶縁膜に至る途中の位置まで前記半導体層に溝を形成する工程と、
少なくとも前記溝の側面と底面とを覆うように絶縁膜を形成する工程と、
ドライエッチングによって、前記溝の前記側面に前記絶縁膜を残しつつ、前記溝が前記埋め込み絶縁膜に達するように前記溝の前記底面を覆う前記絶縁膜と、前記溝の前記底面と前記埋め込み絶縁膜との間の前記半導体層とを除去する工程と、
前記溝内に充填体を充填する工程と、
前記溝が前記埋め込み絶縁膜に達した後であって前記充填体が充填される前に、前記溝の前記側面に熱酸化膜を形成する工程とを備えた、半導体装置の製造方法。 Preparing a composite wafer substrate having a semiconductor support substrate, a buried insulating film disposed on the semiconductor support substrate, and a semiconductor layer disposed on the buried insulating film;
Forming a groove in the semiconductor layer from the surface of the semiconductor layer of the composite wafer substrate to a position on the way to the buried insulating film;
Forming an insulating film so as to cover at least a side surface and a bottom surface of the groove;
The insulating film covering the bottom surface of the groove so that the groove reaches the buried insulating film while leaving the insulating film on the side surface of the groove by dry etching, and the bottom surface of the groove and the buried insulating film and removing said semiconductor layer between,
Filling the groove with a filler;
Forming a thermal oxide film on the side surface of the groove after the groove reaches the buried insulating film and before the filler is filled .
前記複合ウエハ基板の前記半導体層の表面から前記埋め込み絶縁膜に達する溝を第1のドライエッチングによって前記半導体層に形成する工程とを備え、
前記溝は、前記半導体層が前記埋め込み絶縁膜と接する部分において前記溝の他の部分よりも前記溝の幅方向に張り出した張り出し部を有するように前記第1のドライエッチングにより形成され、
さらに、少なくとも、前記張り出し部を充填し、かつ前記溝の側面と底面とを覆うように絶縁膜を化学的気相成長法により形成する工程と、
前記溝内に充填体を充填する工程と、
前記張り出し部を充填するように前記絶縁膜が形成された後であって前記充填体が充填される前に、前記溝の前記側面に熱酸化膜を形成する工程とを備えた、半導体装置の製造方法。 Preparing a composite wafer substrate having a semiconductor support substrate, a buried insulating film disposed on the semiconductor support substrate, and a semiconductor layer disposed on the buried insulating film;
Forming a groove reaching the buried insulating film from the surface of the semiconductor layer of the composite wafer substrate in the semiconductor layer by first dry etching,
The groove is formed by the first dry etching so that the semiconductor layer has a protruding portion protruding in the width direction of the groove from the other portion of the groove at a portion in contact with the buried insulating film,
Furthermore, a step of forming an insulating film by chemical vapor deposition so as to fill at least the overhang and cover the side and bottom surfaces of the groove ;
Filling the groove with a filler;
A step of forming a thermal oxide film on the side surface of the groove after the insulating film is formed so as to fill the overhanging portion and before the filling body is filled . Production method.
前記ゲート電極と、前記充填体とが同時に形成される、請求項1または2に記載の半導体装置の製造方法。 The semiconductor device has a gate electrode formed on the surface of the semiconductor layer,
Wherein a gate electrode, wherein the filling body is formed simultaneously, a manufacturing method of a semiconductor device according to claim 1 or 2.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012160553A JP5959350B2 (en) | 2012-07-19 | 2012-07-19 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012160553A JP5959350B2 (en) | 2012-07-19 | 2012-07-19 | Manufacturing method of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014022593A JP2014022593A (en) | 2014-02-03 |
JP5959350B2 true JP5959350B2 (en) | 2016-08-02 |
Family
ID=50197137
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012160553A Expired - Fee Related JP5959350B2 (en) | 2012-07-19 | 2012-07-19 | Manufacturing method of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5959350B2 (en) |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001230315A (en) * | 2000-02-17 | 2001-08-24 | Mitsubishi Electric Corp | Semiconductor device and its fabricating method |
JP4660964B2 (en) * | 2001-05-11 | 2011-03-30 | 株式会社デンソー | Method of manufacturing an isolation semiconductor device |
JP2003332416A (en) * | 2002-05-10 | 2003-11-21 | Nec Electronics Corp | Semiconductor integrated circuit and its manufacturing method |
KR20050105991A (en) * | 2003-01-31 | 2005-11-08 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | Trench isolation structure, semiconductor assembly comprising such a trench isolation, and method for forming such a trench isolation |
JP4579512B2 (en) * | 2003-07-15 | 2010-11-10 | セイコーエプソン株式会社 | Semiconductor device and manufacturing method thereof |
JP2006269551A (en) * | 2005-03-22 | 2006-10-05 | Renesas Technology Corp | Semiconductor device and its manufacturing method |
JP2007184489A (en) * | 2006-01-10 | 2007-07-19 | Toshiba Corp | Semiconductor integrated circuit device, and its manufacturing method |
JP2008186978A (en) * | 2007-01-30 | 2008-08-14 | Renesas Technology Corp | Method of manufacturing semiconductor device |
JP2010103242A (en) * | 2008-10-22 | 2010-05-06 | Rohm Co Ltd | Semiconductor device production method and semiconductor device |
JP2010135444A (en) * | 2008-12-03 | 2010-06-17 | Hitachi Ltd | Semiconductor device |
JP2012124416A (en) * | 2010-12-10 | 2012-06-28 | Asahi Kasei Electronics Co Ltd | Manufacturing method of semiconductor device |
-
2012
- 2012-07-19 JP JP2012160553A patent/JP5959350B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2014022593A (en) | 2014-02-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9472616B2 (en) | Undercut insulating regions for silicon-on-insulator device | |
US8816471B2 (en) | Electrical signal isolation and linearity in SOI structures | |
JP2009302450A (en) | Semiconductor device and its manufacturing method | |
US20080081433A1 (en) | Method for Forming a Shallow Trench Isolation Structure | |
US9437674B2 (en) | Insulating trench forming method | |
JP2004363486A (en) | Semiconductor device with trench isolation and its manufacturing method | |
JP5959350B2 (en) | Manufacturing method of semiconductor device | |
TWI767143B (en) | Structure of high voltage transistor and method for fabricating the same | |
JP3972486B2 (en) | Manufacturing method of semiconductor device | |
JP5288814B2 (en) | Manufacturing method of semiconductor device | |
US7989308B2 (en) | Creation of dielectrically insulating soi-technlogical trenches comprising rounded edges for allowing higher voltages | |
US6225148B1 (en) | Method of fabricating semiconductor device | |
JP2008186978A (en) | Method of manufacturing semiconductor device | |
JPH09289245A (en) | Fabrication method of semiconductor device | |
KR100875346B1 (en) | Manufacturing method of shallow trench isolation | |
KR100851921B1 (en) | Method for forming trench in semiconductor device and method for forming recess gate using the same | |
KR20090070710A (en) | Method of forming trench in semiconductor device | |
US6603174B2 (en) | Semiconductor device and manufacturing method thereof | |
KR20090068801A (en) | Semiconductor devcie and method for fabricating the same | |
JP2007073757A (en) | Manufacturing method of semiconductor device | |
KR101145386B1 (en) | Method for fabricating buried gate in semiconductor device | |
KR100565749B1 (en) | Isolation structure for semiconductor device and fabricating method thereof | |
KR100545211B1 (en) | A method for forming an isolation layer of a semiconductor device | |
JP2003163262A (en) | Semiconductor device and its manufacturing method | |
KR100824618B1 (en) | Method for manufacturing shallow trench isolation of semconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20141107 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150806 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20151006 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151127 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160524 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160621 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5959350 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |