JP5944351B2 - デルタシグマ変調器 - Google Patents
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Description
本発明の実施形態は、デルタシグマ変調器（ΔΣ変調器）に関する。
近年、電極間の距離に応じた可変キャパシタンスを有する可変キャパシタを備えた容量型センサが注目されている。容量型センサは、例えば圧力センサ等のアプリケーションに利用可能である。高精度の容量検出が要求されるアプリケーションでは、ΔΣ変調器を用いたＡ／Ｄコンバータが用いられている。
しかしながら、従来のΔΣ変調器では、線形な入出力特性を得ることが困難であり、高精度の特性を有するΔΣ変調器を得ることが困難であった。
T. Fujimori, H. Takano, S. Machida, and Y. Goto, "Tiny (0.72 mm2) pressure sensor integrating MEMS and CMOS LSI with back-end-of-line MEMS platform," Transducers, pp. 1924-1927, 2009
Robinet. S, Gomez. B, Delorme. N, "A CMOS-SOI 2.45GHz Remote-Powered Sensor Tag," ISSCC, pp. 286-614, 2008
高精度の特性を有するΔΣ変調器を提供する。
実施形態に係るデルタシグマ変調器は、キャパシタンスＣR を有するリファレンスキャパシタ及び電極間の距離に応じた第１の可変キャパシタンスＣS1を有する第１の可変キャパシタに基づく第１の乗算器であって、ＣR ／ＣS1で表される第１の乗数によって規定され、リファレンス電圧が供給される第１の乗算器と、第２の可変キャパシタンスＣS2を有する第２の可変キャパシタ及び第３の可変キャパシタンスＣS3を有する第３の可変キャパシタに基づく第２の乗算器であって、ＣS3／ＣS2で表される第２の乗数によって規定され、フィードバック経路内に設けられた第２の乗算器と、前記第１の乗算器の出力と前記第２の乗算器の出力とを加算する加算器と、を備え、前記第１の可変キャパシタンスＣS1、前記第２の可変キャパシタンスＣS2及び前記第３の可変キャパシタンスＣS3は等しい。
以下、実施形態を図面を参照して説明する。
（実施形態１）
図１は、第１の実施形態に係るΔΣ変調器（１次ΔΣ変調器）の構成を示したシステムブロック図である。
図１は、第１の実施形態に係るΔΣ変調器（１次ΔΣ変調器）の構成を示したシステムブロック図である。
図１に示したΔΣ変調器は、第１の乗算器１０１、第２の乗算器１０２、加算器１０３、積分器１０４、比較器１０５、遅延要素（遅延回路）１０６、及びフィードバック経路１０７を備えている。
第１の乗算器１０１は、キャパシタンスＣR を有するリファレンスキャパシタ及び電極間の距離に応じた第１の可変キャパシタンスＣS1を有する第１の可変キャパシタに基づくものである。この第１の乗算器１０１は、ＣR ／ＣS1で表される乗数によって規定される。また、第１の乗算器１０１には、リファレンス電圧（リファレンス信号）ＶREF が供給される。したがって、第１の乗算器１０１からは、ＶREF ×（ＣR ／ＣS1）で表される信号が出力される。
第２の乗算器１０２は、第２の可変キャパシタンスＣS2を有する第２の可変キャパシタ及び第３の可変キャパシタンスＣS3を有する第３の可変キャパシタに基づくものである。この第２の乗算器１０２は、ＣS3／ＣS2で表される乗数によって規定される。また、第２の乗算器１０２は、フィードバック経路１０７内に設けられている。
上述した第１の可変キャパシタンスＣS1、第２の可変キャパシタンスＣS2及び第３の可変キャパシタンスＣS3は等しい。したがって、第２の乗算器１０２の乗数ＣS3／ＣS2は“１”である。
また、上述したリファレンスキャパシタ、第１の可変キャパシタ、第２の可変キャパシタ及び第３の可変キャパシタは、同一の基板上に設けられている。
また、第１の可変キャパシタ及び第２の可変キャパシタには、共通の可変キャパシタを用いてもよい。
加算器１０３は、第１の乗算器１０１の出力と第２の乗算器１０２の出力とを加算するものである。具体的には、第１の乗算器１０１の出力値と、第２の乗算器１０２の出力値の符号を反転させた値とが加算される。すなわち、加算器１０３では、第１の乗算器１０１の出力値から第２の乗算器１０２の出力値が減算される。
積分器１０４は、加算器１０３の出力に結合されている。この積分器１０４では、（１／（１−Ｚ-1））で表される動作が行われる。ここで、「Ｚ-1」は、遅延要素（例えば、１クロック分の遅延要素（遅延機能））を表している。
比較器１０５は、積分器１０４の出力に結合されている。この比較器１０５は量子化器として機能する。「Ｎ」は、量子化誤差を表している。この比較器１０５からは、出力電圧（出力信号）ＶOUT が出力される。
遅延要素１０６は、フィードバック経路１０７内に設けられ、比較器１０５の出力と第２の乗算器１０２の入力との間に結合されている。この遅延要素１０６は、例えば１クロック分の遅延要素として機能する。
図２は、第１の実施形態に係るΔΣ変調器の構成を示した電気回路図である。すなわち、図２は、図１のシステムブロック図に示したΔΣ変調器の具体的な構成を示した電気回路図である。
図２に示したΔΣ変調器は、スイッチ１２１〜１２８及びスイッチ１３１〜１３８を含んでいる。これらのスイッチは、例えばトランジスタによって構成される。
スイッチ１２１、１２３及び１３１には、＋ＶREF ／２の電圧が供給され、スイッチ１２２、１３２及び１３３には、−ＶREF ／２の電圧が供給される。
スイッチ１２１及び１３２は、「Ｑ1 ＝１」のときにオンし、スイッチ１２２及び１３１は、「Ｑ2 ＝１」のときにオンする。ここで、「ＶOUT(n-1)＝Ｌ（ロジックロウ）」のときに「Ｑ1 ＝１」であり、「ＶOUT(n-1)＝Ｈ（ロジックハイ）」のときに「Ｑ2 ＝１」である。なお、「ＶOUT(n-1)」は、タイミング「ｎ」の１クロック前のタイミング「ｎ−１」での出力電圧を表している。
スイッチ１２３、１２４、１２６、１３３、１３４及び１３６には、信号φ1 が供給される。スイッチ１２５、１２７、１２８、１３５、１３７及び１３８には、信号φ2 が供給される。信号φ1 及び信号φ2 は、互いに逆位相のクロック信号（デューティー５０％）である。
また、図２に示したΔΣ変調器は、キャパシタ１４１、１４２、１４３、１５１、１５２及び１５３を含んでいる。キャパシタ１４１、１４３、１５１及び１５３は、同一の可変キャパシタンスＣS を有する可変キャパシタである。キャパシタ１４２及び１５２は、キャパシタンスＣR を有する固定キャパシタである。これらのキャパシタ１４１、１４２、１４３、１５１、１５２及び１５３は、同一基板上に設けられている。
さらに、図２に示したΔΣ変調器は、演算増幅器１６１及び比較器１７１を含んでいる。比較器１７１からは、出力電圧（出力信号）ＶOUT(n)（タイミング「ｎ」での出力電圧）が出力される。
ここで、図１に示したシステムブロック図と図２に示した電気回路図との対応関係について説明する。
図１に示した第１の乗算器１０１のリファレンスキャパシタ（キャパシタンスＣR ）には、図２に示したキャパシタ１４２及び１５２が対応する。また、図１に示した第１の乗算器１０１の第１の可変キャパシタ（キャパシタンスＣS1）には、図２に示したキャパシタ１４３及び１５３が対応する。
図１に示した第２の乗算器１０２の第２の可変キャパシタ（キャパシタンスＣS2）には、図２に示したキャパシタ１４３及び１５３が対応する。また、図１に示した第２の乗算器１０２の第３の可変キャパシタ（キャパシタンスＣS3）には、図２に示したキャパシタ１４１及び１５１が対応する。
図１に示した加算器１０３には、図２に示したキャパシタ１４１、キャパシタ１４２及びスイッチ１２８の接続箇所、及び図２に示したキャパシタ１５１、キャパシタ１５２及びスイッチ１３８の接続箇所が対応する。
図１に示した積分器１０４には、図２に示したキャパシタ１４３、キャパシタ１５３及び演算増幅器１６１を含む箇所が対応する。図１に示した比較器１０５には、図２に示した比較器１７１が対応する。また、図１に示した遅延要素１０６は、図２に示した信号φ1 及び信号φ2 に基づく遅延要素である。
すでに述べたように、キャパシタ１４１、１４３、１５１及び１５３は、可変キャパシタンスＣS を有する可変キャパシタである。これらの可変キャパシタ１４１、１４３、１５１及び１５３は、ＭＥＭＳ（Micro electro-Mechanical System）技術を用いて形成されている。
図３は、本実施形態に係る可変キャパシタ及びリファレンスキャパシタの構成を模式的に示した断面図である。
半導体基板を含む下地領域１１上に、リファレンスキャパシタ１２、可変キャパシタ１３及び可変キャパシタ１４が形成されている。リファレンスキャパシタ１２は、例えば図２に示したリファレンスキャパシタ１４２に対応する。また、可変キャパシタ１３及び１４はそれぞれ、例えば図２に示した可変キャパシタ１４１及び１４３に対応する。
上述したキャパシタ１２、１３及び１４はいずれも、下部電極２１と、上部電極２２と、下部電極２１上に形成された絶縁膜２３とを有している。また、上部電極２２と絶縁膜２３との間には空隙２４が設けられている。
可変キャパシタ１３及び１４では、上部電極２２が可変である。具体的には、上部電極２２に圧力が加わると、圧力の大きさに応じて上部電極２２が垂直方向に移動する。その結果、下部電極２１と上部電極２２との間の電極間距離が変化し、可変キャパシタ１３及び１４のキャパシタンスが変化する。可変キャパシタ１３及び可変キャパシタ１４は、同一基板上に配置されているため、上部電極２２が移動しても、可変キャパシタ１３の電極間距離と可変キャパシタ１４の電極間距離とは互いに等しく維持される。また、可変キャパシタ１３の電極面積と可変キャパシタ１４の電極面積とは互いに等しい。したがって、可変キャパシタ１３のキャパシタンスと可変キャパシタ１４のキャパシタンスとは、常に等しく維持される。
リファレンスキャパシタ１２は、下部電極２１と上部電極２２との間の電極間距離が固定されている。そのため、リファレンスキャパシタ１２のキャパシタンスは一定値に固定されている。
図１に示したΔΣ変調器の出力電圧（出力信号）ＶOUT は、以下の式で表される。
ここで、「ＣS3／ＣS2＝１」であるため、上式の分母は「１」となる。したがって、上式は、
Ｖout ＝（ＣR ／ＣS1）ＶREF ＋（１−Ｚ-1）Ｎ
と表される。
Ｖout ＝（ＣR ／ＣS1）ＶREF ＋（１−Ｚ-1）Ｎ
と表される。
上式からわかるように、ΔΣ変調器の出力電圧ＶOUT は、可変キャパシタのキャパシタンスＣS1に反比例する。
ここで、可変キャパシタのキャパシタンスＣS は、
ＣS ＝ε×（Ｓ／ｄ）
と表される。ただし、εはキャパシタの誘電率、Ｓはキャパシタの電極面積、ｄはキャパシタの電極間距離である。
ＣS ＝ε×（Ｓ／ｄ）
と表される。ただし、εはキャパシタの誘電率、Ｓはキャパシタの電極面積、ｄはキャパシタの電極間距離である。
したがって、ΔΣ変調器の出力電圧ＶOUT は、
Ｖout ＝ＣR （ｄ／εＳ）ＶREF ＋（１−Ｚ-1）Ｎ
と表される。
Ｖout ＝ＣR （ｄ／εＳ）ＶREF ＋（１−Ｚ-1）Ｎ
と表される。
上式からわかるように、ΔΣ変調器の出力電圧ＶOUT は、可変キャパシタの電極間距離ｄに比例している。また、電極間距離ｄは、可変キャパシタの上部電極に加わる圧力Ｐに比例する。したがって、ΔΣ変調器の出力電圧ＶOUT は、可変キャパシタの上部電極に加わる圧力Ｐに比例する。すなわち、圧力Ｐを入力と考えると、線形な入出力特性を有するΔΣ変調器を得ることができる。
以上のように、本実施形態では、入力（圧力Ｐ）と出力（電圧ＶOUT ）との間で線形な入出力特性を有する高精度のΔΣ変調器を得ることができる。したがって、本実施形態のΔΣ変調器を用いることで、高精度のＡ／Ｄ変換器を構成することができ、高精度の圧力センサを実現することができる。
（実施形態２）
図４は、第２の実施形態に係るΔΣ変調器（２次ΔΣ変調器）の構成を示したシステムブロック図である。なお、基本的な構成は図１に示した第１の実施形態の構成と類似しているため、第１の実施形態で説明した事項の説明は省略する。
図４は、第２の実施形態に係るΔΣ変調器（２次ΔΣ変調器）の構成を示したシステムブロック図である。なお、基本的な構成は図１に示した第１の実施形態の構成と類似しているため、第１の実施形態で説明した事項の説明は省略する。
図４に示したΔΣ変調器は、第１の乗算器２０１、第２の乗算器２０２、第１の加算器２０３、第１の積分器２０４、第３の乗算器２０５、第４の乗算器２０６、第２の加算器２０７、第２の積分器２０８、比較器２０９、遅延要素（遅延回路）２１０、フィードバック経路２１１，及び分岐路２１２を備えている。
第１の乗算器２０１は、キャパシタンスＣR を有するリファレンスキャパシタ及び電極間の距離に応じた第１の可変キャパシタンスＣS1を有する第１の可変キャパシタに基づくものである。この第１の乗算器２０１は、「ａ1 ＝ＣR ／ＣS1」で表される乗数によって規定される。第１の乗算器２０１の基本的な機能は、図１の第１の乗算器１０１と同様である。
第２の乗算器２０２は、第２の可変キャパシタンスＣS2を有する第２の可変キャパシタ及び第３の可変キャパシタンスＣS3を有する第３の可変キャパシタに基づくものである。この第２の乗算器２０２は、「ｃ1 ＝ＣS3／ＣS2」で表される乗数によって規定される。また、第２の乗算器２０２は、フィードバック経路２１１内に設けられている。第２の乗算器２０２の基本的な機能は、図１の第２の乗算器１０２と同様である。
上述した第１の可変キャパシタンスＣS1、第２の可変キャパシタンスＣS2及び第３の可変キャパシタンスＣS3は等しい。したがって、第２の乗算器１０２の乗数ＣS3／ＣS2は“１”である。
また、上述したリファレンスキャパシタ、第１の可変キャパシタ、第２の可変キャパシタ及び第３の可変キャパシタは、同一の基板上に設けられている。
また、第１の可変キャパシタ及び第２の可変キャパシタには、共通の可変キャパシタを用いてもよい。
第１の加算器２０３は、第１の乗算器２０１の出力と第２の乗算器２０２の出力とを加算するものである。第１の加算器２０３の基本的な機能は、図１の加算器１０３と同様である。
第１の積分器２０４は、加算器２０３の出力に結合されている。この第１の積分器２０４の基本的な機能は、図１の積分器１０４と同様である。
第３の乗算器２０５は、第１の積分器２０４の出力に結合されている。この第３の乗算器２０５の乗数はａ2 (ａ2 ＝１)である。フィードバック経路２１１の分岐路２１２には、第４の乗算器２０６が結合されている。この第４の乗算器２０６の乗数はｃ2 （ｃ2 ＝１）である。
第２の加算器２０７は、第３の乗算器２０５の出力と第４の乗算器２０６の出力とを加算するものである。具体的には、第３の乗算器２０５の出力値と、第４の乗算器２０６の出力値の符号を反転させた値とが加算される。すなわち、第２の加算器２０７では、第３の乗算器２０５の出力値から第４の乗算器２０６の出力値が減算される。
第２の積分器２０８は、第２の加算器２０７の出力に結合されている。この第２の積分器２０８の基本的な構成及び機能は、図１の積分器１０４と同様である。
比較器２０９は、第２の積分器２０８の出力に結合されている。この比較器２０９は量子化器として機能する。「Ｎ」は、量子化誤差を表している。この比較器２０９からは、出力電圧（出力信号）ＶOUT が出力される。
遅延要素２１０は、フィードバック経路２１１内に設けられ、比較器２０９の出力と第２の乗算器２０２の入力との間に結合され、且つ比較器２０９の出力と第４の乗算器２０６の入力との間に結合されている。この遅延要素２１０は、例えば１クロック分の遅延要素として機能する。
本実施形態に係る可変キャパシタ及びリファレンスキャパシタの基本的な構成は、図３に示した第１の実施形態の構成と同様である。
図４に示したΔΣ変調器の出力電圧（出力信号）ＶOUT は、以下の式で表される。
ここで、「ＣS3／ＣS2＝１」であり、「ａ2 ＝ｃ2 ＝１」であるため、上式の分母は「１」となる。したがって、上式は、
Ｖout ＝（ＣR ／ＣS1）ＶREF ＋（１−Ｚ-1）2 Ｎ
と表される。
Ｖout ＝（ＣR ／ＣS1）ＶREF ＋（１−Ｚ-1）2 Ｎ
と表される。
上式からわかるように、ΔΣ変調器の出力電圧ＶOUT は、可変キャパシタのキャパシタンスＣS1に反比例する。
第１の実施形態と同様に、可変キャパシタのキャパシタンスＣS は、
ＣS ＝ε×（Ｓ／ｄ）
と表される。
ＣS ＝ε×（Ｓ／ｄ）
と表される。
したがって、ΔΣ変調器の出力電圧ＶOUT は、
Ｖout ＝ＣR （ｄ／εＳ）ＶREF ＋（１−Ｚ-1）2 Ｎ
と表される。
Ｖout ＝ＣR （ｄ／εＳ）ＶREF ＋（１−Ｚ-1）2 Ｎ
と表される。
上式からわかるように、ΔΣ変調器の出力電圧ＶOUT は、可変キャパシタの電極間距離ｄに比例している。また、電極間距離ｄは、可変キャパシタの上部電極に加わる圧力Ｐに比例する。したがって、ΔΣ変調器の出力電圧ＶOUT は、可変キャパシタの上部電極に加わる圧力Ｐに比例する。すなわち、圧力Ｐを入力と考えると、線形な入出力特性を有するΔΣ変調器を得ることができる。
以上のように、本実施形態でも、第１の実施形態と同様に、入力（圧力Ｐ）と出力（電圧ＶOUT ）との間で線形な入出力特性を有する高精度のΔΣ変調器を得ることができる。したがって、本実施形態のΔΣ変調器を用いることで、高精度のＡ／Ｄ変換器を構成することができ、高精度の圧力センサを実現することができる。
（実施形態３）
図５は、第３の実施形態に係るΔΣ変調器（３次ΔΣ変調器）の構成を示したシステムブロック図である。なお、基本的な構成は図１に示した第１の実施形態の構成と類似しているため、第１の実施形態で説明した事項の説明は省略する。
図５は、第３の実施形態に係るΔΣ変調器（３次ΔΣ変調器）の構成を示したシステムブロック図である。なお、基本的な構成は図１に示した第１の実施形態の構成と類似しているため、第１の実施形態で説明した事項の説明は省略する。
図４に示したΔΣ変調器は、第１の乗算器３０１、第２の乗算器３０２、第１の加算器３０３、第１の積分器３０４、第３の乗算器３０５、第４の乗算器３０６、第２の加算器３０７、第２の積分器３０８、第５の乗算器３０９、第６の乗算器３１０、第３の加算器３１１、第３の積分器３１２、比較器３１３、遅延要素（遅延回路）３１４、フィードバック経路３１５、第１の分岐路３１６、及び第２の分岐路３１７を備えている。
第１の乗算器３０１は、キャパシタンスＣR を有するリファレンスキャパシタ及び電極間の距離に応じた第１の可変キャパシタンスＣS1を有する第１の可変キャパシタに基づくものである。この第１の乗算器３０１は、「ａ1 ＝ＣR ／ＣS1」で表される乗数によって規定される。第１の乗算器３０１の基本的な機能は、図１の第１の乗算器１０１と同様である。
第２の乗算器３０２は、第２の可変キャパシタンスＣS2を有する第２の可変キャパシタ及び第３の可変キャパシタンスＣS3を有する第３の可変キャパシタに基づくものである。この第２の乗算器３０２は、「ｃ1 ＝ＣS3／ＣS2」で表される乗数によって規定される。また、第２の乗算器３０２は、フィードバック経路３１５内に設けられている。第２の乗算器３０２の基本的な機能は、図１の第２の乗算器１０２と同様である。
上述した第１の可変キャパシタンスＣS1、第２の可変キャパシタンスＣS2及び第３の可変キャパシタンスＣS3は等しい。したがって、第２の乗算器２０２の乗数ＣS3／ＣS2は“１”である。
また、上述したリファレンスキャパシタ、第１の可変キャパシタ、第２の可変キャパシタ及び第３の可変キャパシタは、同一の基板上に設けられている。
また、第１の可変キャパシタ及び第２の可変キャパシタには、共通の可変キャパシタを用いてもよい。
第１の加算器３０３は、第１の乗算器３０１の出力と第２の乗算器３０２の出力とを加算するものである。第１の加算器３０３の基本的な機能は、図１の加算器１０３と同様である。
第１の積分器３０４は、加算器２０３の出力に結合されている。この第１の積分器３０４の基本的な機能は、図１の積分器１０４と同様である。
第３の乗算器３０５は、第１の積分器３０４の出力に結合されている。この第３の乗算器３０５の乗数はａ2 (ａ2 ＝１)である。フィードバック経路３１５の第１の分岐路３１６には、第４の乗算器３０６が結合されている。この第４の乗算器３０６の乗数はｃ2 （ｃ2 ＝１）である。
第２の加算器３０７は、第３の乗算器３０５の出力と第４の乗算器３０６の出力とを加算するものである。具体的には、第３の乗算器３０５の出力値と、第４の乗算器３０６の出力値の符号を反転させた値とが加算される。すなわち、第２の加算器３０７では、第３の乗算器３０５の出力値から第４の乗算器３０６の出力値が減算される。
第２の積分器３０８は、第２の加算器３０７の出力に結合されている。この第２の積分器３０８の基本的な構成及び機能は、図１の積分器１０４と同様である。
第５の乗算器３０９は、第２の積分器３０８の出力に結合されている。この第５の乗算器３０９の乗数はａ3 (ａ3 ＝１)である。フィードバック経路３１５の第２の分岐路３１７には、第６の乗算器３１０が結合されている。この第６の乗算器３１０の乗数はｃ3 （ｃ3 ＝１）である。
第３の加算器３１１は、第５の乗算器３０９の出力と第６の乗算器３１０の出力とを加算するものである。具体的には、第５の乗算器３０９の出力値と、第６の乗算器３１０の出力値の符号を反転させた値とが加算される。すなわち、第３の加算器３１１では、第５の乗算器３０９の出力値から第６の乗算器３１０の出力値が減算される。
第３の積分器３１２は、第３の加算器３１１の出力に結合されている。この第３の積分器３１２の基本的な構成及び機能は、図１の積分器１０４と同様である。
比較器３１３は、第３の積分器３１２の出力に結合されている。この比較器３１３は量子化器として機能する。「Ｎ」は、量子化誤差を表している。この比較器３１３からは、出力電圧（出力信号）ＶOUT が出力される。
遅延要素３１４は、フィードバック経路３１５内に設けられ、比較器３１３の出力と第２の乗算器３０２の入力との間に結合され、且つ比較器３１３の出力と第４の乗算器３０６の入力との間に結合され、且つ比較器３１３の出力と第６の乗算器３１０の入力との間に結合されている。この遅延要素３１４は、例えば１クロック分の遅延要素として機能する。
本実施形態に係る可変キャパシタ及びリファレンスキャパシタの基本的な構成は、図３に示した第１の実施形態の構成と同様である。
図５に示したΔΣ変調器の出力電圧（出力信号）ＶOUT は、以下の式で表される。
ここで、「ＣS3／ＣS2＝１」であり、「ａ2 ＝ｃ2 ＝ａ3 ＝ｃ3 ＝１」であるため、上式の分母は「１」となる。したがって、上式は、
Ｖout ＝（ＣR ／ＣS1）ＶREF ＋（１−Ｚ-1）3 Ｎ
と表される。
Ｖout ＝（ＣR ／ＣS1）ＶREF ＋（１−Ｚ-1）3 Ｎ
と表される。
上式からわかるように、ΔΣ変調器の出力電圧ＶOUT は、可変キャパシタのキャパシタンスＣS1に反比例する。
第１の実施形態と同様に、可変キャパシタのキャパシタンスＣS は、
ＣS ＝ε×（Ｓ／ｄ）
と表される。
ＣS ＝ε×（Ｓ／ｄ）
と表される。
したがって、ΔΣ変調器の出力電圧ＶOUT は、
Ｖout ＝ＣR （ｄ／εＳ）ＶREF ＋（１−Ｚ-1）3 Ｎ
と表される。
Ｖout ＝ＣR （ｄ／εＳ）ＶREF ＋（１−Ｚ-1）3 Ｎ
と表される。
上式からわかるように、ΔΣ変調器の出力電圧ＶOUT は、可変キャパシタの電極間距離ｄに比例している。また、電極間距離ｄは、可変キャパシタの上部電極に加わる圧力Ｐに比例する。したがって、ΔΣ変調器の出力電圧ＶOUT は、可変キャパシタの上部電極に加わる圧力Ｐに比例する。すなわち、圧力Ｐを入力と考えると、線形な入出力特性を有するΔΣ変調器を得ることができる。
以上のように、本実施形態でも、第１の実施形態と同様に、入力（圧力Ｐ）と出力（電圧ＶOUT ）との間で線形な入出力特性を有する高精度のΔΣ変調器を得ることができる。したがって、本実施形態のΔΣ変調器を用いることで、高精度のＡ／Ｄ変換器を構成することができ、高精度の圧力センサを実現することができる。
なお、上述した第１、第２及び第３の実施形態では、ΔΣ変調器を用いた圧力センサを例に説明したが、上述したΔΣ変調器は、圧力センサ以外の用途にも利用することが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…下地領域 １２…リファレンスキャパシタ
１３…可変キャパシタ １４…可変キャパシタ
２１…下部電極 ２２…上部電極 ２３…絶縁膜 ２４…空隙
１０１…第１の乗算器 １０２…第２の乗算器
１０３…加算器 １０４…積分器 １０５…比較器
１０６…遅延要素 １０７…フィードバック経路
１２１〜１２８…スイッチ １３１〜１３８…スイッチ
１４１、１４３、１５１、１５３…可変キャパシタ
１４２、１５２…固定キャパシタ
１６１…演算増幅器 １７１…比較器
２０１…第１の乗算器 ２０２…第２の乗算器
２０３…第１の加算器 ２０４…第１の積分器
２０５…第３の乗算器 ２０６…第４の乗算器
２０７…第２の加算器 ２０８…第２の積分器
２０９…比較器 ２１０…遅延要素
２１１…フィードバック経路 ２１２…分岐路
３０１…第１の乗算器 ３０２…第２の乗算器
３０３…第１の加算器 ３０４…第１の積分器
３０５…第３の乗算器 ３０６…第４の乗算器
３０７…第２の加算器 ３０８…第２の積分器
３０９…第５の乗算器 ３１０…第６の乗算器
３１１…第３の加算器 ３１２…第３の積分器
３１３…比較器 ３１４…遅延要素
３１５…フィードバック経路
３１６…第１の分岐路 ３１７…第２の分岐路
１３…可変キャパシタ １４…可変キャパシタ
２１…下部電極 ２２…上部電極 ２３…絶縁膜 ２４…空隙
１０１…第１の乗算器 １０２…第２の乗算器
１０３…加算器 １０４…積分器 １０５…比較器
１０６…遅延要素 １０７…フィードバック経路
１２１〜１２８…スイッチ １３１〜１３８…スイッチ
１４１、１４３、１５１、１５３…可変キャパシタ
１４２、１５２…固定キャパシタ
１６１…演算増幅器 １７１…比較器
２０１…第１の乗算器 ２０２…第２の乗算器
２０３…第１の加算器 ２０４…第１の積分器
２０５…第３の乗算器 ２０６…第４の乗算器
２０７…第２の加算器 ２０８…第２の積分器
２０９…比較器 ２１０…遅延要素
２１１…フィードバック経路 ２１２…分岐路
３０１…第１の乗算器 ３０２…第２の乗算器
３０３…第１の加算器 ３０４…第１の積分器
３０５…第３の乗算器 ３０６…第４の乗算器
３０７…第２の加算器 ３０８…第２の積分器
３０９…第５の乗算器 ３１０…第６の乗算器
３１１…第３の加算器 ３１２…第３の積分器
３１３…比較器 ３１４…遅延要素
３１５…フィードバック経路
３１６…第１の分岐路 ３１７…第２の分岐路
Claims (5)
- キャパシタンスＣR を有するリファレンスキャパシタ及び電極間の距離に応じた第１の可変キャパシタンスＣS1を有する第１の可変キャパシタに基づく第１の乗算器であって、ＣR ／ＣS1で表される第１の乗数によって規定され、リファレンス電圧が供給される第１の乗算器と、
第２の可変キャパシタンスＣS2を有する第２の可変キャパシタ及び第３の可変キャパシタンスＣS3を有する第３の可変キャパシタに基づく第２の乗算器であって、ＣS3／ＣS2で表される第２の乗数によって規定され、フィードバック経路内に設けられた第２の乗算器と、
前記第１の乗算器の出力と前記第２の乗算器の出力とを加算する加算器と、
を備え、
前記第１の可変キャパシタンスＣS1、前記第２の可変キャパシタンスＣS2及び前記第３の可変キャパシタンスＣS3は等しく、
前記リファレンスキャパシタ、前記第１の可変キャパシタ、前記第２の可変キャパシタ及び前記第３の可変キャパシタは、同一の基板上に設けられている
ことを特徴とするデルタシグマ変調器。 - キャパシタンスＣR を有するリファレンスキャパシタ及び電極間の距離に応じた第１の可変キャパシタンスＣS1を有する第１の可変キャパシタに基づく第１の乗算器であって、ＣR ／ＣS1で表される第１の乗数によって規定され、リファレンス電圧が供給される第１の乗算器と、
第２の可変キャパシタンスＣS2を有する第２の可変キャパシタ及び第３の可変キャパシタンスＣS3を有する第３の可変キャパシタに基づく第２の乗算器であって、ＣS3／ＣS2で表される第２の乗数によって規定され、フィードバック経路内に設けられた第２の乗算器と、
前記第１の乗算器の出力と前記第２の乗算器の出力とを加算する加算器と、
を備え、
前記第１の可変キャパシタンスＣS1、前記第２の可変キャパシタンスＣS2及び前記第３の可変キャパシタンスＣS3は等しい
ことを特徴とするデルタシグマ変調器。 - キャパシタンスＣR を有するリファレンスキャパシタ及び電極間の距離に応じた第１の可変キャパシタンスＣS1を有する第１の可変キャパシタに基づく第１の乗算器であって、ＣR ／ＣS1で表される第１の乗数によって規定され、リファレンス電圧が供給される第１の乗算器と、
第２の可変キャパシタンスＣS2を有する第２の可変キャパシタ及び第３の可変キャパシタンスＣS3を有する第３の可変キャパシタに基づく第２の乗算器であって、ＣS3／ＣS2で表される第２の乗数によって規定され、フィードバック経路内に設けられた第２の乗算器と、
前記第１の乗算器の出力と前記第２の乗算器の出力とを加算する加算器と、
前記加算器の出力に結合された積分器と、
前記積分器の出力に結合された比較器と、
前記フィードバック経路内に設けられ、前記比較器の出力と前記第２の乗算器の入力との間に結合された遅延要素と、
を備え、
前記第１の可変キャパシタンスＣS1、前記第２の可変キャパシタンスＣS2及び前記第３の可変キャパシタンスＣS3は等しい
ことを特徴とするデルタシグマ変調器。 - キャパシタンスＣR を有するリファレンスキャパシタ及び電極間の距離に応じた第１の可変キャパシタンスＣS1を有する第１の可変キャパシタに基づく第１の乗算器であって、ＣR ／ＣS1で表される第１の乗数によって規定され、リファレンス電圧が供給される第１の乗算器と、
第２の可変キャパシタンスＣS2を有する第２の可変キャパシタ及び第３の可変キャパシタンスＣS3を有する第３の可変キャパシタに基づく第２の乗算器であって、ＣS3／ＣS2で表される第２の乗数によって規定され、フィードバック経路内に設けられた第２の乗算器と、
前記第１の乗算器の出力と前記第２の乗算器の出力とを加算する第１の加算器と、
前記第１の加算器の出力に結合された第１の積分器と、
前記第１の積分器の出力に結合され、乗数“１”によって規定される第３の乗算器と、
前記フィードバック経路の分岐路に設けられ、乗数“１”によって規定される第４の乗算器と、
前記第３の乗算器の出力と前記第４の乗算器の出力とを加算する第２の加算器と、
前記第２の加算器の出力に結合された第２の積分器と、
前記第２の積分器の出力に結合された比較器と、
前記フィードバック経路内に設けられ、前記比較器の出力と前記第２の乗算器の入力との間に結合され、且つ前記比較器の出力と前記第４の乗算器の入力との間に結合された遅延要素と、
を備え、
前記第１の可変キャパシタンスＣS1、前記第２の可変キャパシタンスＣS2及び前記第３の可変キャパシタンスＣS3は等しい
ことを特徴とするデルタシグマ変調器。 - キャパシタンスＣR を有するリファレンスキャパシタ及び電極間の距離に応じた第１の可変キャパシタンスＣS1を有する第１の可変キャパシタに基づく第１の乗算器であって、ＣR ／ＣS1で表される第１の乗数によって規定され、リファレンス電圧が供給される第１の乗算器と、
第２の可変キャパシタンスＣS2を有する第２の可変キャパシタ及び第３の可変キャパシタンスＣS3を有する第３の可変キャパシタに基づく第２の乗算器であって、ＣS3／ＣS2で表される第２の乗数によって規定され、フィードバック経路内に設けられた第２の乗算器と、
前記第１の乗算器の出力と前記第２の乗算器の出力とを加算する第１の加算器と、
前記第１の加算器の出力に結合された第１の積分器と、
前記第１の積分器の出力に結合され、乗数“１”によって規定される第３の乗算器と、
前記フィードバック経路の第１の分岐路に設けられ、乗数“１”によって規定される第４の乗算器と、
前記第３の乗算器の出力と前記第４の乗算器の出力とを加算する第２の加算器と、
前記第２の加算器の出力に結合された第２の積分器と、
前記第２の積分器の出力に結合され、乗数“１”によって規定される第５の乗算器と、
前記フィードバック経路の第２の分岐路に設けられ、乗数“１”によって規定される第６の乗算器と、
前記第５の乗算器の出力と前記第６の乗算器の出力とを加算する第３の加算器と、
前記第３の加算器の出力に結合された第３の積分器と、
前記第３の積分器の出力に結合された比較器と、
前記フィードバック経路内に設けられ、前記比較器の出力と前記第２の乗算器の入力との間に結合され、且つ前記比較器の出力と前記第４の乗算器の入力との間に結合され、且つ前記比較器の出力と前記第６の乗算器の入力との間に結合された遅延要素と、
を備え、
前記第１の可変キャパシタンスＣS1、前記第２の可変キャパシタンスＣS2及び前記第３の可変キャパシタンスＣS3は等しい
ことを特徴とするデルタシグマ変調器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013141779A JP5944351B2 (ja) | 2013-07-05 | 2013-07-05 | デルタシグマ変調器 |
| US14/178,012 US8947279B2 (en) | 2013-07-05 | 2014-02-11 | Delta/sigma modulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013141779A JP5944351B2 (ja) | 2013-07-05 | 2013-07-05 | デルタシグマ変調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015015636A JP2015015636A (ja) | 2015-01-22 |
| JP5944351B2 true JP5944351B2 (ja) | 2016-07-05 |
Family
ID=52132415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013141779A Active JP5944351B2 (ja) | 2013-07-05 | 2013-07-05 | デルタシグマ変調器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8947279B2 (ja) |
| JP (1) | JP5944351B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106256144B (zh) | 2014-04-30 | 2022-02-11 | 株式会社Ntt都科摩 | 用户装置、基站、通信接入方法以及通信方法 |
| US10530372B1 (en) | 2016-03-25 | 2020-01-07 | MY Tech, LLC | Systems and methods for digital synthesis of output signals using resonators |
| US10020818B1 (en) | 2016-03-25 | 2018-07-10 | MY Tech, LLC | Systems and methods for fast delta sigma modulation using parallel path feedback loops |
| EP3542461A4 (en) | 2016-11-21 | 2020-07-01 | My Tech, LLC | HIGHLY EFFICIENT AMPLIFIER ARCHITECTURE FOR HF APPLICATIONS |
| US11933919B2 (en) | 2022-02-24 | 2024-03-19 | Mixed-Signal Devices Inc. | Systems and methods for synthesis of modulated RF signals |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194912A (ja) * | 1985-02-25 | 1986-08-29 | Hitachi Ltd | フイルタ回路 |
| JPH0537381A (ja) * | 1991-07-18 | 1993-02-12 | Nec Corp | ノイズシエーピング回路 |
| JP3628463B2 (ja) * | 1996-12-26 | 2005-03-09 | 松下電器産業株式会社 | デルタシグマ型ａ／ｄ変換器 |
| JP2000065664A (ja) * | 1998-08-26 | 2000-03-03 | Hitachi Ltd | 静電容量式力学量センサ |
| JP2005244413A (ja) * | 2004-02-25 | 2005-09-08 | Rohm Co Ltd | 時定数自動調整回路 |
| US6970126B1 (en) * | 2004-06-25 | 2005-11-29 | Analog Devices, Inc. | Variable capacitance switched capacitor input system and method |
| EP1779521B1 (de) * | 2004-07-17 | 2018-03-28 | Robert Bosch Gmbh | Sigma-delta-modulator |
| JP2009260605A (ja) * | 2008-04-16 | 2009-11-05 | Toyota Motor Corp | Δς変調器及びδς型ａｄ変換器 |
| KR101286769B1 (ko) * | 2009-12-15 | 2013-07-16 | 한국전자통신연구원 | 계수 평균화 기법을 적용한 계수 곱셈기 및 이를 이용한 디지털 델타-시그마 변조기 |
-
2013
- 2013-07-05 JP JP2013141779A patent/JP5944351B2/ja active Active
-
2014
- 2014-02-11 US US14/178,012 patent/US8947279B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20150009054A1 (en) | 2015-01-08 |
| JP2015015636A (ja) | 2015-01-22 |
| US8947279B2 (en) | 2015-02-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150812 |
|
| A977 | Report on retrieval |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160525 |
|
| R151 | Written notification of patent or utility model registration |
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