JP6538929B2 - 容量性加速度センサーのためのインタフェース回路 - Google Patents

Description

本発明は、容量性加速度センサーから受けた電荷を所与のアプリケーションのための有用な信号へと変換する容量性加速度センサー用のインタフェース回路に関する。本発明は、さらに、当該インタフェース回路を動作させる方法に関する。

容量性加速度計は、容量性センシング技術を用いて（表面上の）加速度を測定する加速度計デバイスである。これは、加速度をセンシングして、装置やデバイスに記録して、この加速度を電流や電圧に変換する。容量性加速度計は、振動センサーと呼ばれることもある。容量性加速度計は、電子回路に接続され容量性加速度センサーとして動作する容量性微小電気機械システム（ＭＥＭＳ）の素子を有する。このような電子回路は、インタフェース回路とも呼ばれる。ＭＥＭＳ素子は、電子回路によって電源供給されているときに、加速により生じる力を電気信号に変換する。そして、この電気信号は、前記電子回路によって増幅され、所与のアプリケーションにとって有用な信号（例、加速度のデジタル表現）へと変換される。容量性ＭＥＭＳ加速度計において、加速しているときにＭＥＭＳ容量が変化すると、電気信号が発生する。容量性加速度計は、自動車におけるエアバッグ発動センサー、ヒューマンコンピュータインタラクションデバイス及びスマートフォンのような計算的及び商用のアプリケーションにおいて広く実装されている。

図１ａ及び１ｂに示している回路は、容量性加速度計又は加速度計と単に呼ばれる、容量性加速度計システム又はデバイス１の１つの例を示している。加速度計は、容量性加速度センサー３と、及びこの容量性加速度センサー３に接続されたアナログフロントエンドインタフェース回路５とを有する。この例におけるセンサーは、２つのキャパシター、すなわち、第１の容量ｃ₁を有する第１のキャパシターＣ１と第２の容量ｃ₂を有する第２のキャパシターＣ２、を有する。第１及び第２のキャパシターＣ１、Ｃ２には、１つの共通の可動電極がある。これは、センサー３が加速又は減速するときに変位するように構成している。この変位によって、ｃ₁とｃ₂の間の容量差が発生する。そして、この容量差をインタフェース回路５によって検出することができる。

このインタフェース回路５の動作を、３つの主な動作段階、すなわち、自動ゼロ（ＡＺ）段階、電荷移動（ＸＦＥＲ）段階及びＡ／Ｄ変換段階、に分けることができる。図１ａは、ＡＺ段階の間の回路構成を示しており、図１ｂは、ＸＦＥＲ段階の間の回路構成を示している。Ａ／Ｄ変換段階を、さらに、２つのサブ段階、すなわち、入力追跡段階と逐次近似レジスター（ＳＡＲ）収束段階、に分けることができる。これについては下において図２と関連してわかりやすく説明する。２つの電圧極性のそれぞれの２つの逐次的な段階（すなわち、電荷移動期間又は持続時間を定める第１及び第２の段階）、すなわち、ＡＺ段階とＸＦＥＲ段階、の対象とすることによって、容量性加速度センサー３の可動電極から電荷を集めることができる。ＡＺ段階の間に、インタフェース回路５の第１の増幅器７がリセットされる。第１の増幅器７の正の入力ノードは、電圧源ＶＣＭ１に接続される。この電圧源ＶＣＭ１は、この例において、コモンモード電圧Ｖ_cmと呼ぶ電圧を供給する。これに対し、第１の増幅器７の負の入力ノードは、センサー３に接続される。ＸＦＥＲ段階の間に、第１の増幅器７へと電荷が移動し、この第１の増幅器７がこれらの電荷を増幅器出力ノードＡoutにおける出力電圧値Ｖ_outに変換する。図１ａ及び１ｂに示しているように、第１のキャパシターＣ１は第２の電圧源１２に接続しており、第２のキャパシターＣ２は第３の電圧源１３に接続している。これらの２つの電圧源１２、１３はプログラム可能であることができ、又は電源電圧ＶＤＤ又はＶＳＳの出力を有することができる。図１ａに示しているように、ＡＺ段階の間に、スイッチＳ１１が閉じられ、第１のキャパシターＣ１は、このときに正の電源電圧ＶＤＤを供給する第２の電圧源１２に接続され、かつ、第２のキャパシターＣ２がこのとき０Ｖにセットされている第３の電圧源に接続される。すなわち、第３の電圧源１３はこのときアースされている。図１ｂに示しているように、ＸＦＥＲ段階の間に、まず、スイッチＳ１１が開かれ、第２の電圧源１２が０Ｖにセットされ、かつ、第３の電圧源１３がこのとき正の電源電圧ＶＤＤを供給する。ＸＦＥＲ段階の終わりにおいて、増幅器の出力ノードＡoutにおける出力電圧は、
Ｖ_out = ＶＤＤ（ｃ₁−ｃ₂）／ｃ_f
である。ここで、ｃ_fは、帰還キャパシターＣｆの容量である。

ノードＡoutにおける出力電圧値Ｖ_outをアナログ／デジタル変換器（ＡＤＣ）９によってデジタル化することができる。ＳＡＲ ＡＤＣが低消費電力設計のために適度な分解能を備えた好ましい候補であることは広く知られている。図２に、電荷リディストリビューション法に基づいたＡＤＣ９のシングルエンドの実装の１つを示している。入力追跡段階の間に、スイッチＳ１２及びＳ２２は閉じており、かつ、スイッチＳ３２及びＳ４２が開いている。スイッチＳ３２は、正の電源電圧ＶＤＤを供給する電圧源ＶＤＤに接続しており、かつ、スイッチＳ４２は、０Ｖにセットされている電圧源ＶＳＳに接続している。ノードＡoutにおける入力電圧Ｖ_inは、キャパシターアレイＣｄａｃによって追跡される。ここで、Ｖ_in＝Ｖ_outである。第２の増幅器１１は、入力追跡段階の間に増幅器として用いられる。ＳＡＲ収束段階の間に、スイッチＳ１２及びＳ２２は、開いており、かつ、スイッチＳ３２及びＳ４２は、ＳＡＲアルゴリズム、すなわち、二分探索アルゴリズム、によって制御される。第２の増幅器１１は、このＳＡＲ収束段階の間のみコンパレーターとして用いられる。正の入力ノードは、コモンモード電圧Ｖ_cmを供給する電圧源ＶＣＭ２に接続している。入力電圧値Ｖ_inは、以下のようにデジタル化される。
Ｄ_out＝Ｖ_in／ＶＤＤ
ここで、Ｄ_outは、量子化された分数値である。

ＶＤＤが加速度計１におけるＡＤＣ９のための基準電圧としても用いられるので、デジタル化された加速度を以下のように表現することができる。
Ｄ_out＝（ｃ₁−ｃ₂）／ｃ_f
ここで、Ｄ_outは、量子化された分数である。

加速度計１に対して、以下のように定められる利得を調整することができることも必要とされる。
利得＝Ｄ_out／（ｃ₁−ｃ₂）＝１／ｃ_f

通常数ｆＦから数十ｆＦまでの範囲にあるｃ₁−ｃ₂値に適応するように帰還キャパシターＣｆをプログラム可能にすることが必要である。また、帰還キャパシターＣｆは、小さなキャパシターである。例えば、２ｇモードにおいて８０ｆＦである（１ｇは地球表面における重力加速度である）。このような小さなキャパシターをプログラム可能にし、細かい粒度のプログラマブル性、例えば、８０ｆＦの１％、を得ることは難しい。帰還キャパシターＣｆが浮動性のキャパシターであるために、プログラマブル性を実装するために用いられるスイッチの寄生容量の影響を管理することは難しい。また、加速度計１に対して、例えば、２ｇ、４ｇ、８ｇ及び１６ｇの、大きな加速度入力範囲とするために、異なるｃ_fのプログラム可能な値、例えば、２ｇ範囲モードにおいて８０ｆＦ、４ｇ範囲モードにおいて１６０ｆＦ、８ｇ範囲モードにおいて３２０ｆＦ、１６ｇ範囲モードにおいて６４０ｆＦ、が必要となる。粒度と範囲トリミングについての両方のプログラマブル性の要件を同時に満たすように帰還キャパシターＣｆを実装することは非常に難しい。

米国特許出願ＵＳ２０１５／０２６８２８４Ａ１は、加速度計（ＭＥＭＳ）を接続する装置及び方法について記載している。この装置は、ＭＥＭＳキャパシターにリンクされているインタフェース回路を有する。このインタフェース回路は、入力においてスイッチを通してＭＥＭＳキャパシターに接続されている増幅器インテグレーターを有する。増幅器の出力は、キャパシターＭＥＭＳにおける電荷に関連する出力信号を与えるコンパレーターに接続している。コンパレーターの出力と増幅器インテグレーターの間に帰還ループが設けられ、当該装置の利得を調整するために帰還キャパシターが設けられる。粒度と範囲トリミングの両方のプログラマブル性の要件を帰還キャパシターが満たすようには実装されていない。このことは課題である。

米国特許出願ＵＳ２０１０／０２３１２３７Ａ１は、物理的パラメーターを測定する容量性センサーを備える電子回路について記載している。このセンサーは、差動構成を形成するようにマウントされた２つのキャパシターを有しており、その共通電極は電荷移動増幅器の１つの入力に接続している。電荷移動増幅器の出力にインテグレーターが接続され、このインテグレーターは動的コンパレーターによって制御される。粒度と範囲トリミングの両方のプログラマブル性の要件を同時に満たすように帰還キャパシターを実装するためには何も設けられていない。このことは課題である。

米国特許出願ＵＳ２０１５／０２８０６６８Ａ１は、容量性のプログラム可能な利得増幅器について記載している。しかし、粒度と範囲トリミングを同時に容易に調整するためには何も設けられていない。このことは課題である。

本発明は、容量性加速度センサーインタフェース回路において増幅器の帰還キャパシターのプログラマブル性の問題を克服することを目的とする。

本発明の第１の態様によると、請求項１に記載の容量性加速度センサーのためのインタフェース回路が提供される。

提案している新規な解決策には、利得トリミングと範囲選択の物理的な実装が既存の手法におけるよりもはるかに容易であるという利点がある。なぜなら、既存の手法とは対照的に、プログラマブル性の責任が複数のキャパシターに分けられるためである。既存の手法においては、これらの役割が１つの単一のキャパシターによって行われる。特に、本発明によると、アースされたキャパシターによって細かい粒度の利得トリミングを行うことができる。このことによって、精密な利得トリミングが比較的容易になる。粗い粒度の加速度の範囲選択の調整を２つの浮動性のプログラム可能なキャパシターによって行うことができる。

本発明の第２の態様によると、請求項９に記載のインタフェース回路を有する容量性加速度計が提供される。

本発明の第３の態様によると、請求項１１に記載のインタフェース回路を動作させる方法が提供される。

添付の従属請求項において、本発明の他の態様について記載した。

添付の図面を参照しながら以下の例示的な実施形態（これに限定されない）についての以下の説明を読むことで、本発明の他の特徴及び利点が明白になるであろう。

図１ａは、１つの例示的な従来技術の手法によるＡＺ段階の間の容量性加速度計を示している簡略回路図である。図１ｂは、１つの例示的な従来技術の手法によるＸＦＥＲ段階の間の容量性加速度計を示している簡略回路図である。 図１ａ及び１ｂの容量性加速度計におけるＳＡＲ収束段階の間の例示的なＡＤＣ回路を示している簡略回路図である。 本発明の１つの例に係るＡＺ段階の間の容量性加速度計を示している簡略回路図である。 ＸＦＥＲ段階の間の図３の容量性加速度計である。 ＳＡＲ収束段階の間の図３の容量性加速度計である。

以下、本発明の実施形態について添付の図面を参照しながら説明する。２つのキャパシターを有する容量性加速度計に基づいて本発明を説明する。しかし、開示される容量性加速度計は、２つのキャパシターを有する手法には限定されない。開示される加速度計は、多軸加速度計（例、軸ｘ、ｙ及びｚ）として動作することができる。異なる図面に描かれた同一又は対応する機能的及び構造的な要素については、同じ参照符号を割り当てている。

図３は、本発明の例に係る、容量性加速度計又は加速度計と単に呼ばれる、容量性加速度計システム又はデバイス１を示している。容量性加速度センサー３として動作する微小電気機械システム（ＭＥＭＳ）が示されている。この例において、センサー３は、第１の電極、第２の電極及び第３の電極を有する。この例において、電極はすべて、金属製プレートのような平板電極であり、互いに実質的に平行に配置されており、第１の電極と第２の電極の間に第３の電極が位置している。また、この例によると、第１及び第２の電極は固定電極であり、すなわち、これらは固定されており、かつ、第３の電極は可動電極である。すなわち、第３の電極は、センサーが加速度を受けているときに変位するように構成している。センサー３がいずれの加速度をも受けていないときには、可動電極は、第１の電極と第２の電極の間の中央に位置する。第１及び第３の電極は一緒になって、第１の容量ｃ₁を有する第１のセンシングキャパシターＣ１を形成し、かつ、第２と第３の電極は一緒になって、第２の容量ｃ₂を有する第２のセンシングキャパシターＣ２を形成している。

第２の電圧源１２は第１のキャパシターＣ１に接続し、かつ、第３の電圧源１３は第２のキャパシターＣ２に接続している。電圧源は、電源電圧ＶＤＤ又はＶＳＳの出力を有することができ、及び／又は他の方法によって調整されることができる。加速度センサー３は、加速度を力に変換するために、「力＝質量×加速度」の性質を用い、そして、その力は、可動電極に接続されたばねのばねスチフネスを通して可動電極の変位ｘに変換される。

可動電極の変位ｘは、差分容量と呼ばれる、第１の容量ｃ₁と第２の容量ｃ₂との容量差を発生させる。差分容量は、センサー３に接続される集積回路（ＩＣ）である、インタフェース電子回路５によって電荷に変換される。このために、加速度計は、第２及び第３の電圧源１２、１３を用いて、第１のキャパシターＣ１と第２のキャパシターＣ２をまたがって電圧を与えるスイッチング手段（図示せず）を有することができる。発生する電荷は集められて、インタフェース回路５によって測定される。電荷の数は、差分容量に比例し、そして、第１及び第２のキャパシターＣ１、Ｃ２にまたがって与えられる電圧に比例する。

インタフェース回路５は、２つの入力、すなわち、負の第１の入力ノード２３と正の第２の入力ノード、を有する増幅器１５を有する。正の入力は、コモンモード電圧Ｖ_cmを供給する第１の電圧源１７に接続している。この例において、負の入力は可動電極に接続している。第１の帰還回路１９又はブランチは、増幅器１５の出力ノード２１と負の入力ノード２３の間に配置される。第１の帰還回路１９は、第１のスイッチＳ１を有する。負の入力ノード２３と出力ノード２１の間の容量は、帰還キャパシターＣｆ又は第１のプログラム可能なキャパシターと呼ぶ第３のキャパシターの帰還容量ｃ_fである。帰還容量Ｃｆは、第２の帰還回路２５又はブランチの一部である。また、第２の帰還回路は、帰還キャパシターＣｆと、この帰還キャパシターＣｆと直列に接続された出力ノード２１との間に、第２のスイッチＳ２を有する。第３のスイッチＳ３の第１の側ないし第１の端が帰還キャパシターＣｆと第２のスイッチＳ２の間の第１の回路ノード２６に接続され、かつ、第３のスイッチＳ３の第２の側ないし第２の端がアースに接続されるように、第３のスイッチＳ３は第２の帰還回路２５に接続している。また、第３のスイッチＳ３を第２の帰還回路２５の一部と考えることもできる。

また、第２のプログラム可能なキャパシターとも呼ぶ第４のキャパシターＣｒｅｆは、負の入力ノード２３と第２の回路ノード２７の間にて接続している。第５のキャパシターＣｐの第１の側ないし第１の電極が第２の回路ノード２７に接続され、第４のキャパシターＣｐの第２の側ないし第２の電極がアースされるように、第３のプログラム可能なキャパシターとも呼ぶ第５のキャパシターＣｐも、前記の第２の回路ノード２７に接続している。第４のスイッチＳ４の第１の端が第２の回路ノード２７に接続され、第４のスイッチＳ４の第２の端がアースされるように、第４のスイッチＳ４は第３のプログラム可能なキャパシターＣｐと並列に設けられる。また、キャパシター群Ｃｄａｃ（この例において、プログラム可能ではない）又はキャパシターアレイが、第２のプログラム可能なキャパシターＣｒｅｆと直列になるように第２の回路ノード２７に接続している。キャパシター群Ｃｄａｃの第１の電極が第２の回路ノード２７に接続されている一方、キャパシター群Ｃｄａｃの第２の電極が第３の回路ノード２９に接続している。

第１のスイッチ群Ｓ６は、第３の回路ノード２９と、この例において０Ｖにセットされている第４の電圧源３２の間に接続している。第２のスイッチ群Ｓ７は、第１のスイッチ群Ｓ６と並列に第３の回路ノード２９と第５の電圧源３３の間にて接続され、この第５の電圧源３３は、この例において正の電源電圧ＶＤＤを供給するように構成している。第１及び第２のスイッチ群Ｓ６、Ｓ７はそれぞれ、複数のスイッチを並列に有する。

提案しているアナログフロントエンドのインタフェース回路５は、図１ａの電荷取得回路又はインタフェース回路５と、図２のＳＡＲ ＡＤＣ回路とを組み合わせることによって部分的に得られる。第１及び第２のキャパシターＣ１、Ｃ２及び図３における帰還キャパシターＣｆには、図１ａにおける役割と同様な役割がある。図３におけるキャパシター群Ｃｄａｃは、電荷リディストリビューション法に基づいた図２におけるＳＡＲ ＡＤＣの伝統的なキャパシターアレイであることができる。第２のプログラム可能なキャパシターＣｒｅｆは、キャパシター群Ｃｄａｃと増幅器１５の間に挿入される。本発明によると、アースされた第３のプログラム可能なキャパシターＣｐは、提案しているアナログフロントエンドの利得をトリミングするように用いられ、一方で、第１のプログラム可能なキャパシター、すなわち、帰還キャパシターＣｆと、第２のプログラム可能なキャパシターＣｒｅｆは、異なる加速度の入力範囲、例えば、２ｇ、４ｇ、８ｇ及び１６ｇ、に適応するようにプログラム可能である。提案しているアナログフロントエンド回路５の動作は、以下の３つの段階に分けることができる。すなわち、自動ゼロ（ＡＺ）段階、電荷移動（ＸＦＥＲ）段階、及びＳＡＲ収束段階である。

図３は、ＡＺ段階の間の回路構成を示している。この構成では、第１、第２、第４及び第５のスイッチＳ１、Ｓ２、Ｓ４、Ｓ５及び第１のスイッチ群Ｓ６が閉じられ、かつ、第３のスイッチＳ３と第２のスイッチ群Ｓ７が開いている。本明細書では、電気スイッチは、導電性である場合、すなわち、導通路を構成している場合、に閉じており、導電性でない場合、すなわち、導通路がない場合、に開いているという。また、第２の電圧源１２は０Ｖにセットされており、かつ、第３の電圧源１３は正の電源電圧ＶＤＤにセットされている。なお、図３〜５に示した３つの構成すべてにおいて、第４の電圧源は０Ｖにセットされており、かつ、第５の電圧源は正の電源電圧ＶＤＤを供給している。ＡＺ段階の間に、第１、第２及び第３のプログラム可能なキャパシターＣｆ、Ｃｒｅｆ、Ｃｐ及びキャパシター群Ｃｄａｃにおける電荷は、初期状態にセットないしリセットされる。

図４は、ＸＦＥＲ段階の間の回路構成を示している。第２、第４及び第５のスイッチＳ２、Ｓ４、Ｓ５及び第１のスイッチ群Ｓ６は閉じており、かつ、第１及び第３のスイッチＳ１、Ｓ３及び第２のスイッチ群Ｓ７が開いている。このとき、第２の電圧源１２は正の電源電圧ＶＤＤを供給し、かつ、第３の電圧源１３が０Ｖにセットされている。すなわち、このとき、第１のキャパシターＣ１は正の電源電圧ＶＤＤに接続され、かつ、第２のキャパシターＣ２が０Ｖに接続している。この構成によると、いくつかの電荷が第１のプログラム可能なキャパシターＣｆに注入される。増幅器の出力ノード２１で測定された出力電圧Ｖ_outを以下のように計算することができる。
Ｖ_out＝ＶＤＤ（ｃ₁−ｃ₂）／ｃ_f

図５は、ＳＡＲ収束段階の間の回路構成を示している。第３のスイッチＳ３は閉じており、かつ、第１、第２、第４及び第５のスイッチＳ１、Ｓ２、Ｓ４及びＳ５は開いている。ＡＺ段階とＸＦＥＲ段階とは対照的に、この構成では、増幅器１５は、正の入力ノードと負の入力ノードにおける電圧値を比較するようにコンパレーターとして動作する。第１及び第２のスイッチ群Ｓ６及びＳ７は、ＳＡＲアルゴリズム、すなわち、二分探索アルゴリズム、によって制御される。増幅器の入力容量又はセンシングされた加速度の値は、以下のようにデジタル化される。
Ｄ_out＝（（ｃ₁−ｃ₂）／ｃ_ref）（ｃ_dac／（ｃ_dac＋ｃ_ref＋ｃ_p））
ここで、Ｄ_outは量子化された分数値である。アナログフロントエンドのインタフェース回路５の利得を以下のように計算することができる。
利得＝Ｄ_out／（ｃ₁−ｃ₂）＝（１／ｃ_ref）（ｃ_dac／（ｃ_dac＋ｃ_ref＋ｃ_p））
ここで、ｃ_refは、第２のプログラム可能なキャパシターＣｒｅｆの容量であり、ｃ_dacは、キャパシター群Ｃｄａｃの容量であり、ｃ_pは、第３のプログラム可能なキャパシターＣｐの容量である。

提案しているインタフェース回路５において、加速度範囲の選択、例えば、２ｇ、４ｇ、８ｇ及び１６ｇのうちの選択、を粗い増分で、第１及び第２のプログラム可能なキャパシターＣｆ、Ｃｒｅｆによって実装することができる。このことは、これらの２つのキャパシターの容量値が２ｇの範囲において小さい場合であっても実現可能である。なお、第１及び第２のプログラム可能なキャパシターＣｆ及びＣｒｅｆは、この例において、同じ容量値ｃ_f、ｃ_refを有する。したがって、第２のプログラム可能なキャパシターＣｒｅｆは、第１のプログラム可能なキャパシターＣｆの複製又はその逆、であると考えることができる。アナログ利得のトリミングを、細かい粒度又は小さい増分で第３のプログラム可能なキャパシタＣｐによって実装することができる。これは実現可能である。なぜなら、第３のプログラム可能なキャパシターＣｐがアースされるからである。なお、浮動性のキャパシターよりもアースされたキャパシターを良い精度でプログラムすることの方がはるかに簡単である。したがって、例えば、図１ａの構成における浮動性のキャパシターＣｆを実装することよりも、第３のプログラム可能なキャパシターＣｐの小さなステップ幅での正確なプログラミングを実装することの方がはるかに容易である。

まとめると、本発明は、容量性加速度センサー３によってセンシングした加速度の値を測定する、容量性加速度センサー３のためのインタフェース回路５に関する。このインタフェース回路５は、複数の電気スイッチＳ１〜Ｓ７及び３つのプログラム可能なキャパシターＣｆ、Ｃｒｅｆ、Ｃｐを有する。プログラム可能なキャパシターの２つＣｆ、Ｃｒｅｆは、加速度範囲の選択を実装するように構成しており、かつ、プログラム可能なキャパシターの１つＣｐは、インタフェース回路５の利得トリミングを実装するように構成している。図面において、第１、第４及び第５の電圧源１７、３２、３３は、インタフェース回路５の外側であるように示されているが、本発明の変種の１つによれば、これらはインタフェース回路５の一部である。

図面及び上記の説明において本発明について詳細に説明したが、このような図示や説明は、説明用又は例示的であって、それらに限定されるものではないと考えるべきである。本発明は、開示している実施形態に限定されない。図面、開示内容及び添付の請求の範囲に基づいて、請求の範囲に係る発明を実施する際に当業者によって他の実施形態や変種を理解し、実現することができるであろう。

請求の範囲において、用語「有する」は、他の要素又はステップがあることを排除するものではなく、単数形であっても複数あることを排除しているものではない。異なる特徴が異なる従属請求項において記載されていることだけでは、これらの特徴の組み合わせを有利に用いることができないということを意味しているわけではない。請求の範囲において記載されている引用符号はいずれも、本発明の範囲を制限するものとして解釈されるべきではない。

１ 容量性加速度計
３ 容量性加速度センサー
５ インタフェース回路
１２ 第２の電圧源
１３ 第３の電圧源
１５ 増幅器
１７ 第１の電圧源
１９ 第１の増幅器帰還回路
２１ 出力ノード
２３ 第１の入力ノード
２５ 第２の増幅器帰還回路
２６ 第１の回路ノード
２７ 第２の回路ノード
３２ 第４の電圧源
３３ 第５の電圧源
Ｃ１ 第１のキャパシター
Ｃ２ 第２のキャパシター
Ｃｄａｃ キャパシター群
Ｃｆ 第１のプログラム可能なキャパシター
Ｃｒｅｆ 第２のプログラム可能なキャパシター
Ｃｐ 第３のプログラム可能なキャパシター
Ｓ１ 第１のスイッチ
Ｓ２ 第２のスイッチ
Ｓ３ 第３のスイッチ
Ｓ４ 第４のスイッチ
Ｓ５ 第５のスイッチ
Ｓ６ 第６のスイッチ
Ｓ７ 第７のスイッチ

Claims (15)

1. 容量性加速度センサー（３）によってセンシングした加速度の値を測定する、容量性加速度センサー（３）のためのインタフェース回路（５）であって、
   前記容量性加速度センサー（３）に接続された第１の入力ノード（２３）と、第１の電圧源（１７）に接続された第２の入力ノードと、及び出力ノード（２１）とを有する増幅器（１５）と、
   前記第１の入力ノード（２３）と前記出力ノード（２１）の間に第１のスイッチ（Ｓ１）を有する第１の増幅器帰還回路（１９）と、
   前記第１の入力ノード（２３）と前記出力ノード（２１）の間にあり、第１のプログラム可能なキャパシター（Ｃｆ）及びこの第１のプログラム可能なキャパシター（Ｃｆ）と直列の第２のスイッチ（Ｓ２）と、及び前記第１のプログラム可能なキャパシター（Ｃｆ）と前記第２のスイッチ（Ｓ２）の間の第１の回路ノード（２６）及び第１のアースノードに接続された第３のスイッチ（Ｓ３）とを有する第２の増幅器帰還回路（２５）と、
   前記第１の入力ノード（２３）と第２の回路ノード（２７）に接続された第２のプログラム可能なキャパシター（Ｃｒｅｆ）であって、前記第１及び第２のプログラム可能なキャパシター（Ｃｆ、Ｃｒｅｆ）によって加速度範囲の選択が実装される、第２のプログラム可能なキャパシター（Ｃｒｅｆ）と、
   前記第２のプログラム可能なキャパシター（Ｃｒｅｆ）と直列に前記第２の回路ノード（２７）に接続しており、スイッチ群（Ｓ６、Ｓ７）を通して電圧源群（３２、３３）に接続しているキャパシター群（Ｃｄａｃ）と、
   第２のアースノードと前記第２の回路ノード（２７）の間に接続している第３のプログラム可能なキャパシター（Ｃｐ）であって、当該第３のプログラム可能なキャパシター（Ｃｐ）の容量値を調整することによって前記インタフェース回路（５）の利得トリミングが実装される、第３のプログラム可能なキャパシター（Ｃｐ）と、及び
   前記第３のプログラム可能なキャパシター（Ｃｐ）と並列に、前記第２の回路ノード（２７）と前記第２のアースノードの間に接続された第４のスイッチ（Ｓ４）と
   を有することを特徴とするインタフェース回路（５）。
2. 前記インタフェース回路（５）は、さらに、前記第１の入力ノード（２３）と前記容量性加速度センサー（３）の間に第５のスイッチ（Ｓ５）を有する
   ことを特徴とする請求項１に記載のインタフェース回路（５）。
3. 前記スイッチ群（Ｓ６、Ｓ７）は、第６のスイッチ（Ｓ６）と、前記第６のスイッチ（Ｓ６）と並列に接続された第７のスイッチ（Ｓ７）を有する
   ことを特徴とする請求項１又は２に記載のインタフェース回路（５）。
4. 前記第６のスイッチ（Ｓ６）は、第１のスイッチ回路を有し、前記第７のスイッチ（Ｓ７）は、第２のスイッチ回路を有する
   ことを特徴とする請求項３に記載のインタフェース回路（５）。
5. 前記第１及び第２のプログラム可能なキャパシター（Ｃｆ、Ｃｒｅｆ）の容量値は、実質的に同じである
   ことを特徴とする請求項１〜４のいずれかに記載のインタフェース回路（５）。
6. 前記増幅器（１５）は、前記第１及び第２のスイッチ（Ｓ１、Ｓ２）が開いているときにコンパレーターとして動作するように構成している
   ことを特徴とする請求項１〜５のいずれかに記載のインタフェース回路（５）。
7. 第２のスイッチ（Ｓ２）は、出力ノード（２１）と第１の回路ノード（２６）の間で接続している
   ことを特徴とする請求項１〜６のいずれかに記載のインタフェース回路（５）。
8. 前記第１の入力ノード（２３）は、前記増幅器（１５）の負の入力ノードであり、
   前記第２の入力ノードは、前記増幅器（１５）の正の入力ノードである
   ことを特徴とする請求項１〜７のいずれかに記載のインタフェース回路（５）。
9. 請求項１〜８のいずれかに記載のインタフェース回路（５）を有する容量性加速度計（１）であって、
   前記容量性加速度センサー（３）は、第２の電圧源（１２）に接続された第１のキャパシター（Ｃ１）と、及び第３の電圧源（１３）に接続された第２のキャパシター（Ｃ２）とを有し、
   当該容量性加速度計（１）は、前記スイッチ群（Ｓ６、Ｓ７）に接続された第４の電圧源（３２）と第５の電圧源（３３）を有する
   ことを特徴とする容量性加速度計（１）。
10. 前記第２及び第３の電圧源（１２、１３）は、プログラム可能な電圧源である
    ことを特徴とする請求項９に記載の容量性加速度計（１）。
11. 請求項１〜８のいずれかに記載のインタフェース回路（５）を動作させる方法であって、
    前記容量性加速度センサー（３）の加速度の範囲の変化を考慮に入れるように、前記第１及び第２のプログラム可能なキャパシター（Ｃｆ、Ｃｒｅｆ）の容量値を調整するステップ、及び／又は
    前記インタフェース回路（５）の利得トリミングを実装するように前記第３のプログラム可能なキャパシター（Ｃｐ）の容量値を調整するステップを有する
    ことを特徴とする方法。
12. 前記第１、第２及び第４のスイッチ（Ｓ１、Ｓ２、Ｓ４）が閉じており前記第３のスイッチ（Ｓ３）が開いている第１の動作段階の間に、第１、第２及び第３のプログラム可能なキャパシター（Ｃｆ、Ｃｒｅｆ、Ｃｐ）及び前記キャパシター群（Ｃｄａｃ）を初期化するステップを有する
    ことを特徴とする請求項１１に記載の方法。
13. さらに、前記第１及び第３のスイッチ（Ｓ１、Ｓ３）が開いており前記第２及び第４のスイッチ（Ｓ２、Ｓ４）が閉じている第２の動作段階の間に、前記容量性加速度センサー（３）から前記第１のプログラム可能なキャパシター（Ｃｆ）へと電荷を注入するステップを有する
    ことを特徴とする請求項１１又は１２に記載の方法。
14. 前記容量性加速度センサー（３）は、第２の電圧源（１２）に接続された第１のキャパシター（Ｃ１）と、及び第３の電圧源（１３）に接続された第２のキャパシター（Ｃ２）とを有し、
    当該方法は、前記第２の動作段階の間に、前記第２及び第３の電圧源（１２、１３）の電圧値を反転させるステップを有する
    ことを特徴とする請求項１３に記載の方法。
15. 前記第１、第２及び第４のスイッチ（Ｓ１、Ｓ２、Ｓ４）が開いており前記第３のスイッチ（Ｓ３）が閉じている第３の動作段階の間に、前記容量性加速度センサー（３）と前記インタフェース回路（５）の間にある第５のスイッチを開いて前記増幅器（１５）の入力容量をデジタル値に変換することによって、前記インタフェース回路（５）から前記容量性加速度センサー（３）を分離するステップを有する
    ことを特徴とする請求項１１〜１４のいずれかに記載の方法。

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