KR102047191B1 - 용량성 가속도계 센서를 위한 인터페이스 회로 - Google Patents

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이엠. 마이크로일레크트로닉-마린 쏘시에떼 아노님
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Abstract

본 발명은 용량성 가속도계 센서 (3) 에 의해 감지된 가속도 값을 측정하기 위한 용량성 가속도계 센서 (3) 를 위한 인터페이스 회로 (5) 에 관한 것이다. 인터페이스 회로 (5) 는 복수의 전기 스위치들 (S1 - S7) 및 3 개의 프로그램가능 커패시터들 (Cf, Cref, Cp) 을 포함한다. 그 프로그램가능 커패시터들 중 2 개 (Cf, Cref) 는 인터페이스 회로 (5) 의 이득 트리밍을 구현하도록 배열되는 반면, 그 프로그램가능 커패시터들 중 하나 (Cp) 는 가속도 범위 선택을 구현하도록 배열된다.

Description

용량성 가속도계 센서를 위한 인터페이스 회로{AN INTERFACE CIRCUIT FOR A CAPACITIVE ACCELEROMETER SENSOR}
본 발명은 용량성 가속도계 센서로부터 수신된 전하들을 주어진 애플리케이션을 위한 유용한 신호로 변환하기 위한 용량성 가속도계 센서를 위한 인터페이스 회로에 관한 것이다. 본 발명은 또한 그 인터페이스 회로를 동작시키기 위한 방법에 관한 것이다.
용량성 가속도계는 용량성 감지 기법들을 사용하여 (표면상의) 가속도들을 측정하는 가속도계 디바이스이다. 그것은 장비 또는 디바이스들상의 가속도를 감지 및 기록할 수 있고 이러한 가속도를 전류 또는 전압으로 변환한다. 용량성 가속도계들은 또한 때때로 진동 센서들로서 지칭된다. 그것들은 인터페이스 회로로서도 지칭되는 전자 회로에 연결된 용량성 가속도계 센서로서 동작하는 용량성 마이크로-전기-기계 시스템 (MEMS) 엘리먼트를 포함한다. 전자 회로에 의해 공급될 때, MEMS 엘리먼트는 그것의 가속도에 기인한 결과의 힘을 전기 신호로 변환하며, 그 전기 신호는 차례로 전자 회로에 의해 증폭되고, 주어진 애플리케이션을 위한 유용한 신호 (예를 들어 가속도의 디지털 표현) 로 변환된다. 용량성 MEMS 가속도계들에서, 가속도의 존재하에서의 MEMS 커패시턴스의 변화는 전기 신호를 생성한다. 용량성 가속도계들은 자동차들에서의 에어백 전개 센서들, 인간 컴퓨터 상호작용 디바이스들 및 스마트폰들과 같은 계산적 및 상업적 애플리케이션들에서 널리 구현된다.
도 1a 및 도 1b 에 도시된 회로들은 용량성 가속도계 또는 가속도계로서 간단히 지칭되는 용량성 가속도계 시스템 또는 디바이스 (1) 의 하나의 예를 도시한다. 그 가속도계는 용량성 가속도계 센서 (3) 및 그 용량성 가속도계 센서 (3) 에 연결된 아날로그 전단 인터페이스 회로 (5) 를 포함한다. 이러한 예의 센서는 2 개의 커패시터들, 즉 제 1 커패시턴스 (c1) 를 갖는 제 1 커패시터 (C1) 및 제 2 커패시턴스 (c2) 를 갖는 제 2 커패시터 (C2) 을 포함한다. 제 1 및 제 2 커패시터들 (C1, C2) 은 센서 (3) 가 가속 또는 감속을 겪을 때 변위되도록 배열되는 하나의 공통 이동 전극을 갖는다. 이러한 변위는 c1 과 c2 사이의 커패시턴스 차이를 생성하며, 이것은 그 후 인터페이스 회로 (5) 에 의해 검출될 수 있다.
인터페이스 회로의 동작은 3 개의 주요 동작 페이즈들로 분할될 수 있다: 자동-제로 (auto-zero: AZ) 페이즈, 전하 전달 (XFER) 페이즈 및 아날로그-대-디지털 변환 페이즈. 도 1a 는 AZ 페이즈 동안의 회로 구성을 도시하는 반면, 도 1b 는 XFER 페이즈 동안의 회로 구성을 도시한다. 아날로그-대-디지털 변환 페이즈는 2 개의 서브페이즈들, 즉 입력 추적 페이즈 및 도 2 와 관련하여 더 양호하게 설명되는 바와 같은 연속 근사화 레지스터 (SAR) 수렴 페이즈로 더 분할될 수도 있다. 전하들은 2 개의 전압 극성들 각각의 2 개의 연속 페이즈들 (즉, 전하 전달 주기 또는 지속기간을 정의하는 제 1 및 제 2 페이즈들), AZ 및 XFER 페이즈들을 적용함으로써 용량성 가속도계 센서 (3) 의 이동 전극으로부터 수집될 수도 있다. AZ 페이즈 동안, 인터페이스 회로 (5) 의 제 1 증폭기 (7) 는 리셋된다. 증폭기의 포지티브 입력 노드는 이 예에서 공통 모드 전압 (Vcm) 으로서 지칭되는 전압을 공급하는 전압원 (VCM1) 에 연결되는 반면, 제 1 증폭기 (7) 의 네거티브 입력 노드는 센서 (3) 에 연결된다. XFER 페이즈 동안, 전하들은 이들 전하들을 증폭기 출력 노드 (Aout) 에서의 출력 전압값 (Vout) 으로 변환하는 제 1 증폭기 (7) 로 전달된다. 도 1a 및 도 1b 에서 알수 있듯이, 제 1 커패시터 (C1) 는 제 2 전압원 (12) 에 연결되는 반면, 제 2 커패시터 (C2) 는 제 3 전압원 (13) 에 연결된다. 이들 2 개의 전압원들 (12, 13) 은 프로그래밍가능할 수도 있거나 그들은 공급 전압 (VDD 또는 VSS) 의 출력을 가질 수도 있다. 도 1a 에 도시된 바와 같이, AZ 페이즈 동안, 스위치 (S11) 가 폐쇄되고, 제 1 커패시터 (C1) 는 포지티브 공급 전압 (VDD) 을 지금 공급하는 제 2 전압원 (12) 에 연결되는 반면, 제 2 커패시터 (C2) 는 0 V 로 지금 세팅된 제 3 전압원에 연결되며, 즉 제 3 전압원 (13) 은 지금 그라운드되어 있다. 도 1b 에서 알 수 있듯이, XFER 페이즈 동안, 스위치 (S11) 가 먼저 개방되고, 제 2 전압원 (12) 은 0 V 로 세팅되는 반면, 제 3 전압원 (13) 은 이제 포지티브 공급 전압 (VDD) 을 공급한다. XFER 페이즈의 종단에서, 증폭기 출력 노드 (Aout) 에서의 출력 전압은,
Vout = VDD·(c1 - c2)/cf
이고, 여기서 cf 는 피드백 커패시터 (Cf) 의 커패시턴스이다.
노드 (Aout) 에서의 출력 전압값 (Vout) 은 아날로그-대-디지털 변환기 (ADC) (9) 에 의해 디지털화될 수 있다. SAR ADC 가 적당한 해상도를 갖는 저전력 설계를 위한 바람직한 후보라는 것이 잘 알려져 있다. 전하 재분배 방법에 기초한 ADC (9) 의 하나의 단일단 구현이 도 2 에 도시된다. 입력 추적 페이즈 동안, 스위치들 (S12 및 S22) 은 폐쇄되는 반면, 스위치들 (S32 및 S42) 은 개방된다. 스위치 (S32) 는 포지티브 공급 전압 (VDD) 을 공급하는 전압원 (VDD) 에 연결되는 반면, 스위치 (S42) 는 0 V 로 세팅되는 전압원 (VSS) 에 연결된다. 노드 (Aout) 에서의 입력 전압 (Vin) 은 커패시터 어레이 (Cdac) 에 의해 추적되며, 여기서 Vin = Vout 이다. 제 2 증폭기 (11) 는 입력 추적 페이즈 동안 증폭기로서 사용된다. SAR 수렴 페이즈 동안, 스위치들 (S12 및 S22) 은 개방되는 반면, 스위치들 (S32 및 S42) 은 SAR 알고리즘, 즉 이진 검색 알고리즘에 의해 제어된다. 제 2 증폭기 (11) 는 이 페이즈 동안만 비교기로서 사용된다. 포지티브 입력 노드는 공통 모드 전압 (Vcm) 을 공급하는 전압원 (VCM2) 에 연결된다. 입력 전압값 (Vin) 은 다음과 같이 디지털화되며,
Dout = Vin/VDD
여기서, Dout 은 양자화된 프랙셔널 (fractional) 값이다.
VDD 는 또한 가속도계 (1) 내의 ADC (9) 에 대한 기준 전압으로서 사용되기 때문에, 디지털화된 가속도는 다음으로서 표현될 수 있으며,
Dout = (c1 - c2)/cf
여기서, Dout 은 양자화된 프랙셔널 수이다.
가속도계 (1) 의 경우, 다음으로서 정의되는 이득을 튜닝할 수 있는 것이 또한 요구된다:
이득 = Dout/(c1 - c2) = 1/cf
보통 수 fF 내지 수십 fF 의 범위에 있는 c1-c2 값들을 수용하기 위해 피드백 커패시터 (Cf) 를 프로그램가능하게 만드는 것이 요구된다. 더욱이, 피드백 커패시터 (Cf) 는 작은 커패시터, 예를 들어 2g 모드 (하나의 g 는 지구의 표면에서의 중력에 기인한 가속도) 에서 80 fF 이다. 그러한 작은 커패시터를 프로그램가능하게 만들고 미세 그레인 (grain) 사이즈의 프로그램가능성, 예를 들어 80 fF 의 1% 를 갖는 것은 어렵다. 피드백 커패시터 (Cf) 가 플로팅 (floating) 커패시터이기 때문에, 프로그램가능성을 구현하기 위해 사용되는 스위치들의 기생 커패시턴스의 영향을 관리하는 것은 어렵다. 또, 가속도계 (1) 에 대한 예를 들어 2g, 4g, 8g 및 16g 의 큰 가속도 입력 범위를 수용하기 위해, cf 의 상이한 프로그램가능한 값들, 예를 들어 2g 범위 모드에서 80 fF, 4g 범위 모드에서 160 fF, 8g 범위 모드에서 320 fF 및 16g 범위 모드에서 640 fF 이 요구된다. 그레인 사이즈에 대한 프로그램가능성 요건들 및 범위 트리밍 양자 모두를 동시에 실현하도록 피드백 커패시터 (Cf) 를 구현하는 것은 매우 도전적이다.
특허 출원 US 2015/0268284 A1 은 가속도계 (MEMS) 와 인터페이싱하기 위한 장치 및 방법을 기술한다. 장치는 MEMS 커패시터에 링크된 인터페이스 회로를 포함한다. 인터페이스 회로는 스위치를 통해 MEMS 커패시터에 대한 입력에 연결된 증폭기 적분기를 포함한다. 증폭기의 출력은 커패시터 MEMS 상의 전하에 대해 출력 신호를 제공하는 비교기에 연결된다. 비교기의 출력과 증폭기 적분기 사이에 피드백 루프가 제공되며, 여기서 피드백 커패시터가 상기 장치의 이득을 또한 튜닝하기 위해 제공된다. 그것은 그레인 사이즈에 대한 프로그램가능성 요건들 및 범위 트리밍 양자 모두를 동시에 실현하도록 피드백 커패시터를 구현하도록 제공되지 않으며, 이것은 단점이다.
특허 출원 US 2010/0231237 A1 은 물리적 파라미터를 측정하기 위한 용량성 센서를 갖는 전자 회로를 기술한다. 그 센서는 차동으로 탑재된 2 개의 커패시터들을 포함하고, 그의 공통 전극은 전하 전달 증폭기의 하나의 입력에 연결된다. 적분기는 전하 전달 증폭기의 출력에 연결되고 동적 비교기에 의해 제어된다. 그레인 사이즈에 대한 프로그램가능성 요건들 및 범위 트리밍 양자 모두를 동시에 실현하도록 피드백 커패시터를 구현하기 위해 아무것도 제공되지 않으며, 이것은 단점이다.
특허 출원 US 2015/0280668 A1 은 용량성 프로그램가능 이득 증폭기를 기술하고 있지만, 그레인 사이즈 및 범위 트리밍을 동시에 용이하게 튜닝하기 위해 아무것도 제공되지 않으며, 이것은 단점이다.
본 발명의 목적은 용량성 가속도 센서 인터페이스 회로에서 증폭기 피드백 커패시터의 프로그램가능성 문제를 극복하는 것이다.
본 발명의 제 1 양태에 따르면, 청구항 1 에 기재된 바와 같은 용량성 가속도계 센서를 위한 인터페이스 회로가 제공된다.
제안된 새로운 솔루션은 이득 트리밍 및 범위 선택의 물리적 구현이 기존의 솔루션들에서보다 훨씬 용이하다는 이점을 가지며, 이는 프로그램가능성 부담이 이들 태스크들이 하나의 단일 커패시터에 의해 수행되는 기존의 솔루션들과는 대조적으로 상이한 커패시터들로 분할되기 때문이다. 더욱 구체적으로는, 본 발명에 따르면, 미세 사이즈 이득 트리밍은 그라운드된 커패시터에 의해 수행될 수도 있으며, 이것은 정밀한 이득 트리밍을 상대적으로 쉽게 만든다. 코어스 (coarse) 그레인 사이즈로 튜닝하는 가속도 범위 선택은 2 개의 플로팅 프로그램가능 커패시터들에 의해 수행될 수도 있다.
본 발명의 제 2 양태에 따르면, 청구항 9 에 기재된 바와 같은 인터페이스 회로를 포함하는 용량성 가속도계가 제공된다.
본 발명의 제 3 양태에 따르면, 청구항 11 에 기재된 바와 같은 인터페이스 회로를 동작시키는 방법이 제공된다.
본 발명의 다른 양태들은 여기에 첨부된 종속 청구항들에서 기재된다.
본 발명의 다른 특징들 및 이점들은 첨부된 도면들을 참조하여 비제한적인 예시의 실시형태의 다음의 설명으로부터 명백하게 될 것이다.
도 1a 는 하나의 예시의 종래 기술 솔루션에 따른 AZ 페이즈 동안의 용량성 가속도계를 도시하는 단순화된 회로도이다.
도 1b 는 하나의 예시의 종래 기술 솔루션에 따른 XFER 페이즈 동안의 용량성 가속도계를 도시하는 단순화된 회로도이다.
도 2 는 도 1a 및 도 1b 의 용량성 가속도계에서의 SAR 수렴 페이즈 동안의 예시의 ADC 회로를 도시하는 단순화된 회로도이다.
도 3 은 본 발명의 하나의 예에 따른 AZ 페이즈 동안의 용량성 가속도계를 도시하는 단순화된 회로도이다.
도 4 는 도 3 의 그러나 XFER 페이즈 동안의 용량성 가속도계이다.
도 5 는 도 3 의 그러나 SAR 수렴 페이즈 동안의 용량성 가속도계이다.
본 발명의 실시형태가 이제 첨부된 도면들을 참조하여 상세히 기술될 것이다. 본 발명은 2 개의 커패시터들을 포함하는 용량성 가속도계의 콘텍스트에서 기술될 것이다. 그러나, 개시된 용량성 가속도계는 2 개의 커패시터들을 포함하는 솔루션에 제한되지 않는다. 개시된 가속도계는 다축 가속도계 (예를 들어, 축들 x, y 및 z) 로서 동작할 수도 있다. 상이한 도면들에서 나타나는 동일하거나 대응하는 기능적 및 구조적 엘리먼트들은 동일한 참조 번호들이 할당된다.
도 3 은 본 발명의 예에 따른, 용량성 가속도계 또는 가속도계로서 간단히 지칭되는 용량성 가속도계 시스템 또는 디바이스 (1) 를 도시한다. 용량성 가속도계 센서 (3) 로서 동작하는 마이크로-전기-기계 시스템 (MEMS) 가 도시되어 있다. 이러한 예에서, 센서 (3) 는 제 1 전극, 제 2 전극 및 제 3 전극을 포함한다. 이러한 예에서, 모든 전극들은 금속 플레이트들과 같은 플레이트 전극들이고, 제 3 전극이 제 1 전극과 제 2 전극 사이에 위치되도록 서로 실질적으로 평행하게 배열된다. 더욱이, 이러한 예에 따르면, 제 1 및 제 2 전극들은 고정 전극들이며, 즉 그것들은 고정되어 있는 반면, 제 3 전극은 이동 전극이며, 즉 그것은 센서가 가속도를 겪는 경우 변위되도록 배열된다. 센서 (3) 가 임의의 가속도를 겪지 않는 경우, 이동 전극은 제 1 전극과 제 2 전극 사이에서 중앙에 위치된다. 제 1 및 제 3 전극들은 함께 제 1 커패시턴스 (c1) 을 갖는 제 1 감지 커패시터 (C1) 를 형성하는 반면, 제 2 및 제 3 전극들은 함께 제 2 커패시턴스 (c2) 를 갖는 제 2 감지 커패시터 (C2) 를 형성한다.
제 2 전압원 (12) 은 제 1 커패시터 (C1) 에 연결되는 반면, 제 3 전압원 (13) 은 제 2 커패시터 (C2) 에 연결된다. 전압원들은 공급 전압 VDD 또는 VSS 의 및/또는 다르게 조정된 출력을 가질 수 있다. 가속도계 센서 (3) 는 가속도를 힘으로 전달하기 위해 "힘 = 질량 x 가속도" 특성을 사용하며, 그 후 힘은 이동 전극에 연결된 스프링의 스프링 강성을 통한 이동 전극 변위 (x) 로 전달된다.
이동 전극 변위 (x) 는 차동 커패시턴스로서 지칭되는, 제 1 커패시턴스 (c1) 와 제 2 커패시턴스 (c2) 사이의 커패시턴스 차이를 생성한다. 차동 커패시턴스는 센서 (3) 에 연결된 집적회로 (IC) 인 인터페이스 전자 회로 또는 회로 (5) 에 의해 전하들로 변환된다. 이러한 목적을 위해, 가속도계는 제 1 및 제 2 커패시터들 (C1, C2) 에 걸친 제 2 및 제 3 전압원들 (12, 13) 을 사용함으로써 전압을 인가하는 스위칭 수단 (미도시) 을 포함할 수도 있다. 결과의 전하들은 인터페이스 회로 (5) 에 의해 수집 및 측정된다. 전하들의 수는 차동 커패시턴스에 그리고 제 1 및 제 2 커패시터들 (C1, C2) 에 걸쳐 인가된 전압에 비례한다.
인터페이스 회로 (5) 는 2 개의 입력들, 즉 제 1 의, 네거티브 입력 노드 (23) 및 제 2 의, 포지티브 입력 노드를 갖는 증폭기 (15) 를 포함한다. 포지티브 입력은 공통 모드 전압 (Vcm) 을 공급하는 제 1 전압원 (17) 에 연결된다. 이러한 예에서의 네거티브 입력은 이동 전극에 연결된다. 제 1 피드백 회로 (19) 또는 브랜치는 증폭기 (15) 의 출력 노드 (21) 와 네거티브 입력 노드 (23) 사이에 배열된다. 제 1 피드백 회로 (19) 는 제 1 스위치 (S1) 를 포함한다. 네거티브 입력 노드 (23) 와 출력 노드 (21) 사이의 커패시턴스는 피드백 커패시터 (Cf) 또는 제 1 프로그램가능한 커패시터로서 지칭되는 제 3 커패시터의 피드백 커패시턴스 (cf) 이다. 피드백 커패시턴스 (Cf) 는 제 2 피드백 회로 (25) 또는 브랜치의 부분이다. 제 2 피드백 회로는 또한 피드백 커패시터 (Cf) 와 직렬인 출력 노드 (21) 와 피드백 커패시터 (Cf) 사이의 제 2 스위치 (S2) 를 포함한다. 제 3 스위치 (S3) 는 제 3 스위치 (S3) 의 제 1 측 또는 단이 피드백 커패시터 (Cf) 와 제 2 스위치 (S2) 사이의 제 1 회로 노드 (26) 에 연결되는 반면, 제 3 스위치 (S3) 의 제 2 측 또는 단이 그라운드에 연결되도록 제 2 피드백 회로 (25) 에 연결된다. 제 3 스위치 (S3) 는 또한 제 2 피드백 회로 (25) 의 부분으로서 고려될 수도 있다.
제 2 프로그램가능 커패시터로서도 지칭되는 제 4 커패시터 (Cref) 는 네거티브 입력 노드 (23) 와 제 2 회로 노드 (27) 사이에 연결된다. 제 3 프로그램 가능 커패시터로서도 지칭되는 제 5 커패시터 (Cp) 는 또한 제 5 커패시터 (Cp) 의 제 1 측 또는 전극이 제 2 회로 노드 (27) 에 연결되도록 이러한 회로 노드에 연결되는 반면, 제 5 커패시터 (Cp) 의 제 2 측 또는 전극은 그라운드된다. 제 4 스위치 (S4) 는 그 스위치의 제 1 단은 제 2 회로 노드 (27) 에 연결되는 반면, 제 4 스위치 (S4) 의 제 2 단은 그라운드되도록 제 3 프로그램가능 커패시터 (Cp) 와 병렬로 제공된다. (이러한 예에서 프로그램가능하지 않은) 커패시터들 (Cdac) 의 세트 또는 커패시터 어레이는 또한 제 2 프로그램가능 커패시터 (Cref) 와 직렬이 되도록 제 2 회로 노드 (27) 와 연결된다. 커패시터들 (Cdac) 의 세트의 제 1 전극들은 제 2 회로 노드 (27) 에 연결되지만, 커패시터들 (Cdac) 의 세트의 제 2 전극들은 제 3 회로 노드 (29) 에 연결된다.
제 1 세트의 스위치들 (S6) 은 이 예에서 0 V 로 세팅되는 제 4 전압원 (32) 과 제 3 회로 노드 (29) 사이에 연결된다. 제 2 세트의 스위치들 (S7) 은 제 1 세트의 스위치들 (S6) 과 병렬이고, 이 예에서 포지티브 공급 전압 (VDD) 을 공급하도록 배열되는 제 5 전압원 (33) 과 제 3 회로 노드 (29) 사이에 연결된다. 제 1 및 제 2 세트의 스위치들 (S6, S7) 은 각각 병렬의 복수의 스위치들을 포함한다.
제안된 아날로그 전단 인터페이스 회로 (5) 는 도 1a 의 전하 획득 회로 또는 인터페이스 회로 (5) 와 도 2 의 SAR ADC 회로를 결합함으로써 부분적으로 도출된다. 도 3 의 제 1 및 제 2 커패시터들 (C1, C2) 및 피드백 커패시터 (Cf) 는 도 1a 의 그것들과 동일한 역할들을 갖는다. 도 3 의 커패시터들 (Cdac) 의 세트는 전하 재분배 방법에 기초한 도 2 의 SAR ADC 의 전통적인 커패시터 어레이일 수도 있다. 제 2 프로그램가능 커패시터 (Cref) 는 커패시터들 (Cdac) 의 세트와 증폭기 (15) 사이에 삽입된다. 본 발명에 따르면, 제 3 프로그램가능 그라운드된 커패시터 (Cp) 는 제안된 아날로그 전단의 이득을 트리밍하기 위해 사용되는 반면, 제 1 프로그램가능 커패시터, 즉 피드백 커패시터 (Cf), 및 제 2 프로그램가능 커패시터 (Cref) 는 가속도들, 예를 들어 2g, 4g, 8g 및 16g 의 상이한 입력 범위들을 수용하도록 프로그램가능하다. 제안된 아날로그 전단 회로 (5) 의 동작은 3 개의 페이즈들로 분할될 수 있다: 자동-제로 (AZ) 페이즈, 전하 전달 (XFER) 페이즈 및 SAR 수렴 페이즈.
도 3 은 AZ 페이즈 동안의 회로 구성을 도시한다. 이러한 구성에서, 제 1, 제 2, 제 4 및 제 5 스위치들 (S1, S2, S4, S5) 및 제 1 세트의 스위치들 (S6) 은 폐쇄되는 반면, 제 3 스위치 (S3) 및 제 2 세트의 스위치들 (S7) 은 개방된다. 본 설명에서, 전기 스위치는 그것이 도전성일 때, 즉 도전 경로를 회복할 때 폐쇄된다고 말해지고, 그것은 그것이 도전성이 아닐 때, 즉 도전 경로가 제거될 때 개방된다고 말해진다. 더욱이, 제 2 전압원 (12) 은 0 V 로 세팅되는 반면, 제 3 전압원 (13) 은 이제 포지티브 공급 전압 (VDD) 으로 세팅된다. 도 3 내지 도 5 에 도시된 모든 3 개의 구성들에서, 제 4 전압원은 0 V 로 세팅되는 반면, 제 5 전압원은 포지티브 공급 전압 (VDD) 을 공급한다. AZ 페이즈 동안, 제 1, 제 2 및 제 3 프로그램가능 커패시터들 (Cf, Cref, Cp) 에서의 및 커패시터들 (Cdac) 의 세트에서의 전하들은 초기 상태로 세팅되거나 리셋된다.
도 4 는 XFER 페이즈 동안의 회로 구성을 도시한다. 제 2, 제 4, 및 제 5 스위치들 (S2, S4, S5) 및 제 1 세트의 스위치들 (S6) 은 폐쇄되는 반면, 제 1 및 제 3 스위치들 (S1, S3) 및 제 2 세트의 스위치들 (S7) 은 개방된다. 제 2 전압원 (12) 은 이제 포지티브 공급 전압 (VDD) 을 공급하는 반면, 제 3 전압원 (13) 은 이제 O V 로 세팅된다. 즉, 제 1 커패시터 (C1) 는 이제 포지티브 공급 전압 (VDD) 에 연결되는 반면, 제 2 커패시터 (C2) 는 0 V 에 연결된다. 이러한 구성에 의해, 일부 전하들이 제 1 프로그램가능 커패시터 (Cf) 로 주입된다. 증폭기 출력 노드 (21) 에서 측정된 출력 전압 (Vout) 은 다음과 같이 계산될 수 있다:
Vout = VDD·(c1 - c2)/cf
도 5 는 SAR 수렴 페이즈 동안의 회로 구성을 도시한다. 제 3 스위치 (S3) 는 폐쇄되는 반면, 제 1, 제 2, 제 4 및 제 5 스위치들 (S1, S2, S4 및 S5) 은 개방된다. AZ 및 XFER 페이즈들과는 대조적으로, 이러한 구성에서, 증폭기 (15) 는 포지티브 및 네거티브 입력 노드들에서의 전압값들을 비교하는 비교기로서 동작한다. 제 1 및 제 2 세트의 스위치들 (S6 및 S7) 은 SAR 알고리즘, 즉 이진 검색 알고리즘에 의해 제어된다. 증폭기 입력 커패시턴스 또는 감지된 가속도 값은 다음과 같이 디지털화된다:
Dout = ((c1 - c2)/cref)·(cdac/(cdac + cref + cp))
여기서, Dout 은 양자화된 프랙셔널 값이다. 아날로그 전단 인터페이스 회로 (5) 의 이득은 다음과 같이 계산될 수 있다:
이득 = Dout/(c1 - c2) = (1/cref)·(cdac/(cdac + cref + cp))
여기서, cref 는 제 2 프로그램가능 커패시터 (Cref) 의 커패시턴스이고, cdac 은 커패시터들 (Cdac) 의 세트의 커패시턴스이며 cp 는 제 3 프로그램가능 커패시터 (Cp) 의 커패시턴스이다.
제안된 인터페이스 회로 (5) 에서, 예를 들어 2g, 4g, 8g 및 16g 사이의 가속도 범위 선택은 코어스 증분들로 제 1 및 제 2 프로그램가능 커패시터들 (Cf, Cref) 에 의해 구현될 수 있다. 이것은 이들 2 개의 커패시터들의 커패시턴스 값들이 2g 모드에서 작을지라도 실현가능하다. 제 1 및 제 2 프로그램가능 커패시터들 (Cf 및 Cref) 은 이 예에서 동일한 커패시턴스 값들 (cf, cref) 을 갖는다는 것을 유의해야 한다. 따라서, 제 2 프로그램가능 커패시터 (Cref) 는 제 1 프로그램가능 커패시터 (Cf) 의 복제로서 고려될 수 있거나, 그 역도 성립한다. 아날로그 이득 트리밍은 미세 그레인 사이즈로 또는 작은 증분들로 제 3 프로그램가능 커패시터 (Cp) 에 의해 구현될 수 있다. 이것은 제 3 프로그램가능 커패시터 (Cp) 가 그라운드되기 때문에 실현가능하다. 플로팅 커패시터들보다 그라운드된 커패시터들을 양호한 정밀도로 프로그래밍하는 것이 훨씬 더 쉽다는 것을 유의해야 한다. 따라서, 예를 들어 도 1a 의 구성에서 플로팅 커패시터 (Cf) 보다 제 3 프로그램가능 커패시터 (Cp) 의 작은 스텝 사이즈로 정밀한 프로그래밍을 구현하는 것이 훨씬 덜 도전적이다.
요약하면, 본 발명은 센서 (3) 에 의해 감지된 가속도 값을 측정하기 위한 용량성 가속도계 센서 (3) 를 위한 인터페이스 회로 (5) 에 관한 것이다. 인터페이스 회로 (5) 는 복수의 전기 스위치들 (S1 - S7) 및 3 개의 프로그램가능 커패시터들 (Cf, Cref, Cp) 을 포함한다. 2 개의 프로그램가능 커패시터들 (Cf, Cref) 은 가속도 범위 선택을 구현하도록 배열되는 반면, 하나의 프로그램가능 커패시터 (Cp) 는 인터페이스 회로 (5) 의 이득 트리밍을 구현하도록 배열된다. 도면들에서, 제 1, 제 4, 및 제 5 전압원들 (17, 32, 33) 은 인터페이스 회로 (5) 의 외부에 있는 것으로서 도시되지만, 본 발명의 변형에 따르면, 그것들은 인터페이스 회로 (5) 의 부분이다.
본 발명이 도면들 및 상기의 설명에서 상세히 도시 및 기술되었지만, 그러한 도시 및 설명은 설명적이거나 예시적인 것이고, 제한적인 것이 아니라고 고려되어야 하며, 본 발명은 개시된 실시형태에 제한되지 않는다. 다른 실시형태들 및 변형들은 도면들, 개시 및 첨부된 청구범위의 연구에 기초하여, 청구된 발명을 수행할 때 당업자들에 의해 달성될 수 있다.
청구범위에서, 단어 "포함하는" 은 다른 엘리먼트들 또는 단계들을 배제하지 않고, 부정관사 "a" 또는 "an" 은 복수를 배제하지 않는다. 상이한 특징들이 상호 상이한 종속항들에 기재된다는 단순한 사실은 이들 특징들의 조합이 이롭게 사용될 수 없다는 것을 나타내지 않는다. 청구범위에서의 임의의 참조 부호들은 본 발명의 범위를 제한하는 것으로서 해석되지 않아야 한다.

Claims (15)

  1. 용량성 가속도계 센서 (3) 에 의해 감지된 가속도 값을 측정하기 위한 상기 용량성 가속도계 센서 (3) 를 위한 인터페이스 회로 (5) 로서,
    - 상기 센서 (3) 에 연결된 제 1 입력 노드 (23), 제 1 전압원 (17) 에 연결된 제 2 입력 노드, 및 출력 노드 (21) 를 포함하는 증폭기 (15);
    - 상기 제 1 입력 노드 (23) 와 상기 출력 노드 (21) 사이의 제 1 스위치 (S1) 를 포함하는 제 1 증폭기 피드백 회로 (19);
    - 상기 제 1 입력 노드 (23) 와 상기 출력 노드 (21) 사이의, 그리고
    제 1 프로그램가능 커패시터 (Cf) 및 상기 제 1 프로그램가능 커패시터 (Cf) 와 직렬인 제 2 스위치 (S2), 및
    상기 제 1 프로그램가능 커패시터 (Cf) 와 상기 제 2 스위치 (S2) 사이의 제 1 회로 노드 (26) 에, 및 제 1 그라운드 노드에 연결된 제 3 스위치 (S3)
    를 포함하는 제 2 증폭기 피드백 회로 (25);
    - 제 2 프로그램가능 커패시터 (Cref) 로서, 상기 제 1 입력 노드 (23) 및 제 2 회로 노드 (27) 에 연결되고, 가속도 범위 선택이 상기 제 1 및 제 2 프로그램가능 커패시터들 (Cf, Cref) 에 의해 구현되는, 상기 제 2 프로그램가능 커패시터 (Cref);
    - 상기 제 2 프로그램가능 커패시터 (Cref) 와 직렬이고, 상기 제 2 회로 노드 (27) 에 그리고 스위치들 (S6, S7) 의 세트를 통해 전압원들 (32, 33) 의 세트에 연결된 커패시터들 (Cdac) 의 세트;
    - 제 3 프로그램가능 커패시터 (Cp) 로서, 제 2 그라운드 노드와 상기 제 2 회로 노드 (27) 사이에 연결되고, 상기 인터페이스 회로 (5) 의 이득 트리밍이 상기 제 3 프로그램가능 커패시터 (Cp) 의 커패시턴스 값을 조정함으로써 구현되는, 상기 제 3 프로그램가능 커패시터 (Cp); 및
    - 상기 제 3 프로그램가능 커패시터 (Cp) 와 병렬이고 상기 제 2 회로 노드 (27) 와 상기 제 2 그라운드 노드 사이에 연결된 제 4 스위치 (S4) 를 포함하는, 용량성 가속도계 센서 (3) 를 위한 인터페이스 회로 (5).
  2. 제 1 항에 있어서,
    상기 인터페이스 회로 (5) 는 상기 제 1 입력 노드 (23) 와 상기 센서 (3) 사이에 제 5 스위치 (S5) 를 더 포함하는, 용량성 가속도계 센서 (3) 를 위한 인터페이스 회로 (5).
  3. 제 2 항에 있어서,
    스위치들 (S6, S7) 의 상기 세트는 제 6 스위치 (S6) 및 상기 제 6 스위치 (S6) 와 병렬인 제 7 스위치 (S7) 를 포함하는, 용량성 가속도계 센서 (3) 를 위한 인터페이스 회로 (5).
  4. 제 3 항에 있어서,
    상기 제 6 스위치 (S6) 및 상기 제 7 스위치 (S7) 는 각각 병렬의 복수의 스위치들을 포함하는, 용량성 가속도계 센서 (3) 를 위한 인터페이스 회로 (5).
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 프로그램가능 커패시터들 (Cf, Cref) 의 커패시턴스 값들은 실질적으로 동일한, 용량성 가속도계 센서 (3) 를 위한 인터페이스 회로 (5).
  6. 제 1 항에 있어서,
    상기 증폭기 (15) 는 상기 제 1 및 제 2 스위치들 (S1, S2) 이 개방될 때 비교기로서 동작하도록 배열되는, 용량성 가속도계 센서 (3) 를 위한 인터페이스 회로 (5).
  7. 제 1 항에 있어서,
    상기 제 2 스위치 (S2) 는 상기 출력 노드 (21) 와 상기 제 1 회로 노드 (26) 사이에 연결되는, 용량성 가속도계 센서 (3) 를 위한 인터페이스 회로 (5).
  8. 제 1 항에 있어서,
    상기 제 1 입력 노드 (23) 는 상기 증폭기 (15) 의 네거티브 입력 노드인 반면, 상기 제 2 입력 노드는 상기 증폭기 (15) 의 포지티브 입력 노드인, 용량성 가속도계 센서 (3) 를 위한 인터페이스 회로 (5).
  9. 제 1 항에 따른 상기 인터페이스 회로 (5) 를 포함하고,
    제 2 전압원 (12) 에 연결된 제 1 커패시터 (C1), 제 3 전압원 (13) 에 연결된 제 2 커패시터 (C2) 를 포함하는 상기 용량성 가속도계 센서 (3),
    스위치들 (S6, S7) 의 상기 세트에 연결된 제 4 전압원 (32) 및 제 5 전압원 (33) 을 더 포함하는, 용량성 가속도계 (1).
  10. 제 9 항에 있어서,
    상기 제 2 및 제 3 전압원들 (12, 13) 은 프로그램가능한 전압원들인, 용량성 가속도계 (1).
  11. 제 1 항에 따른 인터페이스 회로 (5) 를 동작시키는 방법으로서,
    상기 센서 (3) 의 가속도 범위 변동들을 고려하기 위해 상기 제 1 및 제 2 프로그램가능 커패시터들 (Cf, Cref) 의 커패시턴스 값들을 조정하는 단계, 및/또는
    상기 인터페이스 회로 (5) 의 이득 트리밍을 구현하기 위해 상기 제 3 프로그램가능 커패시터 (Cp) 의 커패시턴스 값을 조정하는 단계를 포함하는, 인터페이스 회로 (5) 를 동작시키는 방법.
  12. 제 11 항에 있어서,
    상기 방법은 제 1 동작 페이즈 동안 상기 제 1, 제 2 및 제 3 프로그램가능 커패시터들 (Cf, Cref, Cp) 및 커패시터들 (Cdac) 의 상기 세트를 초기화하는 단계를 더 포함하고,
    상기 제 1 동작 페이즈 동안 상기 제 1, 제 2 및 제 4 스위치들 (S1, S2, S4) 은 폐쇄되는 반면, 상기 제 3 스위치 (S3) 는 개방되는, 인터페이스 회로 (5) 를 동작시키는 방법.
  13. 제 11 항에 있어서,
    상기 방법은 제 2 동작 페이즈 동안 상기 센서 (3) 로부터 상기 제 1 프로그램가능 커패시터 (Cf) 로 전하들을 주입하는 단계를 더 포함하고,
    상기 제 2 동작 페이즈 동안 상기 제 1 및 제 3 스위치들 (S1, S3) 은 개방되는 반면, 상기 제 2 및 제 4 스위치들 (S2, S4) 은 폐쇄되는, 인터페이스 회로 (5) 를 동작시키는 방법.
  14. 제 11 항에 있어서,
    상기 센서 (3) 는 제 2 전압원 (12) 에 연결된 제 1 커패시터 (C1), 제 3 전압원 (13) 에 연결된 제 2 커패시터 (C2) 를 포함하고,
    상기 방법은 상기 제 2 동작 페이즈 동안 상기 제 2 및 제 3 전압원들 (12, 13) 의 전압값들을 인버팅하는 단계를 포함하는, 인터페이스 회로 (5) 를 동작시키는 방법.
  15. 제 11 항에 있어서,
    상기 방법은,
    상기 센서 (3) 와 상기 인터페이스 회로 (5) 사이의 제 5 스위치를 개방함으로써 상기 인터페이스 회로 (5) 로부터 상기 센서 (3) 를 분리하는 단계, 및
    제 3 동작 페이즈 동안 상기 증폭기 (15) 의 입력 커패시턴스를 디지털 값으로 변환하는 단계를 더 포함하고,
    상기 제 3 동작 페이즈 동안 상기 제 1, 제 2 및 제 4 스위치들 (S1, S2, S4) 은 개방되는 반면, 상기 제 3 스위치 (S3) 는 폐쇄되는, 인터페이스 회로 (5) 를 동작시키는 방법.


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