JP5930816B2 - Switch circuit - Google Patents

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Description

この発明は半導体スイッチング素子を使用したスイッチングロスの小さいスイッチ回路に関するものである。   The present invention relates to a switch circuit using a semiconductor switching element and having a small switching loss.

スイッチの開閉に使用されるスイッチング素子では、スイッチが閉状態（ＯＮ状態）のときの抵抗成分（以下ＯＮ抵抗と称す）が重要なパラメータとなる。すなわち、スイッチがＯＮの時の信号強度の損失（スイッチングロス）を抑えるために、スイッチング素子のＯＮ抵抗は極力低いことが望ましい。   In a switching element used for opening and closing a switch, a resistance component (hereinafter referred to as ON resistance) when the switch is in a closed state (ON state) is an important parameter. That is, it is desirable that the ON resistance of the switching element is as low as possible in order to suppress loss of signal strength (switching loss) when the switch is ON.

ＯＮ抵抗を低くするために、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）をスイッチング素子として用いることが一般的である。   In order to lower the ON resistance, a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) is generally used as a switching element.

ＭＯＳＦＥＴを使用した例としては、例えば、ＭＯＳＦＥＴを用いた降圧型ＤＣ−ＤＥＣコンバータがある（特許文献１）。この例では、ＭＯＳＦＥＴをＯＮ状態にするゲート駆動信号を定電圧回路を用いて一定電圧にし、広範囲の入力電圧の変化に対してＭＯＳＦＥＴのゲート駆動電圧の最大値が変化しないようにしている。   As an example using a MOSFET, for example, there is a step-down DC-DEC converter using a MOSFET (Patent Document 1). In this example, the gate drive signal for turning on the MOSFET is set to a constant voltage by using a constant voltage circuit so that the maximum value of the gate drive voltage of the MOSFET does not change with respect to a change in a wide range of input voltages.

しかし、大電圧、大電流の用途に適用するスイッチに対しては、スイッチング素子のＯＮ抵抗を更に低くする必要がある。しかし、ＯＮ抵抗を更に低くするためにはＭＯＳＦＥＴのゲート長を大きくしなければならず、スイッチのサイズが大きくなる。そのため、大電圧、大電流の用途に適用するスイッチに対しては、スイッチング素子として、単位ゲート長あたりのＯＮ抵抗がＭＯＳＦＥＴよりも低い横型のＭＯＳＦＥＴ、すなわちＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ−Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が適用されている。   However, it is necessary to further reduce the ON resistance of the switching element for a switch applied to a large voltage and large current application. However, in order to further reduce the ON resistance, the gate length of the MOSFET must be increased, which increases the size of the switch. Therefore, for a switch applied to a large voltage and large current application, as a switching element, a lateral MOSFET whose ON resistance per unit gate length is lower than that of the MOSFET, that is, LDMOS (Laterally-Diffused Metal-Oxide-Semiconductor). Has been applied.

ＬＤＭＯＳに関しては、素子を生成する際の不純物濃度の制御を行い、バイポーラで動作するＬＤＭＯＳにおけるスイッチングロスを低減したり（特許文献２）、耐圧特性を向上させたり（特許文献３）するなど各種の工夫がなされている。   Regarding LDMOS, various impurity levels are controlled by controlling the impurity concentration when generating an element, reducing switching loss in an LDMOS operating in a bipolar manner (Patent Document 2), and improving the breakdown voltage characteristics (Patent Document 3). Ingenuity has been made.

特開平05-304768号公報JP 05-304768 A 特開2010-251627号公報JP 2010-251627 A 特開平04-309234号公報JP 04-309234 A

一方、ＬＤＭＯＳではソース電極とドレイン電極間の耐圧値に比較して、ゲート電極とソース電極間の耐圧値が小さい。そのため、特に単一電源回路における電源スイッチにＬＤＭＯＳを使用する場合は、スイッチングを行う制御信号をゲート電極に印加したときのゲート電極の電圧とソース電極の電圧との電圧差が、ゲート電極とソース電極間の耐圧値を超えてしまうことがあり、そのためにＬＤＭＯＳが破壊される恐れがある。従って、このような場合には、スイッチング素子としてＬＤＭＯＳを使用できず、単位ゲート長あたりのＯＮ抵抗の大きい通常のＭＯＳＦＥＴを使用しなければならなくなる。そのため、ＬＤＭＯＳを使用したスイッチ回路と同じスイッチングロスのスイッチ回路にするには、スイッチング素子のチップ面積が大きくなり、スイッチ回路の小型化が制限されていた。   On the other hand, in LDMOS, the withstand voltage value between the gate electrode and the source electrode is smaller than the withstand voltage value between the source electrode and the drain electrode. Therefore, in particular, when an LDMOS is used for a power switch in a single power supply circuit, the voltage difference between the gate electrode voltage and the source electrode voltage when a control signal for switching is applied to the gate electrode is The breakdown voltage value between the electrodes may be exceeded, which may cause the LDMOS to be destroyed. Therefore, in such a case, an LDMOS cannot be used as a switching element, and a normal MOSFET having a large ON resistance per unit gate length must be used. Therefore, in order to make a switch circuit having the same switching loss as that of a switch circuit using LDMOS, the chip area of the switching element is increased, and downsizing of the switch circuit is limited.

特許文献１に開示されている発明は、ＭＯＳＦＥＴの利用に関するものであり、スイッチ回路の小型化は図れない。特許文献２に開示されている発明は、耐圧特性を維持しつつスイッチングロスを低減するというものであり、大電圧、大電流の用途に適用するためには、スイッチイング素子としての耐圧特性は必ずしも十分ではない。また、特許文献３に開示されている発明は耐圧特性を改善するための発明ではあるが、やはり、大電圧、大電流の用途に適用するためには、スイッチイング素子としての耐圧特性の改善は必ずしも十分なものではない。従って、これらの発明によっても、耐圧特性の点でＬＤＭＯＳの利用は限定されてしまい、スイッチ回路の小型化も制限されてしまう。   The invention disclosed in Patent Document 1 relates to the use of a MOSFET, and the switch circuit cannot be reduced in size. The invention disclosed in Patent Document 2 is to reduce the switching loss while maintaining the withstand voltage characteristics, and the withstand voltage characteristics as a switching element are not necessarily required for application to a large voltage and large current. Not enough. Moreover, although the invention disclosed in Patent Document 3 is an invention for improving the withstand voltage characteristic, the improvement of the withstand voltage characteristic as a switching element is still necessary in order to be applied to a large voltage and large current application. Not always enough. Therefore, these inventions also limit the use of LDMOS in terms of withstand voltage characteristics and limit the miniaturization of the switch circuit.

本発明は、上記の事情に鑑みて、小型化が可能で、耐圧特性の優れたスイッチングロスの小さいスイッチ回路を提供することを目的とする。   In view of the above circumstances, an object of the present invention is to provide a switch circuit that can be downsized and has excellent withstand voltage characteristics and a small switching loss.

上記目的を達成するために、本発明に係るスイッチ回路は、スイッチング素子として用いられ、ゲート電極を、ソース電極とドレイン電極との間の電流路の開閉を制御する開閉制御信号の入力側電極とするＬＤＭＯＳと、前記ドレイン電極の電圧を電圧検出値として検出する電圧検出回路と、前記開閉制御信号及び前記電圧検出値を入力し、検出された前記ドレイン電極の電圧であるドレイン電圧から前記ソース電極の電圧であるソース電圧を求め、該ソース電圧と前記開閉制御信号の電圧との電圧差が、耐圧値を超えないように前記開閉制御信号の電圧を変換して前記ゲート電極に印加する電圧生成回路と、を備える。 In order to achieve the above object, a switch circuit according to the present invention is used as a switching element, and includes a gate electrode, an input-side electrode of an opening / closing control signal for controlling opening / closing of a current path between a source electrode and a drain electrode. wherein the LDMOS, the voltage before Symbol drain electrodes and a voltage detection circuit for detecting a voltage detection value, and inputs the switching control signal and the voltage detection value, the drain voltage is a voltage of said detected drain electrodes A source voltage which is a voltage of the source electrode is obtained, and the voltage of the switching control signal is converted and applied to the gate electrode so that a voltage difference between the source voltage and the voltage of the switching control signal does not exceed a withstand voltage value. A voltage generation circuit.

本発明に係るスイッチ回路によれば、スイッチング素子としてＬＤＭＯＳを使用し、ＬＤＭＯＳの開閉を制御するための開閉制御信号をＬＤＭＯＳのゲート電極に印加する際、開閉制御信号の印加時のゲート電極／ソース電極間の電圧差が、ゲート電極／ソース電極間の耐圧値以下になるように開閉制御信号の電圧を変換してゲート電極に印加するため、従来のＭＯＳＦＥＴをスイッチング素子として使用したスイッチ回路と比較して小型化が可能で、耐圧特性の優れた、スイッチングロスの小さいスイッチ回路を提供することができる。   According to the switch circuit of the present invention, when using an LDMOS as a switching element and applying an open / close control signal for controlling the open / close of the LDMOS to the gate electrode of the LDMOS, the gate electrode / source at the time of applying the open / close control signal Compared with a switch circuit using a conventional MOSFET as a switching element because the voltage of the switching control signal is converted and applied to the gate electrode so that the voltage difference between the electrodes is less than the withstand voltage value between the gate electrode and the source electrode. Thus, it is possible to provide a switch circuit that can be miniaturized and has excellent withstand voltage characteristics and a small switching loss.

本発明の実施形態１に係るスイッチ回路の構成例を示すブロック図である。It is a block diagram which shows the structural example of the switch circuit which concerns on Embodiment 1 of this invention. 実施形態１に係るスイッチ回路の電圧生成回路の構成例を示すブロック図である。3 is a block diagram illustrating a configuration example of a voltage generation circuit of the switch circuit according to the first embodiment. FIG. 実施形態２に係るスイッチ回路の構成例を示すブロック図である。6 is a block diagram illustrating a configuration example of a switch circuit according to Embodiment 2. FIG. 実施形態２の変形例に係るスイッチ回路の構成例を示すブロック図である。10 is a block diagram illustrating a configuration example of a switch circuit according to a modification of the second embodiment. FIG.

（実施形態１）
図１に本発明の実施形態１に係るスイッチ回路の構成例を示す。図１においてスイッチ回路１はＬＤＭＯＳ２と、電圧検出回路３と、電圧生成回路４と、入力端子５と、出力端子６と、制御端子７とを備える。なお、図１はＬＤＭＯＳ２としてＮ型ＬＤＭＯＳを使用した例である。 (Embodiment 1)
FIG. 1 shows a configuration example of a switch circuit according to Embodiment 1 of the present invention. In FIG. 1, the switch circuit 1 includes an LDMOS 2, a voltage detection circuit 3, a voltage generation circuit 4, an input terminal 5, an output terminal 6, and a control terminal 7. FIG. 1 shows an example in which an N-type LDMOS is used as the LDMOS 2.

ＬＤＭＯＳ２は、スイッチング素子として使用され、ＬＤＭＯＳ２のゲート電極Ｇに入力される開閉制御信号により、ＬＤＭＯＳ２のドレイン電極Ｄとソース電極Ｓとの間の電流経路の開閉が制御される。Ｎ型ＬＤＭＯＳの場合は、閉状態（ＯＮ状態）では、電流は、ドレイン電極Ｄからソース電極Ｓに向かって流れる。ＬＤＭＯＳ２のドレイン電極Ｄには、入力端子５を介して入力信号が入力され、ソース電極Ｓからは出力端子６を介して出力信号が出力される。ゲート電極Ｇには、制御端子７を介して入力される開閉制御信号に基づき生成されるゲート電圧Ｖｇが入力される。この生成されたゲート電圧Ｖｇが新たな開閉制御信号となる。   The LDMOS 2 is used as a switching element, and the opening / closing control signal input to the gate electrode G of the LDMOS 2 controls the opening / closing of the current path between the drain electrode D and the source electrode S of the LDMOS 2. In the case of an N-type LDMOS, current flows from the drain electrode D toward the source electrode S in the closed state (ON state). An input signal is input to the drain electrode D of the LDMOS 2 via the input terminal 5, and an output signal is output from the source electrode S via the output terminal 6. A gate voltage Vg generated based on an open / close control signal input via the control terminal 7 is input to the gate electrode G. The generated gate voltage Vg becomes a new opening / closing control signal.

電圧検出回路３は、ＬＤＭＯＳ２のソース電極Ｓの電圧（以下ではソース電圧と呼び、図１ではこれをＶｓで示す。）を検出し、検出信号として電圧生成回路４に送信する。電圧検出回路３は、通常の電圧計などの測定回路で容易に構成することができる。   The voltage detection circuit 3 detects the voltage of the source electrode S of the LDMOS 2 (hereinafter referred to as a source voltage, which is indicated by Vs in FIG. 1), and transmits it to the voltage generation circuit 4 as a detection signal. The voltage detection circuit 3 can be easily configured with a measurement circuit such as a normal voltmeter.

電圧生成回路４は、制御端子７を介して開閉制御信号を入力すると共に、電圧検出回路３で検出されたソース電圧Ｖｓを検出信号として入力し、検出されたソース電圧Ｖｓと、入力された開閉制御信号の電圧との間の電圧差が所定の閾値を超えないように、開閉制御信号の電圧を変換し、電圧変換された開閉制御信号をゲート電圧ＶｇとしてＬＤＭＯＳ２のゲート電極Ｇに出力する。   The voltage generation circuit 4 inputs an open / close control signal via the control terminal 7 and also inputs the source voltage Vs detected by the voltage detection circuit 3 as a detection signal, and the detected source voltage Vs and the input open / close The voltage of the switching control signal is converted so that the voltage difference with the voltage of the control signal does not exceed a predetermined threshold value, and the voltage-converted switching control signal is output to the gate electrode G of the LDMOS 2 as the gate voltage Vg.

所定の閾値とは、ＬＤＭＯＳ２のゲート電極Ｇとソース電極Ｓとの間の耐圧値（この電圧は図１ではＶｔｇｓとして示されている。）である。この耐圧値は仕様値としてカタログ等に記載されている。なお、ドレイン電極Ｄとソース電極Ｓとの間の耐圧値は、図１ではＶｔｄｓとして示されており、この耐圧値も仕様値としてカタログ等に記載されている。   The predetermined threshold is a breakdown voltage value between the gate electrode G and the source electrode S of the LDMOS 2 (this voltage is indicated as Vtgs in FIG. 1). This withstand voltage value is described in the catalog as a specification value. Note that the withstand voltage value between the drain electrode D and the source electrode S is shown as Vtds in FIG. 1, and this withstand voltage value is also described in the catalog as a specification value.

図２に電圧生成回路４の構成例を示す。電圧生成回路４は差分回路４０と、比較回路４１と、変換回路４２とを備える。   FIG. 2 shows a configuration example of the voltage generation circuit 4. The voltage generation circuit 4 includes a difference circuit 40, a comparison circuit 41, and a conversion circuit 42.

差分回路４０は、開閉制御信号を電圧生成回路４の開閉制御信号入力端子４４を経由して入力し、また電圧検出回路３で検出されたソース電圧Ｖｓを、電圧生成回路４の検出電圧入力端子４３を経由して入力し、両者の差分である電圧差ΔＶを求めて、これを出力する。   The difference circuit 40 inputs an open / close control signal via the open / close control signal input terminal 44 of the voltage generation circuit 4, and uses the source voltage Vs detected by the voltage detection circuit 3 as a detection voltage input terminal of the voltage generation circuit 4. 43, the voltage difference ΔV, which is the difference between the two, is obtained and output.

比較回路４１は、電圧差ΔＶを入力し、設定されている耐圧値Ｖｔｇｓと比較し、ΔＶが耐圧値Ｖｔｇｓを超えた場合、超過した電圧分を超過電圧信号として出力する。超えない場合はこの信号は例えば０とする。   The comparison circuit 41 receives the voltage difference ΔV, compares it with a set withstand voltage value Vtgs, and outputs an excess voltage as an excess voltage signal when ΔV exceeds the withstand voltage value Vtgs. If not, this signal is set to 0, for example.

変換回路４２は、開閉制御信号と比較回路４１からの超過電圧信号とを入力し、超過電圧信号と開閉制御信号とに基づきゲート電圧Ｖｇを生成し、電圧生成回路４のゲート電圧出力端子４５を経由して出力する。ゲート電圧Ｖｇは、具体的には開閉制御信号の電圧から超過電圧信号の電圧値を差し引いた電圧とする。超過電圧信号の電圧値に所定の値を加えた分を開閉制御信号の電圧から差し引いて得られる電圧をゲート電圧Ｖｇとしてもよい。この所定の値はマージンとして位置づけられる。   The conversion circuit 42 receives the switching control signal and the excess voltage signal from the comparison circuit 41, generates a gate voltage Vg based on the excess voltage signal and the switching control signal, and connects the gate voltage output terminal 45 of the voltage generation circuit 4. Output via. Specifically, the gate voltage Vg is a voltage obtained by subtracting the voltage value of the excess voltage signal from the voltage of the switching control signal. A voltage obtained by subtracting a value obtained by adding a predetermined value to the voltage value of the excess voltage signal from the voltage of the switching control signal may be used as the gate voltage Vg. This predetermined value is positioned as a margin.

スイッチ回路１の動作について具体的に説明する。以下では、単一電源回路を使用しているとし、その電源電圧信号をこのスイッチ回路１を使ってスイッチングする場合を例に説明する。なお、ＬＤＭＯＳ２はＮ型とする。   The operation of the switch circuit 1 will be specifically described. In the following, a case where a single power supply circuit is used and the power supply voltage signal is switched using the switch circuit 1 will be described as an example. Note that the LDMOS 2 is N-type.

ＬＤＭＯＳ２の耐圧値Ｖｔｇｓが１５Ｖであるとし、耐圧値Ｖｔｄｓは耐圧値Ｖｔｇｓよりも大きいので、例えば２０Ｖとする。   The breakdown voltage value Vtgs of the LDMOS 2 is assumed to be 15V, and the breakdown voltage value Vtds is larger than the breakdown voltage value Vtgs, so it is set to 20V, for example.

単一電源回路の電源電圧を２０Ｖとし、入力信号の電圧は電源電圧の２０Ｖ、出力信号の電圧は０Ｖであるとする。すなわち、ドレイン電圧Ｖｄは２０Ｖ、ソース電圧Ｖｓは０Ｖに設定されているとする。このときソース電極Ｓとドレイン電極Ｄ間の電圧差は２０Ｖとなり、耐圧値Ｖｔｄｓの２０Ｖ以内なので問題はない。   Assume that the power supply voltage of the single power supply circuit is 20V, the voltage of the input signal is 20V of the power supply voltage, and the voltage of the output signal is 0V. That is, it is assumed that the drain voltage Vd is set to 20V and the source voltage Vs is set to 0V. At this time, the voltage difference between the source electrode S and the drain electrode D is 20 V, which is within 20 V of the withstand voltage value Vtds, so there is no problem.

一方、電源電圧が２０Ｖの単一電源回路の場合、Ｎ型のＬＤＭＯＳ２に対しては、開閉制御信号は、閉状態（ＯＮ状態）に対しては２０Ｖ、開状態（ＯＦＦ状態）に対しては０Ｖで構成される。   On the other hand, in the case of a single power supply circuit with a power supply voltage of 20V, for the N-type LDMOS 2, the open / close control signal is 20V for the closed state (ON state) and for the open state (OFF state). It is composed of 0V.

開閉制御信号をＬＤＭＯＳ２のゲート電極Ｇに直接印加すると、ゲート電圧Ｖｇとソース電圧Ｖｓとの電圧差が最大２０Ｖとなる。この電圧差２０Ｖは耐圧値Ｖｔｇｓの１５Ｖを超えてしまうので、ＬＤＭＯＳ２は破損の危険性が極めて高くなる。   When the open / close control signal is directly applied to the gate electrode G of the LDMOS 2, the voltage difference between the gate voltage Vg and the source voltage Vs becomes 20V at the maximum. Since this voltage difference 20V exceeds 15V of the withstand voltage value Vtgs, the risk of breakage of the LDMOS 2 becomes extremely high.

本実施形態１では、このような事態を避けるために、開閉制御信号は、ＬＤＭＯＳ２のゲート電極Ｇに直接には印加されず、一旦、電圧生成回路４に入力される。   In the first embodiment, in order to avoid such a situation, the open / close control signal is not directly applied to the gate electrode G of the LDMOS 2 but is temporarily input to the voltage generation circuit 4.

電圧検出回路３はソース電圧Ｖｓとして０Ｖを検出し電圧生成回路４に出力する。電圧生成回路４の差分回路４０は検出されたソース電圧Ｖｓ０Ｖと、入力された開閉制御信号の閉時（ＯＮ時）の電圧２０Ｖとの電圧差ΔＶを求め、比較回路４１に出力する。比較回路４１は、電圧差ΔＶと、設定されている基準値としての耐圧値Ｖｔｇｓの１５Ｖとを比較し、電圧差ΔＶが耐圧値Ｖｔｇｓを超えているかどうかを示す超過電圧信号を求めて出力する。このケースで超過電圧信号は５Ｖである。変換回路４２は、入力した開閉制御信号の２０Ｖから超過電圧信号５Ｖを差し引いて得られる電圧１５Ｖをゲート電圧Ｖｇとして出力する。一方、開時（ＯＦＦ時）には、開閉制御信号の電圧は０Ｖで、ソース電圧Ｖｓも０Ｖである。従って電圧差は０Ｖとなり、耐圧値Ｖｔｇｓの１５Ｖを超えない。このときは超過電圧信号は０Ｖとなるので、電圧生成回路４は入力した開閉制御信号の電圧をそのままゲート電圧Ｖｇとして出力する。従って２０Ｖ／０Ｖの開閉制御信号は１５Ｖ／０Ｖのゲート電圧Ｖｇ（＝新たな開閉制御信号）に変換されゲート端子Ｇに出力される。   The voltage detection circuit 3 detects 0 V as the source voltage Vs and outputs it to the voltage generation circuit 4. The difference circuit 40 of the voltage generation circuit 4 calculates a voltage difference ΔV between the detected source voltage Vs0V and the voltage 20V when the input switching control signal is closed (ON), and outputs it to the comparison circuit 41. The comparison circuit 41 compares the voltage difference ΔV with the set withstand voltage value Vtgs of 15 V as a reference value, and obtains and outputs an excess voltage signal indicating whether the voltage difference ΔV exceeds the withstand voltage value Vtgs. . In this case, the overvoltage signal is 5V. The conversion circuit 42 outputs a voltage 15V obtained by subtracting the excess voltage signal 5V from the input switching control signal 20V as the gate voltage Vg. On the other hand, when open (when OFF), the voltage of the open / close control signal is 0V, and the source voltage Vs is also 0V. Therefore, the voltage difference is 0V and does not exceed the withstand voltage value Vtgs of 15V. At this time, since the excess voltage signal becomes 0 V, the voltage generation circuit 4 outputs the voltage of the input switching control signal as it is as the gate voltage Vg. Therefore, the opening / closing control signal of 20V / 0V is converted to the gate voltage Vg (= new opening / closing control signal) of 15V / 0V and output to the gate terminal G.

ＬＤＭＯＳがＰ型ＬＤＭＯＳの場合は、スイッチ閉時（ＯＮ時）の電流はソース電極Ｓからドレイン電極Ｄに向かって流れる。そのため、スイッチ回路１は、図１の入力端子５と出力端子６とを左右逆にし、入力信号はソース電極Ｓ側に入力され、出力信号はドレイン電極Ｄ側から出力される。また、ゲート電圧Ｖｇは、開閉制御信号から超過電圧信号を差し引くのではなく、加えることにより生成される点がＮ型ＬＤＭＯＳの場合と異なる。   When the LDMOS is a P-type LDMOS, a current when the switch is closed (ON) flows from the source electrode S toward the drain electrode D. Therefore, the switch circuit 1 reverses the input terminal 5 and the output terminal 6 of FIG. 1 so that the input signal is input to the source electrode S side and the output signal is output from the drain electrode D side. The gate voltage Vg is different from that of the N-type LDMOS in that the gate voltage Vg is generated not by subtracting the excess voltage signal from the switching control signal.

このときのスイッチ回路１の動作は次のようになる。Ｎ型ＬＤＭＯＳの場合と同じ条件にすると、閉時（ＯＮ時）に対応する開閉制御信号として０Ｖが電圧生成回路４に入力される。このとき電圧検出回路３で検出されるソース電圧Ｖｓは２０Ｖである。両電圧の電圧差ΔＶは２０Ｖとなり耐圧値Ｖｔｇｓの１５Ｖを超え、超過電圧信号は５Ｖである。従って、このときは電圧生成回路４は変換回路４２を介してゲート電圧Ｖｇとして開閉制御信号０Ｖに例えば電圧５Ｖを加えることにより５Ｖの電圧を生成し、ゲート電極Ｇに出力する。一方、開時（ＯＦＦ時）には開閉制御信号は２０Ｖで、検出されたソース電圧Ｖｓも２０Ｖである。従って電圧差ΔＶは０Ｖとなり、耐圧値Ｖｔｇｓの１５Ｖを超えない。このときは電圧生成回路４は入力した開閉制御信号の電圧２０Ｖをそのままゲート電圧Ｖｇとして出力する。従って０Ｖ／２０Ｖの開閉制御信号は５Ｖ／２０Ｖのゲート電圧Ｖｇ（＝新たな開閉制御信号）に変換されゲート端子Ｇに出力される。   The operation of the switch circuit 1 at this time is as follows. Under the same conditions as in the case of the N-type LDMOS, 0 V is input to the voltage generation circuit 4 as an open / close control signal corresponding to the closing time (ON time). At this time, the source voltage Vs detected by the voltage detection circuit 3 is 20V. The voltage difference ΔV between the two voltages is 20 V, exceeding the withstand voltage value Vtgs of 15 V, and the overvoltage signal is 5 V. Therefore, at this time, the voltage generation circuit 4 generates a voltage of 5 V by adding, for example, a voltage of 5 V to the switching control signal 0 V as the gate voltage Vg via the conversion circuit 42 and outputs the voltage to the gate electrode G. On the other hand, when open (OFF), the open / close control signal is 20V and the detected source voltage Vs is also 20V. Therefore, the voltage difference ΔV becomes 0V and does not exceed the withstand voltage value Vtgs of 15V. At this time, the voltage generation circuit 4 outputs the voltage 20V of the input switching control signal as it is as the gate voltage Vg. Therefore, the 0V / 20V switching control signal is converted into a 5V / 20V gate voltage Vg (= new switching control signal) and output to the gate terminal G.

以上説明したように、実施形態１に係るスイッチ回路１では、スイッチング素子としてＬＤＭＯＳ２を使用し、開閉制御信号を一旦電圧生成回路４に入力し、電圧生成回路４は、ソース電圧Ｖｓとの電圧差ΔＶが耐圧値Ｖｔｇｓを超えないようにゲート電圧Ｖｇを生成して出力するのでゲート電極Ｇとソース電極Ｓと間の電圧はＬＤＭＯＳ２の耐圧値Ｖｔｇｓを超えない。その結果、従来のＭＯＳＦＥＴをスイッチング素子として使用したスイッチ回路と比較して小型化が可能で、耐圧特性の優れた、スイッチングロスの小さいスイッチ回路１を提供することができる。   As described above, in the switch circuit 1 according to the first embodiment, the LDMOS 2 is used as the switching element, and the open / close control signal is temporarily input to the voltage generation circuit 4, and the voltage generation circuit 4 has a voltage difference from the source voltage Vs. Since the gate voltage Vg is generated and outputted so that ΔV does not exceed the withstand voltage value Vtgs, the voltage between the gate electrode G and the source electrode S does not exceed the withstand voltage value Vtgs of the LDMOS 2. As a result, it is possible to provide a switch circuit 1 that can be reduced in size as compared with a switch circuit using a conventional MOSFET as a switching element, has excellent withstand voltage characteristics, and has a small switching loss.

なお、電圧検出回路４の構成は図２に示すものに限らない。入力した開閉制御信号と検出されたソース電圧Ｖｓとに基づき、入力された開閉制御信号の電圧との間の電圧差が所定の閾値を超えないように、開閉制御信号の電圧を変換し、これをゲート電圧Ｖｇとして生成する機能を有するものであればどのような構成のものであってもよい。   The configuration of the voltage detection circuit 4 is not limited to that shown in FIG. Based on the input switching control signal and the detected source voltage Vs, the voltage of the switching control signal is converted so that the voltage difference between the voltage of the input switching control signal does not exceed a predetermined threshold, Any configuration may be used as long as it has a function of generating a gate voltage Vg.

（実施形態２）
出力信号として０Ｖ以外の電圧が設定される場合について説明する。このときのスイッチ回路１の構成は実施形態１の場合と同じであるが、電圧生成回路４の機能が一部異なる。 (Embodiment 2)
A case where a voltage other than 0V is set as the output signal will be described. The configuration of the switch circuit 1 at this time is the same as that in the first embodiment, but the function of the voltage generation circuit 4 is partially different.

電圧生成回路４の変換回路４２は、開閉制御信号と比較回路４１からの超過電圧信号とを入力し、超過電圧信号と開閉制御信号とに基づきゲート電圧Ｖｇを生成し、出力するという機能は実施形態１の場合と同じである。しかし、実施形態２では、ΔＶを開閉制御信号の電圧からソース電圧Ｖｓを差し引いて得られる電圧差とし、このΔＶが負の値の場合、ゲート電圧Ｖｇは、開閉制御信号の電圧からΔＶを差し引いた電圧（すなわちΔＶの絶対値を加えた電圧）とする。   The conversion circuit 42 of the voltage generation circuit 4 receives the switching control signal and the excess voltage signal from the comparison circuit 41, and generates and outputs the gate voltage Vg based on the excess voltage signal and the switching control signal. The same as in the case of Form 1. However, in the second embodiment, ΔV is a voltage difference obtained by subtracting the source voltage Vs from the voltage of the switching control signal, and when this ΔV is a negative value, the gate voltage Vg subtracts ΔV from the voltage of the switching control signal. Voltage (that is, a voltage obtained by adding the absolute value of ΔV).

具体例について説明する。単一電源回路の電源電圧を３０Ｖとする。入力信号は３０Ｖ、ソース電極Ｖｓとドレイン電極Ｖｄとの間の電圧差が、例えば２０Ｖの耐圧値Ｖｔｄｓを超えないようにするために出力信号は１０Ｖとする。   A specific example will be described. The power supply voltage of the single power supply circuit is 30V. The input signal is 30 V, and the output signal is 10 V so that the voltage difference between the source electrode Vs and the drain electrode Vd does not exceed the withstand voltage value Vtds of 20 V, for example.

Ｎ型のＬＤＭＯＳ２の場合は、閉状態（ＯＮ状態）に対する開閉制御信号は３０Ｖ、開状態（ＯＦＦ状態）に対応する開閉制御信号は０Ｖである。ソース電圧Ｖｓの検出値は１０Ｖなので、開閉制御信号として３０Ｖが入力されているときは、開閉制御信号の電圧からソース電圧Ｖｓを差し引いて得られる両者の電圧差ΔＶは＋２０Ｖとなりその絶対値は耐圧値Ｖｔｇｓの１５Ｖを５Ｖ分超える。従って、超過電圧信号は５Ｖとなり、電圧生成回路４は３０Ｖから例えば超過電圧信号分の５Ｖを差し引いた２５Ｖをゲート電圧Ｖｇとして出力する。一方、開閉制御信号として０Ｖが入力されているときは電圧差ΔＶは−１０Ｖとなり、その絶対値は、耐圧値Ｖｔｇｓ１５Ｖを超えない。しかし、電圧差ΔＶが負の値のときは、開閉制御信号から電圧差ΔＶを差し引いた電圧を生成し、これをゲート電圧Ｖｇとして出力する。従って、ゲート電圧Ｖｇは１０Ｖとなる。これにより、開閉制御信号３０Ｖ／０Ｖはゲート電圧Ｖｇとして２５Ｖ／１０Ｖに変換されて電圧生成回路４から出力される。   In the case of the N-type LDMOS 2, the open / close control signal corresponding to the closed state (ON state) is 30V, and the open / close control signal corresponding to the open state (OFF state) is 0V. Since the detected value of the source voltage Vs is 10V, when 30V is input as the switching control signal, the voltage difference ΔV obtained by subtracting the source voltage Vs from the voltage of the switching control signal is + 20V, and the absolute value is the withstand voltage. The value Vtgs of 15V is exceeded by 5V. Accordingly, the excess voltage signal becomes 5V, and the voltage generation circuit 4 outputs 25V obtained by subtracting, for example, 5V for the excess voltage signal from 30V as the gate voltage Vg. On the other hand, when 0V is input as the open / close control signal, the voltage difference ΔV becomes −10V, and the absolute value thereof does not exceed the withstand voltage value Vtgs15V. However, when the voltage difference ΔV is a negative value, a voltage obtained by subtracting the voltage difference ΔV from the open / close control signal is generated and output as a gate voltage Vg. Therefore, the gate voltage Vg is 10V. As a result, the open / close control signal 30V / 0V is converted to 25V / 10V as the gate voltage Vg and output from the voltage generation circuit 4.

Ｐ型のＬＤＭＯＳ２の場合は、閉状態（ＯＮ状態）に対する開閉制御信号は０Ｖ、開状態（ＯＦＦ状態）に対応する開閉制御信号は３０Ｖである。開閉制御信号として０Ｖが入力されているときはソース電圧Ｖｓの検出値は３０Ｖなので両者の電圧差ΔＶは−３０Ｖとなり、その絶対値は耐圧値Ｖｔｇｓ１５Ｖを１５Ｖ分超える。従って、超過電圧信号は１５Ｖとなり、電圧生成回路４は０Ｖに超過電圧信号１５Ｖを加えて得られる１５Ｖをゲート電圧Ｖｇとして出力する。一方、開閉制御信号として３０Ｖが入力されているときは電圧差ΔＶは０Ｖとなり、耐圧値Ｖｔｇｓ１５Ｖを超えない。また、ΔＶも負の値ではない。従って、入力された開閉制御信号の電圧３０Ｖをそのままゲート電圧Ｖｇとして出力する。これにより、開閉制御信号０Ｖ／３０Ｖはゲート電圧Ｖｇとして１５Ｖ／３０Ｖに変換されて電圧生成回路４から出力される。   In the case of the P-type LDMOS 2, the open / close control signal corresponding to the closed state (ON state) is 0V, and the open / close control signal corresponding to the open state (OFF state) is 30V. When 0V is input as the open / close control signal, the detected value of the source voltage Vs is 30V, so the voltage difference ΔV between the two becomes −30V, and the absolute value thereof exceeds the withstand voltage value Vtgs15V by 15V. Accordingly, the excess voltage signal becomes 15V, and the voltage generation circuit 4 outputs 15V obtained by adding the excess voltage signal 15V to 0V as the gate voltage Vg. On the other hand, when 30 V is input as the open / close control signal, the voltage difference ΔV becomes 0 V and does not exceed the withstand voltage value Vtgs15V. Also, ΔV is not a negative value. Therefore, the voltage 30V of the input opening / closing control signal is output as it is as the gate voltage Vg. As a result, the open / close control signal 0V / 30V is converted to 15V / 30V as the gate voltage Vg and output from the voltage generation circuit 4.

実施形態２に係るスイッチ回路１は、ゲート電圧Ｖｇがソース電圧Ｖｓよりも低くなることを防止できるため、各種の入出力信号条件に適用させることができるとともに、ゲート電極Ｇとソース電極Ｓ間の電圧は耐圧値Ｖｔｇｓを超えないので実施形態１と同様の効果を奏することができる。   Since the switch circuit 1 according to the second embodiment can prevent the gate voltage Vg from becoming lower than the source voltage Vs, the switch circuit 1 can be applied to various input / output signal conditions, and between the gate electrode G and the source electrode S. Since the voltage does not exceed the withstand voltage value Vtgs, the same effect as in the first embodiment can be obtained.

なお、電圧検出回路４の構成は図２に示すものに限らない。入力した開閉制御信号と検出されたソース電圧Ｖｓとに基づき、入力された開閉制御信号の電圧との間の電圧差が所定の閾値を超えないように、開閉制御信号の電圧を変換し、これをゲート電圧Ｖｇとして生成する機能を有するものであればどのような構成のものであってもよい。   The configuration of the voltage detection circuit 4 is not limited to that shown in FIG. Based on the input switching control signal and the detected source voltage Vs, the voltage of the switching control signal is converted so that the voltage difference between the voltage of the input switching control signal does not exceed a predetermined threshold, Any configuration may be used as long as it has a function of generating a gate voltage Vg.

（実施形態３）
図３に実施形態２に係るスイッチ回路１の構成例を示す。図１と異なる点は電圧検出回路３がソース電圧Ｖｓではなくドレイン電圧Ｖｄを検出するという点である。 (Embodiment 3)
FIG. 3 shows a configuration example of the switch circuit 1 according to the second embodiment. The difference from FIG. 1 is that the voltage detection circuit 3 detects the drain voltage Vd instead of the source voltage Vs.

ＬＤＭＯＳ２のソース電圧Ｖｓは、Ｎ型ＬＤＭＯＳ２の場合はドレイン電圧Ｖｄから所定の電圧を差し引き、Ｐ型ＬＤＭＯＳ２の場合は所定の電圧を加えることにより求めることができる。このようにして求めたソース電圧Ｖｓに基づき、実施形態１と同様の処理により開閉制御信号をゲート電圧Ｖｇに変換する。   The source voltage Vs of the LDMOS 2 can be obtained by subtracting a predetermined voltage from the drain voltage Vd in the case of the N-type LDMOS 2 and adding a predetermined voltage in the case of the P-type LDMOS 2. Based on the source voltage Vs thus obtained, the open / close control signal is converted into the gate voltage Vg by the same processing as in the first embodiment.

この場合の電圧生成回路４の差分回路４０は、入力した検出信号、すなわちドレイン電圧ＶｄからＬＤＭＯＳ２がＮ型かＰ型かに応じて所定の電圧を加減することによりソース電圧Ｖｓを求め、その後は実施形態１の場合と同様の処理を行う。   The difference circuit 40 of the voltage generation circuit 4 in this case obtains the source voltage Vs by adding or subtracting a predetermined voltage from the input detection signal, that is, the drain voltage Vd, depending on whether the LDMOS 2 is N-type or P-type, and thereafter The same processing as in the first embodiment is performed.

従って、実施形態３に係るスイッチ回路１は、実施形態１の場合と同様の効果を奏することができる。   Therefore, the switch circuit 1 according to the third embodiment can achieve the same effect as that of the first embodiment.

なお、電圧検出回路４の構成は図２に示すものに限らない。入力した開閉制御信号と検出されたドレイン電圧Ｖｄとに基づき、入力された開閉制御信号の電圧とソース電圧Ｖｓとの間の電圧差が所定の閾値を超えないように、開閉制御信号の電圧を変換し、これをゲート電圧Ｖｇとして生成する機能を有するものであればどのような構成のものであってもよい。   The configuration of the voltage detection circuit 4 is not limited to that shown in FIG. Based on the input switching control signal and the detected drain voltage Vd, the voltage of the switching control signal is set so that the voltage difference between the voltage of the input switching control signal and the source voltage Vs does not exceed a predetermined threshold. Any configuration may be used as long as it has a function of converting it and generating it as the gate voltage Vg.

なお、変形例として、図４に示すように、電圧検出部３はソース電圧Ｖｓとドレイン電圧Ｖｄのどちらも検出し、電圧生成回路４は両検出値に基づき開閉制御信号をゲート電圧Ｖｇに変換して出力してもよい。   As a modification, as shown in FIG. 4, the voltage detection unit 3 detects both the source voltage Vs and the drain voltage Vd, and the voltage generation circuit 4 converts the open / close control signal into the gate voltage Vg based on both detection values. May be output.

この場合も、スイッチ回路１は、実施形態１の場合と同様の効果を奏することができる。   Also in this case, the switch circuit 1 can achieve the same effect as that of the first embodiment.

１ スイッチ回路
２ ＬＤＭＯＳ
３ 電圧検出回路
４ 電圧生成回路
５ 入力端子
６ 出力端子
７ 制御端子
４０ 差分回路
４１ 比較回路
４２ 変換回路
４３ 検出電圧入力端子
４４ 開閉制御信号入力端子
４５ ゲート電圧出力端子
Ｇ ＬＤＭＯＳのゲート電極
Ｓ ＬＤＭＯＳのソース電極
Ｄ ＬＤＭＯＳのドレイン電極
Ｖｇ ＬＤＭＯＳのゲート電極の電圧（ゲート電圧）
Ｖｓ ＬＤＭＯＳのソース電極の電圧（ソース電圧）
Ｖｄ ＬＤＭＯＳのドレイン電極の電圧（ドレイン電圧）
Ｖｔｇｓ ＬＤＭＯＳのゲート電極／ソース電極間の耐圧値
Ｖｔｄｓ ＬＤＭＯＳのドレイン電極／ソース電極間の耐圧値 1 Switch circuit 2 LDMOS
3 voltage detection circuit 4 voltage generation circuit 5 input terminal 6 output terminal 7 control terminal 40 difference circuit 41 comparison circuit 42 conversion circuit 43 detection voltage input terminal 44 switching control signal input terminal 45 gate voltage output terminal G LDMOS gate electrode S LDMOS Source electrode D LDMOS drain electrode Vg LDMOS gate electrode voltage (gate voltage)
Vs LDMOS source electrode voltage (source voltage)
Vd LDMOS drain electrode voltage (drain voltage)
Vtgs The breakdown voltage value between the gate electrode and the source electrode of the LDMOS Vtds The breakdown voltage value between the drain electrode and the source electrode of the LDMOS

Claims (6)

スイッチング素子として用いられ、ゲート電極を、ソース電極とドレイン電極との間の電流路の開閉を制御する開閉制御信号の入力側電極とするＬＤＭＯＳと、
前記ドレイン電極の電圧を電圧検出値として検出する電圧検出回路と、
前記開閉制御信号及び前記電圧検出値を入力し、検出された前記ドレイン電極の電圧であるドレイン電圧から前記ソース電極の電圧であるソース電圧を求め、該ソース電圧と前記開閉制御信号の電圧との電圧差が、耐圧値を超えないように前記開閉制御信号の電圧を変換して前記ゲート電極に印加する電圧生成回路と、
を備えるスイッチ回路。 An LDMOS used as a switching element and having a gate electrode as an input side electrode of an open / close control signal for controlling opening / closing of a current path between the source electrode and the drain electrode;
A voltage detection circuit for detecting the voltage of the previous SL drain electrode as a voltage detection value,
The switching control signal and the voltage detection value are input , a source voltage that is the source electrode voltage is obtained from the detected drain voltage that is the drain electrode voltage, and the source voltage and the voltage of the switching control signal are calculated. A voltage generation circuit that converts the voltage of the open / close control signal and applies it to the gate electrode so that a voltage difference does not exceed a withstand voltage value ;
A switch circuit comprising: 前記電圧生成回路は、差分回路と、比較回路と、変換回路とを備え、
前記差分回路は、前記開閉制御信号の電圧と前記ソース電圧との電圧差を求め、
前記比較回路は、前記電圧差が、基準値として保有する前記耐圧値を超えるかどうか判定し、超える場合はその超えた分を超過値として求め、超えない場合は前記超過値を０とし、
前記変換回路は、前記開閉制御電圧と前記超過値とに基づき前記開閉制御信号の電圧を変換する、
請求項１に記載のスイッチ回路。 The voltage generation circuit includes a difference circuit, a comparison circuit, and a conversion circuit,
The difference circuit obtains a voltage difference between the voltage of the switching control signal and the source voltage,
The comparison circuit determines whether the voltage difference exceeds the withstand voltage value held as a reference value, and if it exceeds, obtains the excess as an excess value, otherwise sets the excess value to 0,
The conversion circuit converts the voltage of the switching control signal based on the switching control voltage and the excess value;
Switch circuit according to 請 Motomeko 1. スイッチング素子として用いられ、ゲート電極を、ソース電極とドレイン電極との間の電流路の開閉を制御する開閉制御信号の入力側電極とするＬＤＭＯＳと、  An LDMOS used as a switching element and having a gate electrode as an input side electrode of an open / close control signal for controlling opening / closing of a current path between the source electrode and the drain electrode;
前記ソース電極の電圧を電圧検出値として検出する電圧検出回路と、  A voltage detection circuit for detecting the voltage of the source electrode as a voltage detection value;
前記開閉制御信号及び前記電圧検出値を入力し、検出された前記ソース電極の電圧であるソース電圧と前記開閉制御信号の電圧との電圧差が、耐圧値を超えないように前記開閉制御信号の電圧を変換して前記ゲート電極に印加する電圧生成回路と、  The open / close control signal and the voltage detection value are input, and the open / close control signal of the open / close control signal is set so that a voltage difference between the detected source voltage, which is a voltage of the source electrode, and the open / close control signal voltage does not exceed a withstand voltage value. A voltage generation circuit for converting a voltage and applying the voltage to the gate electrode;
を備え、  With
前記電圧生成回路は、差分回路と、比較回路と、変換回路とを備え、  The voltage generation circuit includes a difference circuit, a comparison circuit, and a conversion circuit,
前記差分回路は、前記開閉制御信号の電圧と前記ソース電圧との電圧差を求め、  The difference circuit obtains a voltage difference between the voltage of the switching control signal and the source voltage,
前記比較回路は、前記電圧差が、基準値として保有する前記耐圧値を超えるかどうか判定し、超える場合はその超えた分を超過値として求め、超えない場合は前記超過値を０とし、  The comparison circuit determines whether the voltage difference exceeds the withstand voltage value held as a reference value, and if it exceeds, obtains the excess as an excess value, otherwise sets the excess value to 0,
前記変換回路は、前記開閉制御電圧と前記超過値とに基づき前記開閉制御信号の電圧を変換するスイッチ回路。  The conversion circuit is a switch circuit that converts the voltage of the open / close control signal based on the open / close control voltage and the excess value. 前記ＬＤＭＯＳは、Ｎ型ＬＤＭＯＳであり、
前記変換回路は、前記開閉制御電圧から前記超過値を差し引くことにより前記開閉制御信号の電圧を変換する、
請求項２または３に記載のスイッチ回路。 The LDMOS is an N-type LDMOS,
The conversion circuit converts the voltage of the switching control signal by subtracting the excess value from the switching control voltage;
The switch circuit according to 請 Motomeko 2 or 3. 前記ＬＤＭＯＳは、Ｐ型ＬＤＭＯＳであり、
前記変換回路は、前記開閉制御電圧に前記超過値を加えることにより前記開閉制御信号の電圧を変換する、
請求項２または３に記載のスイッチ回路。 The LDMOS is a P-type LDMOS,
The conversion circuit converts the voltage of the switching control signal by adding the excess value to the switching control voltage;
The switch circuit according to 請 Motomeko 2 or 3. 前記電圧差は、前記開閉制御信号の電圧から前記ソース電圧を差し引くことにより求められる差分値の絶対値であり、
前記変換回路は、前記電圧差が前記耐圧値を超えず、且つ前記差分値が負の場合には、更に、前記開閉制御信号の電圧に前記電圧差を加えることにより前記開閉制御信号の電圧を変換する、
請求項２から５のいずれか１項に記載のスイッチ回路。 The voltage difference is an absolute value of a difference value obtained by subtracting the source voltage from the voltage of the switching control signal,
When the voltage difference does not exceed the withstand voltage value and the difference value is negative, the conversion circuit further adds the voltage difference to the voltage of the open / close control signal to thereby increase the voltage of the open / close control signal. Convert,
The switch circuit according to any one of 請 Motomeko 2-5.
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