JP2020096444A

JP2020096444A - Switching circuit

Info

Publication number: JP2020096444A
Application number: JP2018232688A
Authority: JP
Inventors: 歩生小石; Ayuki Koishi
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2018-12-12
Filing date: 2018-12-12
Publication date: 2020-06-18

Abstract

To provide a switching circuit which appropriately protects a MOSFET of an own arm at either of a turn-on timing or a turn-off timing of a MOSFET of an opposite arm.SOLUTION: In a switching circuit 10, a gate driving circuit 40a is connected to a gate of a MOSFET 20a, The gate driving circuit 40a switches the MOSFET 20a based on a signal Va1. A gate driving circuit 40b is connected to a gate of a MOSFET 20b. The gate driving circuit 40b switches the MOSFET 20b based on a signal Vb1. A signal Vb2 preliminarily notifying of a switching timing of the MOSFET 20b is inputted to the gate driving circuit 40a. The gate driving circuit 40a controls based on the signal Vb2, a gate potential when the MOSFET 20a is turned off.SELECTED DRAWING: Figure 1

Description

本明細書に開示の技術は、スイッチング回路に関する。 The technology disclosed in this specification relates to a switching circuit.

特許文献１には、直列に接続された２つのＭＯＳＦＥＴを備えるスイッチング回路が開示されている。各ＭＯＳＦＥＴのゲートには、ゲート駆動回路が接続されている。上アームのＭＯＳＦＥＴがオン状態である期間には、下アームのＭＯＳＦＥＴはオフ状態に制御される。下アームのＭＯＳＦＥＴがオン状態である期間には、上アームのＭＯＳＦＥＴはオフ状態に制御される。各ゲート駆動回路は、ＭＯＳＦＥＴをオフ状態に制御するときに、ＭＯＳＦＥＴのゲートに負電位を印加する。 Patent Document 1 discloses a switching circuit including two MOSFETs connected in series. A gate drive circuit is connected to the gate of each MOSFET. While the upper arm MOSFET is on, the lower arm MOSFET is controlled to be off. While the lower arm MOSFET is on, the upper arm MOSFET is controlled to be off. Each gate drive circuit applies a negative potential to the gate of the MOSFET when controlling the MOSFET in the off state.

ＭＯＳＦＥＴが意図せずオンする現象（以下、誤オンという）が生じる場合がある。例えば、上アームのＭＯＳＦＥＴがターンオンすると、下アームのＭＯＳＦＥＴのドレイン電位が上昇する。すると、下アームのＭＯＳＦＥＴのドレイン−ゲート間の容量結合によって、下アームのＭＯＳＦＥＴのゲート電位が瞬間的に上昇する。このゲート電位の上昇によって、下アームのＭＯＳＦＥＴが誤オンする場合がある。また、誤オンは、上アームのＭＯＳＦＥＴで生じる場合もある。すなわち、下アームのＭＯＳＦＥＴがターンオンすると、上アームのＭＯＳＦＥＴのソース電位が低下し、それに伴って上アームのＭＯＳＦＥＴのゲート電位が低下する。このため、上アームのＭＯＳＦＥＴのドレイン電位がゲート電位に対して相対的に上昇する。すると、上アームのＭＯＳＦＥＴのドレイン−ゲート間の容量結合によって、上アームのＭＯＳＦＥＴのゲート電位が瞬間的に上昇する。このゲート電位の上昇によって上アームのＭＯＳＦＥＴが誤オンする場合がある。このように、自アームのＭＯＳＦＥＴ（すなわち、オフ状態に維持されているＭＯＳＦＥＴ）が、対向アームのＭＯＳＦＥＴ（自アームのＭＯＳＦＥＴではない方のＭＯＳＦＥＴ）のターンオンによって誤オンする場合がある。 A phenomenon in which the MOSFET turns on unintentionally (hereinafter referred to as erroneous turn-on) may occur. For example, when the upper arm MOSFET is turned on, the drain potential of the lower arm MOSFET rises. Then, the gate potential of the lower arm MOSFET instantaneously rises due to the drain-gate capacitive coupling of the lower arm MOSFET. This rise in the gate potential may cause the MOSFET in the lower arm to turn on incorrectly. In addition, false turn-on may occur in the upper arm MOSFET. That is, when the MOSFET in the lower arm is turned on, the source potential of the MOSFET in the upper arm decreases, and the gate potential of the MOSFET in the upper arm decreases accordingly. Therefore, the drain potential of the upper arm MOSFET rises relatively to the gate potential. Then, the gate potential of the upper arm MOSFET instantaneously rises due to capacitive coupling between the drain and gate of the upper arm MOSFET. This rise in the gate potential may cause the upper arm MOSFET to turn on incorrectly. As described above, the MOSFET of its own arm (that is, the MOSFET maintained in the OFF state) may be erroneously turned on by turning on of the MOSFET of the opposite arm (the MOSFET that is not the MOSFET of its own arm).

上述したように、特許文献１のスイッチング回路では、各ＭＯＳＦＥＴをオフ状態に制御するときに、ゲートに負電位を印加する。これによって、ゲート電位が瞬間的に上昇したとしても、ゲート電位がゲート閾値を超えないようになっている。これによって、ＭＯＳＦＥＴの誤オンを抑制する。 As described above, in the switching circuit of Patent Document 1, a negative potential is applied to the gate when controlling each MOSFET in the off state. This prevents the gate potential from exceeding the gate threshold value even if the gate potential rises momentarily. This suppresses erroneous turning on of the MOSFET.

特開２０１３−２４３８７７号公報JP, 2013-243877, A

ドレイン−ゲート間の容量結合によるゲート電位の変動は、対向アームのＭＯＳＦＥＴがターンオンするタイミングだけでなく、対向アームのＭＯＳＦＥＴがターンオフするタイミングでも生じることが分かった。対向アームのＭＯＳＦＥＴがターンオフするタイミングでは、自アームのＭＯＳＦＥＴのドレイン−ゲート間の容量結合によって、ゲート電位が瞬間的に低下する。特許文献１のように、ＭＯＳＦＥＴをオフ状態に制御するときにゲートに負電位を印加すると、ドレイン−ゲート間の容量結合によってゲート電位がさらに低下したときに、ゲート電位が定格最小値（下限値）を下回る場合がある。このため、ＭＯＳＦＥＴの劣化、特性変動等が生じるおそれがある。本明細書では、対向アームのＭＯＳＦＥＴのターンオンのタイミングとターンオフのタイミングのいずれでも適切に自アームのＭＯＳＦＥＴを保護することが可能な技術を提案する。 It was found that the fluctuation of the gate potential due to the capacitive coupling between the drain and the gate occurs not only at the timing when the MOSFET in the opposite arm turns on but also at the timing when the MOSFET in the opposite arm turns off. At the timing when the MOSFET in the opposite arm is turned off, the gate potential instantaneously drops due to the capacitive coupling between the drain and gate of the MOSFET in the own arm. When a negative potential is applied to the gate when controlling the MOSFET in the off state as in Patent Document 1, when the gate potential further decreases due to capacitive coupling between the drain and the gate, the gate potential is the rated minimum value (lower limit value). ) May fall below. Therefore, there is a possibility that the MOSFET may be deteriorated or the characteristics may be changed. This specification proposes a technique capable of appropriately protecting the MOSFET of the own arm at both the turn-on timing and the turn-off timing of the MOSFET of the opposite arm.

本明細書が開示するスイッチング回路は、高電位配線と、低電位配線と、中間配線と、前記高電位配線と前記中間配線の間及び前記中間配線と前記低電位配線の間のいずれか一方に接続された第１ＭＯＳＦＥＴと、前記高電位配線と前記中間配線の間及び前記中間配線と前記低電位配線の間のいずれか他方に接続された第２ＭＯＳＦＥＴと、前記第２ＭＯＳＦＥＴのゲートの電位を制御するゲート駆動回路を有する。前記ゲート駆動回路は、前記第１ＭＯＳＦＥＴがオン状態である期間に前記第２ＭＯＳＦＥＴをオフ状態に制御する。前記ゲート駆動回路は、前記第１ＭＯＳＦＥＴがターンオンするタイミングに前記ゲートの電位を前記第２ＭＯＳＦＥＴのゲート閾値よりも低いとともに負電位である第１ゲートオフ電位に制御し、前記第１ＭＯＳＦＥＴがターンオフするタイミングに前記ゲートの電位を前記ゲート閾値よりも低いとともに前記第１ゲートオフ電位よりも高い第２ゲートオフ電位に制御する。 The switching circuit disclosed in the present specification includes a high potential wiring, a low potential wiring, an intermediate wiring, and one of the high potential wiring and the intermediate wiring and the intermediate wiring and the low potential wiring. Controls the potentials of the connected first MOSFET, the second MOSFET connected to the other of the high-potential wiring and the intermediate wiring, and between the intermediate wiring and the low-potential wiring, and the gate of the second MOSFET. It has a gate drive circuit. The gate drive circuit controls the second MOSFET to be in an off state while the first MOSFET is in an on state. The gate drive circuit controls the potential of the gate to a first gate-off potential that is lower than the gate threshold value of the second MOSFET and is a negative potential at the timing when the first MOSFET is turned on, and the timing when the first MOSFET is turned off. The potential of the gate is controlled to a second gate-off potential that is lower than the gate threshold and higher than the first gate-off potential.

このスイッチング回路では、第１ＭＯＳＦＥＴ（第２ＭＯＳＦＥＴから見て対向アームのＭＯＳＦＥＴ）がターンオンするタイミングにおいて、第２ＭＯＳＦＥＴのゲートに負電位である第１ゲートオフ電位が印加される。このため、第２ＭＯＳＦＥＴの誤オンが抑制される。また、このスイッチング回路では、第１ＭＯＳＦＥＴ（第２ＭＯＳＦＥＴから見て対向アームのＭＯＳＦＥＴ）がターンオフするタイミングにおいて、第２ＭＯＳＦＥＴのゲートに第１ゲートオフ電位よりも高い第２ゲートオフ電位が印加される。したがって、ドレイン−ゲート間の容量結合によって第２ＭＯＳＦＥＴのゲート電位が瞬間的に低下したとしても、第２ＭＯＳＦＥＴのゲート電位が定格最小値を下回ることが抑制される。このように、このスイッチング回路によれば、第１ＭＯＳＦＥＴ（対向アームのＭＯＳＦＥＴ）のターンオンのタイミングとターンオフのタイミングのいずれでも、適切に第２ＭＯＳＦＥＴ（自アームのＭＯＳＦＥＴ）を保護することができる。 In this switching circuit, the first gate-off potential, which is a negative potential, is applied to the gate of the second MOSFET at the timing when the first MOSFET (the MOSFET on the opposite arm when viewed from the second MOSFET) is turned on. Therefore, the false turn-on of the second MOSFET is suppressed. Further, in this switching circuit, the second gate-off potential higher than the first gate-off potential is applied to the gate of the second MOSFET at the timing when the first MOSFET (the MOSFET on the opposite arm when viewed from the second MOSFET) is turned off. Therefore, even if the gate potential of the second MOSFET momentarily decreases due to the capacitive coupling between the drain and the gate, the gate potential of the second MOSFET is suppressed from falling below the rated minimum value. As described above, according to this switching circuit, the second MOSFET (the MOSFET of the own arm) can be appropriately protected at both the turn-on timing and the turn-off timing of the first MOSFET (the MOSFET of the opposite arm).

実施形態のスイッチング回路の回路図。The circuit diagram of the switching circuit of an embodiment. ゲート駆動回路４０の接続を示す回路図。FIG. 6 is a circuit diagram showing a connection of a gate drive circuit 40. 上アームのＭＯＳＦＥＴのスイッチング時の各値の変化を示すグラフ。The graph which shows the change of each value at the time of switching of MOSFET of an upper arm. 下アームのＭＯＳＦＥＴのスイッチング時の各値の変化を示すグラフ。The graph which shows the change of each value at the time of switching of MOSFET of a lower arm.

図１に示す実施形態のスイッチング回路１０は、高電位配線１２と中間配線１４と低電位配線１６を有している。高電位配線１２には、低電位配線１６よりも高い電位が印加される。高電位配線１２と中間配線１４の間には、ＭＯＳＦＥＴ２０ａとダイオード３０ａが接続されている。ＭＯＳＦＥＴ２０ａのドレインが高電位配線１２に接続されており、ＭＯＳＦＥＴ２０ａのソースが中間配線１４に接続されている。ダイオード３０ａのアノードが中間配線１４に接続されており、ダイオード３０ａのカソードが高電位配線１２に接続されている。中間配線１４と低電位配線１６の間には、ＭＯＳＦＥＴ２０ｂとダイオード３０ｂが接続されている。ＭＯＳＦＥＴ２０ｂのドレインが中間配線１４に接続されており、ＭＯＳＦＥＴ２０ｂのソースが低電位配線１６に接続されている。ダイオード３０ｂのアノードが低電位配線１６に接続されており、ダイオード３０ｂのカソードが中間配線１４に接続されている。中間配線１４には、コイル１８が接続されている。スイッチング回路１０は、インバータ回路やＤＣ−ＤＣコンバータ回路の一部を構成している。インバータ回路の場合には、コイル１８は、モータ等の負荷である。ＤＣ−ＤＣコンバータ回路の場合には、コイル１８は、電圧変換用のリアクトルである。また、コイル１８は、中間配線１４の寄生インダクタンスであってもよい。 The switching circuit 10 of the embodiment shown in FIG. 1 has a high potential wiring 12, an intermediate wiring 14, and a low potential wiring 16. A higher potential than the low potential wiring 16 is applied to the high potential wiring 12. A MOSFET 20a and a diode 30a are connected between the high potential wiring 12 and the intermediate wiring 14. The drain of the MOSFET 20 a is connected to the high potential wiring 12, and the source of the MOSFET 20 a is connected to the intermediate wiring 14. The anode of the diode 30 a is connected to the intermediate wiring 14, and the cathode of the diode 30 a is connected to the high potential wiring 12. The MOSFET 20b and the diode 30b are connected between the intermediate wiring 14 and the low potential wiring 16. The drain of the MOSFET 20b is connected to the intermediate wiring 14, and the source of the MOSFET 20b is connected to the low potential wiring 16. The anode of the diode 30b is connected to the low potential wiring 16, and the cathode of the diode 30b is connected to the intermediate wiring 14. A coil 18 is connected to the intermediate wiring 14. The switching circuit 10 constitutes a part of an inverter circuit or a DC-DC converter circuit. In the case of an inverter circuit, the coil 18 is a load such as a motor. In the case of the DC-DC converter circuit, the coil 18 is a reactor for voltage conversion. The coil 18 may be the parasitic inductance of the intermediate wiring 14.

ＭＯＳＦＥＴ２０ａ、２０ｂは、ＳｉＣ基板を備えている。ＳｉＣ基板の内部で、電流のスイッチングが行われる。ＳｉＣ基板を備えるＭＯＳＦＥＴ２０ａ、２０ｂは、低いゲート閾値を有しており、誤オンし易い。なお、ＳｉＣ基板に代えて、ＧａＮ基板等の他の半導体基板を用いてもよい。 The MOSFETs 20a and 20b have a SiC substrate. Current switching is performed inside the SiC substrate. The MOSFETs 20a and 20b provided with the SiC substrate have a low gate threshold and are easily turned on erroneously. Instead of the SiC substrate, another semiconductor substrate such as a GaN substrate may be used.

ＭＯＳＦＥＴ２０ａのゲートには、ゲート駆動回路４０ａが接続されている。ゲート駆動回路４０ａには、外部から、信号Ｖａ１が入力される。ゲート駆動回路４０ａは、信号Ｖａ１に基づいて、ＭＯＳＦＥＴ２０ａをスイッチングさせる。ＭＯＳＦＥＴ２０ｂのゲートには、ゲート駆動回路４０ｂが接続されている。ゲート駆動回路４０ｂには、外部から、信号Ｖｂ１が入力される。ゲート駆動回路４０ｂは、信号Ｖｂ１に基づいて、ＭＯＳＦＥＴ２０ｂをスイッチングさせる。また、ゲート駆動回路４０ａには、ＭＯＳＦＥＴ２０ｂのスイッチングタイミングを事前に通知する信号Ｖｂ２が入力される。ゲート駆動回路４０ａは、信号Ｖｂ２に基づいて、ＭＯＳＦＥＴ２０ａがオフしているときのゲート電位（以下、オフ電位という）を制御する。また、ゲート駆動回路４０ｂには、ＭＯＳＦＥＴ２０ａのスイッチングのタイミングを事前に通知する信号Ｖａ２が入力される。ゲート駆動回路４０ｂは、信号Ｖａ２に基づいて、ＭＯＳＦＥＴ２０ｂのオフ電位を制御する。 A gate drive circuit 40a is connected to the gate of the MOSFET 20a. A signal Va1 is externally input to the gate drive circuit 40a. The gate drive circuit 40a switches the MOSFET 20a based on the signal Va1. A gate drive circuit 40b is connected to the gate of the MOSFET 20b. A signal Vb1 is input to the gate drive circuit 40b from the outside. The gate drive circuit 40b switches the MOSFET 20b based on the signal Vb1. Further, the signal Vb2 for notifying the switching timing of the MOSFET 20b in advance is input to the gate drive circuit 40a. The gate drive circuit 40a controls the gate potential (hereinafter, referred to as off potential) when the MOSFET 20a is off based on the signal Vb2. Further, the signal Va2 for notifying the switching timing of the MOSFET 20a in advance is input to the gate drive circuit 40b. The gate drive circuit 40b controls the off-potential of the MOSFET 20b based on the signal Va2.

図２は、ゲート駆動回路４０ａ、４０ｂの構成を示している。なお、ゲート駆動回路４０ａとゲート駆動回路４０ｂは同じ構成を有しているので、図２ではゲート駆動回路４０ａとゲート駆動回路４０ｂを共通の符号４０により示している。また、図２では、ＭＯＳＦＥＴ２０ａ、２０ｂを共通の符号２０により示しており、ダイオード３０ａ、３０ｂを共通の符号３０により示している。また、図２において、グランドは、ＭＯＳＦＥＴ２０のソースの電位を示している。図２に示すように、ゲート駆動回路４０には、ゲート電源６２、６４、６６が接続されている。ゲート電源６２は、ゲート駆動回路４０に第１オフ電位Ｖｏｆｆ１を供給する。第１オフ電位Ｖｏｆｆ１は、ＭＯＳＦＥＴ２０のゲート閾値よりも低い電位である。第１オフ電位Ｖｏｆｆ１は、ＭＯＳＦＥＴ２０のソースの電位よりも低い負電位である。ゲート電源６４は、ゲート駆動回路４０に第２オフ電位Ｖｏｆｆ２を供給する。第２オフ電位Ｖｏｆｆ２は、ＭＯＳＦＥＴ２０のゲート閾値よりも低く、かつ、第１オフ電位Ｖｏｆｆ１よりも高い電位である。第２オフ電位Ｖｏｆｆ２は、負電位であってもよいし、０Ｖであってもよいし、正電位であってもよい。ゲート電源６６は、ゲート駆動回路４０にオン電位Ｖｏｎを供給する。オン電位Ｖｏｎは、ＭＯＳＦＥＴ２０のゲート閾値よりも高い正電位である。ゲート駆動回路４０は、ＭＯＳＦＥＴ２０のゲート電位を、第１オフ電位Ｖｏｆｆ１、第２オフ電位Ｖｏｆｆ２、オン電位Ｖｏｎの間で切り換える。オン電位ＶｏｎがＭＯＳＦＥＴ２０のゲートに印加されると、ＭＯＳＦＥＴ２０がオン状態となる。第１オフ電位Ｖｏｆｆ１がＭＯＳＦＥＴ２０のゲートに印加されると、ＭＯＳＦＥＴ２０がオフ状態となる。第２オフ電位Ｖｏｆｆ２がＭＯＳＦＥＴ２０のゲートに印加されると、ＭＯＳＦＥＴ２０がオフ状態となる。すなわち、ゲート駆動回路４０は、ＭＯＳＦＥＴ２０のオフ電位として、第１オフ電位Ｖｏｆｆ１と第２オフ電位Ｖｏｆｆ２のいずれかを印加する。 FIG. 2 shows the configuration of the gate drive circuits 40a and 40b. Since the gate drive circuit 40a and the gate drive circuit 40b have the same configuration, the common reference numeral 40 indicates the gate drive circuit 40a and the gate drive circuit 40b in FIG. Further, in FIG. 2, MOSFETs 20a and 20b are indicated by a common reference numeral 20, and diodes 30a and 30b are indicated by a common reference numeral 30. Further, in FIG. 2, the ground represents the potential of the source of the MOSFET 20. As shown in FIG. 2, the gate drive circuit 40 is connected to gate power supplies 62, 64, 66. The gate power supply 62 supplies the first off potential Voff1 to the gate drive circuit 40. The first off-potential Voff1 is a potential lower than the gate threshold of the MOSFET 20. The first off-potential Voff1 is a negative potential lower than the potential of the source of the MOSFET 20. The gate power supply 64 supplies the second off potential Voff2 to the gate drive circuit 40. The second off-potential Voff2 is lower than the gate threshold of the MOSFET 20 and higher than the first off-potential Voff1. The second off-potential Voff2 may be a negative potential, 0V, or a positive potential. The gate power supply 66 supplies the ON potential Von to the gate drive circuit 40. The on-potential Von is a positive potential higher than the gate threshold of the MOSFET 20. The gate drive circuit 40 switches the gate potential of the MOSFET 20 between the first off potential Voff1, the second off potential Voff2, and the on potential Von. When the ON potential Von is applied to the gate of the MOSFET 20, the MOSFET 20 is turned on. When the first off potential Voff1 is applied to the gate of the MOSFET 20, the MOSFET 20 is turned off. When the second off-potential Voff2 is applied to the gate of the MOSFET 20, the MOSFET 20 is turned off. That is, the gate drive circuit 40 applies one of the first off potential Voff1 and the second off potential Voff2 as the off potential of the MOSFET 20.

ゲート駆動回路４０ａ、４０ｂは、ＭＯＳＦＥＴ２０ａとＭＯＳＦＥＴ２０ｂが同時にオンすることがないように、各ゲートの電位を制御する。 The gate drive circuits 40a and 40b control the potential of each gate so that the MOSFET 20a and the MOSFET 20b do not turn on at the same time.

図３は、下アームのＭＯＳＦＥＴ２０ｂをオフ状態に維持しながら上アームのＭＯＳＦＥＴ２０ａをスイッチングするときの各値の変化を示している。図３及び後述する図４において、ゲート電位Ｖｇａは上アームのＭＯＳＦＥＴ２０ａのゲート電位を示しており、ドレイン−ソース間電圧Ｖｄｓａは上アームのＭＯＳＦＥＴ２０ａのドレイン−ソース間電圧を示しており、ゲート電位Ｖｇｂは下アームのＭＯＳＦＥＴ２０ｂのゲート電位を示しており、ドレイン−ソース間電圧Ｖｄｓｂは下アームのＭＯＳＦＥＴ２０ｂのドレイン−ソース間電圧を示している。また、図３、４において、下限値Ｖｍｉｎは、ＭＯＳＦＥＴ２０ａ、２０ｂのゲート電位の定格最小値を示している。また、図３、４において、ゲート電位ＶｇａはＭＯＳＦＥＴ２０ａのソースに対する電位として示されており、ゲート電位ＶｇｂはＭＯＳＦＥＴ２０ｂのソースに対する電位として示されている。また、図３、４においては、第２オフ電位Ｖｏｆｆ２が０Ｖとして示されているが、上述したように、第２オフ電位Ｖｏｆｆ２は正電位であっても負電位であってもよい。 FIG. 3 shows changes in each value when the upper arm MOSFET 20a is switched while the lower arm MOSFET 20b is kept in the off state. In FIG. 3 and FIG. 4 described later, the gate potential Vga indicates the gate potential of the upper arm MOSFET 20a, the drain-source voltage Vdsa indicates the drain-source voltage of the upper arm MOSFET 20a, and the gate potential Vgb. Indicates the gate potential of the lower arm MOSFET 20b, and the drain-source voltage Vdsb indicates the drain-source voltage of the lower arm MOSFET 20b. Further, in FIGS. 3 and 4, the lower limit value Vmin indicates the rated minimum value of the gate potentials of the MOSFETs 20a and 20b. 3 and 4, the gate potential Vga is shown as a potential with respect to the source of the MOSFET 20a, and the gate potential Vgb is shown as a potential with respect to the source of the MOSFET 20b. Although the second off-potential Voff2 is shown as 0 V in FIGS. 3 and 4, the second off-potential Voff2 may be a positive potential or a negative potential as described above.

図３に示す動作では、ゲート駆動回路４０ｂが下アームのＭＯＳＦＥＴ２０ｂのゲート電位Ｖｇｂを常にゲート閾値Ｖｔｈよりも低い電位に維持することで、ＭＯＳＦＥＴ２０ｂをオフ状態に維持する。また、ゲート駆動回路４０ａが、タイミングｔａでＭＯＳＦＥＴ２０ａをターンオンさせ、タイミングｔｂでＭＯＳＦＥＴ２０ａをターンオフさせる。上述したように、ゲート駆動回路４０ｂには、ＭＯＳＦＥＴ２０ａのスイッチングタイミングを事前に通知する信号Ｖａ２が入力される。したがって、ゲート駆動回路４０ｂは、ＭＯＳＦＥＴ２０ａがスイッチングするタイミングｔａ、ｔｂを事前に認識することができる。ゲート駆動回路４０ｂは、タイミングｔａ、ｔｂに応じて、ＭＯＳＦＥＴ２０ｂのオフ電位を、第１オフ電位Ｖｏｆｆ１と第２オフ電位Ｖｏｆｆ２の間で変化させる。以下に、図３におけるスイッチング回路１０の動作について、詳細に説明する。 In the operation shown in FIG. 3, the gate drive circuit 40b maintains the gate potential Vgb of the lower arm MOSFET 20b at a potential lower than the gate threshold Vth at all times, thereby maintaining the MOSFET 20b in the off state. Further, the gate drive circuit 40a turns on the MOSFET 20a at timing ta and turns off the MOSFET 20a at timing tb. As described above, the signal Va2 notifying the switching timing of the MOSFET 20a in advance is input to the gate drive circuit 40b. Therefore, the gate drive circuit 40b can recognize the timings ta and tb at which the MOSFET 20a switches in advance. The gate drive circuit 40b changes the off-potential of the MOSFET 20b between the first off-potential Voff1 and the second off-potential Voff2 according to the timings ta and tb. The operation of the switching circuit 10 in FIG. 3 will be described below in detail.

図３の初期の期間Ｔ１では、ゲート駆動回路４０ａは、ＭＯＳＦＥＴ２０ａのゲート電位Ｖｇａを第１オフ電位Ｖｏｆｆ１に制御する。このため、期間Ｔ１では、ＭＯＳＦＥＴ２０ａはオフしている。また、期間Ｔ１では、ゲート駆動回路４０ｂは、ＭＯＳＦＥＴ２０ｂのゲート電位Ｖｇｂを第１オフ電位Ｖｏｆｆ１に制御する。このため、期間Ｔ１では、ＭＯＳＦＥＴ２０ｂもオフしている。この状態では、コイル１８で生じる起電力によって、中間配線１４の電位が低電位配線１６の電位よりも低くなる。このため、期間Ｔ１では、図１の矢印１００に示すように、低電位配線１６からダイオード３０ｂを介して中間配線１４へ電流が流れる。ダイオード３０ｂがオンしているので、ＭＯＳＦＥＴ２０ｂのドレイン−ソース間電圧Ｖｄｓｂは略０Ｖとなる。また、ＭＯＳＦＥＴ２０ａには高電位配線１２と中間配線１４の間の電位差が印加されるので、ＭＯＳＦＥＴ２０ａのドレイン−ソース間電圧Ｖｄｓａは高電圧となる。 In the initial period T1 of FIG. 3, the gate drive circuit 40a controls the gate potential Vga of the MOSFET 20a to the first off potential Voff1. Therefore, in the period T1, the MOSFET 20a is off. In the period T1, the gate drive circuit 40b controls the gate potential Vgb of the MOSFET 20b to the first off potential Voff1. Therefore, in the period T1, the MOSFET 20b is also off. In this state, the electromotive force generated in the coil 18 causes the potential of the intermediate wiring 14 to become lower than the potential of the low-potential wiring 16. Therefore, in the period T1, as shown by the arrow 100 in FIG. 1, a current flows from the low potential wiring 16 to the intermediate wiring 14 via the diode 30b. Since the diode 30b is turned on, the drain-source voltage Vdsb of the MOSFET 20b becomes approximately 0V. Further, since the potential difference between the high potential wiring 12 and the intermediate wiring 14 is applied to the MOSFET 20a, the drain-source voltage Vdsa of the MOSFET 20a becomes a high voltage.

期間Ｔ１の最後のタイミングｔａにおいて、ゲート駆動回路４０ａは、ＭＯＳＦＥＴ２０ａのゲート電位Ｖｇａを第１オフ電位Ｖｏｆｆ１からオン電位Ｖｏｎまで引き上げる。したがって、タイミングｔａにおいて、ＭＯＳＦＥＴ２０ａがターンオンする。すると、図１の矢印１００に示す電流が停止し、矢印１０２のように高電位配線１２からＭＯＳＦＥＴ２０ａを介して中間配線１４へ電流が流れるようになる。ＭＯＳＦＥＴ２０ａがターンオンするので、タイミングｔａの直後にＭＯＳＦＥＴ２０ａのドレイン−ソース間電圧Ｖｄｓａが略０Ｖまで低下する。このため、タイミングｔａの直後に、ＭＯＳＦＥＴ２０ｂのドレインの電位が高電位まで上昇する（すなわち、ドレイン−ソース間電圧Ｖｄｓｂが高電圧まで上昇する。）。他方、ゲート駆動回路４０ｂは、タイミングｔａの前からタイミングｔａの後まで、ＭＯＳＦＥＴ２０ｂのゲートに第１オフ電位Ｖｏｆｆ１（すなわち、負電位）を印加し続ける。このため、タイミングｔａの直後に、ＭＯＳＦＥＴ２０ｂのドレインの電位がゲートの電位に対して急激に上昇する。すると、ＭＯＳＦＥＴ２０ｂのドレイン−ゲート間の寄生容量Ｃｂ（図１参照）を介した容量結合によって、ＭＯＳＦＥＴ２０ｂのゲート電位Ｖｇｂが瞬間的に上昇する場合がある。これによって、図３に示すように、タイミングｔａの直後に、ＭＯＳＦＥＴ２０ｂのゲートに正のサージ９０が印加される場合がある。しかしながら、タイミングｔａでは、ゲート駆動回路４０ｂがＭＯＳＦＥＴ２０ｂのゲートに第１オフ電位Ｖｏｆｆ１（すなわち、負電位）を印加しているので、正のサージ９０が印加されても、ゲート電位Ｖｇｂがゲート閾値Ｖｔｈに達しない。これによって、ＭＯＳＦＥＴ２０ｂの誤オンが抑制される。 At the last timing ta in the period T1, the gate drive circuit 40a raises the gate potential Vga of the MOSFET 20a from the first off potential Voff1 to the on potential Von. Therefore, at the timing ta, the MOSFET 20a is turned on. Then, the current shown by the arrow 100 in FIG. 1 stops, and the current starts to flow from the high potential wiring 12 to the intermediate wiring 14 via the MOSFET 20a as shown by the arrow 102. Since the MOSFET 20a is turned on, the drain-source voltage Vdsa of the MOSFET 20a drops to approximately 0V immediately after the timing ta. Therefore, immediately after the timing ta, the potential of the drain of the MOSFET 20b rises to a high potential (that is, the drain-source voltage Vdsb rises to a high voltage). On the other hand, the gate drive circuit 40b continues to apply the first off potential Voff1 (that is, a negative potential) to the gate of the MOSFET 20b from before the timing ta to after the timing ta. Therefore, immediately after the timing ta, the potential of the drain of the MOSFET 20b rapidly rises with respect to the potential of the gate. Then, the gate potential Vgb of the MOSFET 20b may momentarily rise due to capacitive coupling via the drain-gate parasitic capacitance Cb (see FIG. 1) of the MOSFET 20b. As a result, as shown in FIG. 3, the positive surge 90 may be applied to the gate of the MOSFET 20b immediately after the timing ta. However, at the timing ta, since the gate drive circuit 40b applies the first off-potential Voff1 (that is, the negative potential) to the gate of the MOSFET 20b, even if the positive surge 90 is applied, the gate potential Vgb remains the gate threshold Vth. Does not reach This suppresses erroneous turning on of the MOSFET 20b.

タイミングｔａの後の期間Ｔ２では、ゲート駆動回路４０ａは、ＭＯＳＦＥＴ２０ａのゲート電位Ｖｇａをオン電位Ｖｏｎに維持する。したがって、期間Ｔ２では、矢印１０２に示すように電流が流れ続ける。 In the period T2 after the timing ta, the gate drive circuit 40a maintains the gate potential Vga of the MOSFET 20a at the ON potential Von. Therefore, in the period T2, the current continues to flow as indicated by the arrow 102.

期間Ｔ２の最後のタイミングｔｂにおいて、ゲート駆動回路４０ａは、ＭＯＳＦＥＴ２０ａのゲート電位Ｖｇａをオン電位Ｖｏｎから第１オフ電位Ｖｏｆｆ１まで引き下げる。したがって、タイミングｔｂにおいて、ＭＯＳＦＥＴ２０ａがターンオフする。すると、矢印１０２に示す電流が停止する。すると、コイル１８が期間Ｔ２と同じ方向に電流が流れるように起電力を生じさせるので、中間配線１４の電位が低下する。したがって、タイミングｔｂの直後に、ＭＯＳＦＥＴ２０ａのドレイン−ソース間電圧Ｖｄｓａが高電位まで上昇する。また、中間配線１４の電位が低下するので、ダイオード３０ｂがオンし、再び矢印１００に示すように電流が流れる。ダイオード３０ｂがオンするので、ＭＯＳＦＥＴ２０ｂのドレイン−ソース間電圧Ｖｄｓｂは略０Ｖまで低下する。他方、ゲート駆動回路４０ｂは、タイミングｔｂの直前でＭＯＳＦＥＴ２０ｂのゲート電位Ｖｇｂを第１オフ電位Ｖｏｆｆ１から第２オフ電位Ｖｏｆｆ２に引き上げる。そして、タイミングｔｂにおいて、ＭＯＳＦＥＴ２０ｂのゲートに第２オフ電位Ｖｏｆｆ２を印加し続ける。 At the final timing tb of the period T2, the gate drive circuit 40a lowers the gate potential Vga of the MOSFET 20a from the on potential Von to the first off potential Voff1. Therefore, at the timing tb, the MOSFET 20a is turned off. Then, the current indicated by the arrow 102 stops. Then, the coil 18 generates an electromotive force so that a current flows in the same direction as in the period T2, so that the potential of the intermediate wiring 14 decreases. Therefore, immediately after the timing tb, the drain-source voltage Vdsa of the MOSFET 20a rises to a high potential. Further, since the potential of the intermediate wiring 14 is lowered, the diode 30b is turned on and the current flows again as shown by the arrow 100. Since the diode 30b is turned on, the drain-source voltage Vdsb of the MOSFET 20b drops to approximately 0V. On the other hand, the gate drive circuit 40b raises the gate potential Vgb of the MOSFET 20b from the first off potential Voff1 to the second off potential Voff2 immediately before the timing tb. Then, at the timing tb, the second off-potential Voff2 is continuously applied to the gate of the MOSFET 20b.

タイミングｔｂでＭＯＳＦＥＴ２０ｂのドレインの電位が低下すると、ＭＯＳＦＥＴ２０ｂのドレイン−ゲート間の寄生容量Ｃｂを介した容量結合によって、ＭＯＳＦＥＴ２０ｂのゲートの電位が瞬間的に低下する場合がある。これによって、図３に示すように、タイミングｔｂの直後に、ＭＯＳＦＥＴ２０ｂのゲートに負のサージ９２が印加される場合がある。しかしながら、タイミングｔｂでは、ゲート駆動回路４０ｂがＭＯＳＦＥＴ２０ｂのゲートに第２オフ電位Ｖｏｆｆ２（すなわち、第１オフ電位Ｖｏｆｆ１よりも高いオフ電位）を印加しているので、負のサージ９２が印加されても、ゲート電位Ｖｇｂが下限値Ｖｍｉｎを下回らない。これによって、ＭＯＳＦＥＴ２０ｂ（特に、ＭＯＳＦＥＴ２０ｂのゲート絶縁膜）に異常な電圧が印加されることが抑制される。このため、負のサージ９２の印加によるＭＯＳＦＥＴ２０ｂの劣化や特性変動が抑制される。タイミングｔｂの後に、ゲート駆動回路４０ｂは、ゲート電位Ｖｇｂを第１オフ電位Ｖｏｆｆ１に低下させる。これによって、スイッチング回路１０は、上述した期間Ｔ１と同じ状態に戻る。 When the drain potential of the MOSFET 20b decreases at the timing tb, the potential of the gate of the MOSFET 20b may momentarily decrease due to capacitive coupling between the drain and gate of the MOSFET 20b via the parasitic capacitance Cb. As a result, as shown in FIG. 3, the negative surge 92 may be applied to the gate of the MOSFET 20b immediately after the timing tb. However, at the timing tb, since the gate drive circuit 40b applies the second off potential Voff2 (that is, the off potential higher than the first off potential Voff1) to the gate of the MOSFET 20b, even if the negative surge 92 is applied. , The gate potential Vgb does not fall below the lower limit value Vmin. This suppresses application of an abnormal voltage to the MOSFET 20b (particularly, the gate insulating film of the MOSFET 20b). Therefore, deterioration of the MOSFET 20b and characteristic variation due to the application of the negative surge 92 are suppressed. After the timing tb, the gate drive circuit 40b lowers the gate potential Vgb to the first off potential Voff1. As a result, the switching circuit 10 returns to the same state as that of the period T1 described above.

以上に説明したように、ＭＯＳＦＥＴ２０ａがターンオンするときには、ＭＯＳＦＥＴ２０ｂのゲートに負電位である第１オフ電位Ｖｏｆｆ１が印加されることで、正のサージ９０によってＭＯＳＦＥＴ２０ｂが誤オンすることが抑制される。また、ＭＯＳＦＥＴ２０ａがターンオフするときには、ＭＯＳＦＥＴ２０ｂのゲートに第２オフ電位Ｖｏｆｆ２（第１オフ電位Ｖｏｆｆ１よりも高い電位）が印加されることで、負のサージ９２によってゲート電位Ｖｇｂが下限値Ｖｍｉｎを下回ることが抑制される。これによって、ＭＯＳＦＥＴ２０ｂの劣化や特性変動が抑制される。 As described above, when the MOSFET 20a is turned on, the first off-potential Voff1 that is a negative potential is applied to the gate of the MOSFET 20b, so that the positive surge 90 prevents the MOSFET 20b from being erroneously turned on. When the MOSFET 20a is turned off, the second off-potential Voff2 (potential higher than the first off-potential Voff1) is applied to the gate of the MOSFET 20b so that the negative surge 92 causes the gate potential Vgb to fall below the lower limit value Vmin. Is suppressed. This suppresses the deterioration and characteristic variation of the MOSFET 20b.

なお、ＭＯＳＦＥＴ２０ａがオフ状態である期間（すなわち、矢印１００に示す電流が流れている期間）の一部において、ＭＯＳＦＥＴ２０ｂをオンさせてもよい。これによって、ダイオード３０ｂに流れる電流の一部がＭＯＳＦＥＴ２０ｂに分岐して流れるようになるので、損失を低減することができる。 Note that the MOSFET 20b may be turned on during a part of the period in which the MOSFET 20a is in the off state (that is, the period in which the current shown by the arrow 100 is flowing). As a result, a part of the current flowing through the diode 30b branches into the MOSFET 20b and flows, so that the loss can be reduced.

図４は、上アームのＭＯＳＦＥＴ２０ａをオフ状態に維持しながら下アームのＭＯＳＦＥＴ２０ｂをスイッチングするときの各値の変化を示している。 FIG. 4 shows changes in respective values when the lower arm MOSFET 20b is switched while the upper arm MOSFET 20a is kept in the off state.

図４に示す動作では、ゲート駆動回路４０ａが上アームのＭＯＳＦＥＴ２０ａのゲート電位Ｖｇａを常にゲート閾値Ｖｔｈよりも低い電位に維持することで、ＭＯＳＦＥＴ２０ａをオフ状態に維持する。また、ゲート駆動回路４０ｂが、タイミングｔｃでＭＯＳＦＥＴ２０ｂをターンオンさせ、タイミングｔｄでＭＯＳＦＥＴ２０ｂをターンオフさせる。上述したように、ゲート駆動回路４０ａには、ＭＯＳＦＥＴ２０ｂのスイッチングタイミングを事前に通知する信号Ｖｂ２が入力される。したがって、ゲート駆動回路４０ａは、ＭＯＳＦＥＴ２０ｂがスイッチングするタイミングｔｃ、ｔｄを事前に認識することができる。ゲート駆動回路４０ａは、タイミングｔｃ、ｔｂに応じて、ＭＯＳＦＥＴ２０ａのオフ電位を、第１オフ電位Ｖｏｆｆ１と第２オフ電位Ｖｏｆｆ２の間で変化させる。以下に、図４におけるスイッチング回路１０の動作について、詳細に説明する。 In the operation shown in FIG. 4, the gate drive circuit 40a maintains the gate potential Vga of the MOSFET 20a in the upper arm at a potential lower than the gate threshold Vth at all times, thereby keeping the MOSFET 20a in the off state. Further, the gate drive circuit 40b turns on the MOSFET 20b at timing tc and turns off the MOSFET 20b at timing td. As described above, the signal Vb2 notifying the switching timing of the MOSFET 20b in advance is input to the gate drive circuit 40a. Therefore, the gate drive circuit 40a can recognize in advance the timings tc and td at which the MOSFET 20b switches. The gate drive circuit 40a changes the off-potential of the MOSFET 20a between the first off-potential Voff1 and the second off-potential Voff2 according to the timings tc and tb. The operation of the switching circuit 10 in FIG. 4 will be described in detail below.

図４の初期の期間Ｔ３では、ゲート駆動回路４０ｂは、ＭＯＳＦＥＴ２０ｂのゲート電位Ｖｇｂを第１オフ電位Ｖｏｆｆ１に制御する。このため、期間Ｔ３では、ＭＯＳＦＥＴ２０ｂはオフしている。また、期間Ｔ３では、ゲート駆動回路４０ａは、ＭＯＳＦＥＴ２０ａのゲート電位Ｖｇａを第１オフ電位Ｖｏｆｆ１に制御する。このため、期間Ｔ３では、ＭＯＳＦＥＴ２０ａもオフしている。この状態では、コイル１８で生じる起電力によって、中間配線１４の電位が高電位配線１２の電位よりも高くなる。このため、期間Ｔ３では、図１の矢印１０４に示すように、中間配線１４からダイオード３０ａを介して高電位配線１２へ電流が流れる。ダイオード３０ａがオンしているので、ＭＯＳＦＥＴ２０ａのドレイン−ソース間電圧Ｖｄｓａは略０Ｖとなる。また、ＭＯＳＦＥＴ２０ｂには中間配線１４と低電位配線１６の間の電位差が印加されるので、ＭＯＳＦＥＴ２０ｂのドレイン−ソース間電圧Ｖｄｓｂは高電圧となる。 In the initial period T3 of FIG. 4, the gate drive circuit 40b controls the gate potential Vgb of the MOSFET 20b to the first off potential Voff1. Therefore, in the period T3, the MOSFET 20b is off. In the period T3, the gate drive circuit 40a controls the gate potential Vga of the MOSFET 20a to the first off potential Voff1. Therefore, in the period T3, the MOSFET 20a is also off. In this state, the electromotive force generated in the coil 18 causes the potential of the intermediate wiring 14 to become higher than the potential of the high-potential wiring 12. Therefore, in the period T3, a current flows from the intermediate wiring 14 to the high-potential wiring 12 via the diode 30a as shown by an arrow 104 in FIG. Since the diode 30a is on, the drain-source voltage Vdsa of the MOSFET 20a becomes approximately 0V. Further, since the potential difference between the intermediate wiring 14 and the low potential wiring 16 is applied to the MOSFET 20b, the drain-source voltage Vdsb of the MOSFET 20b becomes a high voltage.

期間Ｔ３の最後のタイミングｔｃにおいて、ゲート駆動回路４０ｂは、ＭＯＳＦＥＴ２０ｂのゲート電位Ｖｇｂを第１オフ電位Ｖｏｆｆ１からオン電位Ｖｏｎまで引き上げる。したがって、タイミングｔｃにおいて、ＭＯＳＦＥＴ２０ｂがターンオンする。すると、矢印１０４に示す電流が停止し、矢印１０６のように中間配線１４からＭＯＳＦＥＴ２０ｂを介して低電位配線１６へ電流が流れるようになる。ＭＯＳＦＥＴ２０ｂがターンオンするので、タイミングｔｃの直後にＭＯＳＦＥＴ２０ｂのドレイン−ソース間電圧Ｖｄｓｂが略０Ｖまで低下する。このため、タイミングｔｃの直後に、ＭＯＳＦＥＴ２０ａのソースの電位が低電位まで低下し、ＭＯＳＦＥＴ２０ａのドレインの電位がソースの電位に対して相対的に高くなる。このため、タイミングｔｃの直後に、ドレイン−ソース間電圧Ｖｄｓａが高電圧まで上昇する。他方、ゲート駆動回路４０ａは、タイミングｔｃの前からタイミングｔｃの後まで、ＭＯＳＦＥＴ２０ａのゲートに第１オフ電位Ｖｏｆｆ１（すなわち、負電位）を印加し続ける。このため、タイミングｔｃの直後に、ＭＯＳＦＥＴ２０ａのドレインの電位がゲートの電位に対して急激に上昇する。すると、ＭＯＳＦＥＴ２０ａのドレイン−ゲート間の寄生容量Ｃａ（図１参照）を介した容量結合によって、ＭＯＳＦＥＴ２０ａのゲート電位Ｖｇａが瞬間的に上昇する場合がある。これによって、図４に示すように、タイミングｔｃの直後に、ＭＯＳＦＥＴ２０ａのゲートに正のサージ９４が印加される場合がある。しかしながら、タイミングｔｃでは、ゲート駆動回路４０ａがＭＯＳＦＥＴ２０ａのゲートに第１オフ電位Ｖｏｆｆ１（すなわち、負電位）を印加しているので、正のサージ９４が印加されても、ゲート電位Ｖｇａがゲート閾値Ｖｔｈに達しない。これによって、ＭＯＳＦＥＴ２０ａの誤オンが抑制される。 At the final timing tc of the period T3, the gate drive circuit 40b raises the gate potential Vgb of the MOSFET 20b from the first off potential Voff1 to the on potential Von. Therefore, at the timing tc, the MOSFET 20b is turned on. Then, the current indicated by the arrow 104 stops, and the current starts to flow from the intermediate wiring 14 to the low potential wiring 16 via the MOSFET 20b as shown by the arrow 106. Since the MOSFET 20b is turned on, the drain-source voltage Vdsb of the MOSFET 20b drops to approximately 0V immediately after the timing tc. Therefore, immediately after the timing tc, the potential of the source of the MOSFET 20a decreases to a low potential, and the potential of the drain of the MOSFET 20a becomes relatively higher than the potential of the source. Therefore, immediately after the timing tc, the drain-source voltage Vdsa rises to a high voltage. On the other hand, the gate drive circuit 40a continues to apply the first off potential Voff1 (that is, a negative potential) to the gate of the MOSFET 20a from before the timing tc to after the timing tc. Therefore, immediately after the timing tc, the potential of the drain of the MOSFET 20a rapidly rises with respect to the potential of the gate. Then, the gate potential Vga of the MOSFET 20a may momentarily rise due to capacitive coupling via the drain-gate parasitic capacitance Ca (see FIG. 1) of the MOSFET 20a. As a result, as shown in FIG. 4, the positive surge 94 may be applied to the gate of the MOSFET 20a immediately after the timing tc. However, at the timing tc, since the gate drive circuit 40a applies the first off-potential Voff1 (that is, the negative potential) to the gate of the MOSFET 20a, even if the positive surge 94 is applied, the gate potential Vga remains at the gate threshold Vth. Does not reach This suppresses erroneous turning on of the MOSFET 20a.

タイミングｔｃの後の期間Ｔ４では、ゲート駆動回路４０ｂは、ＭＯＳＦＥＴ２０ｂのゲート電位Ｖｇｂをオン電位Ｖｏｎに維持する。したがって、期間Ｔ４では、矢印１０６に示すように電流が流れ続ける。 In the period T4 after the timing tc, the gate drive circuit 40b maintains the gate potential Vgb of the MOSFET 20b at the ON potential Von. Therefore, in the period T4, the current continues to flow as indicated by the arrow 106.

期間Ｔ４の最後のタイミングｔｄにおいて、ゲート駆動回路４０ｂは、ＭＯＳＦＥＴ２０ｂのゲート電位Ｖｇｂをオン電位Ｖｏｎから第１オフ電位Ｖｏｆｆ１まで引き下げる。したがって、タイミングｔｄにおいて、ＭＯＳＦＥＴ２０ｂがターンオフする。すると、矢印１０６に示す電流が停止する。すると、コイル１８が期間Ｔ４と同じ方向に電流が流れるように起電力を生じさせるので、中間配線１４の電位が上昇する。したがって、タイミングｔｄの直後に、ＭＯＳＦＥＴ２０ｂのドレイン−ソース間電圧Ｖｄｓｂが高電位まで上昇する。また、中間配線１４の電位が上昇するので、ダイオード３０ａがオンし、再び矢印１０４に示すように電流が流れる。ダイオード３０ａがオンするので、ＭＯＳＦＥＴ２０ａのドレイン−ソース間電圧Ｖｄｓａは略０Ｖまで低下する（すなわち、ＭＯＳＦＥＴ２０ａのドレインのゲートに対する電位が低下する。）。他方、ゲート駆動回路４０ａは、タイミングｔｄの直前でＭＯＳＦＥＴ２０ａのゲート電位Ｖｇａを第１オフ電位Ｖｏｆｆ１から第２オフ電位Ｖｏｆｆ２に引き上げる。そして、タイミングｔｄにおいて、ＭＯＳＦＥＴ２０ａのゲートに第２オフ電位Ｖｏｆｆ２を印加し続ける。 At the final timing td of the period T4, the gate drive circuit 40b lowers the gate potential Vgb of the MOSFET 20b from the on-potential Von to the first off-potential Voff1. Therefore, at the timing td, the MOSFET 20b is turned off. Then, the current indicated by the arrow 106 stops. Then, the coil 18 generates an electromotive force so that a current flows in the same direction as in the period T4, so that the potential of the intermediate wiring 14 increases. Therefore, immediately after the timing td, the drain-source voltage Vdsb of the MOSFET 20b rises to a high potential. Further, since the potential of the intermediate wiring 14 rises, the diode 30a is turned on and the current flows again as shown by the arrow 104. Since the diode 30a is turned on, the drain-source voltage Vdsa of the MOSFET 20a drops to approximately 0V (that is, the potential of the drain of the MOSFET 20a with respect to the gate drops). On the other hand, the gate drive circuit 40a raises the gate potential Vga of the MOSFET 20a from the first off potential Voff1 to the second off potential Voff2 immediately before the timing td. Then, at the timing td, the second off-potential Voff2 is continuously applied to the gate of the MOSFET 20a.

タイミングｔｄでＭＯＳＦＥＴ２０ａのドレインのゲートに対する電位が低下すると、ＭＯＳＦＥＴ２０ａのドレイン−ゲート間の寄生容量Ｃａを介した容量結合によって、ＭＯＳＦＥＴ２０ａのゲートの電位が瞬間的に低下する場合がある。これによって、図４に示すように、タイミングｔｄの直後に、ＭＯＳＦＥＴ２０ａのゲートに負のサージ９６が印加される場合がある。しかしながら、タイミングｔｄでは、ゲート駆動回路４０ａがＭＯＳＦＥＴ２０ａのゲートに第２オフ電位Ｖｏｆｆ２（すなわち、第１オフ電位Ｖｏｆｆ１よりも高いオフ電位）を印加しているので、負のサージ９６が印加されても、ゲート電位Ｖｇａが下限値Ｖｍｉｎを下回らない。これによって、ＭＯＳＦＥＴ２０ａ（特に、ＭＯＳＦＥＴ２０ａのゲート絶縁膜）に異常な電圧が印加されることが抑制される。このため、負のサージ９６の印加によるＭＯＳＦＥＴ２０ａの劣化や特性変動が抑制される。タイミングｔｄの後に、ゲート駆動回路４０ａは、ゲート電位Ｖｇａを第１オフ電位Ｖｏｆｆ１に低下させる。これによって、スイッチング回路１０は、期間Ｔ３と同じ状態に戻る。 When the potential of the drain of the MOSFET 20a with respect to the gate decreases at the timing td, the potential of the gate of the MOSFET 20a may momentarily decrease due to capacitive coupling between the drain and the gate of the MOSFET 20a via the parasitic capacitance Ca. As a result, as shown in FIG. 4, the negative surge 96 may be applied to the gate of the MOSFET 20a immediately after the timing td. However, at the timing td, since the gate drive circuit 40a applies the second off-potential Voff2 (that is, the off-potential higher than the first off-potential Voff1) to the gate of the MOSFET 20a, even if the negative surge 96 is applied. , The gate potential Vga does not fall below the lower limit value Vmin. This suppresses an abnormal voltage from being applied to the MOSFET 20a (particularly, the gate insulating film of the MOSFET 20a). Therefore, deterioration of the MOSFET 20a and fluctuations in characteristics due to the application of the negative surge 96 are suppressed. After the timing td, the gate drive circuit 40a lowers the gate potential Vga to the first off potential Voff1. As a result, the switching circuit 10 returns to the same state as in the period T3.

以上に説明したように、ＭＯＳＦＥＴ２０ｂがターンオンするときには、ＭＯＳＦＥＴ２０ａのゲートに負電位である第１オフ電位Ｖｏｆｆ１が印加されることで、正のサージ９４によってＭＯＳＦＥＴ２０ａが誤オンすることが抑制される。また、ＭＯＳＦＥＴ２０ｂがターンオフするときには、ＭＯＳＦＥＴ２０ａのゲートに第２オフ電位Ｖｏｆｆ２（第１オフ電位Ｖｏｆｆ１よりも高い電位）が印加されることで、負のサージ９６によってゲート電位Ｖｇａが下限値Ｖｍｉｎを下回ることが抑制される。これによって、ＭＯＳＦＥＴ２０ａの劣化や特性変動が抑制される。 As described above, when the MOSFET 20b is turned on, the first off-potential Voff1 which is a negative potential is applied to the gate of the MOSFET 20a, so that the positive surge 94 prevents the MOSFET 20a from being erroneously turned on. When the MOSFET 20b is turned off, the second off-potential Voff2 (potential higher than the first off-potential Voff1) is applied to the gate of the MOSFET 20a so that the negative surge 96 causes the gate potential Vga to fall below the lower limit value Vmin. Is suppressed. As a result, the deterioration and characteristic variation of the MOSFET 20a are suppressed.

なお、ＭＯＳＦＥＴ２０ｂがオフ状態である期間（すなわち、矢印１０４に示す電流が流れている期間）の一部において、ＭＯＳＦＥＴ２０ａをオンさせてもよい。これによって、ダイオード３０ａに流れる電流の一部がＭＯＳＦＥＴ２０ａに分岐して流れるようになるので、損失を低減することができる。 Note that the MOSFET 20a may be turned on during a part of the period in which the MOSFET 20b is in the off state (that is, the period in which the current shown by the arrow 104 is flowing). As a result, a part of the current flowing through the diode 30a branches into the MOSFET 20a and flows, so that the loss can be reduced.

以上に説明したように、実施形態のスイッチング回路１０によれば、ＭＯＳＦＥＴ２０ａ、２０ｂを適切に保護することができる。このため、ＭＯＳＦＥＴ２０ａ、２０ｂを保護するための構造を削減することが可能となる。したがって、ＭＯＳＦＥＴ２０ａ、２０ｂの小型化や、ＭＯＳＦＥＴ２０ａ、２０ｂに対する要求仕様を緩和することが可能となる。その結果、スイッチング回路１０のコストダウンが可能となる。 As described above, according to the switching circuit 10 of the embodiment, the MOSFETs 20a and 20b can be appropriately protected. Therefore, the structure for protecting the MOSFETs 20a and 20b can be reduced. Therefore, it is possible to reduce the size of the MOSFETs 20a and 20b and relax the required specifications for the MOSFETs 20a and 20b. As a result, the cost of the switching circuit 10 can be reduced.

なお、上述した実施形態では、対向アームのＭＯＳＦＥＴがターンオフするタイミング（ｔｂ、ｔｄ）でのみ自アームのＭＯＳＦＥＴのゲートに第２オフ電位Ｖｏｆｆ２を印加した。しかしながら、対向アームのＭＯＳＦＥＴがターンオンするタイミング（ｔａ、ｔｂ）に自アームのＭＯＳＦＥＴのゲートに第１オフ電位Ｖｏｆｆ１が印加され、対向アームのＭＯＳＦＥＴがターンオフするタイミング（ｔｂ、ｔｄ）に自アームのＭＯＳＦＥＴのゲートに第２オフ電位Ｖｏｆｆ２が印加されるという条件が満たされれば、その他の期間ではゲートにどのようなオフ電位が印加されてもよい。 In the above-described embodiment, the second off-potential Voff2 is applied to the gate of the MOSFET of the own arm only at the timing (tb, td) when the MOSFET of the opposite arm is turned off. However, the first off potential Voff1 is applied to the gate of the MOSFET of the own arm at the timing (ta, tb) when the MOSFET of the opposite arm is turned on, and the MOSFET of the own arm is turned off at the timing (tb, td) when the MOSFET of the opposite arm is turned off. If the condition that the second off-potential Voff2 is applied to the gate is satisfied, any off-potential may be applied to the gate in other periods.

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。 Although the embodiments have been described in detail above, these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The technical elements described in the present specification or the drawings exert technical utility alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. Further, the technology illustrated in the present specification or the drawings achieves a plurality of objects at the same time, and achieving the one object among them has technical utility.

１０：スイッチング回路
１２：高電位配線
１４：中間配線
１６：低電位配線
１８：コイル
２０：ＭＯＳＦＥＴ
３０：ダイオード
４０：ゲート駆動回路 10 :Switching circuit 12 :High potential wiring 14 :Intermediate wiring 16 :Low potential wiring 18 :Coil 20 :MOSFET
30: Diode 40: Gate drive circuit

Claims

A switching circuit,
High potential wiring,
Low potential wiring,
Intermediate wiring,
A first MOSFET connected to either one of the high-potential wiring and the intermediate wiring, and between the intermediate wiring and the low-potential wiring;
A second MOSFET connected to the other of the high-potential wiring and the intermediate wiring, and between the intermediate wiring and the low-potential wiring,
A gate drive circuit for controlling the potential of the gate of the second MOSFET,
Have
The gate drive circuit controls the second MOSFET to be in an off state while the first MOSFET is in an on state,
The gate drive circuit controls the potential of the gate to a first gate-off potential that is lower than the gate threshold value of the second MOSFET and is a negative potential at the timing when the first MOSFET is turned on, and the timing when the first MOSFET is turned off. Controlling the potential of the gate to a second gate-off potential lower than the gate threshold and higher than the first gate-off potential,
Switching circuit.