JP5915694B2 - 負荷駆動装置 - Google Patents

Description

本発明は、ＬＥＤ（発光ダイオード）などの負荷に流れる電流を能動素子により制御する負荷駆動装置に関し、特に負荷駆動装置内のＭＣＵ（マイクロプロセッサユニット）とＤＡＣ（デジタル−アナログ変換器）間の配線数を減らすために、デジタル回路からのパルス信号をフィルタによりアナログ電圧に変換して能動素子を駆動させると共に、一定の間隔で行われるフィルタリセット後の再復帰の際のフィルタを通過したアナログ信号の電圧レベルを、適正値に高速に遷移させる事により制御される電流を、高速に適正化する負荷駆動装置に関する。

従来、負荷に流れる電流をＦＥＴ等の能動素子により制御する負荷駆動装置の制御は、アナログ回路で構成されていたが、昨今はデジタル化が進んでいる。そのため、装置の動作状態を外部機器と通信したり、故障解析のために動作記録をしたり、負荷に流れる電流の制御もデジタル回路を用いて行なっている。

図６は、従来の負荷駆動装置１０１の回路例を示している。同図において、ＬＥＤ（発光ダイオード）などを含む負荷ＲＬ５０には、ＭＯＳＦＥＴ等からなる能動素子Ｑ５０と、電流検出器となる抵抗Ｒ５０が直列に接続され、これらの負荷ＲＬ５０，能動素子Ｑ５０および抵抗Ｒ５０による負荷回路の両端間に、図示しないコンバータからの出力電圧Ｖoutが印加される。負荷駆動装置１０１は、負荷ＲＬ５０に流れる出力電流Ｉoutを検出するために、抵抗Ｒ５０の両端間電圧がＡＤＣ（アナログ−デジタル変換器）１１１によりデジタル値に変換され、その後、ＭＣＵ（マイクロプロセッサユニット）１１２で制御定数を求めて、ＭＣＵ１１２で得られたデジタル値をＤＡＣ（デジタル−アナログ変換器）１１３でアナログ電圧に戻し、出力電流Ｉoutが一定となるように、バッファ１１４を介して能動素子Ｑ５０を駆動する構成となっている。

また参考文献１では、デジタル回路で生成された制御パルス信号を、フィルタにより直流のアナログ電圧に変換する回路が開示されており、この技術を上記負荷駆動装置１０１に適用することで、ＭＣＵ１１２とＤＡＣ１１３との間の配線数を減らすことが可能になる。

特開２００１−１０２９２７号公報

上記引用文献１に開示される技術を負荷駆動装置１０１に用いるときの弊害として、以下の様な場合がある。例えばＬＥＤを周波数一定でＯＮ時間を変化させたり、ＯＮ時間一定でＯＦＦ時間を変化させるＰＷＭ調光の場合に、負荷ＲＬ５０の出力電力の可変制御が必要な場合、外部のリセット信号を利用して能動素子Ｑ５０を一定の低周波数でオン／オフさせる必要がある。しかし、能動素子Ｑ５０がオフになると同時にフィルタもリセットされるため、一度リセットされた状態のフィルタを再度リセット解除して復帰させる際に、フィルタの容量成分を充電して適正なレベル電圧に達するまでに時間がかかり、負荷ＲＬ５０を流れる出力電流Ｉoutを速やかに所望の値に戻すことができないという問題がある。

そこで本発明は、配線数を減らすという利点を生かしつつも、フィルタリセット解除時に負荷に流れる電流を速やかに所望の値に戻すことが可能な負荷駆動装置を提供することを目的とする。

本発明の負荷駆動装置は、負荷に直列に接続され、その負荷に流れる電流を制御する能動素子と、前記負荷に印加される電力を周波数一定でＯＮ時間を変化させたり、ＯＮ時間一定でＯＦＦ時間を変化させてＰＷＭ制御するために、前記能動素子の動作を停止させるイネーブルと、前記能動素子の動作を可能にするディスエーブルの切換えを制御するリセット信号を出力するパルス信号源と、基準タイミングパルスを基に内部で負荷駆動パルスを生成し、前記ディスエーブルのリセット信号を受けてパルスを出力するパルス生成回路と、前記パルス生成回路から出力される負荷駆動パルスを、前記負荷に流れる電流を制御する駆動信号として前記能動素子の制御端子に出力するために平滑化するフィルタと、時定数を設定する遅延回路と、を備えている事を特徴とする。前記リセット信号がイネーブルのときには、前記パルス生成回路からの出力を受けて、前記フィルタの容量成分を充電した飽和状態でリセットさせ、前記リセット信号がディスエーブルになると、前記フィルタの容量成分への充電を停止させて、その後に前記時定数が経過すると前記フィルタのリセットを解除して、前記フィルタから前記能動素子の制御端子への前記駆動信号の出力を開始させる構成としたことを特徴とする。

この場合、前記フィルタのリセット状態時にフィルタ出力電圧が、前記能動素子の制御端子の閾値電圧よりも高くなるように、前記フィルタを定数を含めて構成するのが好ましい。

本発明の負荷駆動装置は、負荷に直列に接続され、その負荷に流れる電流を制御する能動素子と、前記負荷に印加される電力を周波数一定でＯＮ時間を変化させたり、ＯＮ時間一定でＯＦＦ時間を変化させてＰＷＭ制御するために、前記能動素子の動作を停止させるイネーブルと、前記能動素子の動作を可能にするディスエーブルの切換えを制御するリセット信号を出力するパルス信号源と、基準タイミングパルスを基に内部で負荷駆動パルスを生成し、前記ディスエーブルのリセット信号を受けてパルスを出力するパルス生成回路と、前記パルス生成回路から出力される負荷駆動パルスを、前記負荷に流れる電流を制御する駆動信号として前記能動素子の制御端子に出力するために平滑化するフィルタと、時定数を設定する遅延回路と、を備えている事を特徴とする。前記リセット信号がイネーブルのときには、前記パルス生成回路からの出力を受けて、前記フィルタの容量成分を充電した飽和状態でリセットさせ、前記リセット信号がディスエーブルになると、前記フィルタのリセットを解除して、前記フィルタから前記能動素子の制御端子への前記駆動信号の出力を開始させ、前記時定数が経過すると前記フィルタの容量成分への充電を停止させる構成としたことを特徴とする。

この場合、前記フィルタのリセット状態時にフィルタ出力電圧が、前記能動素子の制御端子の閾値電圧よりも低くなるように、前記フィルタを定数を含めて構成するのが好ましい。

本発明の負荷駆動装置は、前記負荷に直列に前記能動素子を接続した負荷回路を複数備え、前記負荷回路は前記負荷を流れる電流を検出する電流検出回路を各々備え、複数の前記負荷回路に共通して、前記電流検出回路からの各検出信号の何れか一つを切替えて出力するマルチプレクサと、前記マルチプレクサで選択した前記検出信号の一つを固定、あるいは前記負荷に流す電流によって調整可変できる基準電圧と比較する比較回路と、前記比較回路からの比較結果に基づき、前記パルスを生成する前記パルス生成回路と、を備え、複数の前記負荷回路のそれぞれに、前記パルス生成回路からの出力を保持するラッチ回路と、前記ラッチ回路から出力されるパルスを、前記負荷に流す電流を制御する駆動信号を前記能動素子の制御端子に出力するために平滑化する前記フィルタと、を備え、前記マルチプレクサが一つの前記負荷回路からの前記検出信号を選択した後、前記マルチプレクサがこの検出信号を再び選択するまで、前記一つの負荷回路に対応する前記ラッチが、前記パルス生成回路からの出力を保持する構成とするのが好ましい。

本発明の負荷駆動装置によれば、パルス生成回路で生成されたパルスを、フィルタでアナログの駆動信号に変換して能動素子の制御端子に出力し、負荷に流れる電流を制御しているので、パルス生成回路と能動素子との間に従来のデジタル制御回路ようなＤＡＣを使わずに済み、負荷駆動装置の内部配線数を減らすことができる。また、リセット信号がイネーブルのときに、能動素子の動作を停止させると共に、フィルタの容量成分をある程度充電した飽和状態でリセットさせておき、その後でリセット信号がディスエーブルに遷移すると、フィルタの容量成分の充電を一旦停止させ、遅延回路で定めた時定数が経過すると、フィルタのリセットを解除して、能動素子を再び動作させるために、フィルタから能動素子の制御端子への駆動信号の出力を開始させるので、フィルタのリセット解除時に、負荷に流れる電流を速やかに制御すべき所望の値に戻すことができる。

またリセット信号がイネーブルのときに、フィルタの出力ではないところの内部電圧が能動素子の制御端子の閾値電圧よりも高い電圧状態に充電されていて、その後のフィルタのリセット解除時に、負荷に流れる電流に応じた能動素子の制御端子電圧を速やかに出力する事が可能となり、その結果として負荷に流れる電流も、より速やかに所望の値に戻すことができるので好ましい。

本発明の負荷駆動装置によれば、パルス生成回路で生成されたパルスを、フィルタでアナログの駆動信号に変換して能動素子の制御端子に出力し、負荷に流れる電流を制御しているので、パルス生成回路と能動素子との間に従来のデジタル制御回路のようなＤＡＣを使わずに済み、負荷駆動装置の内部配線数を減らすことができる。また、リセット信号がイネーブルのときに、能動素子の動作を停止させると共に、フィルタの容量成分をある程度充電した飽和状態でリセットさせておき、その後でリセット信号がディスエーブルに遷移すると、フィルタのリセットを解除して、能動素子を再び動作させるために、フィルタから能動素子の制御端子への駆動信号の出力を開始させ、遅延回路で定めた時定数が経過すると、フィルタの容量成分への充電を停止させるので、フィルタのリセット解除時に、負荷に流れる電流を速やかに制御すべき所望の値に戻すことができる。

またリセット信号がイネーブルのときに、フィルタの出力ではないところの内部電圧が能動素子の制御端子の閾値電圧よりも低い電圧状態に充電されていて、その後のフィルタのリセットが解除されて、能動素子の制御端子の閾値電圧より低い状態からフィルタの容量成分を充電することで、負荷に流れる電流の立ち上がりを綺麗にすることができるので好ましい。

本発明の負荷駆動装置によれば、複数の負荷回路について、それぞれ負荷に流れる電流を個別に制御する構成であっても、各負荷回路に共通する一つの比較回路と一つの固定、あるいは前記負荷に流す電流によって調整可変できる基準電圧で制御を行なうことが可能になり、回路構成の簡素化を図りつつ、複数の負荷に流れる電流の回路構成部品によるばらつきを小さくすることができる。

本発明の第一実施形態に係る負荷駆動装置のブロック構成図である。 同上、負荷駆動装置の詳細な回路図である。 同上、各部の動作状態を示すタイミングチャートである。 本発明の第二実施形態に係る負荷駆動装置のブロック構成図である。 本発明の第三実施形態に係る負荷駆動装置のブロック構成図である。 従来の負荷駆動装置を示す回路図である。

以下の発明を実施するための形態の説明において説明上、並列の負荷回路は３つと仮定して説明する。但し並列数は特に限定はない。

本発明の負荷駆動装置１について、好ましい第一実施形態のブロック構成図を図１に示す。同図において、負荷駆動装置１は、ＬＥＤなどを含む複数列の負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３（以下の説明では、各負荷ＲＬ１に応じて別々の数字のサフィックス−１，−２，…，−ｎを付記する。）に、制御用の能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３と、電流検出回路を構成する抵抗Ｒ１−１，Ｒ１−２，Ｒ１−３とをそれぞれ直列に接続した複数列の負荷回路１０−１，１０−２，１０−３とを有し、これらの負荷回路１０−１，１０−２，１０−３の両端間に、図示しないコンバータなどの直流安定化電源からの出力電圧Ｖoutを共通に印加して、負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３に一定の出力電流Ｉout−１，Ｉout−２，Ｉout−３が各々流れるように、能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３を個別に駆動する構成となっている。なお図１では、３能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３としてＭＯＳＦＥＴを示しているが、それ以外の制御端子付き能動素子を用いてもよい。

負荷駆動装置１はその他に、ラッチ（Ｌａｔｃｈ）回路１１−１，１１−２，１１−３と、ローパスフィルタ（ＬＰＦ）１２−１，１２−２，１２−３と、ダイオードＤ１−１，Ｄ１−２，Ｄ１−３が、各負荷回路１０−１，１０−２，１０−３に対応して個別に設けられる一方で、ＭＵＸ１４と、基準電源発生回路１５と、コンパレータＡ１と、パルス生成回路１７と、遅延（Ｄｅｌａｙ）回路１８と、２つのパルス信号源１９，２０が、各負荷回路１０−１，１０−２，１０−３に共通して設けられる。

ＭＵＸ１４は、パルス信号源２０から基準タイミング信号Ｐ２のパルスが出力される毎に、負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３に流れる出力電流Ｉout−１，Ｉout−２，Ｉout−３の検出信号として、抵抗Ｒ１−１，Ｒ１−２，Ｒ１−３の両端間に発生する電圧値の何れか一つを順に出力するマルチプレクサに相当する。

コンパレータＡ１は、ＭＵＸ１４から選択的に出力される抵抗Ｒ１−１，Ｒ１−２，Ｒ１−３からの検出信号の何れか一つと、基準電源発生回路１５で生成される固定、あるいは前記負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３に流す電流によって調整可変できる基準電圧Ｖref１との比較結果を、後段のパルス生成回路１７に出力するものである。ここでは、ＭＵＸ１４の出力ラインをコンパレータＡ１の反転入力端子に接続し、基準電源発生回路１５の出力ラインをコンパレータＡ１の非反転入力端子に接続することで、ＭＵＸ１４から出力する検出信号が固定、あるいは前記負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３に流す電流によって調整可変できる基準電圧Ｖref１よりも低い場合に、コンパレータＡ１からＨｉ（高）レベルの電圧を出力する一方で、高い場合には、コンパレータＡ１からＬｏ（低）レベルの電圧を出力する構成となっている。

パルス生成回路１７は、パルス信号源２０から基準タイミング信号Ｐ２のパルスが出力される毎に、コンパレータＡ１からの比較結果に応じたパルス信号を生成し、ＭＵＸ１４で選択した何れか一つの例えば負荷回路１０−１に対応するラッチ回路１１−１に、そのパルス信号を送出するもので、ここではコンパレータＡ１から比較結果としてＨｉレベルの電圧が出力された場合に、パルス生成回路１７でパルス信号が生成される。

またパルス生成回路１７には、基準タイミング信号Ｐ２を出力するパルス信号源２０の他に、別な外部フィルタリセット信号Ｐ１を出力するパルス信号源１９も接続される。つまり外部フィルタリセット信号Ｐ１は、例えば負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３に含まれるＬＥＤを周波数一定でＯＮ時間を変化させたり、ＯＮ時間一定でＯＦＦ時間を変化させるＰＷＭ調光の場合に、負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３の出力を可変調整するためのリセット信号として、また基準タイミング信号Ｐ２は、負荷回路１０−１，１０−２，１０−３の何れか一つを、各負荷回路１０−１，１０−２，１０−３に共通するコンパレータＡ１とパルス生成回路１７に接続するための切り替え信号として、負荷駆動装置１にそれぞれ与えられる。そして、外部フィルタリセット信号Ｐ１の電圧が例えばＨｉレベルで、アクティブでないと判定した場合は、パルス生成回路１７で必要に応じてパルス信号の生成を行ない、そのパルス信号を基準タイミング信号Ｐ２で選択されたラッチ回路１１−１，１１−２，１１−３の何れかに出力する一方で、外部フィルタリセット信号Ｐ１の電圧が例えばＬｏレベルで、アクティブと判定した場合は、パルス生成回路１７でのパルス信号の生成を行なわず、代わりにローパスフィルタ１２−１，１２−２，１２−３の容量成分を充電して飽和させる信号を、ラッチ回路１１−１，１１−２，１１−３に送出する構成となっている。

ラッチ回路１１−１，１１−２，１１−３は、基準タイミング信号Ｐ２によって負荷回路１０−１，１０−２，１０−３の何れか一つが選択されると、次に同じ負荷回路１０−１，１０−２，１０−３が選択されるまで、パルス生成回路１７からの出力状態を保持する保持回路として機能するものである。そして、前述のＭＵＸ１４やパルス生成回路１７と、ラッチ回路１１−１，１１−２，１１−３は、対応するローパスフィルタ１２−１，１２−２，１２−３にそれぞれパルスを出力するデジタル回路として、例えばマイクロコンピュータなどに組み込まれる。

各ラッチ回路１１−１，１１−２，１１−３と、それに対応する能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３の制御端子との間には、ローパスフィルタ１２−１，１２−２，１２−３が各々挿入接続される。これにより、外部フィルタリセット信号Ｐ１がアクティブでないとパルス生成回路１７で判定された場合は、ラッチ回路１１−１，１１−２，１１−３からそれぞれ出力されるパルスが、対応するローパスフィルタ１２−１，１２−２，１２−３で平滑化され、直流に近いアナログ波形の電圧が能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３に各々与えられ、能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３を非スイッチング領域で動作させる。それに対して、外部フィルタリセット信号Ｐ１がアクティブとパルス生成回路１７で判定された場合は、ローパスフィルタ１２−１，１２−２，１２−３の容量成分を充電飽和した状態でリセットさせるために、パルス生成回路１７がＨｉレベルの電圧をラッチ回路１１−１，１１−２，１１−３に出力し続ける。

ローパスフィルタ１２−１，１２−２，１２−３の出力端から能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３の制御端子に至る各ラインには、ダイオードＤ１−１，Ｄ１−２，Ｄ１−３のアノードがそれぞれ接続され、このダイオードＤ１−１，Ｄ１−２，Ｄ１−３のカソードには、共通の遅延回路１８の一端が接続される。そして、この遅延回路１８の他端が、パルス信号源１９からパルス生成回路１７に至るラインに接続される。ここでのダイオードＤ１−１，Ｄ１−２，Ｄ１−３は、外部フィルタリセット信号Ｐ１がＨｉレベルからＬｏレベルに切替わると導通し、対応するローパスフィルタ１２−１，１２−２，１２−３が、パルス生成回路１７からの出力によりリセットされている状態で、能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３を一定の周期でオフにする機能を有する。また遅延回路１８は、外部フィルタリセット信号Ｐ１がＬｏレベルからＨｉレベルに切替わり、パルス生成回路１７がローパスフィルタ１２−１，１２−２，１２−３の容量成分の充電を停止させた後、対応するダイオードＤ１−１，Ｄ１−２，Ｄ１−３を導通状態のままにし、所定時間が経過したらダイオードＤ１−１，Ｄ１−２，Ｄ１−３を非導通状態に切替えて、ローパスフィルタ１２−１，１２−２，１２−３のリセット状態を解除する機能を有する。

次に、上記負荷駆動装置１の詳細回路例として、図１で示した３列の負荷回路１０−１，１０−２，１０−３の中で、負荷ＲＬ１−１を含む１列の負荷回路１０−１と、それに対応する回路構成を図２に示す。同図において、ここでの負荷ＲＬ−１は、発光ダイオード（ＬＥＤ）Ｄ５と抵抗Ｒ８との直列回路により構成され、例えば直流２４Ｖの出力電圧Ｖoutが、負荷ＲＬ−１と、能動素子Ｑ１−１と、電流検出用の抵抗Ｒ１−１が直列に接続された負荷回路１０−１の両端間に印加される。また、負荷ＲＬ−１を流れる出力電流Ｉout−１の検出信号として、抵抗Ｒ１−１の両端間に発生する電圧が、抵抗Ｒ７を介してコンパレータＡ１の反転入力端子に与えられる。ここでは図示しないが、抵抗Ｒ１−１の一端からコンパレータＡ１の反転入力端子に至る検出信号のライン間には、基準タイミング信号Ｐ２のパルスにより検出信号の伝達を切り替えるＭＵＸ１４のスイッチが挿入接続される。

パルス生成回路１７は、Ｄフリップフロップ３１と、ＯＲ回路３２と、ＮＯＴ回路３３とによる複数の論理回路と、遅延回路３４との組み合わせで構成される。ここでは、Ｄフリップフロップ３１の入力端子ＤにコンパレータＡ１の出力端子が接続され、クロック端子ＣＫに基準タイミング信号Ｐ２を出力するパルス信号源２０が接続され、出力端子ＱはＯＲ回路３２の一方の入力端子に接続され、出力端子ＱＮとリセット端子ＲＳＴとの間に遅延回路３４が接続され、入力端子Ｄとセット端子ＳＥＴが動作電圧Ｖccにプルアップ（pull up）される。遅延回路３４は、出力端子ＱＮからの出力を一定時間（例えば2.5μsec）遅らせてリセット端子ＲＳＴに送出するものである。このＤフリップフロップ３１からＯＲ回路３２とラッチ回路１１−１を介し、ローパスフィルタ１２−１を通過して能動素子１０−１の制御端子に伝えられるアナログ電圧の元となるパルス幅は、遅延回路３４で定められた遅れ時間による時間幅で構成される。

また、ＮＯＴ回路３３の入力端子は、基準タイミング信号Ｐ２を出力するパルス信号源１９が接続され、ＮＯＴ回路３３の出力端子はＯＲ回路３２の他方の入力端子が接続され、ＯＲ回路３２の出力端子が、ラッチ回路１１−１を構成するスイッチＳ１のクロック端子に接続される。図示しないが、他のラッチ回路１１−２，１１−３を構成する同様のスイッチも、そのクロック端子がそれぞれのＯＲ回路３２の出力端子に接続される。

ラッチ回路１１−１のスイッチＳ１は、ＯＲ回路３２の出力端子の電圧レベルに応じて内蔵する接点を開閉して、出力端子を２状態の何れかに切替えると共に、同じ負荷回路１０−１に対応する抵抗Ｒ１−１からの検出信号が、ＭＵＸ１４により次に選択されるまで、接点の状態を保持する機能を有しており、特にここでは、接点を閉じたオン時に、例えば直流５Ｖの動作電圧Ｖccを出力端子にＨｉレベルの電圧として出力し、接点を開いたオフ時に、出力端子にＨｉ−ｚ（ハイインピーダンス）を出力する構成となっている。なお、動作電圧ＶｃｃはスイッチＳ１の他に、負側電源端子を接地したコンパレータＡ１の正側電源端子にも与えられ、コンパレータＡ１の非反転入力端子には、基準電源発生回路１５からの例えば直流0.3Ｖの基準電圧Ｖref１が与えられる。この基準電圧Ｖref１を可変調整すれば、負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３に流れる出力電流Ｉout−１，Ｉout−２，Ｉout−３を変化させるアナログ調光を行なうことができる。

ローパスフィルタ１２−１は、スイッチＳ１の出力端子に抵抗Ｒ６と抵抗Ｒ２の一端を接続し、抵抗Ｒ２の他端にコンデンサＣ１と抵抗Ｒ３の一端を接続し、抵抗Ｒ３の他端にコンデンサＣ２と抵抗Ｒ５の一端を接続し、抵抗Ｒ５の他端を能動素子Ｑ１−１のゲートに接続して、抵抗Ｒ６，コンデンサＣ１，コンデンサＣ２の各他端を何れも接地して構成される。図２では、抵抗Ｒ２とコンデンサＣ１、および抵抗Ｒ３とコンデンサＣ２とによる二段のＲＣフィルタの前後に、抵抗Ｒ６と抵抗Ｒ５をそれぞれ接続しているが、ＲＣフィルタの段数は特に限定されず、また充放電が可能な別なフィルタで構成しても良い。

ダイオードＤ１−１と遅延回路１８とによる直列回路は、その一端ダイオードＤ１−１のアノード側がローパスフィルタ１２−１の出力端である抵抗Ｒ５の他端と能動素子Ｑ１−１の制御端子を結ぶラインに接続され、他端のダイオードＤ１−１のカソード側がパルス信号源１９とＮＯＴ回路３３の入力側を結ぶラインに接続される。またここでは、各負荷回路１０−１，１０−２，１０−３に共通して、遅延回路１８の両端間に並列にダイオードＤ２のアノードが、ローパスフィルタ１２−１の出力端である抵抗Ｒ５側に、一方のカソードがパルス信号源１９側にダイオードＤ１−１と同じ方向に接続される。ダイオードＤ２は、外部フィルタリセット信号Ｐ１がＬｏレベルの時に、ダイオードＤ１−１と共に導通して、遅延回路１８を介さずに能動素子Ｑ１−１をオフ状態にするものである。

次に、上記構成の負荷駆動装置１について、その作用を図３に示すタイミングチャートに基づき詳しく説明する。同図において、最上段はパルス信号源１９からのフィルタリセット信号Ｐ１を示しており、以下、ダイオードＤ１のアノード側における遅延回路１８の出力端子側電圧Ｖ１と、コンパレータＡ１の出力端子側電圧Ｖ２と、ラッチ回路１１−１の出力端子側電圧Ｖ３と、抵抗Ｒ３の一端側におけるローパスフィルタ１２−１の中間電圧Ｖ４と、能動素子Ｑ１−１の制御端子電圧Ｖ５と、負荷ＲＬ１−１を流れる出力電流Ｉout−１をそれぞれ示している。

負荷駆動装置１が動作すると、先ず各列の負荷回路１０−１，１０−２，１０−３で、電流検出用の抵抗Ｒ１−１，Ｒ１−２，Ｒ１−３からそれぞれ得られた検出信号を、パルス信号源２０からの基準タイミング信号Ｐ２（例：周波数は50ｋＨｚ）によって、ＭＵＸ１４で何れか一つの検出信号に切替え選択し、そこで最初に選択された例えば抵抗Ｒ１−１からの検出信号の電圧レベルと、制御したい電流値を示す可変可能な基準電源発生回路１５からの固定、あるいは前記負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３に流す電流によって調整可変できる基準電圧Ｖref１とを、コンパレータＡ１で比較する。コンパレータＡ１は、ＭＵＸ１４から出力する検出信号が基準電圧Ｖref１よりも低い時に、Ｈｉレベルの電圧をパルス生成回路１７に出力する一方、Ｖref１よりも高い時に、Ｌｏレベルの電圧をパルス生成回路１７に出力する。

次にパルス生成回路１７は、負荷ＲＬ１−１を含む負荷回路１０−１の出力電力を調整するための外部フィルタリセット信号Ｐ１がアクティブであるか否かを判定し、アクティブでない場合には、ＮＯＴ回路３３の出力がＬｏレベルの電圧になり、ＮＯＴ回路３３の出力端子に接続するＯＲ回路３２の入力端子がＬｏレベルの電圧になり、Ｄフリップフロップ３１の出力端子Ｑの電圧レベルが、そのままラッチ回路１１−１を構成するスイッチＳ１のクロック端子に与えられる。したがって、基準タイミング信号Ｐ２が立ち上がるタイミングで、コンパレータＡ１がＨｉレベルの電圧を出力していれば、遅延回路３４で定められた時間幅のパルスがＤフリップフロップ３１で生成され、このパルスがＯＲ回路３２を介してラッチ回路１１−１に与えられる。

ラッチ回路１１−１は、該当列の負荷回路１０−１について、パルス生成回路１７からの出力状態を保持させ、その保持結果をローパスフィルタ１２−１へ出力する。ローパスフィルタ１２−１は、スイッチＳ１の出力端子において、出力電流Ｉout−１に応じて単位時間当たりの発生数が変動するパルスを平滑化させ、直流に近いアナログ波形に変換して能動素子Ｑ１−１の制御端子に出力し、当該能動素子Ｑ１−１を非スイッチング領域で動作させる。そして、この一連のループによって、最初に選択された該当列の負荷回路１０−１に対する定電流制御が行われる。次に負荷起動装置１は、パルス信号源２０から次の基準タイミング信号Ｐ２のパルスが送られてくると、ＭＵＸ１４を次列の負荷回路１０−２に対応した抵抗Ｒ１−２からの検出信号に切り替え、その次列の負荷回路１０−２に対して同様の定電流制御を行ない、さらに該当列を一つ送って、最終列の負荷回路１０−３に対する定電流制御の動作が終わったら、最初に選択された列の負荷回路１０−１に戻って、動作を繰り返す。

また、上述したパルス生成回路１７の動作で、今度は出力電力を調整するための外部フィルタリセット信号Ｐ１がアクティブと判定された場合、ＮＯＴ回路３３の出力端子の電圧Ｖ３にはＨｉレベルの電圧が発生するので、パルス生成回路１７はＯＲ回路３２の出力端子からＨｉレベルの電圧を、充電パルスとして出し続ける。すると、スイッチＳ１の出力端子はＨｉレベルの電圧に保持され、ローパスフィルタ１２−１は、コンデンサＣ１，Ｃ２が充電された飽和した状態に落ち着く（すなわち、リセットされる）。図３に示すタイミングチャートでは、外部フィルタリセット信号Ｐ１の電圧がＬｏレベルの時の、ローパスフィルタ１２−１の中間電圧Ｖ４の値に相当する。このとき、ダイオードＤ１−１，Ｄ２は共に導通するので、抵抗Ｒ５を介してダイオードＤ１−１，Ｄ２に電流が流れ込み、能動素子Ｑ１−１はオフ状態となる。

その後、外部フィルタリセット信号Ｐ１の電圧がＬｏレベルからＨｉレベルに切替わってアクティブでない非アクティブに戻ると、図３に示す時定数τの間は、遅延回路１８によってダイオードＤ１−１が導通し続けるので、コンデンサＣ１，Ｃ２からの電荷が抵抗Ｒ５とダイオードＤ１−１を通して遅延回路１８に徐々に放電され、ローパスフィルタ１２−１の中間電圧Ｖ４が、飽和した上限値から能動素子Ｑ１−１を適切に駆動する値にまで下がってくる。そして、遅延回路１８で設定された時定数τの時間を経過した後、遅延回路１８の出力端子側電圧Ｖ１がＬｏレベルからＨｉレベルに切替わると、ダイオードＤ１−１が非導通状態となって、ローパスフィルタ１２−１のリセットが解除され、出力電流Ｉout−１の定電流制御が再開され、負荷駆動装置１が能動素子Ｑ１−１を非スイッチング領域で動作させることで、負荷ＲＬ１−１を含む負荷回路１０−１の列に所定の出力電流Ｉout−１が出力される。

上記一連の動作で、基準タイミング信号Ｐ２の周波数ｆ（Ｐ２）は、外部フィルタリセット信号Ｐ１の周波数ｆ（Ｐ１）と比較して、十分に高速である必要がある。これを数式で示すと、次のようになる。

上記数式１で、αは十分高速にするために、例えば50倍以上が好ましい。例えば外部フィルタリセット信号Ｐ１の周波数ｆ（Ｐ１）を200Ｈｚとし、負荷回路１０の列数ｎが３の場合、α＝50とすると、基準タイミング信号Ｐ２の周波数ｆ（Ｐ２）＝30ｋＨｚとなる。とりわけ、基準タイミング信号Ｐ２の周波数ｆ（Ｐ２）が高速であるほど、負荷ＲＬ−１を流れる出力電流Ｉout−１のリプルが減るため、コンパレータＡ１の速度などの制限以内で可能な限り、αの値を大きく設定して、基準タイミング信号Ｐ２の周波数ｆ（Ｐ２）を高速化するのが望ましい。

また、外部フィルタリセット信号Ｐ１がアクティブでない非アクティブに切替わってから、ローパスフィルタ１２−１のリセットを解除するまでの時間である上記時定数τは、出力電流Ｉout−１のリプル制限により決定する。駆動素子の特性例として、ＭＯＳＦＥＴからなる能動素子Ｑ１−１のゲート・ソース間電圧Ｖgsが、例えば2.64Ｖから2.67Ｖに変化した時、出力電流Ｉout−１は98.5ｍＡから102.5ｍＡに変化する時、その能動素子Ｑ１−１のゲート・ソース間電圧Ｖgsの変化量ΔＶに対する出力電流Ｉout−１の変化量ΔＡの割合であるゲインΔＡ／ΔＶは、ΔＡ／ΔＶ＝0.004／0.03＝0.133となる。ここで、電流の変化量ΔＡの限度を仮に0.01Ａとすると、電圧の変化量ΔＶの限度は、0.01／0.133＝0.075Ｖとなり、その値がローパスフィルタ１２−１の出力端に乗っても良いリプル電圧値となる。

ローパスフィルタ１２−１を一段のＲＣフィルタで構成する場合、パルス生成回路１７からのパルス幅Ｔｗは次の数式で求められる。

上記数式２で、ＣはＲＣフィルタを構成する容量性素子の容量、ＲはＲＣフィルタを構成する抵抗素子の抵抗値、Ｖc1はリプル電圧の下側ピーク値、Ｖc2はリプル電圧の上側ピーク値、Ｖccは図２で示した動作電圧、ｌｎは自然対数である。

例えば、能動素子Ｑ１−１の制御端子の閾値電圧Ｖthが2.65Ｖで、電圧の変化量ΔＶが0.075Ｖである場合、Ｖc1=2.65Ｖ、Ｖc2=2.65+0.075=2.725Ｖで、Ｔｗ＝ＣＲ×0.032となる。ＲＣフィルタが、Ｃ＝10ｎＦ、Ｒ=10ｋΩで構成される場合、パルス生成回路１７からのパルス幅Ｔｗは、Ｔｗ＝10ｎ×10ｋ×0.032=3.2μsecとなる。なお本実施形態では、図２の回路図で説明した通り、ラッチ回路１１−１の出力ロジックを模擬したスイッチＳ１が、接点オンで充電、接点オフでＨｉ−ｚ（ハイインピーダンス出力）となっている。ラッチ回路１１−１の出力をＨｉレベルとＬｏレベルとする場合、リプルが大きくなる可能性がある。

図２に示すローパスフィルタ１２−１は、抵抗Ｒ２，Ｒ３，Ｒ５，Ｒ６の各抵抗値が、５ｋΩ，５ｋΩ，１０ｋΩ，１ＭΩにそれぞれ設定され、コンデンサＣ１，Ｃ２の各容量が、何れも１０ｎＦに設定される。これにより、ラッチ回路１１−１出力がＨｉレベルでローパスフィルタ１２−１が飽和したリセット時に、中間電圧Ｖ４の値を能動素子Ｑ１−１の制御端子の閾値電圧Ｖthよりも高くすることができる。

それに対して、別な変形例として、例えば図２に示す抵抗Ｒ５の抵抗値を１ｋΩ程度に下げ、ローパスフィルタ１２−１が飽和した時の中間電圧Ｖ４の値を、能動素子Ｑ１−１の制御端子の閾値電圧Ｖthよりも低く設定した場合には、図示しないものの、外部フィルタリセット信号Ｐ１がアクティブでない非アクティブになっても、初期状態では能動素子Ｑ１−１の制御端子電圧Ｖ５が制御端子の閾値電圧Ｖthよりも低くなって、能動素子Ｑ１−１はオフのままになる。

そこでこの変形例では、遅延回路１８をパルス信号源１９とローパスフィルタ１２−１の出力端との間を繋ぐフィルタリセット用のラインにではなく、パルス信号源１９とパルス生成回路１７とを繋ぐフィルタリセット信号Ｐ１の供給用のライン（図２では、ＮＯＴ回路３３の出力端子側のライン）に挿入接続する。この遅延回路１８は、フィルタリセット信号Ｐ１がＬｏレベルからＨｉレベルに切替わる立ち上がりを、決められた時間（時定数τ）遅らせるもので、先にダイオードＤ１−１，Ｄ２を非導通状態にして、コンデンサＣ１，Ｃ２が充電できるようにローパスフィルタ１２−１の容量成分をプリチャージすることで、負荷ＲＬ１−１を流れる出力電流Ｉout−１の立ち上がりを綺麗にすることができる。

遅延回路１８をパルス信号源１９とパルス生成回路１７とを繋ぐフィルタリセット信号Ｐ１の供給用のライン（図２では、ＮＯＴ回路３３の出力端子側のライン）と、パルス信号源１９とローパスフィルタ１２−１の出力端との間を繋ぐフィルタリセット用のラインのどちらに、挿入接続するのかによって、ローパスフィルタ１２−１を飽和させた時の中間電圧Ｖ４が、能動素子Ｑ１−１の制御端子の閾値電圧Ｖth以上にするか、或いは以下にするように、ローパスフィルタ１２−１の定数を含めた構成を決める必要がある。

具体的には、ローパスフィルタ１２−１の中間電圧Ｖ４は、次の数式で求められる。

上記数式３で、Ｖｆ（Ｄ１）はダイオードＤ１−１の順方向降下電圧、Ｒ２，Ｒ３，Ｒ５はそれぞれ、抵抗Ｒ２，Ｒ３，Ｒ５の各抵抗値である。

例えばローパスフィルタ１２−１の中間電圧Ｖ４が、能動素子Ｑ１−１の制御端子の閾値電圧Ｖthよりも高くなるように、抵抗Ｒ２，Ｒ３，Ｒ５の各抵抗値を設定すれば、ローパスフィルタ１２−１の容量成分が飽和したリセット時に、ローパスフィルタ１２−１の中間電圧Ｖ４が能動素子Ｑ１−１の制御端子の閾値電圧Ｖthよりも高くなるため、図２に示すように、遅延回路１８をフィルタリセット用のラインに挿入することで、フィルタリセット信号Ｐ１がアクティブに遷移したときに、ローパスフィルタ１２−１のリセット解除を、パルス生成回路１７のアクティブ動作よりも遅らせる事ができる。逆に、ローパスフィルタ１２−１の中間電圧Ｖ４が、能動素子Ｑ１−１の制御端子の閾値電圧Ｖthよりも低くなるように、抵抗Ｒ２，Ｒ３，Ｒ５の各抵抗値を設定した場合は、遅延回路１８をフィルタリセット信号Ｐ１の供給用のラインに挿入することで、フィルタリセット信号Ｐ１がアクティブに遷移したときに、パルス生成回路１７のアクティブ動作をフィルタリセット解除よりも遅らせる事ができる。

これにより、上記何れの例でも、デジタル回路としてのパルス生成回路１７から、アナログ電圧で動作する能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３に至る各経路で、配線数を減らすという利点を生かしつつも、フィルタリセット解除時に負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３に流れる出力電流Ｉout−１，Ｉout−２，Ｉout−３を、より速やかに所望の値に戻すことが可能になる。

さらに、別の変形例として、ラッチ回路１１−１，１１−２，１１−３をＨｉレベルまたはＨｉ−ｚ（ハイインピーダンス）またはＬｏレベルの３ステートの出力とし、ダイオードＤ１−１，Ｄ１−２，Ｄ１−３のカソードをそれぞれのラッチ回路１１−１，１１−２，１１−３の３状態出力端子に接続することで、外部フィルタリセット信号Ｐ１がアクティブでない非アクティブな時に、ローパスフィルタ１２−１，１２−２，１２−３へのパルス出力は、３ステート出力端子の電圧をＨｉレベル又はＨｉ−ｚにすることで行ない、外部フィルタリセット信号Ｐ１がアクティブな時に、ラッチ回路１１−１，１１−２，１１−３の３ステート出力端子の電圧をＬｏレベルとすることでも代用可能である。その際、遅延回路１８はパルス生成回路１７に含める。

図４は、本発明の第二実施形態に係る負荷駆動装置１のブロック構成図を示している。同図において、ここでは第一実施形態におけるダイオードＤ１−１，Ｄ１−２，Ｄ１−３に代わって、例えばＭＯＳＦＥＴなどのスイッチ素子Ｑ２−１，Ｑ２−２，Ｑ２−３と、抵抗Ｒ９−１，Ｒ９−２，Ｒ９−３が、それぞれの負荷回路１０−１，１０−２，１０−３に対応して設けられる。スイッチ素子Ｑ２−１，Ｑ２−２，Ｑ２−３は、ローパスフィルタ１２−１，１２−２，１２−３と能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３の制御端子との間の各ラインにそれぞれ接続され、スイッチ素子Ｑ２−１，Ｑ２−２，Ｑ２−３の制御端子は、何れも遅延回路１８の出力端子に接続される。また、抵抗Ｒ９−１，Ｒ９−２，Ｒ９−３の一端は、能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３の制御端子にそれぞれ接続され、抵抗Ｒ９−１，Ｒ９−２，Ｒ９−３の他端は何れも共通に接地される。その他の構成は、第一実施形態で説明した通りである。

本実施形態では、出力電力を調整するための外部フィルタリセット信号Ｐ１がアクティブな時に、スイッチ素子Ｑ２−１，Ｑ２−２，Ｑ２−３をオフにして、対応するローパスフィルタ１２−１，１２−２，１２−３をリセットする。ここでのスイッチ素子Ｑ２−１，Ｑ２−２，Ｑ２−３は、ローパスフィルタ１２−１，１２−２，１２−３のリセットを行なうというより、ローパスフィルタ１２−１，１２−２，１２−３と能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３の制御端子との切り離しを行なっている。

そして、この場合も抵抗Ｒ９−１，Ｒ９−２，Ｒ９−３は、能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３を高速にオフさせるために、ある程度低い抵抗値、例えば１ｋΩ程度にする必要がある。すると、外部フィルタリセット信号Ｐ１がアクティブでない非アクティブに遷移したときに、ローパスフィルタ１２−１，１２−２，１２−３の容量成分に蓄積した電荷が放電する状態からスタートする。そのため、外部フィルタリセット信号Ｐ１がアクティブでない非アクティブになった時に、スイッチ素子Ｑ２−１，Ｑ２−２，Ｑ２−３をオンさせるタイミングを遅延回路１８で遅延させ、その時点でローパスフィルタ１２−１，１２−２，１２−３のリセットを解除することで、負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３に流れる出力電流Ｉout−１，Ｉout−２，Ｉout−３を、速やかに所望の値に戻すことが可能になる。

次に、本発明の第三実施形態における負荷駆動装置１の回路例を図５に示す。図５の負荷駆動装置５は、第一実施形態や第二実施形態のような遅延回路１８を備えてはおらず、代わりに能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３のソース側で、パルス信号源１９からの外部フィルタリセット信号Ｐ１に応じて、各負荷回路１０−１，１０−２，１０−３への出力電流Ｉout−１，Ｉout−２，Ｉout−３を供給または供給停止にする共通のスイッチ素子Ｑ５が設けられる。

この場合、外部フィルタリセット信号Ｐ１がアクティブでない非アクティブに遷移した時に、ローパスフィルタ１２−１，１２−２，１２−３の容量成分に蓄積した電荷の放電は行なわれないが、出力電流Ｉout−１，Ｉout−２，Ｉout−３を合計した電流を流せる能動素子として、能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３とは別なスイッチ素子Ｑ５が必要となり、またスイッチ素子Ｑ５のオン時のドレイン・ソース間電圧Ｖds（on）がばらつくことにより、出力電流Ｉout−１，Ｉout−２，Ｉout−３の設定値が変化する問題がある。一方、第一実施形態や第二実施形態で説明した負荷駆動装置１には、そうした能動素子が設けられておらず、図５に示す負荷駆動装置５のような問題は発生しない。

以上のように、本発明の負荷駆動装置１は、負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３に直列に接続され、その負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３に流れる電流を制御する能動素子としての能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３と、負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３に印加される電力を周波数一定でＯＮ時間を変化させたり、ＯＮ時間一定でＯＦＦ時間を変化させてＰＷＭ制御するために、能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３の動作を停止させるイネーブルに対応したアクティブと、能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３の動作を可能にするディスエーブルに対応したアクティブでない非アクティブの切換えを制御する外部フィルタリセット信号Ｐ１を、リセット信号として出力するパルス信号源１９と、基準タイミングパルスＰ２を基に内部で負荷駆動パルスを生成し、ディスエーブルの外部フィルタリセット信号Ｐ１を受けてパルスを生成するパルス生成回路１７と、パルス生成回路１７から出力される負荷駆動パルスを平滑化して、負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３に流れる電流である出力電流Ｉout−１，Ｉout−２，Ｉout−３を制御するための駆動信号を、能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３の制御端子に出力するフィルタとしてのローパスフィルタ１２−１，１２−２，１２−３と、時定数τを設定する遅延回路１８と、を備えている。また、外部フィルタリセット信号Ｐ１がアクティブなときには、パルス生成回路１７からの出力を受けて、ローパスフィルタ１２−１，１２−２，１２−３の容量成分を充電した飽和状態でリセットさせ、外部フィルタリセット信号Ｐ１がアクティブでない非アクティブになると、ローパスフィルタ１２−１，１２−２，１２−３の容量成分の充電を停止させて、一時的に遅延回路１８によってローパスフィルタ１２−１，１２−２，１２−３の容量成分に蓄積した電荷を放電し、その後に時定数τが経過するとローパスフィルタ１２−１，１２−２，１２−３のリセットを解除して、ローパスフィルタ１２−１，１２−２，１２−３から対応する能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３の制御端子への駆動信号の出力を開始させる構成を備えている。

この場合、パルス生成回路１７で生成されたパルスを、ローパスフィルタ１２−１，１２−２，１２−３でアナログの駆動信号に変換して能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３の制御端子に出力し、負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３の出力電流Ｉout−１，Ｉout−２，Ｉout−３を制御しているので、パルス生成回路１７と能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３との間に従来のデジタル制御回路のようなＤＡＣを使わずに済み、負荷駆動装置１の内部配線数を減らすことができる。

また、外部フィルタリセット信号Ｐ１がアクティブなときに、能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３の動作を停止させると共に、ローパスフィルタ１２−１，１２−２，１２−３の容量成分をある程度充電した飽和状態でリセットさせておき、その後で外部フィルタリセット信号Ｐ１がアクティブでない非アクティブに遷移すると、ローパスフィルタ１２−１，１２−２，１２−３の容量成分を充電を一旦停止させ、遅延回路１８で定めた時定数τが経過すると、ローパスフィルタ１２−１，１２−２，１２−３のリセットを解除して、能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３を再び動作させるために、ローパスフィルタ１２−１，１２−２，１２−３から能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３の制御端子への駆動信号の出力を開始させるので、ローパスフィルタ１２−１，１２−２，１２−３のリセット解除時に、負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３の出力電流Ｉout−１，Ｉout−２，Ｉout−３を速やかに制御すべき所望の値に戻すことができる。

上記構成の負荷駆動装置１では、ローパスフィルタ１２−１，１２−２，１２−３のリセット状態時に、ローパスフィルタ１２−１，１２−２，１２−３の内部で生成されるフィルタ出力電圧すなわち中間電圧Ｖ４が、能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３の制御端子の閾値電圧Ｖthよりも高くなるように、ローパスフィルタ１２−１，１２−２，１２−３を、その定数を含めて構成するのが好ましい。

この場合、外部フィルタリセット信号Ｐ１がアクティブのときに、ローパスフィルタ１２−１，１２−２，１２−３の出力ではないところの内部電圧が、能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３の制御端子の閾値電圧Ｖthよりも高い電圧状態に充電されていて、その後のローパスフィルタ１２−１，１２−２，１２−３のリセット解除時に、負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３の出力電流Ｉout−１，Ｉout−２，Ｉout−３に応じた能動素子の制御端子電圧を速やかに出力する事が可能となり、その結果として負荷に流れる電流も、より速やかに所望の値に戻すことが可能になる。

また、変形例で説明したように、外部フィルタリセット信号Ｐ１がアクティブなときには、パルス生成回路１７からの出力を受けて、ローパスフィルタ１２−１，１２−２，１２−３の容量成分を充電した飽和状態でリセットさせ、外部フィルタリセット信号Ｐ１がアクティブでない非アクティブになると、ローパスフィルタ１２−１，１２−２，１２−３のリセットを解除して、ローパスフィルタ１２−１，１２−２，１２−３から対応する能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３への駆動信号の出力を開始させ、時定数τが経過するとローパスフィルタ１２−１，１２−２，１２−３の容量成分への充電を停止させる構成としてもよい。

この場合も、パルス生成回路１７で生成されたパルスを、ローパスフィルタ１２−１，１２−２，１２−３でアナログの駆動信号に変換して能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３の制御端子に出力し、負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３の出力電流Ｉout−１，Ｉout−２，Ｉout−３を制御しているので、パルス生成回路１７と能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３との間に従来のデジタル制御回路のようなＤＡＣを使わずに済み、負荷駆動装置１の内部配線数を減らすことができる。

また、外部フィルタリセット信号Ｐ１がアクティブなときに、能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３の動作を停止させると共に、ローパスフィルタ１２−１，１２−２，１２−３の容量成分をある程度充電した飽和状態でリセットさせておき、その後で外部フィルタリセット信号Ｐ１がアクティブでない非アクティブに遷移すると、ローパスフィルタ１２−１，１２−２，１２−３のリセットを解除して、能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３を再び動作させるために、ローパスフィルタ１２−１，１２−２，１２−３から能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３への駆動信号の出力を開始させ、遅延回路１８で定めた時定数τが経過すると、ローパスフィルタ１２−１，１２−２，１２−３の容量成分への充電を停止させるので、ローパスフィルタ１２−１，１２−２，１２−３のリセット解除時に、負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３の出力電流Ｉout−１，Ｉout−２，Ｉout−３を速やかに制御すべき所望の値に戻すことができる。

そして変形例では、ローパスフィルタ１２−１，１２−２，１２−３のリセット時に、ローパスフィルタ１２−１，１２−２，１２−３の中間電圧Ｖ４が、能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３の制御端子の閾値電圧Ｖthよりも低くなるように、ローパスフィルタ１２−１，１２−２，１２−３を構成するのが好ましい。

この場合、外部フィルタリセット信号Ｐ１がアクティブのときに、ローパスフィルタ１２−１，１２−２，１２−３の出力ではないところの内部電圧が、能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３の制御端子の閾値電圧Ｖthよりも低い電圧に充電されていて、その後のローパスフィルタ１２−１，１２−２，１２−３のリセットが解除されて、能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３の制御端子の閾値電圧Ｖthよりも低い状態から、引き続きローパスフィルタ１２−１，１２−２，１２−３の容量成分を充電することで、負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３の出力電流Ｉout−１，Ｉout−２，Ｉout−３の立ち上がりを綺麗にすることができる。

さらに本発明の負荷駆動装置１は、負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３に直列に、その負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３に流れる電流を制御する能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３を各々接続した負荷回路１０−１，１０−２，１０−３を複数備え、各負荷回路１０−１，１０−２，１０−３は、対応する負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３を流れる電流を検出する電流検出回路としての抵抗Ｒ１−１，Ｒ１−２，Ｒ１−３を各々備え、複数の負荷回路１０−１，１０−２，１０−３に対して共通して、各々の抵抗Ｒ１−１，Ｒ１−２，Ｒ１−３からの各検出信号を同時に受けて、一信号毎に順番に一定の周期で選択され、切替えて出力するマルチプレクサとしてのＭＵＸ１４と、ＭＵＸ１４から選択出力された検出信号の一つを、基準電源発生回路１５からの固定、あるいは前記負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３に流す電流によって調整可変できる基準電圧Ｖref１と比較する比較回路としてのコンパレータＡ１と、コンパレータＡ１からの各々の比較結果に基づき、各々のパルスを生成するパルス生成回路１７と、を備え、複数の負荷回路１０−１，１０−２，１０−３のそれぞれに、パルス生成回路１７からの出力を保持するラッチ回路１１−１，１１−２，１１−３と、ラッチ回路１１−１，１１−２，１１−３から出力されるパルスを平滑化して、負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３への電流である出力電流Ｉout−１，Ｉout−２，Ｉout−３を制御するための駆動信号を、能動素子Ｑ１−１，Ｑ１−２，Ｑ１−３の制御端子に出力するローパスフィルタ１２−１，１２−２，１２−３と、を備えており、ＭＵＸ１４が一つの例えば負荷回路１０−１からの検出信号を選択した後、ＭＵＸ１４がこの検出信号を再び選択するまで、一つの負荷回路１０−１に対応するラッチ回路１１−１が、パルス生成回路１７からの出力を保持する構成を有している。

この場合、複数の負荷回路１０−１，１０−２，１０−３について、それぞれ負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３に流れる出力電流Ｉout−１，Ｉout−２，Ｉout−３を個別に制御する構成であっても、各負荷回路１０−１，１０−２，１０−３に共通する一つのコンパレータＡ１と一つの固定、あるいは前記負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３に流す電流によって調整可変できる基準電圧Ｖref１で制御を行なうことが可能になり、回路構成の簡素化を図りつつ、複数の負荷ＲＬ１−１，ＲＬ１−２，ＲＬ１−３に流れる出力電流Ｉout−１，Ｉout−２，Ｉout−３の回路構成部品によるばらつきを小さくすることができる。

以上、本発明の実施形態と変形例を各々説明したが、これは本発明の説明のための例示であって、本発明の範囲をこの実施の形態にのみ限定する趣旨ではない。本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば各部の信号レベルや論理構成を上記各実施形態に示したものと変更して、同様の効果を実現させても構わない。さらに、ＬＥＤに限らず、定電流制御を行なうあらゆる負荷を用いてよく、その数も一乃至複数と限定されない。

１ 負荷駆動装置
１０−１，１０−２，１０−３ 負荷回路
１１−１，１１−２，１１−３ラッチ回路
１２−１，１２−２，１２−３ ローパスフィルタ（フィルタ）
１４ ＭＵＸ（マルチプレクサ）
１５ 基準電源発生回路
１７ パルス生成回路
１８ 遅延回路
１９ パルス信号源（外部フィルターリセット信号）
２０ パルス信号源（基準タイミング信号）
Ｑ１−１，Ｑ１−２，Ｑ１−３ 能動素子
Ｒ１−１，Ｒ１−２，Ｒ１−３ 抵抗（電流検出回路）
ＲＬ１−１，ＲＬ１−２，ＲＬ１−３ 負荷

Claims (5)

1. 負荷に直列に接続され、その負荷に流れる電流を制御する能動素子と、
   前記負荷への出力電力を周波数一定でＯＮ時間を変化させたり、ＯＮ時間一定でＯＦＦ時間を変化させてＰＷＭ制御するために、前記能動素子の動作を停止させるイネーブルと、前記能動素子の動作を可能にするディスエーブルのリセット信号を出力するパルス信号源と、
   前記ディスエーブルのリセット信号を受けてパルスを生成するパルス生成回路と、
   前記パルス生成回路から出力されるパルスを平滑化して、前記負荷への電流を制御する駆動信号を前記能動素子に出力するフィルタと、
   時定数を設定する遅延回路と、を備え、
   前記リセット信号がイネーブルのときには、前記パルス生成回路からの出力を受けて、前記フィルタの容量成分を充電した飽和状態でリセットさせ、前記リセット信号がディスエーブルになると、前記フィルタの容量成分の充電を停止させて、前記時定数が経過すると前記フィルタのリセットを解除して、前記フィルタから前記能動素子の制御端子に前記駆動信号の出力を開始させる構成としたことを特徴とする負荷駆動装置。
2. 前記フィルタのリセット時にその内部で生成される電圧が、前記能動素子の制御端子の閾値電圧よりも高くなるように、前記フィルタを構成したことを特徴とする請求項１記載の負荷駆動装置。
3. 負荷に直列に接続され、その負荷に流れる電流を制御する能動素子と、
   前記負荷への出力電力を周波数一定でＯＮ時間を変化させたり、ＯＮ時間一定でＯＦＦ時間を変化させてＰＷＭ制御するために、前記能動素子の動作を停止させるイネーブルと、前記能動素子の動作を可能にするディスエーブルのリセット信号を出力するパルス信号源と、
   前記ディスエーブルのリセット信号を受けてパルスを生成出力するパルス生成回路と、
   前記パルス生成回路から出力されるパルスを平滑化して、前記負荷への電流を制御する駆動信号を前記能動素子に出力するフィルタと、
   時定数を設定する遅延回路と、を備え、
   前記リセット信号がイネーブルのときには、前記パルス生成回路からの出力を受けて、前記フィルタの容量成分を充電した飽和状態でリセットさせ、前記リセット信号がディスエーブルになると、前記フィルタのリセットを解除して、前記フィルタから前記能動素子の制御端子に前記駆動信号の出力を開始させ、前記時定数が経過すると前記フィルタの容量成分の充電を停止させる構成としたことを特徴とする負荷駆動装置。
4. 前記フィルタのリセット時にその内部で生成される電圧が、前記能動素子の制御端子の閾値電圧よりも低くなるように、前記フィルタを構成したことを特徴とする請求項３記載の負荷駆動装置。
5. 負荷に直列に、その負荷に流れる電流を制御する能動素子を各々接続した負荷回路を複数備え、
   前記負荷回路は前記負荷を流れる電流を検出する電流検出回路を各々備え、
   複数の前記負荷回路に対して共通して、前記各々の電流検出回路からの各検出信号を同時に受けて、一信号毎に順番に一定の周期で選択され切替えて出力するマルチプレクサと、前記マルチプレクサから選択出力された前記検出信号の一つを固定、あるいは前記負荷に流す電流によって調整可変できる基準電圧と比較する比較回路と、前記比較回路からの各々の比較結果に基づき、各々のパルスを生成するパルス生成回路と、を備え、
   複数の前記負荷回路のそれぞれに、前記パルス生成回路からの出力を保持するラッチ回路と、前記ラッチ回路から出力されるパルスを平滑化して、前記負荷への電流を制御する駆動信号を前記能動素子の制御端子に出力するフィルタと、を備え、
   前記マルチプレクサが一つの前記負荷回路からの前記検出信号を選択した後、当該マルチプレクサがこの検出信号を再び選択するまで、前記一つの負荷回路に対応する前記ラッチ回路が、前記パルス生成回路からの出力を保持する構成としたことを特徴とする負荷駆動装置。

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