JP5910103B2 - 半導体メモリ - Google Patents

Description

本発明は、不揮発性の半導体メモリに関する。

フラッシュメモリ等の不揮発性半導体メモリでは、メモリセルに保持されている論理は、メモリセルの閾値電圧に応じて流れるセル電流をリファレンス電流と比較することで判定される。半導体メモリの製造工程において、複数のリファレンス電流を用いてメモリセルの読み出しマージンを測定し、最も読み出しマージンが大きいリファレンス電流を生成する電流源を選択する手法が提案されている（例えば、特許文献１参照。）。

負の閾値電圧に設定された過消去状態のメモリセルのテスト時に使用される判定基準を、出荷後の判定基準より厳しく設定するために、リファレンス電流を切り換える手法が提案されている（例えば、特許文献２参照。）。

メモリセルの位置に応じて変化する配線負荷を考慮するために、アクセスするメモリセルの位置に応じて、リファレンス電流を切り換える手法が提案されている（例えば、特許文献３参照。）。リファレンスメモリセルをメイントランジスタと調整トランジスタとで形成し、データを記憶するメモリセルとリファレンスメモリセルとのセル電流の特性を互いに等しくするために、調整トランジスタの閾値電圧を調整する手法が提案されている（例えば、特許文献４参照。）。

特開２００７−２０７３４３号公報 特開２００５−１２９１６７号公報 特開２００４−３９１８４号公報 特開２００２−１６３８９３号公報

読み出しマージンを向上するために、半導体メモリにリファレンス電流を調整または切り換える回路を設ける場合、冗長な回路や複雑な回路を形成すると、回路規模が増加し、コストが増加する。

本発明の目的は、回路規模の増加を抑制して、リアルメモリセルの電気的特性が劣化した場合にも読み出しマージンを確保することである。

本発明の一形態では、半導体メモリは、データが書き込まれる不揮発性のリアルメモリセルと、リアルメモリセルからデータを読み出す読み出し動作時にリファレンス電流を発生するリファレンスメモリセルと、リファレンスメモリセルと電源線との間に直列に配置される第１負荷および第１スイッチと、リファレンスメモリセルと電源線との間に直列に配置される第２負荷および第２スイッチとを有し、第１スイッチは設定信号が第１レベルのときにオンし、第２スイッチは設定信号が第２レベルのときにオンし、第１負荷と第２負荷との負荷量が互いに異なる負荷制御回路と、読み出し動作時に、リアルメモリセルに流れるセル電流とリファレンス電流とを比較するセンスアンプとを備えている。

回路規模の増加を抑制して、リアルメモリセルの電気的特性が劣化した場合にも読み出しマージンを確保できる。

一実施形態における半導体メモリの例を示している。 別の実施形態における半導体メモリの例を示している。 図２に示したリアルセルアレイの例を示している。 図２に示したリアルセルアレイのレイアウトの例を示している。 図２に示した読み出し動作用のリファレンスセルアレイの要部の例を示している。 図２に示した読み出し動作用のリファレンスセルアレイの例を示している。 図６に示した読み出し動作用のリファレンスセルアレイのレイアウトの例を示している。 図２に示した半導体メモリＭＥＭの製造方法の例を示している。 リアルメモリセルの閾値電圧の分布の例を示している。 読み出し動作、消去動作、書き込み動作および各種ベリファイ動作における電圧の設定例を示している。 図８に示した製造方法において、読み出し動作用のリファレンスセルトランジスタの特性の変化を示している。 別の実施形態における読み出し動作用のリファレンスセルアレイの要部の例を示している。 別の実施形態における半導体メモリの例を示している。 図１３に示したＸデコーダの要部の例を示している。 図１３に示した読み出し動作用のリファレンスセルアレイの要部の例を示している。

以下、図面を用いて実施形態を説明する。太線で示した信号線は、複数ビットの信号が伝達されるバス信号線を示している。先頭に”／”の付いている信号は、負論理を示している。二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、フラッシュメモリ等の不揮発性半導体メモリである。半導体メモリＭＥＭは、クロックに同期して動作してもよく、クロックに非同期で動作してもよい。

半導体メモリＭＥＭは、リアルメモリセルＭＣ、リファレンスメモリセルＲＭＣ、負荷制御回路ＬＤＣＮＴおよびセンスアンプＳＡを有している。例えば、リアルメモリセルＭＣは、リアルワード線ＷＬに接続された制御ゲートとフローティングゲートとを有するリアルセルトランジスタＣＴを含む不揮発性のメモリセルである。リアルメモリセルＭＣに書き込まれた論理０または論理１のデータは、電源電圧ＶＣＣが供給されない状態でも保持される。例えば、フローティングゲートに電荷が蓄積される書き込み動作により、リアルメモリセルＭＣは論理０に設定される。フローティングゲートから電荷が放出される消去動作により、リアルメモリセルＭＣは論理１に設定される。

リファレンスメモリセルＲＭＣは、リファレンスワード線ＲＷＬに接続された制御ゲートとフローティングゲートとを有するリファレンスセルトランジスタＲＣＴを含む不揮発性のメモリセルである。リファレンスセルトランジスタＲＣＴは、予め所定の閾値電圧に設定されており、リアルメモリセルＭＣからデータを読み出す読み出し動作時にリファレンス電流ＩＲを発生する。リファレンス電流ＩＲは、負荷制御回路ＬＤＣＮＴを介して接地線ＧＮＤに流れる。

負荷制御回路ＬＤＣＮＴは、リファレンスメモリセルＲＭＣと接地線ＧＮＤとの間に配置される負荷ＬＤ１およびスイッチＳＷ１と、リファレンスメモリセルＲＭＣと接地線ＧＮＤとの間に配置される負荷ＬＤ２およびスイッチＳＷ２とを有している。例えば、スイッチＳＷ１は、設定信号ＳＥＴが第１レベルのときにオンし、スイッチＳＷ２は、設定信号ＳＥＴが第１レベルと逆の第２レベルのときにオンする。例えば、第１レベルは、論理０、論理１の一方であり、第２レベルは、論理０、論理１の他方である。負荷ＬＤ１と負荷ＬＤ２との負荷量は互いに異なる。接地線ＧＮＤは、電源線の一例である。

設定信号ＳＥＴは、半導体メモリＭＥＭに形成されるプログラム回路等により生成される。あるいは、設定信号ＳＥＴは、半導体メモリＭＥＭの外部から供給される。設定信号ＳＥＴは、設定信号ＳＥＴを受ける外部端子を論理０または論理１に固定することで、第１レベルまたは第２レベルに設定されてよい。

センスアンプＳＡは、読み出し動作時に、リアルメモリセルＭＣに流れるセル電流ＩＣとリファレンス電流ＩＲとを比較する。セル電流ＩＣは、リアルセルトランジスタＣＴのソース、ドレイン間に流れる電流である。リファレンス電流ＩＲは、リファレンスセルトランジスタＲＣＴのソース、ドレイン間に流れる電流である。センスアンプＳＡは、電流ＩＣ、ＩＲの比較結果に基づいてリアルメモリセルＭＣに保持されているデータの論理を判定し、判定した論理を読み出しデータ信号ＲＤＴとして出力する。

この実施形態では、例えば、スイッチＳＷ１がオンし、スイッチＳＷ２がオフすることで、リファレンスメモリセルＲＭＣは、負荷ＬＤ１を介して接地線ＧＮＤに接続される。スイッチＳＷ１がオフし、スイッチＳＷ２がオンすることで、リファレンスメモリセルＲＭＣは、負荷ＬＤ２を介して接地線ＧＮＤに接続される。負荷ＬＤ１、ＬＤ２の負荷量は互いに異なるため、読み出し動作時に流れるリファレンス電流ＩＲは、設定信号ＳＥＴが第１レベルのときと第２レベルのときとで互いに異なる。

例えば、リアルメモリセルＭＣから論理１を読み出すときのセル電流ＩＣとリファレンス電流ＩＲとの差は、設定信号ＳＥＴが第１レベルのときに相対的に小さく、設定信号ＳＥＴが第２レベルのときに相対的に大きくなる。換言すれば、リアルメモリセルＭＣの論理１の読み出しマージンは、設定信号ＳＥＴが第１レベルのときよりも設定信号ＳＥＴが第２レベルのときのほうが大きい。

例えば、半導体メモリＭＥＭの製造後に実施される動作テストは、スイッチＳＷ１をオンにし、スイッチＳＷ２をオフして、読み出しマージンが小さい状態で実施される。動作テスト後に、スイッチＳＷ１がオフされ、スイッチＳＷ２がオンされ、リファレンス電流ＩＲは動作テスト時に比べて小さくなり、読み出しマージンは動作テスト時に比べて大きくなる。半導体メモリＭＥＭが出荷されるときには、読み出しマージンは大きい状態に設定されている。このため、半導体メモリＭＥＭがユーザシステムに搭載されて長期間動作した後に、読み出し動作時のセル電流ＩＣが少なくなっても、読み出しマージンを確保できる。この結果、半導体メモリＭＥＭの誤動作を防止でき、半導体メモリＭＥＭの信頼性を確保できる。

以上、この実施形態では、読み出しマージンが大きくなる側のスイッチＳＷ１、ＳＷ２のいずれかをオンすることで、回路規模の増加を抑制して、リアルメモリセルＭＣの電気的特性が劣化した場合にも読み出しマージンを確保できる。

リファレンス電流ＩＲの値は、動作テスト後に小さく設定されるため、例えば、ユーザシステムに搭載された半導体メモリＭＥＭが長期間使用され、読み出し動作時のセル電流ＩＣが少なくなった場合にも、読み出しマージンを確保できる。換言すれば、リアルセルトランジスタＣＴの電流能力が低下した場合にも、例えば、論理１を保持するリアルメモリセルＭＣの読み出し動作を正しく実行でき、半導体メモリＭＥＭの信頼性を確保できる。

動作テスト時には、リファレンス電流ＩＲの値が相対的に大きく設定されるため、読み出しマージンを小さくでき、厳しい条件で動作テストを実施できる。このように、本実施形態では、リファレンスセルトランジスタＲＣＴのリファレンス電流ＩＲを、最小限の回路の追加により切り換えることができ、ユーザシステム上で動作する半導体メモリＭＥＭの信頼性を確保できる。

図２は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、フラッシュメモリ等の不揮発性半導体メモリである。半導体メモリＭＥＭは、クロックに同期して動作してもよく、クロックに非同期で動作してもよい。

半導体メモリＭＥＭは、状態コントローラ１０、アドレスラッチ回路１２、高電圧発生回路１４、負電圧発生回路１６、セクタスイッチ回路１８、リファレンスセルアレイ２０、Ｙデコーダ２２、Ｘデコーダ２４、プログラム回路２６、データ入力バッファ２８、データラッチ回路３０、データ出力バッファ３２、センスアンプ３４、Ｙゲート３６およびメモリセルアレイ３８を有している。メモリセルアレイ３８は、リアルセルアレイ４０およびリファレンスセルアレイ４２を有している。

状態コントローラ１０は、ライトイネーブル信号／ＷＥ、チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥおよび書き込みデータ信号ＷＤＴを受け、メモリセルアレイ３８のアクセス動作を実行するための複数の制御信号を出力する。ライトイネーブル信号／ＷＥ、チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥおよび書き込みデータ信号ＷＤＴは、半導体メモリＭＥＭを動作するためのコマンド信号の一例である。アクセス動作は、書き込み動作、読み出し動作および消去動作を含む。書き込み動作は、プログラム動作およびプログラムベリファイ動作を含み、消去動作は、イレーズ動作およびイレーズベリファイ動作を含む。

状態コントローラ１０からの制御信号は、アドレスラッチ回路１２、高電圧発生回路１４、負電圧発生回路１６、Ｙデコーダ２２、プログラム回路２６、データラッチ回路３０、データ出力バッファ３２およびセンスアンプ３４等の動作を制御するために、これら回路に供給される。制御信号は、回路の動作タイミングを決めるタイミング信号を含む。

アドレスラッチ回路１２は、例えば、アドレス端子で受けるアドレス信号ＡＱの上位ビットをロウアドレス信号ＲＡとして出力し、アドレス信号ＡＱの下位ビットをカラムアドレス信号ＣＡとして出力する。ロウアドレス信号ＲＡは、Ｘデコーダ２４に供給され、カラムアドレス信号ＣＡは、Ｙデコーダ２２に供給される。ロウアドレス信号ＲＡおよびカラムアドレス信号ＣＡにより、アクセスされるメモリセルＭＣが選択される。

高電圧発生回路１４は、電源端子に供給される電源電圧ＶＣＣおよび接地電圧ＧＮＤに基づいて、例えば、電源電圧ＶＣＣより高い複数種の高電圧と、電源電圧ＶＣＣより低い正の内部電圧とを生成する。高電圧発生回路１４は、生成した高電圧および内部電圧を、Ｙデコーダ２２およびＸデコーダ２４等に供給する。例えば、高電圧は、メモリセルＭＣの書き込み動作時および読み出し動作時のリアルワード線ＷＬの電圧として使用される。

負電圧発生回路１６は、電源電圧ＶＣＣおよび接地電圧ＧＮＤに基づいて、負電圧を生成し、生成した負電圧をセクタスイッチ回路１８に供給する。例えば、負電圧は、メモリセルＭＣの消去動作時のリアルワード線ＷＬの電圧として使用される。

セクタスイッチ回路１８は、消去動作時に、負電圧発生回路１６からの負電圧を、消去動作を実行するリアルセルアレイ４２内のセクタに対応するＸデコーダ２４の領域に選択的に供給するセクタスイッチを有している。リアルセルアレイ２４に形成される複数のセクタは、イレーズ動作が実行される最小の領域である。

リファレンスセルアレイ２０は、書き込み動作時のプログラムベリファイ動作に使用するプログラムリファレンス電圧を生成するためのプログラムリファレンスメモリセルを有している。また、リファレンスセルアレイ２０は、消去動作時のイレーズベリファイ動作に使用するイレーズリファレンス電圧を生成するための消去リファレンスメモリセルを有している。プログラムリファレンス電圧およびイレーズリファレンス電圧は、リファレンスビット線ＰＥＢＬを介してセンスアンプ３４に供給される。

Ｙデコーダ２２は、カラムアドレス信号ＣＡにより示されるリアルビット線ＢＬを選択するためのカラム選択信号ＣＬを生成し、生成したカラム選択信号ＣＬをＹゲート３６に出力する。

Ｘデコーダ２４は、ロウアドレス信号ＲＡにより示されるリアルワード線ＷＬを選択し、選択したリアルワード線ＷＬを所定の電圧に設定するためのワード線デコーダを有している。また、Ｘデコーダ２４は、ロウアドレス信号ＲＡにより示されるリアルソース線ＳＬを選択し、選択したリアルソース線ＳＬを所定の電圧に設定するためのソース線デコーダを有している。さらに、Ｘデコーダ２４は、リファレンスワード線ＲＷＬを読み出し動作用の高電圧に設定するためのリファレンスワード線デコーダを有している。

例えば、リアルソース線ＳＬは、セクタ毎に配線される。Ｘデコーダ２４が、ソース線ドライバおよびワード線ドライバを含むとき、Ｘデコーダからリアルセルアレイ４２に延びる信号線は、リアルソース線ＳＬおよびリアルワード線ＷＬである。ソース線ドライバおよびワード線ドライバが、リアルセルアレイ４２内に形成されるとき、Ｘデコーダ２４からリアルセルアレイ４２に延びる信号線は、ロウアドレス信号ＲＡをデコードすることで得られるデコード信号である。

プログラム回路２６は、電気的に書き換え可能な不揮発性のメモリセルを用いて形成される。プログラム回路２６は、設定信号ＳＨＩＰを論理１または論理０に設定する設定回路の一例である。プログラム回路２６のメモリセルは、例えば、テストモード中に、状態コントローラ１０によりプログラムされる。そして、プログラム回路２６は、メモリセルにプログラムされた値に応じて、ハイレベルまたはロウレベルの設定信号ＳＨＩＰを出力する。

例えば、半導体メモリＭＥＭは、状態コントローラ１０に供給されるコマンド信号の論理に応じて、通常動作モードからテストモードに移行し、あるいは、テストモードから通常動作モードに復帰する。プログラム回路２６のプログラムをテストモード中のみ実施可能とすることで、半導体メモリＭＥＭの出荷後に、プログラム回路２６の設定値が誤って変更されることを防止できる。

この例では、後述する図８で説明するように、プログラム回路２６は、半導体メモリＭＥＭの動作テストを実施する前に、設定信号ＳＨＩＰをロウレベルに設定するためにプログラムされ、ロウレベルの設定信号ＳＨＩＰは、動作テスト中にロウレベルに維持される。また、プログラム回路２６は、動作テスト後に設定信号ＳＨＩＰをハイレベルに設定するためにプログラムされる。このため、設定信号ＳＨＩＰは、半導体メモリＭＥＭが出荷され、ユーザシステムに搭載されている状態で、常にハイレベルを維持する。設定信号ＳＨＩＰは、リファレンスメモリセルＲＭＣの電気的特性の１つであるリファレンス電流ＩＲを変更するために使用される。

なお、プログラム回路２６は、ヒューズ回路等を用いて形成されてもよい。この場合、半導体メモリＭＥＭが製造され、ヒューズ回路のヒューズが切断されていない状態で、プログラム回路２６はロウレベルの設定信号ＳＨＩＰを出力する。そして、半導体メモリＭＥＭのテスト工程等において、動作テスト後にヒューズが切断され、それ以降プログラム回路２６はハイレベルの設定信号ＳＨＩＰを出力する。

データ入力バッファ２８は、データ入力端子ＤＩＮを介して、リアルメモリセルＭＣに書き込むデータの論理を受け、受けた論理を書き込みデータ信号ＷＤＴとしてデータラッチ回路３０に出力する。また、データ入力バッファ２８は、データ入力端子ＤＩＮを介して、コマンド信号を受け、受けた論理を書き込みデータ信号ＷＤＴとして状態コントローラ１０に出力する。例えば、データ入力端子ＤＩＮの数は、１６個である。

データラッチ回路３０は、プログラム動作時に動作し、データ入力バッファ２８からの書き込みデータ信号ＷＤＴの論理をラッチし、ラッチした論理をＹゲート３６を介してリアルセルアレイ４２に供給する。なお、データラッチ回路３０は、リファレンスメモリセルＲＭＣのプログラム動作時に、書き込みデータ信号ＷＤＴの論理をＹゲートを介してリファレンスセルアレイ４０に供給するために動作してもよい。

センスアンプ３４は、読み出し動作時に、リアルメモリセルＭＣに流れるセル電流ＩＣとリファレンスメモリセルＲＭＣに流れるリファレンス電流ＩＲとを比較する。センスアンプ３４は、比較結果に基づいて、リアルメモリセルＭＣに保持されているデータの論理を判定する。例えば、センスアンプ３４は、セル電流ＩＣとリファレンス電流ＩＲを比較する代わりに、データを読み出すリアルメモリセルＭＣに接続される各グローバル読み出しビット線ＧＲＢＬの電圧と、リファレンスビット線ＲＢＬの電圧とを比較する。センスアンプ３４は、判定により得られた論理を読み出しデータ信号ＲＤＴとしてデータ出力バッファ３２に出力する。

また、センスアンプ３４は、書き込み動作時のプログラムベリファイ動作時に、データが書き込まれるリアルメモリセルＭＣに接続される各グローバル読み出しビット線ＧＲＢＬの電圧と、プログラムリファレンスメモリセルに接続されたリファレンスビット線ＰＥＢＬの電圧とを比較する。センスアンプ３４は、比較結果に応じて、リアルメモリセルＭＣにデータが書き込まれたか否かを判定し、判定結果を読み出しデータ信号ＲＤＴの論理値として状態コントローラ１０に出力する。なお、データが書き込まれたリアルメモリセルＭＣは、リアルセルトランジスタＣＴの閾値電圧が消去状態に比べて高くなり、例えば、論理０の保持状態となる。

さらに、センスアンプ３４は、消去動作時の消去ベリファイ動作時に、データが消去されるリアルメモリセルＭＣに接続される各グローバル読み出しビット線ＧＲＢＬの電圧と、消去リファレンスメモリセルに接続されたリファレンスビット線ＰＥＢＬの電圧とを比較する。センスアンプ３４は、比較結果に応じて、リアルメモリセルＭＣのデータが消去されたか否かを判定し、判定結果を読み出しデータ信号ＲＤＴの論理値として状態コントローラ１０に出力する。データが消去されたリアルメモリセルＭＣは、リアルセルトランジスタＣＴの閾値電圧がプログラム状態に比べて低くなり、例えば、論理１の保持状態になる。例えば、半導体メモリＭＥＭは、データ出力端子ＤＯＵＴのビット数およびデータ入力端子ＤＩＮのビット数と同じ数のセンスアンプ３４を有している。

データ出力バッファ３２は、読み出し動作時に動作し、センスアンプ３４から出力される読み出しデータ信号ＲＤＴの論理をデータ出力端子ＤＯＵＴに出力する。例えば、データ出力端子ＤＯＵＴの数は、１６個である。

Ｙゲート３６は、読み出し動作時に、Ｙデコーダ２２からのカラム選択信号ＣＬに応じて、データ出力端子ＤＯＵＴ毎にリアルビット線ＢＬをグローバル読み出しビット線ＧＲＢＬを介してセンスアンプＳＡに接続する。Ｙゲート３６は、書き込み動作時に、Ｙデコーダ２２からのカラム選択信号に応じて、例えばデータ入力端子ＤＩＮ毎に、データラッチ回路３０の出力をグローバル書き込みビット線ＧＷＢＬを介してリアルビット線ＢＬに接続する。

リアルセルアレイ４２は、マトリックス状に配置される複数のリアルメモリセルＭＣを有している。なお、リアルセルアレイ４２は、消去動作の単位である複数のセクタに区画されている。各メモリセルＭＣは、リアルソース線ＳＬとリアルビット線ＢＬとの間に配置されたリアルセルトランジスタＣＴを有している。例えば、リアルセルトランジスタＣＴは、ｎＭＯＳトランジスタの構造を有しており、電荷（例えば、電子）を蓄積するフローティングゲートと、リアルワード線ＷＬに接続された制御ゲートとを有している。なお、リアルセルトランジスタＣＴは、フローティングゲートの代わりに、電荷が所定の場所に蓄積されるトラップゲートを用いて形成されてもよい。

リファレンスセルアレイ４０は、マトリックス状に配置される複数のリファレンスメモリセルＲＭＣを有している。例えば、リファレンスメモリセルＲＭＣの構造は、リアルメモリセルＭＣと同じ構造であり、リファレンスセルトランジスタＲＣＴを有している。リファレンスセルトランジスタＲＣＴはｎＭＯＳトランジスタの構造を有しており、リファレンスソース線ＲＳＬとリファレンスビット線ＲＢＬとの間に配置されている。そして、読み出し動作では、リファレンス電流ＩＲを発生するリファレンスメモリセルＲＭＣの１つがリファレンスビット線ＲＢＬを介してセンスアンプＳＡに接続される。例えば、リファレンス電流ＩＲは、リファレンスセルトランジスタＲＣＴを介して、プリチャージされたリファレンスビット線ＲＢＬからリファレンスソース線ＲＳＬに流れる。

図３は、図２に示したリアルセルアレイ４２の例を示している。なお、図３は、リアルセルアレイ４２の一部の領域を示している。図３の横方向に並ぶリアルメモリセルＭＣの列は、制御ゲートを共通のリアルワード線ＷＬに接続している。図３の縦方向に並ぶリアルメモリセルＭＣの列は、ドレインを共通のリアルビット線ＢＬに接続し、ソースをセクタ毎に共通のリアルソース線ＳＬに接続している。

リアルソース線ＳＬは、所定の間隔を置いて図３の縦方向に配線されるグローバルリアルソース線ＧＳＬＬ、ＧＳＬＲに接続されている。例えば、グローバルリアルソース線ＧＳＬＬ、ＧＳＬＲは、横方向に並ぶ８個のリアルメモリセルＭＣ毎に配線されている。グローバルリアルソース線ＧＳＬＬ、ＧＳＬＲは、金属配線層を用いて形成されている。リアルソース線ＳＬは、シリコン等の半導体基板上に形成される拡散領域を用いて形成されている。リアルソース線ＳＬの配線抵抗は、金属配線層を用いて形成される配線の抵抗より_い。このため、図では、リアルソース線ＳＬに拡散領域に形成される寄生抵抗を示している。

図４は、図３に示したリアルセルアレイ４２のレイアウトの例を示している。図４に網掛けで示した領域は、拡散領域を示している。図４に破線および一点鎖線で示した縦方向に延びる配線は、金属配線を示している。例えば、破線および一点鎖線で示した金属配線は、使用される配線層が互いに異なっている。Ｘ印を付けた矩形は、拡散領域を金属配線に接続するためのコンタクトを示している。太い二点鎖線は、１つのリアルメモリセルＭＣの領域を示している。

図５は、図２に示した読み出し動作用のリファレンスセルアレイ４０の要部の例を示している。上述したように、例えば、リファレンスセルアレイ４０に形成されるリファレンスメモリセルＲＭＣの１つが動作する。リファレンスメモリセルＲＭＣのリファレンスセルトランジスタＲＣＴは、ドレインがリファレンスビット線ＲＢＬに接続され、ソースがリファレンスソース線ＲＳＬに接続され、制御ゲートがリファレンスワード線ＲＷＬに接続されている。リファレンスセルトランジスタＲＣＴの閾値電圧は、半導体メモリＭＥＭの製造後の試験工程において、所定の値にプログラムされる。

リファレンスソース線ＲＳＬは、抵抗ＲＬを介してグローバルリファレンスソース線ＧＲＳＬＬに接続され、抵抗ＲＨを介してグローバルリファレンスソース線ＧＲＳＬＲに接続されている。抵抗ＲＨの抵抗値は、抵抗ＲＬの抵抗値に比べて高く設計されている。抵抗ＲＬは、ｎＭＯＳトランジスタＮＭ１を介して接地線ＧＮＤに接続され、抵抗ＲＨは、ｎＭＯＳトランジスタＮＭ２を介して接地線ＧＮＤに接続されている。例えば、ｎＭＯＳトランジスタＮＭ１、ＮＭ２の構造およびサイズは同じであり、ｎＭＯＳトランジスタＮＭ１、ＮＭ２の電気的特性は同じである。

抵抗ＲＬおよびｎＭＯＳトランジスタＮＭ１は、リファレンスメモリセルＲＭＣと接地線ＧＮＤとの間に配置される第１負荷および第１スイッチの一例である。抵抗ＲＨおよびｎＭＯＳトランジスタＮＭ２は、リファレンスメモリセルＲＭＣと接地線ＧＮＤとの間に配置される第２負荷および第２スイッチの一例である。抵抗ＲＬ、ＲＨおよびｎＭＯＳトランジスタＮＭ１、ＮＭ２は、リファレンス電流ＩＲの値を切り換える負荷制御回路として動作する。

ｎＭＯＳトランジスタＮＭ１のゲートは、インバータＩＶを介して設定信号ＳＨＩＰと反対の論理を受けている。ｎＭＯＳトランジスタＮＭ１は、設定信号ＳＨＩＰがロウレベルのときにオンし、リファレンスビット線ＲＢＬをリファレンスメモリセルＲＭＣおよび抵抗ＲＬを介して接地線ＧＮＤに接続する。ｎＭＯＳトランジスタＮＭ２のゲートは、設定信号ＳＨＩＰを受けている。ｎＭＯＳトランジスタＮＭ２は、設定信号ＳＨＩＰがハイレベルのときにオンし、リファレンスビット線ＲＢＬをリファレンスメモリセルＲＭＣおよび抵抗ＲＨを介して接地線ＧＮＤに接続する。これにより、読み出し動作時にリファレンスメモリセルＲＭＣに流れるリファレンス電流ＩＲは、設定信号ＳＨＩＰがロウレベルのテストモード中のほうが、設定信号ＳＨＩＰがハイレベルの通常動作モード中に比べて多くなる。リファレンス電流ＩＲの詳細は、図１１で説明する。

図６は、図２に示した読み出し動作用のリファレンスセルアレイ４０の例を示している。図中の配線上に示した白丸は、配線間を接続するコンタクトが形成されないことを示している。すなわち、リファレンスセルアレイ４０内のコンタクトの一部が形成されないことにより、リファレンスセルアレイ４０内に形成されるメモリセルの１つのみが、リファレンスメモリセルＲＭＣとして動作する。

リファレンスセルアレイ４０のメモリセルの配置間隔は、図３に示したリアルセルアレイ４２のリアルメモリセルＭＣの配置間隔と同じである。グローバルリファレンスソース線ＧＲＳＬＬ、ＧＲＳＬＲの配線間隔は、図３に示したグローバルリアルソース線ＧＳＬＬ、ＧＳＬＲの配線間隔と同じである。この例では、図６の横方向に並ぶ８個のメモリセルのうち、左から３番目のメモリセルがリファレンスメモリセルＲＭＣとして動作する。他のメモリセルは、リファレンス電流ＩＲを流さないダミーメモリセルとして配置される。

リファレンスメモリセルＲＭＣのドレインに接続されたビット線は、リファレンスビット線ＲＢＬとして機能する。他のビット線は、ダミービット線ＤＢＬとして配線される。リファレンスメモリセルＲＭＣのソースに接続されたソース線は、リファレンスソース線ＲＳＬとして機能する。他のソース線は、ダミーソース線ＤＳＬとして配線される。リファレンスメモリセルＲＭＣの制御ゲートに接続されたワード線は、リファレンスワード線ＲＷＬとして機能する。他のワード線は、ダミーワード線ＤＷＬとして配線される。例えば、ダミービット線ＤＢＬ、ダミーソース線ＤＳＬおよびダミーワード線ＤＷＬは、接地線ＧＮＤに接続される。

リファレンスメモリセルＲＭＣのソースは、２つのダミーメモリセルの形成領域を介してグローバルリファレンスソース線ＧＲＳＬＬに接続され、５つのメモリセルの形成領域を介してグローバルリファレンスソース線ＧＲＳＬＲに接続されている。このため、グローバルリファレンスソース線ＧＲＳＬＲ側のリファレンスソース線ＲＳＬの配線部分の抵抗値は、グローバルリファレンスソース線ＧＲＳＬＬ側のリファレンスソース線ＲＳＬの配線部分の抵抗値に比べて高くなる。すなわち、図５に示した抵抗ＲＬ、ＲＨは、リファレンスメモリセルＲＭＣが形成される位置を利用して、リファレンスソース線ＲＳＬの配線抵抗を用いて形成される。

グローバルリファレンスソース線ＧＲＳＬＬは、リファレンスセルアレイ４０の外側でｎＭＯＳトランジスタＮＭ１のドレインに接続されている。グローバルリファレンスソース線ＧＲＳＬＲは、リファレンスセルアレイ４０の外側でｎＭＯＳトランジスタＮＭ２のドレインに接続されている。スイッチとして動作するｎＭＯＳトランジスタＮＭ１、ＮＭ２を、リファレンスセルアレイ４０の外側に形成することで、リファレンスセルアレイ４０内にダミーメモリセルおよびリファレンスメモリセルＲＭＣを規則的に配置できる。この結果、リファレンスメモリセルＲＭＣの電気的特性の設計値からのずれを少なくでき、所望の値のリファレンス電流ＩＲを流すリファレンスメモリセルＲＭＣを形成できる。

リファレンスメモリセルＲＭＣをグローバルリファレンスソース線ＧＲＳＬＬに接続するリファレンスソース線ＲＳＬの一部は、第１分岐線の一例である。リファレンスメモリセルＲＭＣをグローバルリファレンスソース線ＧＲＳＬＲに接続するリファレンスソース線ＲＳＬの別の一部は、第２分岐線の一例である。

図７は、図６に示した読み出し動作のリファレンスセルアレイ４０のレイアウトの例を示している。破線、一点鎖線、太い二点鎖線、Ｘ印を付けた矩形および網掛けのパターンの意味は、図４と同じである。リファレンスセルアレイ４０のレイアウトは、コンタクトの一部が形成されないことを除き、図４に示したリアルセルアレイ４２のレイアウトと同様である。

すなわち、リファレンスソース線ＲＳＬの一部は、図の横方向に沿って形成される拡散領域を用いて形成されている。リファレンスメモリセルＲＭＣは、リファレンスメモリセルＲＭＣからグローバルリファレンスソース線ＧＲＳＬＬまでのリファレンスソース線ＲＳＬの一部（拡散領域）の長さが、リファレンスメモリセルＲＭＣからグローバルリファレンスソース線ＧＲＳＬＲまでのリファレンスソース線ＲＳＬの別の一部（拡散領域）の長さより短くなる位置に配置されている。拡散領域は、単位長さ当たりの抵抗値が金属配線に比べて高いため、短い長さの拡散領域で抵抗ＲＬ、ＲＨを形成することができる。

図８は、図２に示した半導体メモリＭＥＭの製造方法の例を示している。まず、ステップＳ１０において、半導体製造工程が実施され、シリコン等のウエハ上に半導体メモリチップ（図２のＭＥＭ）が形成される。半導体メモリチップの形成後、ステップＳ２０において、図２に示したプログラム回路２６がプログラムされ、設定信号ＳＨＩＰがロウレベルＬに設定される。例えば、設定信号ＳＨＩＰの論理の設定は、ＬＳＩテスタ等のテストシステムにより、ウエハ上の各半導体メモリチップにアクセスすることで行われる。

ロウレベルＬの設定信号ＳＨＩＰにより、リファレンスメモリセルＲＭＣのソースは、相対的に抵抗値が低い抵抗ＲＬを介して接地線ＧＮＤに接続される。なお、プログラム回路２６がヒューズ回路により形成される場合、半導体メモリＭＥＭは、半導体メモリチップが形成された初期状態で、設定信号ＳＨＩＰがロウレベルＬになるように設計される。このため、ステップＳ２０の処理は不要である。

次に、ステップＳ３０において、ＬＳＩテスタ等のテストシステムを用いて、半導体メモリチップの動作テストが実施される。この際、動作テストは、図５に示したように、相対的に抵抗値が低い抵抗ＲＬを介して接地線ＧＮＤに接続されたリファレンスメモリセルＲＭＣを用いて実施される。このため、後述する読み出し動作ＲＤ（図１０）において、リファレンス電流ＩＲの値は、設定信号ＳＨＩＰがハイレベルＨのときのリファレンス電流ＩＲの値より大きくなる。リファレンス電流ＩＲの値が大きいほど、論理１を記憶するリアルメモリセルＭＣの読み出しマージンは小さくなり、厳しいテストを実施できる。読み出しマージンについては、図１１で説明する。

ステップＳ４０において、動作テストでフェイルした半導体メモリチップは、不良品として扱われる。ステップＳ５０において、動作テストでパスした半導体メモリチップの設定信号ＳＨＩＰは、ＬＳＩテスタ等のテストシステムによりハイレベルＨに設定される。ハイレベルＨの設定信号ＳＨＩＰにより、リファレンスメモリセルＲＭＣのソースは、図５に示したように、相対的に抵抗値が高い抵抗ＲＨを介して接地線ＧＮＤに接続される。このため、これ以降の半導体メモリＭＥＭの読み出し動作は、半導体メモリＭＥＭの出荷後も含め、相対的に抵抗値が高い抵抗ＲＨを介して接地線ＧＮＤに接続されたリファレンスメモリセルＲＭＣを用いて実施される。すなわち、これ以降の半導体メモリＭＥＭの読み出し動作は、値が相対的に大きいリファレンス電流ＩＲを用いて実行される。

図９は、リアルメモリセルＭＣの閾値電圧の分布の例を示している。リアルメモリセルＭＣの閾値電圧は、リアルセルトランジスタＣＴの制御ゲートにゲート電圧ＶＧを与えるときに、セル電流ＩＣの値が、リファレンスメモリセルＲＭＣ、プログラムリファレンスメモリセルまたは消去リファレンスメモリセルに流れるリファレンス電流の値より大きいか否かにより判定される。

読み出し動作ＲＤでは、リアルメモリセルＭＣに保持されている論理は、リアルメモリセルＭＣの閾値電圧が電圧ＶＧＲより大きいか否かにより判定される。消去動作のイレーズベリファイ動作ＥＲＳＶでは、リアルメモリセルＭＣの閾値電圧が電圧ＶＧＥより小さいことが確認される。書き込み動作のプログラムベリファイ動作ＰＧＭＶでは、リアルメモリセルＭＣの閾値電圧が電圧ＶＧＰより大きいことが確認される。

図１０は、読み出し動作、消去動作、書き込み動作および各種ベリファイ動作における電圧の設定例を示している。符号ＦＬＴは、フローティング状態を示している。符号ＰＷは、リアルメモリセルＭＣ、読み出し動作用のリファレンスメモリセルＲＭＣ、消去リファレンスメモリセルおよびプログラムリファレンスメモリセルのセルトランジスタのバックゲートであるｐ形ウエル領域ＰＷを示している。

選択ラインは、読み出し動作ＲＤまたは書き込み動作におけるプログラム動作ＰＧＭが実行されるセクタ（選択セクタ）内のリアルメモリセルＭＣに接続されるリアルワード線ＷＬ（選択ワード線）およびリアルビット線ＢＬ（選択ビット線）である。非選択ラインは、選択ワード線以外のリアルワード線ＷＬ（非選択ワード線）および選択ビット線以外のリアルビット線ＢＬ（非選択ビット線）である。非選択セクタは、読み出し動作ＲＤ、消去動作、書き込み動作を実行しないセクタを示す。

読み出し動作では、選択ワード線ＷＬは電圧ＶＧＲに設定される。選択ビット線ＢＬは、選択ワード線ＷＬに電圧ＶＧＲが供給される前に、例えば０．６Ｖにプリチャージされる。非選択ワード線ＷＬおよび非選択ビット線ＢＬは、例えば０Ｖに設定される。プログラム動作ＰＧＭでは、選択ワード線ＷＬは、例えば９Ｖに設定され、選択ビット線ＢＬは、例えば５Ｖに設定される。非選択ワード線ＷＬおよび非選択ビット線ＢＬは、例えば０Ｖに設定される。

消去動作におけるイレーズ動作ＥＲＳでは、消去動作を実行するセクタ内の全てのリアルワード線ＷＬは、例えば−９Ｖに設定される。セクタ内の全てのリアルビット線ＢＬおよびソース線ＳＬは、例えばフローティング状態ＦＬＴに設定される。ｐ形ウエル領域ＰＷは、例えば９Ｖに設定される。イレーズ動作ＥＲＳが実行されるセクタ以外のセクタでは、リアルワード線ＷＬ、ソース線ＳＬおよびｐ形ウエル領域は、例えば０Ｖに設定され、リアルビット線ＢＬは、フローティング状態ＦＬＴに設定される。

消去動作のイレーズベリファイ動作ＥＲＳＶおよび書き込み動作のプログラムベリファイ動作ＰＧＭＶは、リアルワード線ＷＬの電圧が相違することを除き、読み出し動作と同様に実行される。なお、図１０に示した電圧は一例であり、これ等以外の電圧でもよい。例えば、書き込み動作ＰＧＭ時の選択ラインのリアルワード線ＷＬの電圧は、９．３Ｖでもよい。

図１１は、図８に示した製造方法において、読み出し動作用のリファレンスセルトランジスタＲＣＴの特性の変化を示している。波形（ａ）は、設定信号ＳＨＩＰがロウレベルに設定されているときのリファレンスセルトランジスタＲＣＴの特性を示している。すなわち、波形（ａ）は、図８のステップＳ３０における動作テスト時のリファレンスセルトランジスタＲＣＴの特性を示している。波形（ｂ）は、設定信号ＳＨＩＰがハイレベルに設定されているときのリファレンスセルトランジスタＲＣＴの特性を示している。すなわち、波形（ｂ）は、図８の動作テスト以降のリファレンスセルトランジスタＲＣＴの特性を示している。

波形（ｃ）は、消去用のリファレンスセルトランジスタの特性、および論理１に設定されたリアルセルトランジスタＣＴのうち最大の閾値電圧を有するリアルセルトランジスタＣＴメモリセルＭＣの特性を示している。波形（ｅ）は、書き込み用のリファレンスセルトランジスタの特性、および論理０に設定されたリアルセルトランジスタＣＴのうち最小の閾値電圧を有するリアルセルトランジスタＣＴの特性を示している。波形（ｄ）は、論理１に設定されたリアルセルトランジスタＣＴの特性が劣化した例を示している。

読み出し動作ＲＤでは、リアルセルトランジスタＣＴの制御ゲートおよびリファレンスセルトランジスタＲＣＴの制御ゲートにゲート電圧ＶＧＲが与えられ、セル電流ＩＣとリファレンス電流ＩＲとが比較される。セル電流ＩＣの値がリファレンス電流ＩＲの値より大きいとき、リアルメモリセルＭＣに論理１（消去状態）が保持されていると判定される。セル電流ＩＣの値がリファレンス電流ＩＲの値より小さいとき、リアルメモリセルＭＣに論理０（プログラム状態）が保持されていると判定される。

波形（ｃ）の特性を有するリアルメモリセルＭＣの論理１を、波形（ａ）の特性を有するリファレンスメモリセルＲＭＣを用いて読み出す場合、セル電流ＩＣとリファレンス電流ＩＲとの差は、波形（ｂ）の特性を有するリファレンスメモリセルＲＭＣを用いる場合より小さくなる。このため、設定信号ＳＨＩＰがロウレベル（波形（ａ））のときの論理１の読み出しマージンは、設定信号ＳＨＩＰがハイレベル（波形（ｂ））のときの論理１の読み出しマージンより小さくなる。

なお、実際の読み出し動作では、セル電流ＩＣに応じて図２に示したグローバル読み出しビット線ＧＲＢＬに生成される読み出し電圧と、リファレンス電流ＩＲに応じてリファレンスビット線ＲＢＬに生成されるリファレンス電圧とがセンスアンプ３４により比較される。そして、読み出し電圧がリファレンス電圧より低いときに、リアルメモリセルＭＣに論理１が保持されていると判定される。読み出し電圧がリファレンス電圧より高いときに、リアルメモリセルＭＣに論理０が保持されていると判定される。

消去動作におけるイレーズ動作では、リアルセルトランジスタＣＴの閾値電圧を下げるために、リアルセルアレイ４２のセクタ毎にリアルセルトランジスタＣＴのフローティングゲートに蓄積されている電荷が放出される。消去動作におけるイレーズベリファイ動作では、各リアルセルトランジスタＣＴおよび消去用のリファレンスセルトランジスタの制御ゲートに電圧ＶＧＥが与えられる。セクタ内の各リアルセルトランジスタＣＴに流れるセル電流ＩＣと消去用のリファレンスセルトランジスタに流れる消去用のリファレンス電流とが比較される。そして、全てのリアルセルトランジスタＣＴのセル電流ＩＣの値が消去用のリファレンス電流の値より大きくなるまで、イレーズ動作とイレーズベリファイ動作とが繰り返し実施される。これにより、セクタ内の全てのリアルメモリセルＭＣの閾値電圧は、電圧値ＶＧＥより低くなり、図９に論理１で示した領域に分布する。

実際のイレーズベリファイ動作では、セル電流ＩＣに応じてグローバル読み出しビット線ＧＲＢＬに生成される読み出し電圧と、消去用のリファレンス電流に応じてリファレンスビット線ＰＥＢＬに生成される消去リファレンス電圧とがセンスアンプ３４により比較される。そして、読み出し電圧が消去リファレンス電圧より低いときに、リアルメモリセルＭＣが論理１に設定されたと判定される。読み出し電圧が消去リファレンス電圧より高いときに、リアルメモリセルＭＣの消去が完了していないと判定される。

なお、消去されやすい特性を有するリアルセルトランジスタＣＴでは、イレーズ動作が繰り返されることで、閾値電圧が負になるおそれがある。これを防止するために、リアルセルトランジスタＣＴ毎に、負の値になった閾値電圧を正の値（但し、論理１の領域）に戻す書き戻し動作および書き戻しベリファイ動作を実施してもよい。

書き込み動作におけるプログラム動作では、リアルセルトランジスタＣＴの閾値電圧を上げるために、リアルセルトランジスタＣＴのフローティングゲートに電荷が注入される。書き込み動作におけるプログラムベリファイ動作では、リアルセルトランジスタＣＴおよび書き込み用のリファレンスセルトランジスタの制御ゲートに電圧ＶＧＰが与えられる。リアルセルトランジスタＣＴに流れるセル電流ＩＣと書き込み用のリファレンスセルトランジスタに流れる書き込み用のリファレンス電流とが比較される。そして、セル電流ＩＣの値が消去用のリファレンス電流の値より小さくなるまで、プログラム動作とプログラムベリファイ動作とが繰り返し実施される。すなわち、書き込み動作により、リアルセルトランジスタＣＴの閾値電圧は、電圧値ＶＧＰより高くなり、図９に論理０で示した領域に分布する。

実際のプログラムベリファイ動作では、セル電流ＩＣに応じてグローバル読み出しビット線ＧＲＢＬに生成される読み出し電圧と、書き込み用のリファレンス電流に応じてリファレンスビット線ＰＥＢＬに生成される書き込みリファレンス電圧とがセンスアンプ３４により比較される。そして、読み出し電圧が書き込みリファレンス電圧より高いときに、リアルメモリセルＭＣが論理０に設定されたと判定される。読み出し電圧が書き込みリファレンス電圧より低いときに、リアルメモリセルＭＣの書き込みが完了していないと判定される。

例えば、波形（ｄ）に示す劣化したリアルセルトランジスタＣＴの特性は、リアルセルトランジスタＣＴのトンネル絶縁膜の膜質の劣化、トンネル絶縁膜付近への電荷のトラップ、またはその両方が原因で発生すると考えられる。この種の劣化は、多くの回数の消去動作、書き込み動作および読み出し動作が半導体メモリＭＥＭに対して実行されることで発生する。すなわち、この種の劣化は、半導体メモリＭＥＭの出荷後に、ユーザシステムに搭載された半導体メモリＭＥＭの動作期間が長いほど発生しやすくなる。劣化が発生した場合、消去動作時間および書き込み動作時間が長くなり、リアルセルトランジスタＣＴの電流能力（トランスコンダクタンスｇｍ）は低下する。

リアルセルトランジスタＣＴの特性が劣化し、波形（ｃ）から波形（ｄ）に変化すると、読み出し動作ＲＤ時のセル電流ＩＣの値は小さくなる。読み出し動作ＲＤにおいてゲート電圧ＶＧＲが発生しているときに、セル電流ＩＣの値がリファレンス電流ＩＲの値より小さくなると、センスアンプ３４は、消去されているリアルメモリセルＭＣに保持されている論理を”０”（プログラム状態）と判定してしまう。

しかしながら、この実施形態では、動作テストでパスした半導体メモリＭＥＭは、設定信号ＳＨＩＰがハイレベルＨに設定される。これにより、図５に示したリファレンスセルトランジスタＲＣＴは、抵抗ＲＨを介して接地線ＧＮＤに接続され、擬似的に特性が劣化された状態になる。すなわち、波形（ｂ）の特性を有するリファレンスセルトランジスタＲＣＴのリファレンス電流ＩＲの値は、波形（ａ）の特性を有するリファレンスセルトランジスタＲＣＴのリファレンス電流ＩＲの値より小さくなる。したがって、特性が劣化した消去状態のリアルメモリセルＭＣの読み出し動作を実行する場合にも、論理１を正しく読み出すことができる。特性が劣化していないリアルメモリセルＭＣについては、読み出しマージンを向上できる。

なお、論理０を保持しているリアルセルトランジスタＣＴの電流能力が、半導体メモリＭＥＭの長期間の使用により劣化する場合にも、セル電流ＩＣは低下し、閾値電圧は高くなる。しかし、論理０を保持しているリアルセルトランジスタＣＴのセル電流ＩＣの低下により、セル電流ＩＣとリファレンス電流ＩＲとの差は大きくなる。このため、論理０を保持しているリアルセルトランジスタＣＴの電流能力が低下する場合、十分な読み出しマージンを確保できる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、既存のリファレンスソース線ＲＳＬを利用して抵抗ＲＬ、ＲＨを形成することで、回路規模の増加を抑制して、リアルセルトランジスタＣＴの電流能力が低下した場合にも、読み出しマージンを確保できる。この結果、半導体メモリＭＥＭの信頼性を確保できる。特に、単位長さ当たりの抵抗値が金属配線に比べて高い拡散領域を用いて抵抗ＲＬ、ＲＨを形成することで、短い長さの拡散領域で図１１に示した波形（ａ）、（ｂ）の特性を得ることできる。さらに、抵抗ＲＬ、ＲＨの値を、リファレンスセルアレイ４０内に配置するリファレンスメモリセルＲＭＣの位置により設定できるため、既存のリファレンスセルアレイ４０を用いて、抵抗ＲＬ、ＲＨの値を調整できる。

図１２は、別の実施形態における読み出し動作用のリファレンスセルアレイ４０Ａの要部の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。リファレンスセルアレイ４０Ａを除く構成は、図２と同じである。すなわち、リファレンスセルアレイ４０Ａが形成される半導体メモリＭＥＭは、フラッシュメモリ等の不揮発性半導体メモリである。半導体メモリＭＥＭは、クロックに同期して動作してもよく、クロックに非同期で動作してもよい。

この実施形態においても、図６および図７と同様に、リファレンスセルアレイ４０Ａに形成されるリファレンスメモリセルＲＭＣの１つが動作する。リファレンスセルアレイ４０Ａは、図５に示したリファレンスセルアレイ４０のｎＭＯＳトランジスタＮＭ１、ＮＭ２の代わりに、ｎＭＯＳトランジスタＮＭＳ、ＮＭＬを有している。また、リファレンスセルアレイ４０Ａは、図５に示したリファレンスセルアレイ４０から抵抗ＲＬ、ＲＨを削除している。

実際には、リファレンスソース線ＲＳＬの拡散抵抗を削除することはできない。このため、この実施形態では、リファレンスメモリセルＲＭＣは、図６の中央（例えば、左から４番目または５番目）に配置される。あるいは、リファレンスソース線ＲＳＬの拡散領域上に、リファレンスソース線ＲＳＬに接続される金属配線が形成される。あるいは、リファレンスソース線ＲＳＬの抵抗値を下げるために、リファレンスソース線ＲＳＬの拡散領域上に、リファレンスワード線ＲＷＬに沿ってシリサイド配線が形成される。これにより、図５に示した抵抗成分ＲＬ、ＲＨを互いに等しくでき、抵抗ＲＬ、ＲＨが削除されたと見なすことができる。リファレンスセルアレイ４０Ａのその他の構成は、リファレンスセルアレイ４０と同様である。

ｎＭＯＳトランジスタＮＭＳのゲート幅は、ｎＭＯＳトランジスタＮＭＬのゲート幅より大きく設計されている。ｎＭＯＳトランジスタＮＭＳ、ＮＭＬは、ゲート幅以外の構造は互いに同じである。これにより、ｎＭＯＳトランジスタＮＭＬのオン抵抗は、ｎＭＯＳトランジスタＮＭＳのオン抵抗より低くなる。ｎＭＯＳトランジスタＮＭＬがオンしているときのリファレンス電流ＩＲの値は、ｎＭＯＳトランジスタＮＭＳがオンしているときのリファレンス電流ＩＲの値より大きくなる。

この実施形態では、ゲート幅が小さいｎＭＯＳトランジスタＮＭＳを使用して、図８に示した動作テストが実施される。動作テスト以降は、ゲート幅が大きいｎＭＯＳトランジスタＮＭＬが使用される。これにより、リファレンスセルトランジスタＲＣＴの特性を、動作テスト時に図１１に示した波形（ａ）にでき、動作テスト以降は図１１に示した波形（ｂ）にできる。したがって、半導体メモリＭＥＭの長期間の使用により、リアルセルトランジスタＣＴの電流能力が低下した場合にも、論理１の読み出しマージンを確保でき、半導体メモリＭＥＭの信頼性を確保できる。

なお、ゲート幅が異なるｎＭＯＳトランジスタＮＭＳ、ＮＭＬとリファレンスソース線ＲＳＬの拡散抵抗の両方を利用して、リファレンスメモリセルＲＭＣのリファレンス電流ＩＲを切り換えてもよい。すなわち、図５に示したｎＭＯＳトランジスタＮＭ１をｎＭＯＳトランジスタＮＭＳに置き換え、ｎＭＯＳトランジスタＮＭ２をｎＭＯＳトランジスタＮＭＬに置き換えてもよい。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ｎＭＯＳトランジスタＮＭＳ、ＮＭＬのオン抵抗を利用して、リファレンスメモリセルＲＭＣのリファレンス電流を切り換えることで、回路規模の増加を抑制して読み出しマージンを確保できる。この結果、半導体メモリＭＥＭの信頼性を確保できる。

図１３は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、図２に示したＸデコーダ２４およびリファレンスセルアレイ４０の代わりに、Ｘデコーダ２４Ｂおよびリファレンスセルアレイ４０Ｂを有している。また、設定信号ＳＨＩＰは、Ｘデコーダ２４Ｂに供給される。

半導体メモリＭＥＭのその他の構成は、図２と同様である。すなわち、半導体メモリＭＥＭは、フラッシュメモリ等の不揮発性半導体メモリである。半導体メモリＭＥＭは、クロックに同期して動作してもよく、クロックに非同期で動作してもよい。

図１４は、図１３に示したＸデコーダ２４Ｂの要部の例を示している。図１４は、リファレンスワード線ＲＷＬを高電圧ＶＧＲＲに設定するためのリファレンスワード線デコーダの一部を示している。Ｘデコーダ２４Ｂは、図１４に示した以外に、ロウアドレス信号ＲＡに応じてリアルワード線ＷＬを選択し、選択したリアルワード線ＷＬを所定の電圧に設定するためのワード線デコーダを有している。また、Ｘデコーダ２４Ｂは、図１４に示した以外に、ロウアドレス信号ＲＡにより示されるリアルソース線ＳＬを選択し、選択したリアルソース線ＳＬを所定の電圧に設定するためのソース線デコーダを有している。

Ｘデコーダ２４Ｂは、分圧回路ＶＤＩＶ、ｐＭＯＳトランジスタＰＭ１、ＰＭ２およびインバータＩＶを有している。分圧回路ＶＤＩＶは、図１３に示した高電圧発生回路１４から供給される読み出し動作用の高電圧ＶＧＲを分圧し、高電圧ＶＧＲより低い高電圧ＶＧＲ１を生成する。ｐＭＯＳトランジスタＰＭ１、ＰＭ２は、設定信号ＳＨＩＰに応じて一方がオンし、他方がオフするスイッチとして機能する。設定信号ＳＨＩＰは、図８に示したように、半導体メモリＭＥＭの動作テスト時にロウレベルに設定され、動作テスト以降にハイレベルに設定される。

ｐＭＯＳトランジスタＰＭ１のゲートは、インバータＩＶを介して設定信号ＳＨＩＰと反対の論理を受けている。ｐＭＯＳトランジスタＰＭ１は、設定信号ＳＨＩＰがハイレベルのときにオンし、高電圧線ＶＧＲ１をリファレンスワード線ＲＷＬに高電圧を供給するための高電圧線ＶＧＲＲに接続する。ｐＭＯＳトランジスタＰＭ２のゲートは、設定信号ＳＨＩＰを受けている。ｐＭＯＳトランジスタＰＭ２は、設定信号ＳＨＩＰがロウレベルのときにオンし、高電圧線ＶＧＲを高電圧線ＶＧＲＲに接続する。

これにより、半導体メモリＭＥＭの動作テスト（ＳＨＩＰ＝Ｌ）の読み出し動作時に、共通の高電圧ＶＧＲがリアルワード線ＷＬおよびリファレンスワード線ＲＷＬに読み出し電圧として供給される。動作テスト以降（ＳＨＩＰ＝Ｈ）の読み出し動作時に、高電圧ＶＧＲがリアルワード線ＷＬに読み出し電圧として供給され、高電圧ＶＧＲ１がリファレンスワード線ＲＷＬの電圧ＶＧＲＲとして供給される。

図１５は、図１３に示した読み出し動作用のリファレンスセルアレイ４０Ｂの要部の例を示している。リファレンスセルアレイ４０Ｂは、図５および図６の構成からｎＭＯＳトランジスタＮＭ１、ＮＭ２およびインバータＩＶを削除して形成される。すなわち、リファレンスセルアレイ４０Ｂでは、リファレンスメモリセルＲＭＣの１つがリファレンスビット線ＲＢＬおよびリファレンスソース線ＲＳＬに接続されている。例えば、リファレンスソース線ＲＳＬは、図７に示したリファレンスソース線ＲＳＬの拡散抵抗である抵抗ＲＬ、ＲＨを介して接地線ＧＮＤに直接接続されている。なお、図１２で説明したように、抵抗ＲＬ、ＲＨを互いに等しくする工夫をしてもよい。

この実施形態では、動作テストの読み出し動作では、リファレンスセルトランジスタＲＣＴの制御ゲート（すなわち、リファレンスワード線ＲＷＬ）に電圧ＶＧＲと同じ値の電圧ＶＧＲＲが与えられる。動作テスト以降の読み出し動作では、リファレンスセルトランジスタＲＣＴの制御ゲートに電圧ＶＧＲより低い電圧ＶＧＲＲ（図１４のＶＧＲ１）が与えられる。これにより、動作テスト以降の読み出し動作時にリファレンスセルトランジスタＲＣＴに流れるリファレンス電流ＩＲの値は、動作テストの読み出し動作時にリファレンスセルトランジスタＲＣＴに流れるリファレンス電流ＩＲの値より小さくなる。したがって、上述した実施形態と同様に、動作テスト以降の読み出し動作時の読み出しマージンを大きくできる。この結果、半導体メモリＭＥＭの長期間の使用により、リアルセルトランジスタＣＴの電流能力が低下した場合にも、読み出しマージンを確保でき、半導体メモリＭＥＭの信頼性を確保できる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、リファレンスワード線ＲＷＬに供給される電圧ＶＧＲＲは、設定信号ＳＨＩＰのレベルに応じて、リアルワード線ＷＬに供給される電圧ＶＧＲに設定され、あるいは電圧ＶＧＲより低い電圧ＶＧＲ１に設定される。例えば、設定信号ＳＨＩＰは、動作テスト時にロウレベルに設定され、動作テスト後にハイレベルに設定される。これにより、上述した実施形態と同様に、回路規模の増加を抑制して、リアルメモリセルの電気的特性が劣化した場合にも、読み出しマージンを確保でき、半導体メモリＭＥＭの信頼性を確保できる。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
データが書き込まれる不揮発性のリアルメモリセルと、
前記リアルメモリセルからデータを読み出す読み出し動作時にリファレンス電流を発生するリファレンスメモリセルと、
前記リファレンスメモリセルと電源線との間に直列に配置される第１負荷および第１スイッチと、前記リファレンスメモリセルと前記電源線との間に直列に配置される第２負荷および第２スイッチとを有し、前記第１スイッチは設定信号が第１レベルのときにオンし、前記第２スイッチは前記設定信号が第２レベルのときにオンし、前記第１負荷と前記第２負荷との負荷量が互いに異なる負荷制御回路と、
前記読み出し動作時に、前記リアルメモリセルに流れるセル電流と前記リファレンス電流とを比較するセンスアンプと
を備えていることを特徴とする半導体メモリ。
（付記２）
前記リファレンスメモリセルに接続され、互いに分岐された第１分岐線および第２分岐線を有するリファレンスソース線を備え、
前記第１負荷は、前記第１分岐線の抵抗を含んで形成され、
前記第２負荷は、前記第２分岐線の抵抗を含んで形成されていること
を特徴とする付記１記載の半導体メモリ。
（付記３）
一方向に配列された複数の第１メモリセルを有し、前記第１メモリセルの１つが前記リファレンスメモリセルとして動作するリファレンスセルアレイを備え、
前記リファレンスソース線の一部は、前記一方向に沿って形成される拡散領域を用いて形成され、
前記第１分岐線は、前記リファレンスメモリセルから前記一方向の一端に延びる前記拡散領域により形成された前記リファレンスソース線の一部を含み、
前記第２分岐線は、前記リファレンスメモリセルから前記一方向の他端に延びる前記拡散領域により形成された前記リファレンスソース線の別の一部を含み、
前記リファレンスソース線の前記一部の長さと、前記ソース線の前記別の一部の長さとが相違すること
を特徴とする付記２記載の半導体メモリ。
（付記４）
前記リファレンスセルアレイにおける前記一方向の両端にそれぞれ配置され、前記拡散領域に接続される第１グローバルリファレンスソース線および第２グローバルリファレンスソース線を備え、
前記第１スイッチは、前記リファレンスセルアレイの外側で前記第１グローバルリファレンスソース線に接続され、
前記第２スイッチは、前記リファレンスセルアレイの外側で前記第２グローバルリファレンスソース線に接続されていること
を特徴とする付記３記載の半導体メモリ。
（付記５）
前記第１スイッチおよび前記第２スイッチは、トランジスタでそれぞれ形成され、
前記第１負荷および前記第２負荷の各々は、前記各トランジスタのドレイン、ソース間抵抗を含んで形成されていること
を特徴とする付記１ないし付記４のいずれか１項記載の半導体メモリ。
（付記６）
データが書き込まれる不揮発性のリアルメモリセルと、
前記リアルメモリセルからデータを読み出す読み出し動作時にリファレンス電流を発生するリファレンスメモリセルと、
前記リアルメモリセルに接続され、前記読み出し動作時に第１電圧が供給されるリアルワード線と、
前記リファレンスメモリセルに接続され、前記読み出し動作時に第２電圧が供給されるリファレンスワード線と、
設定信号が第１レベルのときに前記リファレンスワード線に前記第１電圧と同じ値の前記第２電圧を供給し、前記設定信号が第２レベルのときに前記リファレンスワード線に前記第１電圧より低い前記第２電圧を供給するワード制御回路と、
前記読み出し動作時に、前記リアルメモリセルに流れる電流と前記リファレンス電流とを比較するセンスアンプと
を備えていることを特徴とする半導体メモリ。
（付記７）
プログラムされた状態に応じて、前記第１レベルまたは前記第２レベルを有する前記設定信号を出力するプログラム回路を備えていること
を特徴とする付記１ないし付記６のいずれか１項記載の半導体メモリ。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

１０‥状態コントローラ；１２‥アドレスラッチ回路；１４‥高電圧発生回路；１６‥負電圧発生回路；１８‥セクタスイッチ回路；２０‥リファレンスセルアレイ；２２‥Ｙデコーダ；２４、２４Ｂ‥Ｘデコーダ；２６‥プログラム回路；２８‥データ入力バッファ；３０‥データラッチ回路；３２‥データ出力バッファ；３４‥センスアンプ；３６‥Ｙゲート；３８‥メモリセルアレイ；４０、４０Ａ、４０Ｂ‥リファレンスセルアレイ；４２‥リアルセルアレイ；ＢＬ‥リアルビット線；ＣＴ‥リアルセルトランジスタ；ＧＲＢＬ‥グローバル読み出しビット線；ＧＷＢＬ‥グローバル書き込みビット線；ＭＣ‥リアルメモリセル；ＭＥＭ‥半導体メモリ；ＮＭ１、ＮＭ２、ＮＭＬ、ＮＭＳ‥ｎＭＯＳトランジスタ；ＰＥＢＬ‥リファレンスビット線；ＲＢＬ‥リファレンスビット線；ＲＨ、ＲＬ‥抵抗；ＲＣＴ‥リファレンスセルトランジスタ；ＲＭＣ‥リファレンスメモリセル；ＲＳＬ‥リファレンスソース線；ＲＷＬ‥リファレンスワード線；ＳＨＩＰ‥設定信号；ＳＬ‥リアルソース線；ＶＤＩＶ‥分圧回路；ＷＬ‥リアルワード線

Claims (2)

1. データが書き込まれる不揮発性のリアルメモリセルと、
   前記リアルメモリセルからデータを読み出す読み出し動作時にリファレンス電流を発生するリファレンスメモリセルと、
   前記リファレンスメモリセルと電源線との間に直列に配置される第１負荷および第１スイッチと、前記リファレンスメモリセルと前記電源線との間に直列に配置される第２負荷および第２スイッチとを有し、前記第１スイッチは設定信号が第１レベルのときにオンし、前記第２スイッチは前記設定信号が第２レベルのときにオンし、前記第１負荷と前記第２負荷との負荷量が互いに異なる負荷制御回路と、
   前記読み出し動作時に、前記リアルメモリセルに流れるセル電流と前記リファレンス電流とを比較するセンスアンプと、
   前記リファレンスメモリセルに接続され、互いに分岐された第１分岐線および第２分岐線を有するリファレンスソース線と、
   一方向に配列された複数の第１メモリセルを有し、前記第１メモリセルの１つが前記リファレンスメモリセルとして動作するリファレンスセルアレイとを備え、
   前記第１負荷は、前記第１分岐線の抵抗を含んで形成され、
   前記第２負荷は、前記第２分岐線の抵抗を含んで形成され、
   前記リファレンスソース線の一部は、前記一方向に沿って形成される拡散領域を用いて形成され、
   前記第１分岐線は、前記リファレンスメモリセルから前記一方向の一端に延びる前記拡散領域により形成された前記リファレンスソース線の一部を含み、
   前記第２分岐線は、前記リファレンスメモリセルから前記一方向の他端に延びる前記拡散領域により形成された前記リファレンスソース線の別の一部を含み、
   前記リファレンスソース線の前記一部の長さと、前記ソース線の前記別の一部の長さとが相違すること
   を特徴とする半導体メモリ。
2. 前記リファレンスセルアレイにおける前記一方向の両端にそれぞれ配置され、前記拡散領域に接続される第１グローバルリファレンスソース線および第２グローバルリファレンスソース線を備え、
   前記第１スイッチは、前記リファレンスセルアレイの外側で前記第１グローバルリファレンスソース線に接続され、
   前記第２スイッチは、前記リファレンスセルアレイの外側で前記第２グローバルリファレンスソース線に接続されていること
   を特徴とする請求項１記載の半導体メモリ。

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