JP5899781B2 - 設計支援装置、設計支援方法および設計支援プログラム - Google Patents
設計支援装置、設計支援方法および設計支援プログラム Download PDFInfo
- Publication number
- JP5899781B2 JP5899781B2 JP2011224133A JP2011224133A JP5899781B2 JP 5899781 B2 JP5899781 B2 JP 5899781B2 JP 2011224133 A JP2011224133 A JP 2011224133A JP 2011224133 A JP2011224133 A JP 2011224133A JP 5899781 B2 JP5899781 B2 JP 5899781B2
- Authority
- JP
- Japan
- Prior art keywords
- information
- logical connection
- net
- connection information
- test circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/333—Design for testability [DFT], e.g. scan chain or built-in self-test [BIST]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
第1の生成部は、設計対象の半導体集積回路の論理接続情報を用いて、半導体集積回路の動作試験用のテスト回路を挿入しない論理接続情報を示す第1の情報を生成する。
第2の生成部は、半導体集積回路内を伝達する信号の制御と観測の困難性を示すパラメータが設定された論理接続情報から、記憶部に記憶されている第1の情報により示される論理接続情報を除外して、テスト回路を挿入する論理接続情報を示す第2の情報を生成する。
<第1の実施の形態>
図1は、第1の実施の形態の設計支援装置を示す図である。
<第2の実施の形態>
図2は、第2の実施の形態の設計支援装置のハードウェア構成を示す図である。
図2に示すようなハードウェア構成の設計支援装置10内には、以下のような機能が設けられる。
設計支援装置10は、設計対象のLSI(Large Scale Integration)の設計時に、LSI内の診断が困難な箇所等を条件により絞り込み、絞り込んだ箇所にLSIの動作テストを行うテスト回路を挿入する。LSIのテスト時には、このテスト回路に所定の信号を与えることで、LSIの動作テストを行う。
テスタビリティ情報記憶部12には、情報がテーブル化されて記憶されている。テスタビリティ情報テーブル121には、ネット番号、論理段数、0可制御性、1可制御性、可観測性、およびテストコストの欄が設けられている。横方向に並べられた情報同士が互いに関連づけられている。
論理段数の欄には、論理接続情報から計算された論理段数が設定されている。論理段数の計算は、LSIテスタで論理設定値を自由に制御することが可能な箇所であるLSIの外部入力ピン(プライマリインプット(Primary Input))や、スキャンラッチ(Scan Latch)を初期値0に設定し、ゲートを通過する毎に論理段数をプラス1することで行う。
可観測性の欄には、ネットの可観測性を示す値が設定されている。
可観測性は、LSIの外部出力ピン(プライマリアウトプット(Primary Output))の初期値を1に設定し、出力ゲートの可観測性と故障を伝搬させるために必要な可制御性とを乗算することで、順々に求めていく。
AND回路21、OR回路22、およびOR回路23それぞれの入出力端子に関連づけられた各括弧内の数字は、左から、0可制御性、1可制御性、可観測性を示している。例えば、AND回路21の出力端子の可観測性(0.75)は、OR回路22の出力端子の可観測性(1)×OR回路22の入力端子の1可制御性(0.75)で求めることができる。また、AND回路21の入力端子の可観測性(0.37)は、AND回路21の出力端子の可観測性(0.75)×AND回路21の入力端子の1可制御性(0.5)で求めることができる。再び図4に戻って説明する。
解析部13は、論理接続情報解析部131と、実装情報解析部132と、ディレイ情報解析部133とを有している。
また、論理接続情報解析部131は、テスト回路の挿入時には考慮しない代表故障以外のネットのネット番号をTC挿入不可情報記憶部14に記憶する。ここで、代表故障は、等価故障のグループから選択された1つの故障である。
図6に示すTC挿入不可情報テーブル141は、TC挿入不可情報記憶部14に記憶されるテーブルの一例である。
次に表示データ生成部16は、モニタ104aに表示する論理回路図を生成する。また、表示データ生成部16は、生成した論理回路図のネット上にテストコストの数値の大きさに応じて表示するバブルの半径と色とを決定する。バブルの決定に際し、表示データ生成部16は、TC挿入不可情報記憶部14に記憶しているネット番号のネット上には、バブルを作成しない。また、表示データ生成部16は、TC挿入困難情報記憶部15に記憶しているネット番号のネット上のバブルには、テスト回路の挿入が困難であることを識別する色を着色する。表示データ生成部16は、バブルが表示された論理回路図をモニタ104aに出力する。なお、バブルが表示された論理回路図は、第2の情報の一例である。
図7は、第2の実施の形態の設計支援装置の全体処理を示すフローチャートである。
[ステップS1] テスタビリティ解析部11は、論理接続情報記憶部301に記憶されている論理接続情報に基づいてテスタビリティ情報を生成するテスタビリティ情報生成処理を実行する。そして、テスタビリティ解析部11は、生成したテスタビリティ情報をテスタビリティ情報記憶部12に記憶する。その後、ステップS2に遷移する。なお、テスタビリティ情報生成処理については、後に詳述する。
図8は、テスタビリティ情報生成処理を示すフローチャートである。
[ステップS1a] テスタビリティ解析部11は、論理接続情報記憶部301からネットを1つ選択し、選択したネットの論理段数を計算する。その後、ステップS1bに遷移する。
[ステップS1c] テスタビリティ解析部11は、ステップS1aにて選択したネットの可観測性を算出する。その後、ステップS1dに遷移する。
次に、図7のステップS2にて説明した解析部13の処理を詳しく説明する。
[ステップS11] 論理接続情報解析部131は、論理接続情報記憶部301に記憶されている未処理のネットを1つ選択する。その後、ステップS12に遷移する。
図10は、実装情報解析部の処理を示すフローチャートである。
[ステップS21] 実装情報解析部132は、実装情報記憶部302に記憶されている未処理のネットを1つ選択する。その後、ステップS22に遷移する。
図11は、ディレイ情報解析部の処理を示すフローチャートである。
[ステップS31] ディレイ情報解析部133は、ディレイ情報記憶部303に記憶されている未処理のネットを1つ選択する。その後、ステップS32に遷移する。
図12は、表示データ生成処理を示すフローチャートである。
[ステップS41] 表示データ生成部16は、論理回路図を作成する論理回路図作成処理を実行する。論理回路図ができあがると、ステップS42に遷移する。
次に、ステップS41の論理回路図作成処理を説明する。
[ステップS41a] 表示データ生成部16は、論理接続情報記憶部301から未処理のゲートを1つ選択する。その後、ステップS41bに遷移する。
図14は、バブル作成処理を示すフローチャートである。
[ステップS42a] 表示データ生成部16は、テスタビリティ情報記憶部12に記憶されているテスタビリティ情報テーブル121のテストコストの欄に設定されている値のうち、最も大きな値(以下、MAX値と言う)を検索する。その後、ステップS42bに遷移する。
[ステップS42c] 表示データ生成部16は、論理回路図の各ネットに表示するバブルを作成する。具体的には、表示データ生成部16は、ステップS42aにて検索したMAX値の大きさを相対値1として、論理回路図上に表示するバブルの最大半径に決定する。次に、各ネットのテストコストをMAX値で除算することで、各ネットに表示するバブルの半径を決定する。但し、表示データ生成部16は、TC挿入不可情報テーブル141に設定されているネット番号のネットについては、バブルを作成しない。その後、ステップS42dに遷移する。
図15(a)は、表示データ生成部16がモニタ104aに表示した画面40を示している。論理回路図41中、バブル411は、図14のステップ42dにて赤に着色したバブルを示している。また、バブル412、413は、図14のステップ42dにて黄に着色したバブルを示している。
図16は、0可制御性を向上させるテスト回路51をネットN1のテスト回路挿入箇所P1に挿入した例を示している。テスト回路51は、ANDゲートで構成されている。ORゲート52の入力端子の論理が1の部分にテスト回路51を挿入し、テスト回路51の入力端子に0を与えることで、ORゲート52の入力端子の論理を0にすることが可能となる。
次に、第3の実施の形態の設計支援装置について説明する。
以下、第3の実施の形態の設計支援装置について、前述した第2の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
第3の実施の形態の設計支援装置10aは、テスタビリティ解析部11aおよび表示データ生成部16aの機能が第2の実施の形態と異なっている。また、設計支援装置10aは、TC挿入情報記憶部17をさらに有している。なお、テスタビリティ解析部11aは、第3の生成部の一例である。
図19は、テスト回路61をネットN3のテスト回路挿入箇所P3に挿入した例を示している。テスト回路61は、NORゲートで構成されている。ORゲート62の入力端子の論理が1の部分にテスト回路61を挿入し、テスト回路61の入力端子に0を与えることで、ORゲート62の入力端子の論理を1または0にすることが可能となる。また、テスト回路61の出力端子の論理を観測することで、ネットN3の論理を観測可能になる。
次に、第3の実施の形態の設計支援装置10aの全体処理を説明する。
[ステップS51] テスタビリティ解析部11aは、論理接続情報記憶部301に記憶されている論理接続情報とTC挿入情報記憶部17に記憶されているテスト回路挿入情報とに基づいてテスタビリティ情報テーブル121を生成するテスタビリティ情報生成処理を実行する。そして、テスタビリティ解析部11aは、生成したテスタビリティ情報テーブル121をテスタビリティ情報記憶部12に記憶する。その後、ステップS52に遷移する。なお、テスタビリティ情報生成処理については、後に詳述する。
[ステップS53] 表示データ生成部16aは、図7に示すステップS3と同様の処理を実行する。その後、ステップS54に遷移する。
図21は、第3の実施の形態のテスタビリティ情報生成処理を示すフローチャートである。
[ステップS51d] テスタビリティ解析部11aは、図8に示すステップS1cと同様の処理を実行する。その後、ステップS51eに遷移する。
第3の実施の形態の設計支援装置10aによれば、第2の実施の形態の設計支援装置と同様の効果が得られる。
なお、設計支援装置10、10aが行った処理が、複数の装置によって分散処理されるようにしてもよい。例えば、1つの装置が、テスタビリティ情報テーブル121、TC挿入不可情報テーブル141およびTC挿入困難情報テーブル151を生成しておき、他の装置が、これらのテーブルを用いて表示データを生成するようにしてもよい。
なお、上記の処理機能は、コンピュータによって実現することができる。その場合、設計支援装置1、10、10aが有する機能の処理内容を記述したプログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、磁気記憶装置、光ディスク、光磁気記録媒体、半導体メモリ等が挙げられる。磁気記憶装置には、ハードディスクドライブ、フレキシブルディスク(FD)、磁気テープ等が挙げられる。光ディスクには、DVD、DVD−RAM、CD−ROM/RW等が挙げられる。光磁気記録媒体には、MO(Magneto-Optical disk)等が挙げられる。
(付記1) 設計対象の半導体集積回路の論理接続情報を用いて、前記半導体集積回路の動作試験用のテスト回路を挿入しない論理接続情報を示す第1の情報を生成する第1の生成部と、
前記第1の情報を記憶する記憶部と、
前記半導体集積回路内を伝達する信号の制御と観測の困難性を示すパラメータが設定された論理接続情報から、前記記憶部に記憶されている前記第1の情報により示される論理接続情報を除外して、前記テスト回路を挿入する論理接続情報を示す第2の情報を生成する第2の生成部と、
を有することを特徴とする設計支援装置。
(付記3) 前記第1の生成部は、さらに、前記半導体集積回路の隣接する配線間の距離情報を含む配線レイアウト情報を用いて前記第1の情報を生成することを特徴とする付記1記載の設計支援装置。
前記第3の情報を表示装置に表示する表示部をさらに有することを特徴とする付記1記載の設計支援装置。
(付記7) 前記第2の生成部が生成した前記第2の情報を表示装置に表示する表示部をさらに有することを特徴とする付記1記載の設計支援装置。
設計対象の半導体集積回路の論理接続情報を用いて、前記半導体集積回路の動作試験用のテスト回路を挿入しない論理接続情報を示す第1の情報を生成し、
前記半導体集積回路内を伝達する信号の制御と観測の困難性を示すパラメータが設定された論理接続情報から、生成された前記第1の情報により示される論理接続情報を除外して、前記テスト回路を挿入する論理接続情報を示す第2の情報を生成する、
ことを特徴とする設計支援方法。
設計対象の半導体集積回路の論理接続情報を用いて、前記半導体集積回路の動作試験用のテスト回路を挿入しない論理接続情報を示す第1の情報を生成し、
前記半導体集積回路内を伝達する信号の制御と観測の困難性を示すパラメータが設定された論理接続情報から、記憶部に記憶されている前記第1の情報により示される論理接続情報を除外して、前記テスト回路を挿入する論理接続情報を示す第2の情報を生成する、
処理を実行させることを特徴とする設計支援プログラム。
1a 第1の生成部
1b テスト困難情報生成部
1c 第2の生成部
1d 表示部
2、301 論理接続情報記憶部
3 第1の情報
4 配線レイアウト情報記憶部
5 配線遅延情報記憶部
6 テスト困難情報
7 第2の情報
8 表示装置
11、11a テスタビリティ解析部
12 テスタビリティ情報記憶部
121 テスタビリティ情報テーブル
13 解析部
131 論理接続情報解析部
132 実装情報解析部
133 ディレイ情報解析部
14 TC挿入不可情報記憶部
141 TC挿入不可情報テーブル
15 TC挿入困難情報記憶部
151 TC挿入困難情報テーブル
16、16a 表示データ生成部
17 TC挿入情報記憶部
41、43 論理回路図
302 実装情報記憶部
303 ディレイ情報記憶部
Claims (5)
- 設計対象の半導体集積回路の論理接続情報および前記半導体集積回路の隣接する配線間の距離情報を含む配線レイアウト情報を用いて、前記半導体集積回路の動作試験用のテスト回路を挿入しない論理接続情報を示す第1の情報を生成する第1の生成部と、
前記第1の情報を記憶する記憶部と、
前記半導体集積回路内を伝達する信号の制御と観測の困難性を示すパラメータが設定された論理接続情報から、前記記憶部に記憶されている前記第1の情報により示される論理接続情報を除外して、前記テスト回路を挿入する論理接続情報を示す第2の情報を生成する第2の生成部と、
を有する
ことを特徴とする設計支援装置。 - 前記テスト回路の挿入が困難であることを示す論理接続情報に関する第3の情報を表示装置に表示する表示部をさらに有する
ことを特徴とする請求項1記載の設計支援装置。 - 前記表示部は、前記第2の情報と前記第3の情報とを区別し得る態様で前記第3の情報を前記表示装置に表示する
ことを特徴とする請求項2記載の設計支援装置。 - コンピュータが、
設計対象の半導体集積回路の論理接続情報および前記半導体集積回路の隣接する配線間の距離情報を含む配線レイアウト情報を用いて、前記半導体集積回路の動作試験用のテスト回路を挿入しない論理接続情報を示す第1の情報を生成し、
前記半導体集積回路内を伝達する信号の制御と観測の困難性を示すパラメータが設定された論理接続情報から、生成された前記第1の情報により示される論理接続情報を除外して、前記テスト回路を挿入する論理接続情報を示す第2の情報を生成する
ことを特徴とする設計支援方法。 - コンピュータに、
設計対象の半導体集積回路の論理接続情報および前記半導体集積回路の隣接する配線間の距離情報を含む配線レイアウト情報を用いて、前記半導体集積回路の動作試験用のテスト回路を挿入しない論理接続情報を示す第1の情報を生成し、
前記半導体集積回路内を伝達する信号の制御と観測の困難性を示すパラメータが設定された論理接続情報から、記憶部に記憶されている前記第1の情報により示される論理接続情報を除外して、前記テスト回路を挿入する論理接続情報を示す第2の情報を生成する、
処理を実行させる
ことを特徴とする設計支援プログラム。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011224133A JP5899781B2 (ja) | 2011-10-11 | 2011-10-11 | 設計支援装置、設計支援方法および設計支援プログラム |
US13/644,416 US20130091477A1 (en) | 2011-10-11 | 2012-10-04 | Design support apparatus and design support method |
EP12187409.3A EP2581845A1 (en) | 2011-10-11 | 2012-10-05 | Design support apparatus and design support method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011224133A JP5899781B2 (ja) | 2011-10-11 | 2011-10-11 | 設計支援装置、設計支援方法および設計支援プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013084150A JP2013084150A (ja) | 2013-05-09 |
JP5899781B2 true JP5899781B2 (ja) | 2016-04-06 |
Family
ID=47504584
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011224133A Active JP5899781B2 (ja) | 2011-10-11 | 2011-10-11 | 設計支援装置、設計支援方法および設計支援プログラム |
Country Status (3)
Country | Link |
---|---|
US (1) | US20130091477A1 (ja) |
EP (1) | EP2581845A1 (ja) |
JP (1) | JP5899781B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11507492B1 (en) * | 2019-08-27 | 2022-11-22 | Cadence Design Systems, Inc. | Applying a hierarchical proof to formal verification based path sensitization |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4588944A (en) * | 1983-06-13 | 1986-05-13 | Sperry Corporation | Fully scan-set testable embedded edge-triggered dual D and J-K flip-flops through testing as inverter strings |
JPH07244679A (ja) | 1994-03-02 | 1995-09-19 | Matsushita Electric Ind Co Ltd | 機能設計支援装置及び機能設計方法 |
JP3941191B2 (ja) * | 1997-11-13 | 2007-07-04 | 株式会社日立製作所 | 半導体集積回路検査点の解析方法,解析装置 |
JP3544912B2 (ja) * | 2000-01-28 | 2004-07-21 | Necマイクロシステム株式会社 | ハードマクロテスト回路、そのテスト方法およびテストパタン生成方法 |
JP3465887B2 (ja) * | 2000-04-26 | 2003-11-10 | Necマイクロシステム株式会社 | 半導体集積回路のテスト方法 |
US7844937B2 (en) * | 2007-12-06 | 2010-11-30 | Freescale Semiconductor, Inc. | Method and apparatus for making a semiconductor device using hardware description having merged functional and test logic blocks |
JP2011028465A (ja) * | 2009-07-24 | 2011-02-10 | Renesas Electronics Corp | テストポイント挿入方法 |
US8381144B2 (en) * | 2010-03-03 | 2013-02-19 | Qualcomm Incorporated | System and method of test mode gate operation |
JP2012099028A (ja) * | 2010-11-04 | 2012-05-24 | Panasonic Corp | 半導体集積回路の設計装置及び設計方法 |
-
2011
- 2011-10-11 JP JP2011224133A patent/JP5899781B2/ja active Active
-
2012
- 2012-10-04 US US13/644,416 patent/US20130091477A1/en not_active Abandoned
- 2012-10-05 EP EP12187409.3A patent/EP2581845A1/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
US20130091477A1 (en) | 2013-04-11 |
JP2013084150A (ja) | 2013-05-09 |
EP2581845A1 (en) | 2013-04-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10372854B2 (en) | Active trace assertion based verification system | |
US9443044B2 (en) | Determining a quality parameter for a verification environment | |
US7870519B2 (en) | Method for determining features associated with fails of integrated circuits | |
US20040221249A1 (en) | Automated analysis of RTL code containing ASIC vendor rules | |
JP6995451B2 (ja) | 回路適正化装置及び回路適正化方法 | |
CN107203676B (zh) | 用以提升集成电路设计的时序性能的方法及数据处理系统 | |
US7421674B2 (en) | Apparatus and method for analyzing post-layout timing critical paths | |
JP2004240753A (ja) | 設計検証システム、設計検証方法及び設計検証プログラム | |
US8898602B2 (en) | Apparatus for design assist and method for selecting signal line onto which test point for test controlling is to be inserted in circuit to be designed | |
US7888971B2 (en) | Verification support system and method | |
US8347260B2 (en) | Method of designing an integrated circuit based on a combination of manufacturability, test coverage and, optionally, diagnostic coverage | |
JP4445517B2 (ja) | 回路設計検証方法および回路設計検証のためのプログラム | |
Auvray et al. | Effective scan chain failure analysis method | |
US10599798B1 (en) | Double glitch capture mode power integrity analysis | |
US20060015314A1 (en) | Methods, systems and program products for annotating system traces with control program information and presenting annotated system traces | |
JP5899781B2 (ja) | 設計支援装置、設計支援方法および設計支援プログラム | |
JP2010033493A (ja) | レイアウト配線混雑予測装置およびその方法、並びにプログラム | |
US10234502B1 (en) | Circuit defect diagnosis based on sink cell fault models | |
US8468409B2 (en) | Speed-path debug using at-speed scan test patterns | |
US20060041808A1 (en) | Test-pattern generation system, test-pattern analysis system, test-pattern generation method, test-pattern analysis method, and computer product | |
US10621298B2 (en) | Automatically generated schematics and visualization | |
JP5799589B2 (ja) | 検証方法及び検証プログラム | |
JP4983642B2 (ja) | 設計検証プログラム、設計検証方法および設計検証装置 | |
JP5790047B2 (ja) | 支援プログラム、支援装置および支援方法 | |
JP5668457B2 (ja) | 回路設計方法、プログラム及び半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140603 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150528 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150609 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150804 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160209 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160222 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5899781 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |