JP5894640B2

JP5894640B2 - 画素構造

Info

Publication number: JP5894640B2
Application number: JP2014154688A
Authority: JP
Inventors: 昭緯葉; 天倫丁; 文浩徐
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2013-08-19
Filing date: 2014-07-30
Publication date: 2016-03-30
Anticipated expiration: 2034-07-30
Also published as: TWI512378B; US9519187B2; CN103676351B; JP2015038611A; TW201508400A; CN103676351A; US20150049288A1

Description

本発明は、光を制御するための構造に関し、特に、画素構造に関する。

液晶ディスプレイ（Liquid crystal display，LCD）は、少ない電力で高品質の画像を表示することが可能な機能を有しているため、表示装置としてよく使われている。液晶ディスプレイにおいて、液晶分子は、それ自体の長帯状及び平板状の分子構造によって特定の配向を有し、液晶分子の配向は、液晶パネルの液晶セルにおいて、光透過率を決める重要な役割を果たしている。

液晶分子の配向は、画素構造の電極層により決定され、従来の電極層の配置方式として、摩擦（Rubbing）または突起（Protrusion）によるマルチドメイン垂直配向（Multi-Domain Vertical Alignment, MVA）、パターン化垂直配向（Patterned Vertical Alignment, PVA）、ポリマー安定化垂直配向（Polymer-Stabilized Vertical Alignment, PSVA）及び帯状絶縁層電極の形状設計（Patterned PV with Full ITO）などがある。そのうち、ＰＶＡ技術とＰＳＶＡ技術による画素電極では、帯状導電層（ITO）の電極が平らな絶縁層上に形成されている。一方、帯状絶縁層電極は、帯状絶縁層（PV）とその上方にあるブロック状の導電層とが組合せて最終のパターン化電極となり、つまり、帯状絶縁層電極は、凸凹の起伏を有する絶縁層と、その上に形成された大体同じ厚さの電極層とを組合せて、最終の帯状のパターン化電極を形成している。しかし、従来の帯状絶縁層電極の形状設計という電極層の配置方式を採用する場合、液晶の倒れ方向が不安定となり、暗状態における光漏れや液晶の応答速度が遅いなどの問題が発生する。

このように、従来技術には、上述した問題点や欠点があるため、改善が必要となる。当業者は、上述した問題点などを解決するために研究を続けているが、長時間経っても適切な解決方案が見つからないままである。

米国特許出願公開第２０１１／０３１７１０４号明細書米国特許出願公開第２０１１／０２６０９５７号明細書米国特許第６６５４０９０号明細書

以上に鑑みて、本発明の目的は、従来技術に存在する上述問題点を改善するための画素構造を提供することである。

上記目的を達成するために、本発明による液晶セルの画素構造は、絶縁層と電極層とを含んでいる。絶縁層は、複数の帯状構造を有し、パターン化された第一の領域層と、第二の領域層と、を含んでいる。電極層は、塊状電極である第三の領域層と、複数の第一の帯状電極により構成され、パターン化された第四の領域層と、を含んでいる。第三の領域層は、第一の領域層上にそれと対向して配置され、且つ、複数の帯状構造に対応して隆起されて複数の第二の帯状電極を形成し、第四の領域層は、複数の第一の帯状電極が第二の領域層上に形成されるように、第二の領域層に対向して配置されている。

このように、本発明による画素構造によれば、従来技術の電極層の配置方式によって発生する、液晶の倒れ方向の不安定、暗状態における光漏れや遅い液晶応答速度などの問題を改善することができる。

本発明の実施形態による画素構造のパターン化絶縁層を示す模式図である。本発明の実施形態による画素構造のパターン化電極層を示す模式図である。本発明の実施形態による画素構造を示す模式図である。図１Ｃにおける一部ブロックの拡大模式図である。図１Ｃにおける画素構造上のＡ−Ｂ矢視断面構造を示す模式図である。図１Ｃにおける画素構造上のＣ−Ｄ矢視断面構造を示す模式図である。帯状導電層電極または帯状絶縁層電極の構造を示す断面模式図、および図１Ｃにおける画素構造の断面模式図である。本発明の実施形態による画素構造のパターン化絶縁層を示す模式図である。本発明の実施形態による画素構造のパターン化電極層を示す模式図である。本発明の実施形態による画素構造を示す模式図である。本発明の実施形態による画素構造のパターン化絶縁層を示す模式図である。本発明の実施形態による画素構造のパターン化電極層を示す模式図である。本発明の実施形態による画素構造の複数の帯状突起を示す模式図である。本発明の実施形態による画素構造の共通電極層を示す模式図である。本発明の実施形態による画素構造を示す模式図である。図３Ｅにおける画素構造のＡ−Ｂ矢視断面構造を示す模式図である。本発明の実施形態による画素構造のパターン化絶縁層を示す模式図である。本発明の実施形態による画素構造のパターン化電極層を示す模式図である。本発明の実施形態による画素構造の共通電極層を示す模式図である。本発明の実施形態による画素構造を示す模式図である。

本発明の課題を解決するための手段、発明の効果をより深く理解するために、以下、本発明の実施形態において、図面を参照しながら本発明の技術特徴をより詳しく説明する。ただし、本発明は、以下の実施形態の説明及び図面に示された構成に限定されない。

なお、図面は、本発明をより理解しやすく説明するために提供しており、図面中の各構成及び要素などは、同じ比例関係で示されたものではない。また、図面において、相同または相似なものには、相同または相似な符号を付して説明する。

本明細書において、科学、技術用語の意味は、当業者に理解、慣用される対応用語の意味を指す。また、説明に矛盾がない限り、ある構成の単数型には、その構成の複数型も含まれ、複数型には、その構成の単数型も含まれていることを表す。

以下、図面を参照ながら、本発明の実施形態を説明する。
図１Ａ、図１Ｂ、図１Ｃは、それぞれ、パターン化絶縁層１１０の構造、パターン化電極層１２０の構造、及びこの二層の組合せ構造を示す模式図である。

図１Ａに示すように、パターン化絶縁層１１０は、第一の領域１１２及び第二の領域１１４を有している。第一の領域１１２は、複数の帯状構造１１６を有しており、これら帯状構造１１６は、第一の領域１１２の中央に位置する十字状の主体構造と、十字状の主体構造から外側に放射状に延伸して形成された帯状構造１１６とを有し、帯状構造１１６の延伸範囲は、パターン化絶縁層１１０の第一の領域１１２を超えない程度である。なお、パターン化絶縁層１１０の第二の領域１１４は、平坦な領域であってもよい。

一つの実施形態として、第二の領域１１４の高さは、帯状構造１１６の高さよりも低くなっている。もちろん、図１Ａには、本発明を説明するための実施形態が例示されているだけであり、本発明は、この図１Ａに示す構成に限定されず、例えば、帯状構造１１６の形状、延伸方向及び接続関係の設計変更など、当業者により、需要に応じて適宜に変更することも可能である。

そして、図１Ｂに示すように、パターン化電極層１２０は、第三の領域１２２及び第四の領域１２４を有している。第三の領域１２２は、塊状電極であってもよく、第四の領域１２４は、複数の第一の帯状電極１２６により構成されてもよい。これら第一の帯状電極１２６は、第三の領域１２２の塊状電極に接続され、この塊状電極から外側に放射状に延伸して形成されている。
一つの実施形態として、パターン化電極層１２０において、第三の領域１２２の厚さが、第四の領域１２４の厚さと同じであってもよく、または、第三の領域１２２の厚さが、第四の領域１２４の厚さより厚くなってもよく、または、第四の領域１２４の厚さが、第三の領域１２２の厚さより厚くなってもよい。

もちろん、図１Ｂにも、本発明を説明するための実施形態が例示されているだけであり、本発明は、この図１Ｂに示す構成に限定されず、例えば、第三の領域１２２の形状及び構造、または第四の領域１２４における第一の帯状電極１２６の形状、延伸方向及び接続関係の設計変更など、当業者により、需要に応じて適宜に変更することも可能である。

そして、図１Ｃには、パターン化絶縁層１１０及びパターン化電極層１２０を含む画素構造１００が示されている。パターン化電極層１２０の第三の領域１２２は、パターン化絶縁層１１０の第一の領域１１２上にそれと対向して配置され、複数の帯状構造１１６に対応して隆起されて、複数の第二の帯状電極１３６を形成している。また、パターン化電極層１２０の第四の領域１２４は、複数の第一の帯状電極１２６がパターン化絶縁層１１０の第二の領域１１４上に形成されるように、第二の領域１１４に対向して配置されている。

詳しく言うと、パターン化絶縁層１１０の第一の領域１１２とパターン化電極層１２０の第三の領域１２２とにより構成された電極構造は、帯状絶縁層電極（帯状絶縁層電極 with Full ITO）技術を利用したものであり、パターン化絶縁層１１０の第二の領域１１４とパターン化電極層１２０の第四の領域１２４とにより構成された電極構造は、従来のポリマー安定化配向（Polymer-Stabilized Alignment, PSA）技術を利用した帯状導電層電極構造と同じである。

帯状絶縁層電極技術及び帯状導電層電極技術は、それぞれ利点及び欠点があるため、本実施形態では、画素構造１００に利用される帯状絶縁層電極技術及び帯状導電層電極技術の利用比例を調整して、帯状絶縁層電極技術及び帯状導電層電極技術の利点を維持し、帯状絶縁層電極技術及び帯状導電層電極技術の欠点を改善するようにした。本実施形態の画素構造１００において、帯状絶縁層電極技術及び帯状導電層電極技術に関連する実験関連データは以下の表に示す通りである。

表１に示すように、帯状導電層電極技術、帯状絶縁層電極技術及び本発明技術の実施形態に対し、電極構造の線幅（Line）及びスペース（Space）の合計を８μｍにした場合の結果を比較している。帯状導電層電極技術を使用した場合の実際の線幅及びスペースはそれぞれ約４μｍである。また、帯状絶縁層電極技術を利用した場合の絶縁層構造の線幅及びスペースはそれぞれ約４μｍであり、その絶縁層（PV）の厚さが約０．５μｍである。本発明の実施形態において、対応する帯状導電層電極技術を利用した構造の線幅及びスペースはそれぞれ約４μｍであり、対応する帯状絶縁層電極技術を利用した構造の線幅及びスペースもそれぞれ約４μｍであり、パターン化絶縁層１１０（PV）の厚さは約０．２μｍである。

表１をみると、帯状導電層電極技術、帯状絶縁層電極技術及び本発明技術の実施形態による画素構造１００のコントラスト比（CR）は、それぞれ３６３０、６２５、２２６１であって、本発明技術の実施形態による画素構造１００によれば、帯状導電層電極技術による高コントラスト比が維持され、帯状絶縁層電極技術による低コントラスト比が改善されたということがわかる。
また、帯状導電層電極技術、帯状絶縁層電極技術及び本発明技術の実施形態による画素構造１００の透過率（Tr.）は、それぞれ１００％、１１９．７％、１０３．９％であって、本発明技術の実施形態による画素構造１００によれば、帯状絶縁層電極技術による高透過率が維持され、帯状導電層電極技術による低透過率が改善されたということがわかる。
なお、液晶のグレースケールがＬ０（黒）である場合、帯状導電層電極技術、帯状絶縁層電極技術及び本発明技術の実施形態による画素構造１００の輝度（即ち、暗状態における光漏れ）は、それぞれ０．０２３ｎｉｔｓ、０．１５４ｎｉｔｓ、０．０３７ｎｉｔｓである。このため、本発明技術の実施形態による画素構造１００によれば、帯状絶縁層電極技術に発生する、暗状態における光漏れの問題が改善されていることがわかる。

図１Ａに示すように、本発明の一つの実施形態において、第一の領域１１２はパターン化絶縁層１１０の中央に位置し、第二の領域１１４はパターン化絶縁層１１０の外縁に位置している。そして、図１Ｂに示すように、第三の領域１２２はパターン化電極層１２０の中央に位置し、第四の領域１２４はパターン化電極層１２０の外縁に位置している。このような配置方式によれば、複数の第二の帯状電極１３６を画素構造１００の中央に位置させ、複数の第一の帯状電極１２６を画素構造１００の外縁に位置させることができる。これにより、これら電極１２６、１３６の境界位置及び複数の第一の帯状電極１２６と第二の領域１１４との境界位置において、液晶の倒れ方向を変化させることができる。以下、この変化について詳しく説明する。

図１Ｄは、図１Ｃにおけるブロック１４０の拡大模式図である。図１Ｄに示すように、画素構造１００は、三種の電極辺縁により構成された等位面の変化を含んでおり、この等位面の変化により液晶の倒れ方向が決められる。第一種の等位面の変化は、複数の第一の帯状電極１２６の電極辺縁に発生し、第二種の等位面の変化は、複数の第一の帯状電極１２６と複数の第二の帯状電極１３６との間に発生し、第三種の等位面の変化は、複数の第一の帯状電極１２６の間における第二の領域１１４及び第三の領域１２２に発生している。

この第一種乃至第三種の等位面の変化により、液晶の倒れ方向がそれぞれ第一種方向１４２、第二種方向１４４及び第三種方向１４６となり、図にも明確に示されたように、三種の液晶の倒れ方向がすべて同じで、いずれも内側に倒れている。このような配置方式によれば、本発明の実施形態による画素構造１００において、液晶の倒れ方向が充分安定であることがわかる。

また図１Ｄを参照してみると、複数の第二の帯状電極１３６の各々は、複数の第一の帯状電極１２６の一つと位置を揃って並んでおり、両者の境界位置には間隔１４８が確保されている。これにより、位置ずれの問題を防止することができる。ここで、間隔１４８は、約１〜１０μｍであり、１〜３μｍであることが好ましく、例えば約２μｍである。簡単に言うと、複数の第二の帯状電極１３６が位置する第一の領域１１２と、複数の第一の帯状電極１２６が位置する第四の領域１２４との間隔が約１〜１０μｍであり、１〜３μｍであることが好ましく、例えば約２μｍである。角度を変えてみると、第三の領域１２２（塊状電極）の長さは、第一の領域１１２の長さより約１〜１０μｍ長くなり、好ましくは１〜３μｍ長く、例えば２μｍ長くなっている。

図１Ａに示すように、一つの実施形態において、パターン化絶縁層１１０の第一の領域１１２の形状は、四辺形、五辺形、六辺形（盾形）、七辺形または八辺形であってもよいが、これら形状に限らない。実際の需要に応じて、当業者により第一の領域１１２の形状を適宜に設計することが可能である。パターン化絶縁層１１０の第一の領域１１２の形状が六辺形（盾形）である場合、六辺形中の一辺（例えば、辺１１８）とパターン化絶縁層１１０の一辺（例えば、辺１１９）との交角は、約３５〜５５度であり、約４０〜５０度であることが好ましく、例えば約４５度であってもよい。

また図１Ａに示すように、第一の領域１１２の面積は、パターン化絶縁層１１０の総面積の約４０〜６０％を占めており、約４５〜５５％を占めることが好ましく、例えば約５０％を占めてもよい。図１Ｂに示すように、一つの実施形態おいて、第三の領域１２２の面積は、パターン化電極層１２０の総面積の約４０〜６０％を占めており、約４５〜５５％を占めることが好ましく、例えば約５０％を占めてもよい。

他の一つの実施形態として、図１Ｅは、図１Ｃにおける画素構造１００のＡ−Ｂ矢視断面構造を示す模式図である。図１Ｅに示すように、第三の領域１２２において、複数の帯状構造１１６の間に、複数の第三の帯状電極１３８が形成され、複数の第三の帯状電極１３８と複数の第二の帯状電極１３６とは互いに接続されている。第一の領域１１２の複数の帯状構造１１６の高さは約０．１〜１μｍであり、約０．２〜０．８μｍであることが好ましく、０．４〜０．６μｍであることがより好ましい。

また他の一つの実施形態として、図１Ｆは、図１Ｃにおける画素構造１００のＣ−Ｄ矢視断面構造を示す模式図である。図１Ｆに示すように、複数の第一の帯状電極１２６と接触している第二の領域１１４の第一部分１２８の高さは、複数の第一の帯状電極１２６と接触していない第二の領域１１４の第二部分１２９の高さと同じである。また、第二の領域１１４の厚さは、０．１〜１μｍであり、好ましくは約０．２〜０．８μｍであり、より好ましくは０．４〜０．６μｍである。

図１Ｇは、その上半部が帯状導電層電極技術による構造または帯状絶縁層電極技術による構造を示す断面模式図であり、その下半部が図１Ｃにおける画素構造１００の断面模式図である。図１Ｇに示すように、本発明の画素構造１００と帯状導電層電極技術または帯状絶縁層電極技術による構造との相違を、３つの状態に分けて説明する。まず、電圧を切断した状態において、液晶６００は画素電極の影響を受けない。そして、電圧を導通した初期状態において、帯状導電層電極技術または帯状絶縁層電極技術による構造の配置方式には、電極辺縁５００が一つしか含まれていないため、単一の等位面の変化のみによる電場Ｅしか発生しない。このため、帯状導電層電極技術または帯状絶縁層電極技術による構造では、極少の液晶６００のみが応答する。一方、本発明の画素構造１００の配置方式によれば、二つの電極辺縁１２１、１２３が形成され、これら電極辺縁１２１、１２３により等位面の変化を引き起こして電場Ｅが発生する。従って、帯状導電層電極技術または帯状絶縁層電極技術による構造の単一の電極辺縁５００に比べ、電圧を導通したとき、本発明による画素構造１００では、より多くの液晶が応答する。最後に、電圧を導通した最終状態において、大部分の液晶は画素電極の影響を受けて応答している。上記構造の実験関連データは以下の表に示す通りである。

図２に示すように、帯状導電層電極技術、帯状絶縁層電極技術及び本発明技術の実施形態に対し、電極構造の線幅（Line）及びスペース（Space）の合計を８μｍにした場合の結果を比較している。帯状導電層電極技術による構造の実際の線幅及びスペースはそれぞれ約４μｍである。また、帯状絶縁層電極技術による絶縁層構造の線幅及びスペースはそれぞれ約４μｍで、その絶縁層（PV）の厚さが約０．５μｍである。本発明の実施形態において、対応する帯状導電層電極技術の構造の線幅及びスペースはそれぞれ約４μｍであり、対応する帯状絶縁層電極技術の構造の線幅及びスペースもそれぞれ約４μｍであり、パターン化絶縁層１１０（PV）の厚さは約０．２μｍである。

表２から分かるように、単純に帯状導電層電極技術を使った構造に比べ、本発明の実施形態による画素構造１００のＴ_ｏｎ＋Ｔ_ｏｆｆの全体応答速度はあまり差がない。また、単純に帯状絶縁層電極技術を使った構造のＴ_ｏｎ＋Ｔ_ｏｆｆの全体応答時間は４１．１ｍｓであり、本発明の実施形態による画素構造１００のＴ_ｏｎ＋Ｔ_ｏｆｆの全体応答時間は２１．９ｍｓである。これから分かるように、本発明の実施形態による画素構造１００の配置方式は、液晶の応答速度を向上させることが可能である。

図２Ａ、図２Ｂ及び図２ｃは、それぞれパターン化絶縁層２１０の構造、パターン化電極層２２０の構造及びこの二層の組合せ構造を示す模式図である。図２Ａに示すように、パターン化絶縁層２１０は、図１Ａに示されたパターン化絶縁層１１０との相違点として、第二の領域２１４の高さが帯状構造２１６の高さと同じである。簡単に言うと、パターン化絶縁層２１０において、符号２１８で表記した部分は、実際、下に向かって凹んで形成されている。

また、図２Ｂに示されたパターン化電極層２２０と図１Ｂに示されたパターン化電極層１２０は相似している。また、パターン化絶縁層２１０とパターン化電極層２２０が組合せると、図２Ｃに示す画素構造２３０が形成される。パターン化電極層２２０の第三の領域（塊状電極）２２２は、パターン化絶縁層２１０の第一の領域２１２に対し、内側に向かって約１〜１０μｍ縮んで形成され、好ましくは、１〜３μｍ縮んで形成され、例えば２μｍ縮んで形成され、これにより、電圧を提供した後の等位面が変化して液晶が内側に倒れることを確保する。

図３Ａ、図３Ｂ、図３Ｃ、図３Ｄ及び図３Ｅは、それぞれ、パターン化絶縁層３１０の構造、パターン化電極層３２０の構造、複数の帯状突起３３２の構造、共通電極層３４０の構造及びこれら四つの層状構造の組合せ構造を示す模式図である。図３Ａに示すように、一側の基板上に設けられたパターン化絶縁層３１０は、図１Ａに示されたパターン化絶縁層１１０と相似し、両者の相違点として、パターン化絶縁層３１０の第一の領域には複数の第一の子領域３１２が含まれ、パターン化絶縁層３１０の第二の領域には複数の第二の子領域３１４が含まれており、複数の第一の子領域３１２と複数の第二の子領域３１４は、パターン化絶縁層３１０上に分散して配置され、複数の第一の子領域３１２の各々及び複数の第二の子領域３１４の各々が、互いに間隔を空けて配列されている。図１Ａと類似するように、複数の第一の子領域３１２の各々は、複数の帯状構造３１６を有している。

また、図３Ｂに示すように、パターン化電極層３２０は、図１Ｂに示されたパターン化電極層１２０と相似し、両者の相違点として、パターン化電極層３２０の第三の領域には複数の第三の子領域３２２が含まれ、パターン化電極層３２０の第四の領域には複数の第四の子領域３２４が含まれており、複数の第三の子領域３２２の各々及び複数の第四の子領域３２４の各々が、互いに間隔を空けて配列されている。図１Ｂと類似するように、複数の第四の子領域３２４は、複数の第一の帯状電極３２６により形成されている。また、複数の第三の子領域３２２の各々は、複数の第一の子領域３１２の一つ上にそれと対向して配置され、複数の第四の子領域３２４の各々は、複数の第二の子領域３１４の一つ上にそれと対向して配置されている。

また、図３Ｃに示すように、他側の基板上に設けられた複数の帯状突起３３２の各々は、複数の第一の子領域３１２の一つ上にそれと対向して配置されている。なお、図３Ｄに示す共通電極層３４０は、複数の帯状突起３３２上に配置されている。そして、図３Ｅに示すように、パターン化絶縁層３１０と、パターン化電極層３２０と、帯状突起３３２と、共通電極層３４０とを組合せると、画素構造３００が形成される。ここで、帯状突起３３２は絶縁層の材質により構成され、複数の帯状突起３３２が、共通電極層３４０の下に配置されているため、画素構造３００は、帯状突起の構造により表面が起伏変化して、液晶の初期プレチルト角を変化させ、電圧が導通した際、共通電極層３４０により発生する電場強度を変化させて、液晶の倒れ方向を調整することができる。もちろん、本発明は、図３Ａ乃至図３Ｅに示された構造に限定されず、当業者であれば、実際の需要に応じてその構造の形状、位置及び接続関係を変更することが可能である。

図３Ｆは、図３Ｅにおける画素構造３００のＡ−Ｂ矢視断面構造を示す模式図である。図３Ｆに示すように、一側の基板７００上には、パターン化絶縁層３１０の第一の子領域３１２及び第二の子領域３１４が配置され、第一の子領域３１２には複数の帯状構造３１６が形成されている。また、パターン化電極層３２０は、パターン化絶縁層３１０上にそれと対向して配置されており、パターン化電極層３２０の第一の帯状電極３２６は、第二の子領域３１４上に配置され、パターン化電極層３２０の第三の子領域３２２は、複数の帯状構造３１６に対応して隆起されて複数の第二の帯状電極３３６を形成する。また、他側の基板８００上には共通電極層３４０が配置され、帯状突起３３２は、この共通電極層３４０上に配置されている。一側の基板７００の全体構造と他側の基板８００の全体構造との間には液晶６００が設けられている。

図４Ａ、図４Ｂ、図４Ｃ及び図４Ｄは、それぞれ、パターン化絶縁層４１０の構造、パターン化電極層４２０の構造、共通電極層４３０の構造及びこれら三つの層状構造の組合せ構造を示す模式図である。図４Ａに示すように、一側の基板上に設けられたパターン化絶縁層４１０は、図３Ａに示されたパターン化絶縁層３１０と相似し、その第一の子領域４１２には複数の帯状構造４１６が形成されている。また、図４Ｂに示すように、パターン化電極層４２０は、図３Ｂに示されたパターン化電極層３２０と相似し、その第四の子領域４２４は、複数の第一の帯状電極４２６により構成されている。また、図４Ｃに示すように、共通電極層４３０は、他側の基板上に配置され且つパターン化電極層４２０上に位置しており、複数の帯状貫通孔４３２が形成されている。複数の帯状貫通孔４３２の各々は、複数の第一の子領域４１２の一つ上にそれと対向して配置されている。そして、図４Ｄに示すように、パターン化絶縁層４１０とパターン化電極層４２０と共通電極層４３０とを組合せると、画素構造４００が形成される。もちろん、本発明は、図４Ａ乃至図４Ｄに示された構造に限定されず、当業者であれば、実際の需要に応じてその構造の形状、位置及び接続関係を変更することが可能である。

上述した実施形態から分かるように、本発明は以下のような利点を有している。つまり、本発明の実施形態による画素構造は、従来において液晶の倒れ方向の不安定、暗状態における光漏れ及び液晶応答速度が遅いという問題を発生する電極層の配置方式を改善することができる。

詳しく言うと、本発明では、画素構造に利用される帯状絶縁層電極技術及び帯状導電層電極技術の利用比例を調整して、帯状絶縁層電極技術及び帯状導電層電極技術に利点を維持し、帯状絶縁層電極技術及び帯状導電層電極技術の欠点を改善するようにした。これにより、本発明による画素構造は、帯状導電層電極技術による高コントラスト比及び帯状絶縁層電極技術による高透過率を維持することができて、帯状導電層電極技術による、暗状態での光漏れの問題を改善することができる。また、本発明において、画素構造における帯状絶縁層電極と帯状導電層電極との相対位置を調整して両者を配置させることで、本発明による画素構造の液晶の倒れ方向をより安定させることができる。さらに、本発明による画素構造は、帯状絶縁層電極技術及び帯状導電層電極技術を組合せて使用したので、構造中の配置をより適切にすることができて、液晶の応答速度を向上させることができる。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる形態例にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても、本発明の技術的範囲に含まれる。

１００画素構造１１０パターン化絶縁層
１１２第一の領域１１４第二の領域
１１６帯状構造１２０パターン化電極層
１２１電極辺縁１２２第三の領域
１２３電極辺縁１２４第四の領域
１２６第一の帯状電極１２８第一部分
１２９第二部分１３６第二の帯状電極
１３８第三の帯状電極１４０ブロック
１４２第一種方向１４４第二種方向
１４６第三種方向１４８間隔
２００画素構造２１０パターン化絶縁層
２１２第一の領域２１４第二の領域
２１６帯状構造２１８凹部
２２０パターン化電極層２２２第三の領域
２２４第四の領域２２６第一の帯状電極
２３６第二の帯状電極３００画素構造
３１０パターン化絶縁層３１２第一の子領域
３１４第二の子領域３１６帯状構造
３２０パターン化電極層３２２第三の子領域
３２４第四の子領域３２６第一の帯状電極
３３２帯状突起３４０共通電極層
４００画素構造４１０パターン化絶縁層
４１２第一の子領域４１４第二の子領域
４１６帯状構造４２０パターン化電極層
４２２第三の子領域４２４第四の子領域
４２６第一の帯状電極４３２帯状貫通孔
５００電極辺縁６００液晶
７００基板８００基板
Ｅ電場

Claims

絶縁層と、電極層と、を備えた液晶セルの画素構造であって、
前記絶縁層は、複数の帯状構造を有し、パターン化された第一の領域層と、第二の領域層と、を含み、
前記電極層は、塊状電極である第三の領域層と、複数の第一の帯状電極により構成され、パターン化された第四の領域層と、を含み、
前記第三の領域層は、前記第一の領域層上にそれと対向して配置され、複数の前記帯状構造に対応して隆起されて複数の第二の帯状電極を形成し、
前記第四の領域層は、複数の前記第一の帯状電極が前記第二の領域層上に形成されるように、前記第二の領域層に対向して配置されている、ことを特徴とする画素構造。
前記第二の領域層の複数の前記第一の帯状電極と接触している第一部分の高さは、前記第二の領域層の複数の前記第一の帯状電極と接触していない第二部分の高さと同じである、ことを特徴とする請求項１に記載の画素構造。
前記第三の領域層では、複数の前記帯状構造の間に複数の第三の帯状電極が形成され、
複数の前記第三の帯状電極は、複数の前記第二の帯状電極と互いに接続している、ことを特徴とする請求項２に記載の画素構造。
前記第一の帯状電極は、前記塊状電極から離れる方向に向けて延伸されている、ことを特徴とする請求項１に記載の画素構造。
前記第一の領域層は、前記絶縁層の中央に位置し、
前記第二の領域層は、前記絶縁層の外縁に位置し、
前記第三の領域層は、前記電極層の中央に位置し、
前記第四の領域層は、前記電極層の外縁に位置している、ことを特徴とする請求項１〜４のいずれか一項に記載の画素構造。
前記第一の領域層の面積は、前記絶縁層の総面積の約４０〜６０％を占める、ことを特徴とする請求項１〜４のいずれか一項に記載の画素構造。
前記第一の領域層の形状は、四辺形または六辺形である、ことを特徴とする請求項１〜４のいずれか一項に記載の画素構造。
前記第一の領域層の形状が六辺形である場合、その一辺と前記絶縁層の一辺との交角が約３５〜５５度である、ことを特徴とする請求項７に記載の画素構造。
前記第一の領域層は、複数の第一の子領域層を有し、前記第二の領域層は、複数の第二の子領域層を有し、前記第三の領域層は、複数の第三の子領域層を有し、前記第四の領域層は、複数の第四の子領域層を有し、
複数の前記第一の子領域層と複数の前記第二の子領域層は、前記絶縁層に分散して配置され、前記第一の子領域層の各々、及び前記第二の子領域層の各々は、互いに間隔を空けて配列されており、
複数の前記第三の子領域層と複数の前記第四の子領域層は、前記電極層に分散して配置され、前記第三の子領域層の各々、及び前記第四の子領域層の各々は、互いに間隔を空けて配列されており、
複数の前記第三の子領域層の各々は、複数の前記第一の子領域層の一つ上にそれと対向して配置され、
複数の前記第四の子領域層の各々は、複数の前記第二の子領域層の一つ上にそれと対向して配置されている、ことを特徴とする請求項１〜４のいずれか一項に記載の画素構造。
複数の帯状突起、及び複数の前記帯状突起上に配置されている共通電極層をさらに含み、
複数の前記帯状突起の各々は、前記第一の子領域層の一つ上にそれと対向して配置されている、ことを特徴とする請求項９に記載の画素構造。
前記電極層上に配置されている共通電極層をさらに含み、
前記共通電極層は、複数の帯状貫通孔を有し、
複数の前記帯状貫通孔の各々は、前記第一の子領域層の一つに対向して形成されている、ことを特徴とする請求項９に記載の画素構造。