JP5883496B2 - 貫通電流制御のためのインバータチェーン回路 - Google Patents

Description

本発明は、貫通電流制御のためのインバータチェーン回路に係り、より詳細には、貫通電流の問題を最小化して、システムの効率を向上させる貫通電流制御のためのインバータチェーン回路に関する。

一般的な電力増幅器の場合、電源電圧が常に固定されていなければならない。しかし、最近開発されたポラール（Ｐｏｌａｒ）送信端は、電源電圧のサイズを交流入力信号ＲＦ_ＩＮの包絡線信号と同一にすることによって、電力増幅器での消費電力を最小化する。そのためには、電源電圧が交流入力信号ＲＦ_ＩＮの包絡線信号と同じサイズに変化しなければならない。

図１は、一般的なポラール送信端のためのサプライモジュレータの構成図である。サプライモジュレータ（Ｓｕｐｐｌｙ Ｍｏｄｕｌａｔｏｒ）は、固定された電圧を出力するバッテリと連結され、バッテリから出力される電圧Ｖ_バッテリを交流入力信号ＲＦ_ＩＮの包絡線電圧に変換させる役割を果たす。

図２は、図１に示されたサプライモジュレータの入出力信号を詳しく説明する図面である。ポラール送信端のためには、信号分離器（Ｓｉｇｎａｌ ｓｐｌｉｔｔｅｒ）が必要である。信号分離器は、交流入力信号ＲＦＩＮから包絡線信号Ｒ（ｔ）、及び位相情報を含んだ高周波信号θ（ｔ）をそれぞれ生成する。この際、高周波信号θ（ｔ）は、電力増幅器（Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ）の入力として使われ、包絡線信号Ｒ（ｔ）は、サプライモジュレータの入力として使われる。

図３は、図２に示されたサプライモジュレータを詳しく説明する図面である。包絡線信号は、クラス（Ｃｌａｓｓ）ＡＢ回路に入力され、クラスＡＢの出力信号は、バッファ（Ｂｕｆｆｅｒ）を経て比較器（Ｃｏｍｐａｒａｔｏｒ）に入力される。そして、比較器の出力は、クラスＤチェーン（Ｃｌａｓｓ−Ｄ Ｃｈａｉｎ）を駆動するためのドライバ（Ｄｒｉｖｅｒ）の入力として使われる。サプライモジュレータの動作原理は、既に公知にされているため、詳細な説明は省略し、クラスＤチェーンの動作について説明する。

図４は、一般的なクラスＤチェーンを示す回路図である。クラスＤチェーンは、名称そのまま複数のクラスＤ（インバータ）がカスケード（Ｃａｓｃａｄｅ）に連結された構造であって、アナログ観点でのインバータチェーンを意味する。

図４は、合計４個のクラスＤ（Ｄ１、Ｄ２、Ｄ３、Ｄ４）がカスケード連結された例であって、その個数は設計者の目的によって変わりうる。Ｖ_ＩＮは、ドライバから出力されるクラスＤチェーンの入力電圧を表し、Ｖ_{ＯＵＴ，Ｄ４}は、クラスＤチェーンの最終段であるＤ４の出力電圧を表わす。

このように、複数のクラスＤをカスケード連結してチェーンとして使うことは、Ｖ_ＩＮを順次に増幅させて最終出力電力を高めるためのものであって、クラスＤの最終段Ｄ４の出力と連結される負荷（Ｌｏａｄ）のインピーダンスが非常に低いか、最終段Ｄ４の出力が高くなければならない場合に使われる。したがって、ドライバの出力電力とクラスＤチェーンの出力電力との差が大きいほど、クラスＤチェーンを構成するクラスＤの個数は増加する。

図５は、図４による従来によるクラスＤチェーンの問題点を説明する図面である。図５のＶ_{ＩＮ，Ｄ４}は、図４に示された最終段Ｄ４の入力電圧波形を表わす。クラスＤの入力波形は、理想的には矩形波にならなければならないが、現実的には、図５のように一定の傾き（立上りエッジ、立下りエッジ）を有する矩形波で形成される。

このように、クラスＤに印加される入力波形が一定の傾きを有して上昇または下降すれば、クラスＤを形成しているＰＭＯＳとＮＭＯＳとが同時にターンオンになる区間（灰色の陰影部分）が発生する。その理由は、次を参照する。

図４のＤ４を構成する２つのトランジスタのうち、上部のＰＭＯＳは、そのスレショルド電圧Ｖ_Ｐ，ＴＨ以下の信号入力時にターンオンになり、下部のＮＭＯＳは、そのスレショルド電圧Ｖ_Ｎ，ＴＨ以上の信号入力時にターンオンになる。したがって、入力信号がＶ_Ｎ，ＴＨ以上及びＶ_Ｐ，ＴＨ以下である区間では、２つのトランジスタがいずれもターンオンになる。

このように、ＰＭＯＳとＮＭＯＳとが同時にターンオンになれば、電源電圧であるＶ_バッテリからＰＭＯＳ及びＮＭＯＳを順に経て接地（ＧＮＤ）に流れる電流、すなわち、貫通電流（Ｓｈｏｏｔ−Ｔｈｒｏｕｇｈ Ｃｕｒｒｅｎｔ）が発生する。貫通電流は、電力増幅器に供給される電流ではなく、クラスＤでの消費電流であるために、全体システムの効率を低下させる要因となる。特に、最終段である図４のＤ４では、前段に比べて、ＰＭＯＳ及びＮＭＯＳのサイズが相対的に大きいために、貫通電流による消費電力も、最も大きく形成される。もちろん、前段であるＤ１、Ｄ２、Ｄ３も、貫通電流が存在する。図４で、Ｄ１、Ｄ２、Ｄ３、及びＤ４に流れる貫通電流は、Ｉ_Ｓ，Ｄ１、Ｉ_Ｓ，Ｄ２、Ｉ_Ｓ，Ｄ３及びＩ_Ｓ，Ｄ４で表わしている。

以上のようなポラール送信端の場合は、全体システムの電力変換効率を高めるために提案された構造である。実際にポラール送信端を使う場合、電力増幅器での電力変換効率は改善させることができるが、前記のように記述したサプライモジュレータでの電力漏れによって、実際に全体システム次元での電力変換効率改善は、微小なレベルである。

本発明の背景となる技術は、特許文献１に開示されている。

韓国公開特許第１０−２００１−００１５４６０号公報

本発明は、貫通電流の問題を最小化して、電力増幅器の効率を向上させる貫通電流制御のためのインバータチェーン回路を提供するところにその目的がある。

本発明は、入力ポートから分岐された入力信号が個別印加され、Ｎ型とＰ型とのトランジスタで構成されたインバータが複数の段で形成されたそれぞれの第１及び第２インバータチェーンと、前記第１インバータチェーンの出力信号がゲートに印加され、第１端が第１電源に連結され、第２端が出力ポートに連結されたＰ型の第１トランジスタと、前記第２インバータチェーンの出力信号がゲートに印加され、第１端が前記第１電源よりも低い第２電源に連結され、第２端が前記出力ポートに連結されたＮ型の第２トランジスタと、を含み、前記第１及び第２インバータチェーンは、Ｎ型トランジスタに対するＰ型トランジスタのサイズ比が既定の基準値よりも大きな第１グループのインバータ、及び前記サイズ比が基準値よりも小さな第２グループのインバータを含むＭ（Ｍは、２以上の整数）個のインバータが互いに交番される形態でカスケード連結されるが、前記第１インバータチェーンの最後段インバータは、前記第１グループのインバータ、前記第２インバータチェーンの最後段インバータは、前記第２グループのインバータで構成された貫通電流制御のためのインバータチェーン回路を提供する。

ここで、前記入力ポートと２つのインバータチェーンとの間に配され、前記入力信号を増幅して、前記第１及び第２インバータチェーンに個別印加する基準インバータをさらに含み、前記基準インバータは、前記基準値のサイズ比を有するＮ型とＰ型とのトランジスタで構成することができる。

また、本発明は、入力ポートから提供された入力信号を増幅出力し、Ｎ型トランジスタに対するＰ型トランジスタのサイズ比が既定の基準値を有するように構成された基準インバータが複数の段で形成されたインバータチェーンと、前記インバータチェーンの出力信号が印加され、Ｎ型トランジスタに対するＰ型トランジスタのサイズ比が前記基準値よりも大きな第１インバータと、前記インバータチェーンの出力信号が印加され、Ｎ型トランジスタに対するＰ型トランジスタのサイズ比が前記基準値よりも小さな第２インバータと、前記第１インバータの出力信号がゲートに印加され、第１端が第１電源に連結され、第２端が出力ポートに連結されたＰ型の第１トランジスタと、前記第２インバータの出力信号がゲートに印加され、第１端が前記第１電源よりも低い第２電源に連結され、第２端が前記出力ポートに連結されたＮ型の第２トランジスタと、を含む貫通電流制御のためのインバータチェーン回路を提供する。

ここで、前記第１トランジスタのゲートに印加される信号は、０．５よりも大きなデューティーを有し、前記第２トランジスタのゲートに印加される信号は、０．５よりも小さなデューティーを有しうる。

また、前記第１及び第２トランジスタは、前記基準値のサイズ比を有しうる。

そして、本発明は、入力ポートから提供された入力信号を増幅出力し、Ｎ型トランジスタに対するＰ型トランジスタのサイズ比が既定の基準値を有するように構成された基準インバータが複数の段で形成されたインバータチェーン段と、前記入力信号を増幅出力し、前記基準インバータが一段で形成されたインバータ段と、前記インバータチェーン段の出力信号がゲートに印加され、第１端が第１電源に連結され、第２端が出力ポートに連結されたＰ型の第１トランジスタと、前記インバータ段の出力信号がゲートに印加され、第１端が前記第１電源よりも低い第２電源に連結され、第２端が前記出力ポートに連結されたＮ型の第２トランジスタと、を含む貫通電流制御のためのインバータチェーン回路を提供する。

また、本発明は、入力ポートから提供された入力信号を増幅出力し、Ｎ型トランジスタに対するＰ型トランジスタのサイズ比が既定の基準値を有するように構成された基準インバータと、前記基準インバータの出力信号が印加され、Ｎ型とＰ型とのトランジスタで構成されたインバータが複数の段で形成されたインバータチェーンと、前記インバータチェーンの出力信号がゲートに印加され、第１端が第１電源に連結され、第２端が出力ポートに連結されたＰ型の第１トランジスタと、前記基準インバータの出力信号がゲートに印加され、第１端が前記第１電源よりも低い第２電源に連結され、第２端が前記出力ポートに連結されたＮ型の第２トランジスタと、を含み、前記インバータチェーンは、Ｎ型トランジスタに対するＰ型トランジスタのサイズ比が既定の基準値よりも大きな第１グループのインバータ、及び前記サイズ比が基準値よりも小さな第２グループのインバータを含むＭ（Ｍは、２以上の整数）個のインバータが互いに交番される形態でカスケード連結されるが、前記インバータチェーンの最後段インバータは、前記第１グループのインバータで構成された貫通電流制御のためのインバータチェーン回路を提供する。

ここで、前記第１トランジスタのゲートに印加される信号は、０．５よりも大きなデューティーを有しうる。

また、前記第１及び第２トランジスタは、前記基準値のサイズ比を有しうる。

本発明による貫通電流制御のためのインバータチェーン回路によれば、貫通電流を減らして、電力増幅器の効率を高め、さらに全体システムの効率を高めうる。

一般的なポラール送信端のためのサプライモジュレータの構成図である。 図１に示されたサプライモジュレータの入出力信号を詳しく説明する図面である。 図２に示されたサプライモジュレータを詳しく説明する図面である。 一般的なクラスＤチェーンを示す回路図である。 図４による従来によるクラスＤチェーンの問題点を説明する図面である。 本発明の第１実施形態に係るインバータチェーン回路の構成図である。 図６のインバータチェーンの構成による２つのトランジスタの入力信号を示す図面である。 図６の第１トランジスタ側インバータチェーンの動作グラフの例である。 本発明の第２実施形態に係るインバータチェーン回路の構成図である。 本発明の第３実施形態に係るインバータチェーン回路の構成図である。 本発明の第４実施形態に係るインバータチェーン回路の構成図である。 本発明の第５実施形態に係るインバータチェーン回路の構成図である。

以下、添付した図面を参考にして本発明の実施形態について当業者が容易に実施できるように詳しく説明する。

以下、貫通電流を最小化することができるインバータチェーン回路に関して詳しく説明する。本発明の実施形態で、インバータチェーンとは、クラスＤチェーンを意味するものであり、説明の便宜上、インバータチェーンと名付ける。本実施形態の場合、インバータチェーンを構成しているＰＭＯＳ及びＮＭＯＳの入力信号を互いに分離することによって、ＰＭＯＳ及びＮＭＯＳが同時にターンオンになる区間を最小化し、これを通じて貫通電流を最小化する。

本実施形態で、トランジスタの種類は、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示する。もちろん、前記のトランジスタの種類は、単に１つの実施形態に過ぎないものであって、ＢＪＴ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）などの他のトランジスタに対しても適用可能である。

図６は、本発明の第１実施形態に係るインバータチェーン回路の構成図である。図６は、従来の図４の回路と異なって、インバータＤ１は、ＤＰ１とＤＮ１とに分離される。Ｄ２及びＤ３も、ＤＰ２とＤＮ２、ＤＰ３とＤＮ３とに分離される。最終的に、インバータＤＰ３は、ＰＭＯＳトランジスタであるＭＰを駆動させ、インバータＤＮ３は、ＮＭＯＳトランジスタであるＭＮを駆動させる。結果的に、図６は、ＭＰとＭＮとの入力波形を互いに異ならせて独立して形成しうる。

このような図６の構成をより詳しく説明すれば、次の通りである。本発明の第１実施形態によるインバータチェーン回路１００は、第１インバータチェーンＣ１、第２インバータチェーンＣ２、Ｐ型の第１トランジスタＭＰ、Ｎ型の第２トランジスタＭＮを含む。

ここで、第１インバータチェーンＣ１と第２インバータチェーンＣ２には、入力ポートＶ_ＩＮから分岐された入力信号がそれぞれ印加され、それぞれの入力信号を個別増幅して、第１トランジスタＭＰ及び第２トランジスタＭＮにそれぞれ提供する。インバータチェーンは、複数のインバータで構成され、インバータチェーンに入力された信号は、各段のインバータを経て次第に増幅されて出力される。

第１及び第２インバータチェーンＣ１、Ｃ２は、複数のインバータがカスケード連結された形態である。第１インバータチェーンＣ１は、ＤＰ１、ＤＰ２、ＤＰ３を含んだ３段で形成され、第２インバータチェーンＣ２も、ＤＮ１、ＤＮ２、ＤＮ３を含んだ３段で形成されている。ここで、各インバータの構成は、Ｎ型とＰ型とのトランジスタ（ＮＭＯＳ、ＰＭＯＳ）で構成された一般的なインバータ構成であるため、詳細な説明は省略する。

そして、ＰＭＯＳである第１トランジスタＭＰは、第１インバータチェーンＣ１の出力信号がゲートに印加され、第１端が第１電源Ｖ_バッテリに連結され、第２端が出力ポートＶ_{ＯＵＴ，Ｄ４}に連結されている。ＮＭＯＳである第２トレジストＭＮは、第２インバータチェーンＣ２の出力信号がゲートに印加され、第１端が前記第１電源Ｖ_バッテリよりも低い第２電源（ＧＮＤ）に連結され、第２端が前記出力ポートＶ_{ＯＵＴ，Ｄ４}に連結されている。

第１実施形態では、インバータに含まれたＮ型とＰ型トランジスタのサイズ比をインバータ段別に異なるように構成して、第１及び第２トランジスタＭＰ、ＭＮの同時ターンオンを防止し、それによる貫通電流の問題を最小化する。もし、２つのトランジスタＭＰ、ＭＮが同時にターンオンになれば、Ｖ_バッテリ（ＶＤＤ）から第１トランジスタＭＰ及び第２トランジスタＭＮを順に経て接地（ＧＮＤ）に電流が流れ、その電流を貫通電流と言う。これに関する詳細な説明は、前記図５の説明を参照されたい。

図６で、インバータに付された１は、第１グループのインバータ、２は、第２グループのインバータを意味する。第１グループのインバータ１は、Ｎ型トランジスタに対するＰ型トランジスタのサイズ比が既定の基準値よりも大きなインバータを表わす。このような場合、Ｐ型トランジスタの強度が、Ｎ型トランジスタの強度よりも大きくなる。

逆に、第２グループのインバータ２は、Ｎ型トランジスタに対するＰ型トランジスタのサイズ比が基準値よりも小さなインバータを表わし、このような場合、Ｎ型トランジスタの強度が、Ｐ型トランジスタの強度よりも大きくなる。

ここで、前記サイズ比が基準値であるということは、Ｎ型トランジスタとＰ型トランジスタとの性能（特性）を同一にするサイズ（大きさ）比を表わす。通常、Ｐ型トランジスタ：Ｎ型トランジスタのサイズ比を２．５：１にすれば、２つのトランジスタの性能（特性）が同一になり、これに関しては後述する。

簡単な例として、インバータの構成時に、Ｐ型トランジスタ：Ｎ型トランジスタのサイズ比を４：１にする場合、前記基準値に対応する２．５：１である時よりも相対的にＰ型トランジスタのサイズが大きくなるものであって、これは、第１グループであると言える。また、Ｐ型トランジスタ：Ｎ型トランジスタのサイズ比を１：１にする場合、前記基準値に対応する２．５：１である時よりも相対的にＰ型トランジスタのサイズが小さくなるものであって、これは、第２グループのインバータであると言える。

再び図６を参照すると、第１及び第２インバータチェーンＣ１、Ｃ２は、それぞれ第１グループのインバータ１及び第２グループのインバータ２を含むＭ（Ｍは、２以上の整数）個のインバータが互いに交番される形態で連結された形態を有する。図６は、Ｍ＝３である例である。

ここで、Ｍの個数とは関係なく、第１インバータチェーンＣ１の最後段インバータは、Ｐ型の強度がＮ型よりも大きな第１グループのインバータ１で構成すれば良い。例えば、Ｍ＝２である場合は、第１インバータチェーンに２つの段のインバータが存在し、最初の段のインバータは、第２グループで、二番目の段のインバータは、第１グループのインバータで構成すれば良い。これと類似した原理で、第２インバータチェーンＣ２も、Ｍの個数とは関係なく、最後段インバータを第２グループのインバータ２で構成すれば良い。

トランジスタの強度は、チャネル抵抗と関連した要素であり、チャネル抵抗は、トランジスタサイズによって決定される。トランジスタのサイズが大きくなれば、チャネル抵抗は減少し、トランジスタの強度（性能）が高くなる。

ところが、一般的に、ＰＭＯＳは、ＮＭＯＳに比べてｍｏｂｉｌｉｔｙが低いために、ＰＭＯＳとＮＭＯＳとが同じチャネル抵抗（性能）を有するためには、ＰＭＯＳのサイズがＮＭＯＳよりも約２．５倍大きくならなければならない。以下、図６に示されたＰＭＯＳの第１トランジスタＭＰ及びＮＭＯＳの第２トランジスタＭＮのサイズ比は、２．５：１であると仮定する。すなわち、第１及び第２トランジスタは、相互前記基準値のサイズ比を有し、したがって、その強度は同一であると仮定する。

これと対比して、前述した例でのように、Ｐ型の強度がＮ型よりも大きな第１グループのインバータ１の場合、これを構成するＰ型トランジスタ：Ｎ型トランジスタのサイズ比を４：１と仮定し、Ｐ型の強度がＮ型よりも小さな第２グループのインバータ２の場合、これを構成するＰ型トランジスタ：Ｎ型トランジスタのサイズ比は、１：１と仮定する。もちろん、トランジスタのサイズ比が１：１であるとしても、実質的なＰＭＯＳとＮＭＯＳとの間のｍｏｂｉｌｉｔｙ差によって、Ｐ型の強度は、Ｎ型に比べて小さくなるといことは自明である。

以下、前記の内容に基づいて貫通電流が最小化される過程を説明する。図７は、図６のインバータチェーンの構成による第１及び第２トランジスタの入力信号を示す。

図７で、Ｖ_{ＩＮ，ＭＰ}は、第１トランジスタＭＰの入力信号、Ｖ_{ＩＮ，ＭＮ}は、第２トランジスタＭＮの入力信号である。また、Ｖ_Ｐ，ＴＨは、第１トランジスタＭＰのスレショルド電圧、Ｖ_Ｎ，ＴＨは、第２トランジスタＭＮのスレショルド電圧を表わす。参考までに、第１トランジスタＭＰは、Ｖ_Ｐ，ＴＨ以下の入力信号が入力されれば、ターンオンになり、第２トランジスタＭＮは、Ｖ_Ｎ，ＴＨ以上の入力信号が入力されれば、ターンオンになる。

結論から説明すれば、本実施形態の場合、図７のように２つのトランジスタＭＰ、ＭＮに入力される入力信号をＶ_{ＩＮ，ＭＰ}とＶ_{ＩＮ，ＭＮ}とで個別形成し、そのデューティーも、異なるように形成して、２つのトランジスタの同時ターンオンを防止する。その原理は、次の通りである。

２つのトランジスタＭＰ、ＭＮの同時ターンオンを回避するためには、第１トランジスタＭＰのゲートに印加される入力波形は、デューティーが０．５よりも大きくなければならず、第２トランジスタＭＮのゲートに印加される入力波形は、デューティーが０．５よりも小さくなければならない。そのデューティー差は、図７を通じて確認することができる。

図７の下端に表示されたように、第１トランジスタＭＰがターンオンになる区間と、第２トランジスタＭＮがターンオンになる区間は、互いに重複されず、２つのトランジスタのターンオンになる区間に時間差が存在するということが分かる。ｔ１時点には、第１トランジスタＭＰにＶ_Ｐ，ＴＨ以上の入力信号が印加されながら、ＭＰはターンオフになり、ｔ２時点には、第２トランジスタＭＮにＶ_Ｎ，ＴＨ以上の入力信号が印加されながら、ＭＮはターンオンになる。すなわち、ＭＰが先にターンオフになった後、ＭＮがターンオンになる。

再び、ｔ３時点に至れば、第２トランジスタＭＮにＶ_Ｎ，ＴＨ以下の入力信号が印加されながら、ＭＮはターンオフになり、ｔ４時点では、第１トランジスタＭＰにＶ_Ｐ，ＴＨ以下の入力信号が印加されながら、ＭＰはターンオンになる。すなわち、ＭＮが先にターンオフになった後、ＭＰがターンオンになる。

このように各トランジスタに入力される信号に対するデューティーが調節された理由は、各トランジスタの前段に配されたインバータチェーンの構成と関係される。図６で、第１トランジスタＭＰの入力波形のデューティーを０．５以上になるようにするためには、それを駆動するＤＰ１、ＤＰ２、ＤＰ３を構成しているＮＭＯＳ及びＰＭＯＳのサイズを調整することができる。ＤＰ３の場合、ＰＭＯＳの強度をＮＭＯＳよりも大きく調節し、ＤＰ２の場合、ＮＭＯＳの強度をＰＭＯＳよりも大きく調節し、ＤＰ１の場合、ＰＭＯＳの強度をＮＭＯＳよりも大きく調節すれば、デューティーが０．５以上になる。この際、強度を強くするということは、トランジスタのサイズ（大きさ）をさらに増加させてチャネル抵抗成分を小さくするという意味である。

逆に、第２トランジスタＭＮの入力波形のデューティーを０．５以下になるようにするためには、それを駆動するＤＮ１、ＤＮ２、ＤＮ３を構成しているＮＭＯＳ及びＰＭＯＳのサイズを調整することができる。ＤＮ３の場合、ＮＭＯＳの強度をＰＭＯＳよりも大きく調節し、ＤＮ２の場合、ＰＭＯＳの強度をＮＭＯＳよりも大きく調節し、ＤＮ１の場合、ＮＭＯＳの強度をＰＭＯＳよりも大きく調節すれば、デューティーが０．５以下になる。

図８は、図６の第１トランジスタ側インバータチェーンの動作グラフの例である。（ａ）は、ＤＰ１に印加される入力信号Ｖ_ＩＮ、（ｂ）は、ＤＰ１から出力されてＤＰ２に印加される信号ＤＰ１_ＯＵＴ、（ｃ）は、ＤＰ２から出力されてＤＰ３に印加される信号ＤＰ２_ＯＵＴ、（ｄ）は、ＤＰ３から出力されて第１トランジスタＭＰに印加される信号ＤＰ３_ＯＵＴを表す。

この際、前述のように、ＤＰ１及びＤＰ３は、第１グループのインバータとしてＰ型とＮ型トランジスタのサイズ比は、４：１であり、ＤＰ２は、第２グループのインバータとしてサイズ比は、１：１であるとする。図８から、それぞれのインバータを通過するほど、信号のデューティーが大きくなることを確認することができる。

ここで、もし、３個のインバータＤＰ１〜３いずれも第１グループのインバータで構成された場合、最終出力信号のデューティーは、元の（ａ）のような形態に復帰されるので、意味がなくなる。したがって、デューティーを調節するためには、本実施形態のように、第１グループ及び第２グループが交互に交番する形態でインバータチェーンを構成しなければならない。もちろん、インバータチェーンを構成するインバータ段数が増えるほど、デューティー差がさらに開かれ、インバータ段数が２個である場合は、３個である場合よりもデューティー差が少ない。すなわち、このような原理は、３段ではない２段または３段以上の構成でも適用が可能である。

図９は、本発明の第２実施形態に係るインバータチェーン回路の構成図である。このような第２実施形態によるインバータチェーン回路２００は、インバータチェーン段Ｃ１、インバータ段ＤＮ１、Ｐ型の第１トランジスタＭＰ、Ｎ型の第２トランジスタＭＮを含む。

図９は、図６の第１実施形態とは異なって、ＭＰには、３段のインバータが連結され、ＭＮには、１段のインバータが連結されている。これらインバータは、いずれも内部のＮＭＯＳとＰＭＯＳとが同一性能（特性）を有する基準インバータである。そして、ＭＰとＭＮも、相互基準値のサイズ比を有するように構成されて同一性能を有する。

まず、インバータチェーン段Ｃ１は、Ｎ型トランジスタに対するＰ型トランジスタのサイズ比が既定の基準値を有するように構成された基準インバータＤＮ１、ＤＮ２、ＤＮ３が複数の段で形成されている。インバータ段は、一段の基準インバータＤＮ１として具現される。ここで、基準インバータは、ＰＭＯＳとＮＭＯＳとのサイズ比を約２．５：１にして具現することができる。

インバータチェーンＣ１とインバータ段ＤＮ１は、入力ポートＶ_ＩＮから分岐された入力信号がそれぞれ印加され、それぞれの入力信号を個別増幅して、第１トランジスタＭＰ及び第２トランジスタＭＮに個別提供する。

ＰＭＯＳである第１トランジスタＭＰは、前記インバータチェーン段Ｃ１の出力信号がゲートに印加され、第１端が第１電源Ｖ_バッテリに連結され、第２端が出力ポートＶ_{ＯＵＴ，Ｄ４}に連結されている。ＮＭＯＳである第２トランジスタＭＮは、前記インバータ段ＤＮ１の出力信号がゲートに印加され、第１端が前記第１電源Ｖ_バッテリよりも低い第２電源（ＧＮＤ）に連結され、第２端が前記出力ポートＶ_{ＯＵＴ，Ｄ４}に連結されている。

以下、第２実施形態に係る構成の動作を説明する。一般的に、ＰＭＯＳは、ＮＭＯＳに比べてｍｏｂｉｌｉｔｙが低いために、２つのトランジスタが同一性能を有するためには、ＰＭＯＳとＮＭＯＳとのサイズ比を約２．５：１にせねばならないということを前述した。この場合、ＰＭＯＳの入力インピーダンスは、ＮＭＯＳの入力インピーダンスに比べて減少する。このような原理が、図９の第１及び第２トランジスタＭＰ、ＭＮにも同様に適用されるとすれば、ＭＰの入力インピーダンスは、ＭＮの入力インピーダンスに比べて小さな値を有するので、ＭＰを駆動するための電力は、ＭＮを駆動するための電力に比べて、大きな値を有さなければならない。

したがって、ＭＰが正常に駆動されるために、ＤＰ１、ＤＰ２、ＤＰ３が必要であれば、ＭＮが正常に駆動されるためには、ＤＮ１のみ存在してもＭＰと同じレベルに駆動が可能となる。このような図９の場合は、図６の第１実施形態と異なり、ＤＮ２とＤＮ３とが除去されるので、ＤＮ２及びＤＮ３で発生した貫通電流であるＩ_{Ｓ，ＤＮ２}とＩ_{Ｓ，ＤＮ３}とが除去される。したがって、全体システムの側面から見る時、消費電力が減少し、回路がより簡素化され、回路の面積も減少するという利点がある。

図１０は、本発明の第３実施形態に係るインバータチェーン回路の構成図である。このような第３実施形態に係るインバータチェーン回路３００は、基準インバータＤ１、第１インバータチェーンＣ１、第２インバータチェーンＣ２、Ｐ型の第１トランジスタＭＰ、Ｎ型の第２トランジスタＭＮを含む。

図１０は、図６の変形例であって、それぞれのインバータチェーンＣ１、Ｃ２は、図６のような３段ではない２段のインバータで構成されており、残りの１段の代わりに、基準インバータＤ１が配されている。基準インバータの意味は、前述したように、ＰＭＯＳとＮＭＯＳとのサイズ比を約２．５：１にして具現することができる。第１及び第２トランジスタＭＰ、ＭＮのサイズ比も、前記第１実施形態のように、２．５：１であって、２つのトランジスタの強度は同一であると仮定する。

このような図１０の基準インバータＤ１は、入力ポートＶ_ＩＮと２つのインバータチェーンＣ１、Ｃ２との間に配され、入力信号を増幅して、前記第１及び第２インバータチェーンＣ１、Ｃ２に個別印加する。このような第３実施形態は、入力端の変形以外には、第１実施形態と同一である。

このように、図１０は、図６と比べる時、最初の段を２つの部分に区分せず、１つのインバータとして具現したものであって、このようにする場合、図７に比べて、全体回路図が簡略になる利点がある。この際、第１及び第２トランジスタＭＰ、ＭＮの間に貫通電流を防止する入力波形の生成は、前記第１実施形態のように、それぞれのインバータＤＰ２、ＤＰ３、ＤＮ２、ＤＮ３を構成しているＮＭＯＳ及びＰＭＯＳのサイズ比を調節して具現可能である。

図１１は、本発明の第４実施形態に係るインバータチェーン回路の構成図である。このような第４実施形態に係るインバータチェーン回路４００は、第１及び第２基準インバータＤ１、Ｄ２、第１及び第２インバータＤＰ３、ＤＮ３、Ｐ型の第１トランジスタＭＰ、Ｎ型の第２トランジスタＭＮを含む。

第１及び第２基準インバータＤ１、Ｄ２は、入力ポートＶ_ＩＮから提供された入力信号を増幅出力し、互いにカスケード連結されてインバータチェーンを形成する。ここで、基準インバータの個数は、２個またはそれ以上になりうる。

第１インバータＤＰ３は、前記インバータチェーンの出力信号、すなわち、第２基準インバータＤ２の出力信号が印加される。第１インバータＤＰ３は、Ｎ型トランジスタに対するＰ型トランジスタのサイズ比が基準値よりも大きな第１グループのインバータ１であって、Ｐ型の強度がＮ型よりも大きな形態を有する。これは、Ｐ型トランジスタとＮ型トランジスタとのサイズ比を４：１にして具現することができる。

第２インバータＤＮ３も、第２基準インバータＤ２の出力信号が印加される。このような第２インバータＤＮ３は、Ｎ型トランジスタに対するＰ型トランジスタのサイズ比が前記基準値よりも小さな第２グループのインバータ２であって、Ｎ型の強度がＰ型よりも大きな形態を有する。これは、Ｐ型トランジスタとＮ型トランジスタとのサイズ比を１：１にして具現することができる。

ＰＭＯＳである第１トランジスタＭＰは、前記第１インバータＤＰ３の出力信号がゲートに印加され、第１端が第１電源Ｖ_バッテリに連結され、第２端が出力ポートＶ_{ＯＵＴ，Ｄ４}に連結されている。ＮＭＯＳである第２トランジスタＭＮは、前記第２インバータＤＮ３の出力信号がゲートに印加され、第１端が前記第１電源Ｖ_バッテリよりも低い第２電源（ＧＮＤ）に連結され、第２端が前記出力ポートＶ_{ＯＵＴ，Ｄ４}に連結されている。第１及び第２トランジスタＭＰ、ＭＮのサイズ比は、２．５：１である。すなわち、第１及び第２トランジスタＭＰ、ＭＮは、前記基準値のサイズ比を有し、２つのトランジスタの強度は同一であると仮定する。

２つのインバータＤＰ３、ＤＭ３の構成によれば、第１トランジスタＭＰのゲートに印加される信号は、０．５よりも大きなデューティーで、第２トランジスタＭＮのゲートに印加される信号は、０．５よりも小さなデューティーで駆動させることができる。これにより、図７と類似した効果が得られる。但し、２つのトランジスタにそれぞれ入力される波形間のデューティー差は、図７よりも狭くなる。すなわち、ｔ１とｔ２との間の間隔、ｔ３とｔ４との間の間隔は、図７よりも狭くなる。

以上のような第４実施形態は、図１０の第３実施形態を変形した実施形態であって、第１及び第２トランジスタＭＰ、ＭＮの入力波形を異なるように形成するために、分けたインバータチェーンをＤＰ３及びＤＮ３のみで限定した場合である。この場合は、図６及び図１０による実施形態とは異なって、Ｄ１及びＤ２の駆動端は、ＭＰ及びＭＮが共同として使うようになり、ＤＰ３及びＤＮ３は、ＭＮ及びＭＰの入力波形を異ならせるための個別駆動端として使われる。

図１１は、前記図６及び図１０の場合と比べて時、回路がさらに簡素になる長所がある。もちろん、ＭＰ及びＭＮの入力波形を異なるようにする容易性の側面から見る場合、図１１よりは図１０が、図１０よりは図６が優れている。

図１２は、本発明の第５実施形態に係るインバータチェーン回路の構成図である。このような図１２は、図９と図１１とを変形したさらに他の実施形態を示す。このような第５実施形態に係るインバータチェーン回路５００は、基準インバータＤ１、インバータチェーンＣ１、第１トランジスタＭＰ、第２トランジスタＭＮを含む。

基準インバータＤ１は、入力ポートＶ_ＩＮから提供された入力信号を増幅出力し、同じ強度を有するＮ型とＰ型とのトランジスタで構成される。すなわち、基準インバータＤ１は、前記のように、Ｎ型トランジスタに対するＰ型トランジスタのサイズ比が基準値を有するように構成される。このために、Ｄ１を構成するＰＭＯＳとＮＭＯＳとのサイズ比を２．５：１で具現する。

そして、インバータチェーンＣ１は、前記基準インバータＤ１の出力信号が印加され、Ｎ型とＰ型とのトランジスタで構成されたインバータＤＰ１、ＤＰ２が複数の段でカスケード連結されている。

ＰＭＯＳである第１トランジスタＭＰは、前記インバータチェーンＣ１の出力信号がゲートに印加され、第１端が第１電源Ｖバッテリに連結され、第２端が出力ポートＶ_{ＯＵＴ，Ｄ４}に連結されている。ＮＭＯＳである第２トランジスタＭＮは、前記基準インバータの出力信号がゲートに印加され、第１端が前記第１電源Ｖ_バッテリよりも低い第２電源（ＧＮＤ）に連結され、第２端が前記出力ポートに連結されている。この第１及び第２トランジスタＭＰ、ＭＮのサイズ比は、２．５：１であって、２つのトランジスタの強度は同一であると仮定する。

ここで、前記の他の実施形態のように、インバータチェーンＣ１の最後段インバータＤＰ２は、第１グループのインバータ１で構成され、インバータチェーンＣ１を構成するインバータは、第１グループと第２グループとのインバータが互いに交番される形態でカスケード連結される。これにより、前記第１トランジスタＭＰのゲートに印加される信号は、０．５よりも大きなデューティーを有する。もちろん、第２トランジスタＭＮのゲートに印加される信号は、初期入力信号のデューティー（０．５）をそのまま保持する。このような方法で、２つのトランジスタＭＰ、ＭＮに印加される入力信号のデューティーを異なるように設定することによって、２つのトランジスタＭＰ、ＭＮの同時ターンオンを防止することができる。

このような図１２の構成の場合、図９でのように、ＭＮの入力インピーダンスは、ＭＰに比べて高く形成されるので、ＭＮがＭＰに比べてさらに容易に駆動されるという利点がある。したがって、図１２では、基準インバータＤ１から直接に駆動信号を入力され、入力インピーダンスが相対的に低いＭＰは、ＤＰ２及びＤＰ３を経ながら、追加的な電力増幅を行った後で駆動される。この際、ＭＰ及びＭＮの同時ターンオンによる貫通電流の発生を阻むためには、主にＭＰの入力波形を調節しなければならず、その原理は、前記第１実施形態の場合を参照する。

以上のような本発明の実施形態によれば、電力増幅器に電源を供給する装置であるサプライモジュレータを構成しているインバータチェーン（クラスＤチェーン）の内部のＮＭＯＳ及びＰＭＯＳに印加される電圧信号を互いに異ならせうる。これにより、ＮＭＯＳとＰＭＯＳとの同時ターンオンを防止し、貫通電流の問題を最小化して、電力増幅器の効率を向上させ、システム全体の消費電力を最小化することができる。

本発明は、図面に示された実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。

本発明は、貫通電流制御のためのインバータチェーン回路に利用されうる。

Claims (4)

1. 入力ポートから提供された入力信号を増幅出力し、Ｎ型トランジスタに対するＰ型トランジスタのサイズ比が既定の基準値を有するように構成された基準インバータが複数の段で形成されたインバータチェーン段と、
   前記入力信号を増幅出力し、前記基準インバータが一段で形成されたインバータ段と、
   前記インバータチェーン段の出力信号がゲートに印加され、第１端が第１電源に連結され、第２端が出力ポートに連結されたＰ型の第１トランジスタと、
   前記インバータ段の出力信号がゲートに印加され、第１端が前記第１電源よりも低い第２電源に連結され、第２端が前記出力ポートに連結されたＮ型の第２トランジスタと、
   を含む貫通電流制御のためのインバータチェーン回路。
2. 入力ポートから提供された入力信号を増幅出力し、Ｎ型トランジスタに対するＰ型トランジスタのサイズ比が既定の基準値を有するように構成された基準インバータと、
   前記基準インバータの出力信号が印加され、Ｎ型とＰ型とのトランジスタで構成されたインバータが複数の段で形成されたインバータチェーンと、
   前記インバータチェーンの出力信号がゲートに印加され、第１端が第１電源に連結され、第２端が出力ポートに連結されたＰ型の第１トランジスタと、
   前記基準インバータの出力信号がゲートに印加され、第１端が前記第１電源よりも低い第２電源に連結され、第２端が前記出力ポートに連結されたＮ型の第２トランジスタと、を含み、
   前記インバータチェーンは、Ｎ型トランジスタに対するＰ型トランジスタのサイズ比が既定の基準値よりも大きな第１グループのインバータ、及び前記サイズ比が基準値よりも小さな第２グループのインバータを含むＭ（Ｍは、２以上の整数）個のインバータが互いに交番される形態でカスケード連結されるが、前記インバータチェーンの最後段インバータは、前記第１グループのインバータで構成された貫通電流制御のためのインバータチェーン回路。
3. 前記第１トランジスタのゲートに印加される信号は、０．５よりも大きなデューティーを有する、請求項２に記載の貫通電流制御のためのインバータチェーン回路。
4. 前記第１及び第２トランジスタは、前記基準値のサイズ比を有する、請求項１または請求項３に記載の貫通電流制御のためのインバータチェーン回路。