KR20150069924A - 관통 전류 제어를 위한 인버터 체인 회로 - Google Patents

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Abstract

본 발명은 관통 전류 제어를 위한 인버터 체인 회로에 관한 것이다. 본 발명에 따르면, 입력 포트에서 분기된 입력 신호가 개별 인가되고, N형과 P형의 트랜지스터로 구성된 인버터가 복수의 단으로 형성된 각각의 제1 및 제2 인버터 체인과, 상기 제1 인버터 체인의 출력 신호가 게이트로 인가되고 제1단이 제1 전원에 연결되며 제2단이 출력 포트에 연결된 P형의 제1 트랜지스터, 및 상기 제2 인버터 체인의 출력 신호가 게이트로 인가되고 제1단이 상기 제1 전원보다 낮은 제2 전원에 연결되며 제2단이 상기 출력 포트에 연결된 N형의 제2 트랜지스터를 포함하며, 상기 제1 및 제2 인버터 체인은, N형 트랜지스터에 대한 P형 트랜지스터의 사이즈 비가 기 설정된 기준치보다 큰 제1 그룹의 인버터 및 상기 사이즈 비가 기준치보다 작은 제2 그룹의 인버터를 포함하는 M(M은 2 이상의 정수)개의 인버터가 상호 교번되는 형태로 캐스케이드 연결되되, 상기 제1 인버터 체인의 최후단 인버터는 상기 제1 그룹의 인버터, 상기 제2 인버터 체인의 최후단 인버터는 상기 제2 그룹의 인버터로 구성된 관통 전류 제어를 위한 인버터 체인 회로를 제공한다.
상기 관통 전류 제어를 위한 인버터 체인 회로에 따르면, 관통 전류를 줄일 수 있게 되어 전력 증폭기의 효율을 높일 수 있게 되고 나아가 전체 시스템 효율을 높일 수 있는 효과를 얻을 수 있다.

Description

관통 전류 제어를 위한 인버터 체인 회로{Inverter chain circuit for controlling shoot-through current}
본 발명은 관통 전류 제어를 위한 인버터 체인 회로에 관한 것으로서, 보다 상세하게는 관통 전류의 문제를 최소화하여 시스템의 효율을 향상시키는 관통 전류 제어를 위한 인버터 체인 회로에 관한 것이다.
일반적인 전력 증폭기의 경우 전원 전압이 항상 고정되어 있어야 한다. 그러나 최근 개발된 폴라(Polar) 송신단은 전원 전압의 크기를 교류 입력 신호(RFIN)의 포락선 신호와 동일하게 해줌에 따라 전력 증폭기에서 소모되는 전력을 최소화한다. 이를 위해서는 전원 전압이 교류 입력 신호(RFIN)의 포락선 신호와 동일한 크기로 변화해야 한다.
도 1은 일반적인 폴라 송신단을 위한 서플라이 모듈레이터의 구성도이다. 서플라이 모듈레이터(Supply Modulator)는 고정된 전압을 출력하는 배터리와 연결되며, 배터리에서 출력되는 전압(VBATTERY)을 교류 입력 신호(RFIN)의 포락선 전압으로 변환시켜 주는 역할을 한다.
도 2는 도 1에 도시된 서플라이 모듈레이터의 입출력 신호를 상세히 설명하는 도면이다. 폴라 송신단을 위해서는 신호 분리기(Signal splitter)가 필요하다. 신호 분리기는 교류 입력 신호(RFIN)로부터 포락선 신호(R(t)) 및 위상 정보를 포함하고 있는 고주파 신호(θ(t))를 각각 생성한다. 이때, 고주파 신호(θ(t))는 전력 증폭기(Power Amplifier)의 입력으로 사용되며, 포락선 신호(R(t))는 서플라이 모듈레이터(supply modulator)의 입력으로 사용된다.
도 3은 도 2에 도시된 서플라이 모듈레이터를 상세히 설명하는 도면이다. 포락선 신호는 Class AB 회로로 입력되며, Class AB의 출력 신호는 Buffer를 거쳐 Comparator에 입력된다. 그리고, Comparator의 출력은 Class-D Chain을 구동하기 위한 Driver의 입력으로 사용된다. Supply Modulator의 동작 원리는 기 공지되어 있어 상세한 설명은 생략하며, Class-D Chain의 동작에 대하여 살펴보기로 한다.
도 4는 일반적인 Class-D Chain을 나타내는 회로도이다. Class-D Chain는 이름 그대로 복수의 Class-D(인버터)가 캐스케이드(Cascade)로 연결된 구조로서, 아날로그 관점에서의 인버터 체인을 의미한다.
도 4는 총 4개의 Class-D(D1, D2, D3, D4)가 캐스케이드 연결된 예로서 그 개수는 설계자의 목적에 따라 달라질 수 있다. VIN은 Driver에서 출력되는 Class-D Chain의 입력 전압을 나타내며, VOUT , D4는 Class-D Chain의 최종단인 D4의 출력 전압을 나타낸다.
이와 같이 복수의 Class-D를 캐스케이드 연결하여 체인으로 사용하는 것은 VIN을 순차적으로 증폭시켜서 최종 출력 전력을 높이기 위한 것으로서, Class-D의 최종 단(D4)의 출력과 연결되는 부하(Load)의 임피던스가 매우 낮거나 최종 단(D4의 출력이 높아야 하는 경우 사용된다. 따라서, Driver의 출력 전력과 Class-D Chain의 출력 전력이 차이 클수록 Class-D Chain을 구성하는 Class-D의 개수는 증가하게 된다.
도 5는 도 4에 의한 종래에 따른 Class-D Chain의 문제점을 설명하기 위한 도면이다. 도 5의 VIN , D4는 도 4에 도시된 최종 단(D4)의 입력 전압 파형을 나타낸다. Class-D의 입력 파형은 이상적으로는 구형파가 되어야 하지만, 현실적으로는 도 5와 같이 일정한 기울기(상승 에지, 하강 에지)를 가지는 구형파로 형성된다.
이와 같이, Class-D에 인가되는 입력 파형이 일정한 기울기를 가지고 상승하거나 혹은 하강하게 되면, Class-D를 형성하고 있는 PMOS와 NMOS가 동시에 턴-온 되는 구간(회색 음영 부분)이 발생한다. 그 이유는 다음을 참조한다.
도 4의 D4를 구성하는 두 트랜지스터 중 상부의 PMOS는 그 문턱 전압(VP , TH) 이하의 신호 입력 시에 턴 온되고, 하부의 NMOS는 그 문턱 전압(VN , TH) 이상의 신호 입력 시에 턴 온된다. 따라서, 입력 신호가 VN , TH 이상 및 VP , TH 이하인 구간에서는 두 트랜지스터가 모두 턴 온된다.
이와 같이 PMOS와 NMOS가 동시에 턴 온 되면, 전원 전압인 VBATTERY로부터 PMOS 및 NMOS를 차례로 거쳐 접지(GND)로 흐르는 전류 즉, 관통 전류(Shoot-Through Current)가 발생하게 된다. 관통 전류는 전력 증폭기로 공급되는 전류가 아니라 Class-D에서 소모되는 전류이기 때문에, 전체 시스템의 효율을 저하시키는 요인이 된다. 특히 최종 단인 도 4의 D4에서는 앞 단에 비하여 PMOS 및 NMOS의 크기가 상대적으로 크기 때문에 관통 전류에 의한 전력 소모 역시 가장 크게 형성된다. 물론, 앞단인 D1, D2, D3 역시 관통 전류가 존재하게 된다. 도 4에서 D1, D2, D3, 및 D4에 흐르는 관통 전류는 IS , D1, IS , D2, IS , D3 및 IS , D4로 나타내고 있다.
이상과 같은 폴라 송신단의 경우는 전체 시스템의 전력 변환 효율을 높이기 위하여 제안된 구조이다. 실제로 폴라 송신단을 사용하게 될 경우 전력 증폭기에서의 전력 변환 효율은 개선시킬 수 있으나, 상기와 같이 기술한 서플라이 모듈레이터에서의 전력 누수로 인하여 실제로 전체 시스템 차원에서의 전력 변환 효율 개선은 미미한 수준이다.
본 발명의 배경이 되는 기술은 한국공개특허 제2001-0015460호(2001.02.26 공개)에 개시되어 있다.
본 발명은 관통 전류의 문제를 최소화하여 전력 증폭기의 효율을 향상시킬 수 있는 관통 전류 제어를 위한 인버터 체인 회로를 제공하는데 목적이 있다.
본 발명은, 입력 포트에서 분기된 입력 신호가 개별 인가되고, N형과 P형의 트랜지스터로 구성된 인버터가 복수의 단으로 형성된 각각의 제1 및 제2 인버터 체인과, 상기 제1 인버터 체인의 출력 신호가 게이트로 인가되고 제1단이 제1 전원에 연결되며 제2단이 출력 포트에 연결된 P형의 제1 트랜지스터, 및 상기 제2 인버터 체인의 출력 신호가 게이트로 인가되고 제1단이 상기 제1 전원보다 낮은 제2 전원에 연결되며 제2단이 상기 출력 포트에 연결된 N형의 제2 트랜지스터를 포함하며, 상기 제1 및 제2 인버터 체인은, N형 트랜지스터에 대한 P형 트랜지스터의 사이즈 비가 기 설정된 기준치보다 큰 제1 그룹의 인버터 및 상기 사이즈 비가 기준치보다 작은 제2 그룹의 인버터를 포함하는 M(M은 2 이상의 정수)개의 인버터가 상호 교번되는 형태로 캐스케이드 연결되되, 상기 제1 인버터 체인의 최후단 인버터는 상기 제1 그룹의 인버터, 상기 제2 인버터 체인의 최후단 인버터는 상기 제2 그룹의 인버터로 구성된 관통 전류 제어를 위한 인버터 체인 회로를 제공한다.
여기서, 상기 입력 포트와 두 인버터 체인의 사이에 배치되고, 상기 입력 신호를 증폭하여 상기 제1 및 제2 인버터 체인에 개별 인가하는 기준 인버터를 더 포함하고, 상기 기준 인버터는 상기 기준치의 사이즈 비를 갖는 N형과 P형의 트랜지스터로 구성될 수 있다.
또한, 본 발명은, 입력 포트에서 제공된 입력 신호를 증폭 출력하고, N형 트랜지스터에 대한 P형 트랜지스터의 사이즈 비가 기 설정된 기준치를 갖도록 구성된 기준 인버터가 복수의 단으로 형성된 인버터 체인과, 상기 인버터 체인의 출력 신호가 인가되며, N형 트랜지스터에 대한 P형 트랜지스터의 사이즈 비가 상기 기준치보다 큰 제1 인버터와, 상기 인버터 체인의 출력 신호가 인가되며, N형 트랜지스터에 대한 P형 트랜지스터의 사이즈 비가 상기 기준치보다 작은 제2 인버터와, 상기 제1 인버터의 출력 신호가 게이트로 인가되고 제1단이 제1 전원에 연결되며 제2단이 출력 포트에 연결된 P형의 제1 트랜지스터, 및 상기 제2 인버터의 출력 신호가 게이트로 인가되고 제1단이 상기 제1 전원보다 낮은 제2 전원에 연결되며 제2단이 상기 출력 포트에 연결된 N형의 제2 트랜지스터를 포함하는 관통 전류 제어를 위한 인버터 체인 회로를 제공한다.
여기서, 상기 제1 트랜지스터의 게이트로 인가되는 신호는 0.5보다 큰 듀티를 가지며, 상기 제2 트랜지스터의 게이트로 인가되는 신호는 0.5보다 작은 듀티를 가질 수 있다.
또한, 상기 제1 및 제2 트랜지스터는 상기 기준치의 사이즈 비를 가질 수 있다.
그리고, 본 발명은 입력 포트에서 제공된 입력 신호를 증폭 출력하고, N형 트랜지스터에 대한 P형 트랜지스터의 사이즈 비가 기 설정된 기준치를 갖도록 구성된 기준 인버터가 복수의 단으로 형성된 인버터 체인단과, 상기 입력 신호를 증폭 출력하고 상기 기준 인버터가 한 단으로 형성된 인버터단과, 상기 인버터 체인단의 출력 신호가 게이트로 인가되고 제1단이 제1 전원에 연결되며 제2단이 출력 포트에 연결된 P형의 제1 트랜지스터, 및 상기 인버터단의 출력 신호가 게이트로 인가되고 제1단이 상기 제1 전원보다 낮은 제2 전원에 연결되며 제2단이 상기 출력 포트에 연결된 N형의 제2 트랜지스터를 포함하는 관통 전류 제어를 위한 인버터 체인 회로를 제공한다.
또한, 본 발명은, 입력 포트에서 제공된 입력 신호를 증폭 출력하고, N형 트랜지스터에 대한 P형 트랜지스터의 사이즈 비가 기 설정된 기준치를 갖도록 구성된 기준 인버터와, 상기 기준 인버터의 출력 신호가 인가되며, N형과 P형의 트랜지스터로 구성된 인버터가 복수의 단으로 형성된 인버터 체인과, 상기 인버터 체인의 출력 신호가 게이트로 인가되고 제1단이 제1 전원에 연결되며 제2단이 출력 포트에 연결된 P형의 제1 트랜지스터, 및 상기 기준 인버터의 출력 신호가 게이트로 인가되고 제1단이 상기 제1 전원보다 낮은 제2 전원에 연결되며 제2단이 상기 출력 포트에 연결된 N형의 제2 트랜지스터를 포함하며, 상기 인버터 체인은, N형 트랜지스터에 대한 P형 트랜지스터의 사이즈 비가 기 설정된 기준치보다 큰 제1 그룹의 인버터 및 상기 사이즈 비가 기준치보다 작은 제2 그룹의 인버터를 포함하는 M(M은 2 이상의 정수)개의 인버터가 상호 교번되는 형태로 캐스케이드 연결되되, 상기 인버터 체인의 최후단 인버터는 상기 제1 그룹의 인버터로 구성된 관통 전류 제어를 위한 인버터 체인 회로를 제공한다.
여기서, 상기 제1 트랜지스터의 게이트로 인가되는 신호는 0.5보다 큰 듀티를 가질 수 있다.
또한, 상기 제1 및 제2 트랜지스터는 상기 기준치의 사이즈 비를 가질 수 있다.
본 발명에 따른 관통 전류 제어를 위한 인버터 체인 회로에 따르면, 관통 전류를 줄일 수 있게 되어 전력 증폭기의 효율을 높일 수 있게 되고 나아가 전체 시스템 효율을 높일 수 있는 효과를 얻을 수 있다.
도 1은 일반적인 폴라 송신단을 위한 서플라이 모듈레이터의 구성도이다.
도 2는 도 1에 도시된 서플라이 모듈레이터의 입출력 신호를 상세히 설명하는 도면이다.
도 3은 도 2에 도시된 서플라이 모듈레이터를 상세히 설명하는 도면이다.
도 4는 일반적인 Class-D Chain을 나타내는 회로도이다.
도 5는 도 4에 의한 종래에 따른 Class-D Chain의 문제점을 설명하기 위한 도면이다.
도 6은 본 발명의 제1 실시예에 따른 인버터 체인 회로의 구성도이다.
도 7은 도 6의 인버터 체인의 구성에 의한 두 트랜지스터의 입력 신호를 나타낸다.
도 8은 도 6의 제1 트랜지스터 측 인버터 체인의 동작 그래프의 예이다.
도 9 내지 도 12는 본 발명의 제2 내지 제5실시예에 따른 인버터 체인 회로의 구성도이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
이하에서는 관통 전류를 최소화할 수 있는 인버터 체인 회로에 관하여 상세히 설명한다. 본 발명의 실시예에서 인버터 체인이란 Class-D Chain을 의미하는 것이며 설명의 편의를 위해 인버터 체인으로 명명한다. 본 실시예의 경우 인버터 체인을 구성하고 있는 PMOS 및 NMOS의 입력 신호를 서로 분리해 줌으로써 PMOS 및 NMOS가 동시에 턴 온 되는 구간을 최소화하고 이를 통해 관통 전류를 최소화한다.
본 실시예에서 트랜지스터의 종류는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 예시한다. 물론 상기의 트랜지스터의 종류는 단지 하나의 실시예에 불과한 것으로서 BJT(Bipolar Junction Transistor) 등의 다른 트랜지스터에 대해서도 적용될 수 있다.
도 6은 본 발명의 제1 실시예에 따른 인버터 체인 회로의 구성도이다. 도 6은 종래의 도 4의 회로와 달리, 인버터 D1은 DP1과 DN1로 분리된다. D2 및 D3 역시 DP2와 DN2, DP3과 DN3로 분리된다. 최종적으로 인버터 DP3은 PMOS 트랜지스터인 MP를 구동시키고, 인버터 DN3은 NMOS 트랜지스터인 MN을 구동시킨다. 결과적으로 도 6은 MP와 MN의 입력 파형을 서로 다르게 독립적으로 형성할 수 있다.
이러한 도 6의 구성을 보다 상세히 설명하면 다음과 같다. 본 발명의 제1 실시예에 따른 인버터 체인 회로(100)는 제1 인버터 체인(C1), 제2 인버터 체인(C2), P형의 제1 트랜지스터(MP), N형의 제2 트랜지스터(MN)을 포함한다.
여기서, 제1 인버터 체인(C1)과 제2 인버터 체인(C2)에는 입력 포트(VIN)에서 분기된 입력 신호가 각각 인가되고, 각각의 입력 신호를 개별 증폭하여 제1 트랜지스터(MP) 및 제2 트랜지스터(MN)로 각각 제공한다. 인버터 체인은 복수의 인버터로 구성되고, 인버터 체인에 입력된 신호는 각 단의 인버터를 거쳐 점점 증폭되어 출력된다.
제1 및 제2 인버터 체인(C1,C2)은 복수의 인버터들이 캐스케이드 연결된 형태이다. 제1 인버터 체인(C1)은 DP1, DP2, DP3를 포함한 3단으로 형성되고, 제2 인버터 체인(C2) 또한 DN1, DN2, DN3를 포함한 3단으로 형성되어 있다. 여기서, 각 인버터의 구성은 N형과 P형의 트랜지스터(NMOS, PMOS)로 구성된 일반적인 인버터 구성으로서 상세한 설명은 생략한다.
그리고, PMOS인 제1 트랜지스터(MP)는 제1 인버터 체인(C1)의 출력 신호가 게이트로 인가되며, 제1단이 제1 전원(VBATTERY)에 연결되고 제2단이 출력 포트(VOUT,D4)에 연결되어 있다. NMOS인 제2 트래지스터(MN)는 제2 인버터 체인(C2)의 출력 신호가 게이트로 인가되며, 제1단이 상기 제1 전원(VBATTERY)보다 낮은 제2 전원(GND)에 연결되고 제2단이 상기 출력 포트(VOUT , D4)에 연결되어 있다.
제1 실시예에서는 인버터에 포함된 N형과 P형 트랜지스터의 크기의 비를 인버터 단 별로 달리 구성하여 제1 및 제2 트랜지스터(MP,MN)가 동시 턴 온되는 것을 방지하고 그에 따른 관통 전류의 문제를 최소화한다. 만약 두 트랜지스터(MP,MN)가 동시에 턴 온되면, VBATTERY(VDD)로부터 제1 트랜지스터(MP) 및 제2 트랜지스터(MN)를 차례로 거쳐 접지(GND)로 전류가 흐르게 되면 이 전류를 관통 전류라 한다. 이에 관한 상세한 설명은 앞서 도 5의 설명을 참조한다.
도 6에서 인버터에 부여된 ①은 제1 그룹의 인버터, ②는 제2 그룹의 인버터를 의미한다. 제1 그룹의 인버터(①)는 N형 트랜지스터에 대한 P형 트랜지스터의 사이즈 비가 기 설정된 기준치보다 큰 인버터를 나타낸다. 이러한 경우 P형 트랜지스터의 강도가 N형 트랜지스터의 강도보다 크게 된다.
반대로 제2 그룹의 인버터(②)는 N형 트랜지스터에 대한 P형 트랜지스터의 사이즈 비가 기준치보다 작은 인버터를 나타내며, 이러한 경우 N형 트랜지스터의 강도가 P형 트랜지스터의 강도보다 크게 된다.
여기서, 상기 사이즈 비가 기준치라 하는 것은 N형 트랜지스터와 P형 트랜지스터의 성능(특성)을 동일하게 하는 사이즈(크기) 비를 나타낸다. 통상적으로 P형 트랜지스터 : N형 트랜지스터의 크기 비를 2.5 : 1로 하면 두 트랜지스터의 성능(특성)이 동일해지며 이에 관해서는 후술할 것이다.
쉬운 예로서, 인버터의 구성 시에, P형 트랜지스터 : N형 트랜지스터의 크기 비를 4 : 1로 하는 경우, 상기 기준치에 대응하는 2.5 : 1일 때보다 상대적으로 P형 트랜지스터의 크기가 커지는 것으로서 이는 제1 그룹으로 볼 수 있다. 또한, P형 트랜지스터 : N형 트랜지스터의 크기 비를 1 : 1로 하는 경우, 상기 기준치에 대응하는 2.5 : 1일 때보다 상대적으로 P형 트랜지스터의 크기가 작아지는 것으로서 이는 제2 그룹의 인버터로 볼 수 있다.
다시 도 6에서 제1 및 제2 인버터 체인(C1, C2)은 각각 제1 그룹의 인버터(①) 및 제2 그룹의 인버터(②)를 포함하는 M(M은 2 이상의 정수)개의 인버터가 상호 교번되는 형태로 연결된 형태를 가진다. 도 6은 M=3인 예이다.
여기서 M의 개수와 관계없이 제1 인버터 체인(C1)의 최후단 인버터는 P형의 강도가 N형보다 큰 제1 그룹의 인버터(①)로 구성하면 된다. 예를 들어 M=2인 경우는 제1 인버터 체인에 두 단의 인버터가 존재하게 되며 첫 번째 단의 인버터는 제2 그룹으로, 두 번째 단의 인버터는 제1 그룹의 인버터로 구성하면 된다. 이와 유사한 원리로, 제2 인버터 체인(C2) 또한 M의 개수와 관계없이 최후단 인버터를 제2 그룹의 인버터(②)로 구성하면 된다.
트랜지스터의 강도는 채널 저항과 관련된 요소이며, 채널 저항은 트랜지스터 크기에 의해 결정된다. 트랜지스터의 크기가 커지면 채널 저항은 감소하고 트랜지스터의 강도(성능)가 높아진다.
그런데, 일반적으로 PMOS는 NMOS에 비하여 mobility가 낮기 때문에 PMOS와 NMOS가 동일한 채널저항(성능)을 가지기 위해서는 PMOS의 크기가 NMOS보다 약 2.5배 커져야 한다. 이하에서, 도 6에 도시된 PMOS의 제1 트랜지스터(MP) 및 NMOS의 제2 트랜지스터(MN)의 크기 비는 2.5 : 1인 것으로 가정한다. 즉, 제1 및 제2 트랜지스터는 상호 상기 기준치의 사이즈 비를 가지며 따라서 그 강도는 동일한 것으로 가정한다.
이와 대비하여, 앞서 상술한 예에서와 같이, P형의 강도가 N형보다 큰 제1 그룹의 인버터(①)의 경우, 이를 구성하는 P형 트랜지스터 : N형 트랜지스터의 사이즈 비를 4:1로 가정하고, P형의 강도가 N형보다 작은 제2 그룹의 인버터(②)의 경우, 이를 구성하는 P형 트랜지스터 : N형 트랜지스터의 사이즈 비는 1:1로 가정한다. 물론, 트랜지스터의 크기 비가 1:1이라 하더라도, 실질적인 PMOS와 NMOS 간의 mobility 차이에 의하여, P형의 강도는 N형에 비하여 작아지게 됨은 자명하다.
이하에서는 상기의 내용을 바탕으로 관통 전류가 최소화되는 과정을 설명한다. 도 7은 도 6의 인버터 체인의 구성에 의한 제1 및 제2 트랜지스터의 입력 신호를 나타낸다.
도 7에서 VIN , MP은 제1 트랜지스터(MP)의 입력 신호, VIN , MN은 제2 트랜지스터(MN)의 입력 신호이다. 또한, VP , TH는 제1 트랜지스터(MP)의 문턱 전압, VN , TH는 제2 트랜지스터(MN)의 문턱 전압을 나타낸다. 참고로, 제1 트랜지스터(MP)는 VP , TH 이하의 입력 신호가 입력될 때 턴 온되고, 제2 트랜지스터(MN)는 VN , TH 이상의 입력 신호가 입력되면 턴 온된다.
결론부터 설명하면, 본 실시예의 경우 도 7과 같이 두 트랜지스터(MP,MN)에 입력되는 입력 신호를 VIN , MP과 VIN , MN으로 개별 형성할 수 있고, 그 듀티 또한 상이하게 형성하여, 두 트랜지스터가 동시에 턴 온되는 것을 방지한다. 그 원리는 다음과 같다.
두 트랜지스터(MP,MN)가 동시에 턴 온되는 것을 회피하기 위해서는 제1 트랜지스터(MP)의 게이트로 인가되는 입력 파형은 듀티가 0.5 보다 커야 하고, 제2 트랜지스터(MN)의 게이트로 인가되는 입력 파형은 듀티가 0.5보다 작아야 한다. 그 듀티 차는 도 7을 통하여 확인할 수 있다.
도 7의 하단에 표시된 바와 같이, 제1 트랜지스터(MP)가 턴 온되는 구간과, 제2 트랜지스터(MN)가 턴 온되는 구간은 서로 중복되지 않으며, 두 트랜지스터의 턴 온되는 구간에 시간 차가 존재함을 알 수 있다. t1 시점에는 제1 트랜지스터(MP)에 VP , TH 이상의 입력 신호가 인가되면서 MP는 턴 오프되고, t2 시점에는 제2 트랜지스터(MN)에 VN , TH 이상의 입력 신호가 인가되면서 MN은 턴 온된다. 즉, MP가 먼저 턴 오프된 다음 MN이 턴온된다.
다시, t3 시점에 이르면 제2 트랜지스터(MN)에 VN , TH 이하의 입력 신호가 인가되면서 MN은 턴 오프되고, t4 시점에서는 제1 트랜지스터(MP)에 VP , TH 이하의 입력 신호가 인가되면서 MP는 턴 온된다. 즉, MN이 먼저 턴 오프된 다음 MP가 턴온된다.
이렇게 각 트랜지스터에 입력되는 신호에 대한 듀티가 조절된 이유는, 각 트랜지스터의 앞 단에 배치된 인버터 체인의 구성과 관계된다. 도 6에서 제1 트랜지스터(MP)의 입력 파형의 듀티를 0.5 이상이 되도록 하기 위해서는 이를 구동하는 DP1, DP2, DP3를 구성하고 있는 NMOS 및 PMOS의 크기를 조정할 수 있다. DP3의 경우 PMOS의 강도를 NMOS보다 크게 조절하고, DP2의 경우 NMOS의 강도를 PMOS보다 크게 조절하고, DP1의 경우 PMOS의 강도를 NMOS보다 크게 조절하면, 듀티가 0.5 이상이 된다. 이때 강도를 세게 한다는 것은 트랜지스터의 사이즈(크기)를 더욱 증가시켜서 채널 저항 성분을 작게 해 준다는 의미이다.
반대로, 제2 트랜지스터(MN)의 입력 파형의 듀티를 0.5 이하가 되도록 하기 위해서는 이를 구동하는 DN1, DN2, DN3를 구성하고 있는 NMOS 및 PMOS의 크기를 조정할 수 있다. DN3의 경우 NMOS의 강도를 PMOS보다 크게 조절하고, DN2의 경우 PMOS의 강도를 NMOS보다 크게 조절하고, DN1의 경우 NMOS의 강도를 PMOS보다 크게 조절하면, 듀티가 0.5 이하가 된다.
도 8은 도 6의 제1 트랜지스터 측 인버터 체인의 동작 그래프의 예이다. (a)는 DP1에 인가되는 입력 신호(VIN), (b)는 DP1에서 출력되어 DP2에 인가되는 신호(DP1OUT), (c)는 DP2에서 출력되어 DP3에 인가되는 신호(DP2OUT), (d)는 DP3에서 출력되어 제1 트랜지스터(MP)에 인가되는 신호(DP3OUT)를 나타낸다.
이때, 앞서와 같이 DP1 및 DP3는 제1 그룹의 인버터로서 P형과 N형 트랜지스터의 크기 비는 4:1이고, DP2는 제2 그룹의 인버터로서 크기비는 1:1인 것을 예시로 한다. 도 8로부터 각각의 인버터를 통과할수록 신호의 듀티가 커지는 것을 확인할 수 있다.
여기서 만약, 3개의 인버터 DP1~3 모두 제1 그룹의 인버터로 구성된 경우, 최종 출력 신호의 듀티는 원래의 (a)와 같은 형태로 복귀되므로 의미가 없어진다. 따라서, 듀티를 조절하기 위해서는 본 실시예와 같이 제1 그룹 및 제2 그룹이 번갈아 교번하는 형태로 인터버 체인을 구성해야 한다. 물론, 인버터 체인을 구성하는 인버터 단수가 늘어날수록 듀티 차가 더욱 벌어질 것이며 인버터 단수가 2개인 경우는 3개인 경우보다 듀티 차가 적을 것이다. 즉, 이러한 원리는 3단이 아닌 2단 또는 3단 이상의 구성에서도 적용이 가능하다.
도 9는 본 발명의 제2 실시예에 따른 인버터 체인 회로의 구성도이다. 이러한 제2 실시예에 따른 인버터 체인 회로(200)는 인버터 체인단(C1), 인버터단(DN1), P형의 제1 트랜지스터(MP), N형의 제2 트랜지스터(MN)을 포함한다.
도 9는 도 6의 제1 실시예와는 달리, MP에는 3단의 인버터가 연결되고, MN에는 1단의 인버터가 연결되어 있다. 이들 인버터는 모두 내부의 NMOS와 PMOS가 동일 성능(특성)을 갖는 기준 인버터이다. 그리고 MP와 MN도 상호 기준치의 사이즈 비를 갖도록 구성되어 동일 성능을 갖는다.
우선, 인버터 체인단(C1)은 N형 트랜지스터에 대한 P형 트랜지스터의 사이즈 비가 기 설정된 기준치를 갖도록 구성된 기준 인버터들(DN1,DN2,DN3)이 복수의 단으로 형성되어 있다. 인버터단은 한 단의 기준 인버터(DN1)로 구현된다. 여기서, 기준 인버터는 PMOS와 NMOS의 크기 비율을 약 2.5 : 1로 하여 구현할 수 있다.
인버터 체인(C1)과 인버터단(DN1)은 입력 포트(VIN)에서 분기된 입력 신호가 각각 인가되고, 각각의 입력 신호를 개별 증폭하여 제1 트랜지스터(MP) 및 제2 트랜지스터(MN)로 개별 제공한다.
PMOS인 제1 트랜지스터(MP)는 상기 인버터 체인단(C1)의 출력 신호가 게이트로 인가되고, 제1단이 제1 전원(VBATTERY)에 연결되며 제2단이 출력 포트(VOUT , D4)에 연결되어 있다. NMOS인 제2 트랜지스터(MN)는 상기 인버터단(DN1)의 출력 신호가 게이트로 인가되고, 제1단이 상기 제1 전원(VBATTERY)보다 낮은 제2 전원(GND)에 연결되며 제2단이 상기 출력 포트(VOUT , D4)에 연결되어 있다.
이하에서는 제2 실시예에 따른 구성의 동작을 설명한다. 일반적으로 PMOS는 NMOS에 비하여 mobility가 낮기 때문에 두 트랜지스터가 동일 성능을 가지기 위해서는 PMOS와 NMOS의 크기 비율이 약 2.5:1이 되어야 함을 앞서 설명한 바 있다. 이 경우 PMOS의 입력 임피던스는 NMOS의 입력 임피던스에 비하여 감소하게 된다. 이러한 원리가 도 9의 제1 및 제2 트랜지스터(MP,MN)에도 동일하게 적용된다고 한다면, MP의 입력 임피던스는 MN의 입력 임피던스에 비하여 작은 값을 가지게 되므로, MP를 구동하기 위한 전력은 MN을 구동하기 위한 전력에 비하여 큰 값을 가져야 한다.
따라서, MP가 정상적으로 구동되기 위하여 DP1, DP2, DP3가 필요하다면, MN이 정상적으로 구동되기 위해서는 DN1만 존재하더라도 MP와 동일한 수준으로 구동이 가능해 진다. 이러한 도 9의 경우는 도 6의 제1 실시예와 달리 DN2와 DN3가 제거되므로 DN2 및 DN3에서 발생하던 관통 전류인 IS , DN2와 IS , DN3가 제거된다. 따라서, 전체 시스템 측면에서 볼 때, 전력 소모가 감소하게 되고 회로가 보다 간소화되며 회로의 면적 역시 감소되는 이점이 있다.
도 10은 본 발명의 제3 실시예에 따른 인버터 체인 회로의 구성도이다. 이러한 제3 실시예에 따른 인버터 체인 회로(300)는 기준 인버터(D1), 제1 인버터 체인(C1), 제2 인버터 체인(C2), P형의 제1 트랜지스터(MP), N형의 제2 트랜지스터(MN)를 포함한다.
도 10은 도 6의 변형예로서 각각의 인버터 체인(C1,C2)은 도 6과 같은 3단이 아닌 2단의 인버터로 구성되어 있고, 나머지 1단 대신에 기준 인버터(D1)가 배치되어 있다. 기준 인버터의 의미는 앞서 설명한 바와 같이 PMOS와 NMOS의 크기 비율을 약 2.5:1로 하여 구현할 수 있다. 제1 및 제2 트랜지스터(MP,MN)의 크기 비 또한 앞서 제1 실시예와 같이 2.5:1로서 두 트랜지스터의 강도는 동일한 것으로 가정한다.
이러한 도 10의 기준 인버터(D1)는 입력 포트(VIN)와 두 인버터 체인(C1,C2)의 사이에 배치되고, 입력 신호를 증폭하여 상기 제1 및 제2 인버터 체인(C1,C2)에 개별 인가한다. 이러한 제3 실시예는 입력단의 변형 외에는 제1 실시예와 동일하다.
이와 같이 도 10은 도 6과 비교하여 볼 때, 첫 번째 단을 두 부분으로 구분하지 않고 하나의 인버터로 구현한 것으로, 이렇게 할 경우 도 7에 비하여 전체 회로도가 간략해지는 이점이 있다. 이때, 제1 및 제2 트랜지스터(MP,MN) 사이에 관통 전류를 방지하는 입력 파형의 생성은 앞서 제1 실시예와 같이 각각의 인버터(DP2,DP3,DN2,DN3)를 구성하고 있는 NMOS 및 PMOS의 크기 비를 조절하여 구현 가능하다.
도 11은 본 발명의 제4 실시예에 따른 인버터 체인 회로의 구성도이다. 이러한 제4 실시예에 따른 인버터 체인 회로(400)는 제1 및 제2 기준 인버터(D1,D2), 제1 및 제2 인버터(DP3,DN3), P형의 제1 트랜지스터(MP), N형의 제2 트랜지스터(MN)를 포함한다.
제1 및 제2 기준 인버터(D1,D2)는 입력 포트(VIN)에서 제공된 입력 신호를 증폭 출력하며, 서로 캐스케이드 연결되어 인버터 체인을 형성한다. 여기서, 기준 인버터의 개수는 2개 또는 그 이상이 될 수 있다.
제1 인버터(DP3)는 상기 인버터 체인의 출력 신호 즉, 즉 제2 기준 인버터(D2)의 출력 신호가 인가된다. 제1 인버터(DP3)는 N형 트랜지스터에 대한 P형 트랜지스터의 사이즈 비가 기준치보다 큰 제1 그룹의 인버터(①)로서 P형의 강도가 N형보다 큰 형태를 가진다. 이는 P형 트랜지스터와 N형 트랜지스터 크기 비를 4:1로 하여 구현할 수 있다.
제2 인버터(DN3) 또한 제2 기준 인버터(D2)의 출력 신호가 인가된다. 이러한 제2 인버터(DN3)은 N형 트랜지스터에 대한 P형 트랜지스터의 사이즈 비가 상기 기준치보다 작은 제2 그룹의 인버터(②)로서 N형의 강도가 P형보다 큰 형태를 가진다. 이는 P형 트랜지스터와 N형 트랜지스터 크기 비를 1:1로 하여 구현할 수 있다.
PMOS인 제1 트랜지스터(MP)는 상기 제1 인버터(DP3)의 출력 신호가 게이트로 인가되고 제1단이 제1 전원(VBATTERY)에 연결되며 제2단이 출력 포트(VOUT , D4)에 연결되어 있다. NMOS인 제2 트랜지스터(MN)는 상기 제2 인버터(DN3)의 출력 신호가 게이트로 인가되고 제1단이 상기 제1 전원(VBATTERY)보다 낮은 제2 전원(GND)에 연결되며 제2단이 상기 출력 포트(VOUT , D4)에 연결되어 있다. 제1 및 제2 트랜지스터(MP,MN)의 크기 비는 2.5:1이다. 즉, 제1 및 제2 트랜지스터(MP,MN)는 상기 기준치의 사이즈 비를 가지며 두 트랜지스터의 강도는 동일한 것으로 가정한다.
두 인버터(DP3,DM3)의 구성에 따르면, 제1 트랜지스터(MP)의 게이트로 인가되는 신호는 0.5보다 큰 듀티로, 제2 트랜지스터(MN)의 게이트로 인가되는 신호는 0.5보다 작은 듀티로 구동시킬 수 있다. 이에 따라, 도 7과 유사한 효과를 얻을 수 있다. 다만, 두 트랜지스터에 각각 입력되는 파형 간의 듀티 차이는 도 7보다 좁아질 것이다. 즉, t1과 t2 간의 간격, t3와 t4 간의 간격은 도 7보다 좁아질 것이다.
이상과 같은 제4 실시예는 도 10의 제3 실시예를 변형한 실시예로서, 제1 및 제2 트랜지스터(MP,MN)의 입력 파형을 다르게 형성하기 위하여 나누어 준 인버터 체인을 DP3 및 DN3만으로 한정한 경우이다. 이 경우는 도 6 및 도 10에 의한 실시예와는 달리, D1 및 D2의 구동단은 MP 및 MN이 공동으로 사용하게 되고, DP3 및 DN3은 MN 및 MP의 입력 파형을 달리하기 위한 개별 구동단으로 사용된다.
도 11은 앞서 도 6 및 도 10의 경우와 비교하여 볼 때 회로가 더욱 간소해지는 장점이 있다. 물론, MP 및 MN의 입력 파형을 달리하는 용이성 측면에서 볼 경우, 도 11보다는 도 10이, 도 10보다는 도 6이 우수하다.
도 12는 본 발명의 제5 실시예에 따른 인버터 체인 회로의 구성도이다. 이러한 도 12는 도 9와 도 11을 변형한 또 다른 실시 예를 나타낸다. 이러한 제5 실시예에 따른 인버터 체인 회로(500)는 기준 인버터(D1), 인버터 체인(C1), 제1 트랜지스터(MP), 제2 트랜지스터(MN)를 포함한다.
기준 인버터(D1)는 입력 포트(VIN)에서 제공된 입력 신호를 증폭 출력하고, 동일한 강도를 갖는 N형과 P형의 트랜지스터로 구성된다. 즉, 기준 인버터(D1)는 앞서와 같이 N형 트랜지스터에 대한 P형 트랜지스터의 사이즈 비가 기준치를 갖도록 구성된다. 이를 위해, D1을 구성하는 PMOS와 NMOS의 크기 비를 2.5:1로 구현한다.
그리고, 인버터 체인(C1)은 상기 기준 인버터(D1)의 출력 신호가 인가되며, N형과 P형의 트랜지스터로 구성된 인버터(DP1,DP2)가 복수의 단으로 캐스케이스 연결되어 있다.
PMOS인 제1 트랜지스터(MP)는 상기 인버터 체인(C1)의 출력 신호가 게이트로 인가되고 제1단이 제1 전원(VBATTERY)에 연결되며 제2단이 출력 포트(VOUT , D4)에 연결되어 있다. NMOS인 제2 트랜지스터(MN)는 상기 기준 인버터의 출력 신호가 게이트로 인가되고 제1단이 상기 제1 전원(VBATTERY)보다 낮은 제2 전원(GND)에 연결되며 제2단이 상기 출력 포트에 연결되어 있다. 이 제1 및 제2 트랜지스터(MP,MN)의 크기 비는 2.5:1로서 두 트랜지스터의 강도는 동일한 것으로 가정한다.
여기서, 앞서의 다른 실시예들과 같이, 인버터 체인(C1)의 최후단 인버터(DP2)는 제1 그룹의 인버터(①)로 구성되며, 인버터 체인(C1)을 구성하는 인버터들은 제1 그룹과 제2 그룹의 인버터가 상호 교번되는 형태로 캐스케이드 연결된다. 이에 따라, 상기 제1 트랜지스터(MP)의 게이트로 인가되는 신호는 0.5보다 큰 듀티를 가지게 된다. 물론, 제2 트랜지스터(MN)의 게이트로 인가되는 신호는 초기 입력 신호의 듀티(0.5)를 그대로 유지하게 된다. 이와 같은 방법으로, 두 트랜지스터(MP,MN)에 인가되는 입력 신호의 듀티를 달리 설정함에 따라, 두 트랜지스터(MP,MN)가 동시에 턴 온되는 것을 방지할 수 있다.
이러한 도 12의 구성의 경우, 도 9에서와 같이, MN의 입력 임피던스는 MP에 비하여 높게 형성되므로, MN이 MP에 비하여 좀 더 용이하게 구동되는 이점이 있다. 따라서, 도 12에서는 기준 인버터(D1)으로부터 직접적으로 구동 신호를 입력받으며 입력 임피던스가 상대적으로 낮은 MP는 DP2 및 DP3를 거치면서 추가적인 전력 증폭을 한 다음 구동된다. 이때, MP 및 MN이 동시에 턴 온 되어 관통 전류가 발생하는 것을 막기 위해서는 주로 MP의 입력 파형을 조절해 주어야 하며, 그 원리는 앞서 제1 실시예의 경우를 참조한다.
이상과 같은 본 발명의 실시예에 따르면, 전력 증폭기에 전원을 공급하는 장치인 서플라이 모듈레이터를 구성하고 있는 인버터 체인(Class-D Chain) 내부의 NMOS 및 PMOS에 인가되는 전압 신호를 서로 달리할 수 있다. 이에 따라, NMOS와 PMOS가 동시에 턴 온 되는 것을 방지하고 관통 전류의 문제를 최소화하여 전력 증폭기의 효율을 향상시키고 시스템 전체의 전력 소모를 최소화할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100,2O0,300,400,500: 인버터 체인 회로
C1 : 제1 인버터 체인 C2: 제2 인버터 체인
MP: 제1 트랜지스터 MN: 제2 트랜지스터

Claims (9)

  1. 입력 포트에서 분기된 입력 신호가 개별 인가되고, N형과 P형의 트랜지스터로 구성된 인버터가 복수의 단으로 형성된 각각의 제1 및 제2 인버터 체인;
    상기 제1 인버터 체인의 출력 신호가 게이트로 인가되고 제1단이 제1 전원에 연결되며 제2단이 출력 포트에 연결된 P형의 제1 트랜지스터; 및
    상기 제2 인버터 체인의 출력 신호가 게이트로 인가되고 제1단이 상기 제1 전원보다 낮은 제2 전원에 연결되며 제2단이 상기 출력 포트에 연결된 N형의 제2 트랜지스터를 포함하며,
    상기 제1 및 제2 인버터 체인은, N형 트랜지스터에 대한 P형 트랜지스터의 사이즈 비가 기 설정된 기준치보다 큰 제1 그룹의 인버터 및 상기 사이즈 비가 기준치보다 작은 제2 그룹의 인버터를 포함하는 M(M은 2 이상의 정수)개의 인버터가 상호 교번되는 형태로 캐스케이드 연결되되,
    상기 제1 인버터 체인의 최후단 인버터는 상기 제1 그룹의 인버터, 상기 제2 인버터 체인의 최후단 인버터는 상기 제2 그룹의 인버터로 구성된 관통 전류 제어를 위한 인버터 체인 회로.
  2. 청구항 1에 있어서,
    상기 입력 포트와 두 인버터 체인의 사이에 배치되고, 상기 입력 신호를 증폭하여 상기 제1 및 제2 인버터 체인에 개별 인가하는 기준 인버터를 더 포함하고,
    상기 기준 인버터는 상기 기준치의 사이즈 비를 갖는 N형과 P형의 트랜지스터로 구성된 관통 전류 제어를 위한 인버터 체인 회로.
  3. 입력 포트에서 제공된 입력 신호를 증폭 출력하고, N형 트랜지스터에 대한 P형 트랜지스터의 사이즈 비가 기 설정된 기준치를 갖도록 구성된 기준 인버터가 복수의 단으로 형성된 인버터 체인;
    상기 인버터 체인의 출력 신호가 인가되며, N형 트랜지스터에 대한 P형 트랜지스터의 사이즈 비가 상기 기준치보다 큰 제1 인버터;
    상기 인버터 체인의 출력 신호가 인가되며, N형 트랜지스터에 대한 P형 트랜지스터의 사이즈 비가 상기 기준치보다 작은 큰 제2 인버터;
    상기 제1 인버터의 출력 신호가 게이트로 인가되고 제1단이 제1 전원에 연결되며 제2단이 출력 포트에 연결된 P형의 제1 트랜지스터; 및
    상기 제2 인버터의 출력 신호가 게이트로 인가되고 제1단이 상기 제1 전원보다 낮은 제2 전원에 연결되며 제2단이 상기 출력 포트에 연결된 N형의 제2 트랜지스터를 포함하는 관통 전류 제어를 위한 인버터 체인 회로.
  4. 청구항 1 또는 청구항 3에 있어서,
    상기 제1 트랜지스터의 게이트로 인가되는 신호는 0.5보다 큰 듀티를 가지며, 상기 제2 트랜지스터의 게이트로 인가되는 신호는 0.5보다 작은 듀티를 가지는 관통 전류 제어를 위한 인버터 체인 회로.
  5. 청구항 4에 있어서,
    상기 제1 및 제2 트랜지스터는 상기 기준치의 사이즈 비를 갖는 관통 전류 제어를 위한 인버터 체인 회로.
  6. 입력 포트에서 제공된 입력 신호를 증폭 출력하고, N형 트랜지스터에 대한 P형 트랜지스터의 사이즈 비가 기 설정된 기준치를 갖도록 구성된 기준 인버터가 복수의 단으로 형성된 인버터 체인단;
    상기 입력 신호를 증폭 출력하고 상기 기준 인버터가 한 단으로 형성된 인버터단;
    상기 인버터 체인단의 출력 신호가 게이트로 인가되고 제1단이 제1 전원에 연결되며 제2단이 출력 포트에 연결된 P형의 제1 트랜지스터; 및
    상기 인버터단의 출력 신호가 게이트로 인가되고 제1단이 상기 제1 전원보다 낮은 제2 전원에 연결되며 제2단이 상기 출력 포트에 연결된 N형의 제2 트랜지스터를 포함하는 관통 전류 제어를 위한 인버터 체인 회로.
  7. 입력 포트에서 제공된 입력 신호를 증폭 출력하고, N형 트랜지스터에 대한 P형 트랜지스터의 사이즈 비가 기 설정된 기준치를 갖도록 구성된 기준 인버터;
    상기 기준 인버터의 출력 신호가 인가되며, N형과 P형의 트랜지스터로 구성된 인버터가 복수의 단으로 형성된 인버터 체인;
    상기 인버터 체인의 출력 신호가 게이트로 인가되고 제1단이 제1 전원에 연결되며 제2단이 출력 포트에 연결된 P형의 제1 트랜지스터; 및
    상기 기준 인버터의 출력 신호가 게이트로 인가되고 제1단이 상기 제1 전원보다 낮은 제2 전원에 연결되며 제2단이 상기 출력 포트에 연결된 N형의 제2 트랜지스터를 포함하며,
    상기 인버터 체인은, N형 트랜지스터에 대한 P형 트랜지스터의 사이즈 비가 기 설정된 기준치보다 큰 제1 그룹의 인버터 및 상기 사이즈 비가 기준치보다 작은 제2 그룹의 인버터를 포함하는 M(M은 2 이상의 정수)개의 인버터가 상호 교번되는 형태로 캐스케이드 연결되되, 상기 인버터 체인의 최후단 인버터는 상기 제1 그룹의 인버터로 구성된 관통 전류 제어를 위한 인버터 체인 회로.
  8. 청구항 7에 있어서,
    상기 제1 트랜지스터의 게이트로 인가되는 신호는 0.5보다 큰 듀티를 가지는 관통 전류 제어를 위한 인버터 체인 회로.
  9. 청구항 6 또는 청구항 8에 있어서,
    상기 제1 및 제2 트랜지스터는 상기 기준치의 사이즈 비를 갖는 관통 전류 제어를 위한 인버터 체인 회로.
KR1020130156648A 2013-12-16 2013-12-16 관통 전류 제어를 위한 인버터 체인 회로 KR101579657B1 (ko)

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