KR102435013B1

KR102435013B1 - 저전력 비교기

Info

Publication number: KR102435013B1
Application number: KR1020190163281A
Authority: KR
Inventors: 조규형; 김대현
Original assignee: 한국과학기술원
Priority date: 2019-12-10
Filing date: 2019-12-10
Publication date: 2022-08-23
Also published as: KR20210072941A; WO2021118030A1

Abstract

본 발명은 전력 변환 효율의 중요도가 높아지고 있는 사물 인터넷과 같은 분야에서 유용하게 사용되는 저전력 비교기로, 포지티브 입력단자 및 네거티브 입력단자로 들어오는 신호를 비교하여 두 입력신호의 전압 차이값을 출력하는 입력부;와 입력부에서 출력된 두 신호 전압값의 차이를 증폭시키는 슛스루 방지부;와 슛스루 방지부에서 나온 출력값을 입력받는 출력부;를 포함하는 저전력 비교기이다. 슛스루 전류가 흐르지 않아 전력소모가 적은 저전력 비교기로 디지털 논리 회로에서 불필요한 발열이 감소할 것으로 기대된다. 또한, 전력 변환 효율 증가로 배터리 사용 수명이 증가할 것으로 기대된다.

Description

저전력 비교기{LOWPOWER COMPARATOR}

본 발명은 저전력 비교기(LOWPOWER COMPARATOR)에 관한 것으로, 보다 상세하게는 비교기 회로의 출력단에 의해서 발생하는 슛 스루 손실을 방지하여 전력소모를 감소시키는 저전력 비교기(LOWPOWER COMPARATOR)에 관한 것이다.

저전력 비교기는 전력 관리 회로와 데이터 변환 회로, 노이즈 제거 디지털 수신기 등의 비교기 회로를 사용하는 다양한 분야에서 활용 가능하다. 최근 각광받는 사업인 사물 인터넷 분야는 저전력에서의 전력 변환 효율의 중요도가 높아지고 있고, 이에 따라 저전력 비교기는 사물 인터넷과 같이 저전력을 사용하는 분야에서 유용하게 적용 가능하다.

다만, 도 1인 종래의 비교기 회로에서는 두 입력 전압의 차이가 작을 때, 비교기 출력 단 직후 디지털 논리 회로에서 다량의 슛 스루 손실이 발생하는 문제점이 존재한다.

출원번호: 10-2005-0021548

본 발명은 종래의 회로에서 두 입력 전압의 차이가 작을 때, 출력 단 직후 디지털 논리 회로에서 다량의 슛스루 전류가 흘러 전력 손실이 생기는 이와 같은 문제점을 감안한 것으로서, 본 발병의 비교기 회로는 출력 단에 게이트 전압 차이를 발생시키는 구조를 사용하여 출력 단 직후 디지털 논리 회로에서 슛 스루 손실이 방지되도록 하는 저전력 비교기(LOWPOWER COMPARATOR)을 제공하는 것이다.

본 발명의 실시예에 따른, 저전력 비교기는 입력부, 슛스루 방지부, 출력부를 포함한다. 입력부는 포지티브 입력단자 및 네거티브 입력단자로 들어오는 신호를 비교하여 입력신호의 차이값을 출력하고, 슛스루 방지부는 상기 입력부에서 출력된 두 입력신호의 차이를 증폭시키고, 출력부는 상기 슛스루 방지부에서 증폭되어 나온 출력값을 입력받아, 두 신호의 로우(LOW)상태와 하이(HIGH)상태의 비교동작을 완료하여 출력한다.

본 발명의 실시예들에 있어서, 상기 입력부는 게이트 전압입력 단자로 포지티브 입력단자와 네거티브 입력단자를 갖는 두 트랜지스터를 가진 신호입력부를 갖고 있고, 상기 신호입력부에 입력된 두 신호의 차이에 따라 바이어스 전류를 분배하는 트랜지스터를 가진 바이어스부와 상기 바이어스부에 의해 분배된 입력 전류를 미러링하는 입력전류 미러를 포함하는 전류 미러OTA(Operational Transconductance Amplifier)를 가진 전류미러부를 포함하고 있다.

본 발명의 실시예들에 있어서, 상기 출력부는 게이트가 상기 슛스루 방지부에서 생성된 상기 출력 전압에 따라 출력 전압을 풀업하는 풀업(Pull-up) 트랜지스터;와 게이트가 상기 슛스루 방지부에서 생성된 상기 출력 전압에 따라 출력 전압을 푸시하는 푸시(Push) 트랜지스터;를 가진 AB급 출력부를 포함하고 있다.

본 발명의 실시예들에 있어서, 상기 슛스루 방지부는 트랜스 리니어 루프(Translinear loop)방식으로 상기 신호입력부의 두 입력단자 신호 차이를 증폭시켜, 상기 푸시 트랜지스터 및 풀업 트랜지스터 각각의 게이트 단자의 입력신호로 들어가는 증폭 전압 신호를 출력한다.

본 발명의 실시예들에 있어서, 상기 트랜스 리니어 루프는 제1 NMOS 트랜지스터와 제1 PMOS 트랜지스터, 제2 NMOS 트랜지스터와 제2 PMOS 트랜지스터가 각각 병렬 연결되어 캐스캐이드(Cascade)구조로 되어있다. 상기 트랜스 리니어 루프 구조의 입력단에 상기 두 입력신호가 각 직렬구조의 상기 제1,2 NMOS 트랜지스터와 상기 제 1,2 PMOS 트랜지스터로 동시에 입력되어, 상기 NMOS 트랜지스터 및 PMOS 트랜지스터의 컨덕턴스에 비례하는 이득만큼 증폭되어 출력되도록 한다.

본 발명의 실시예들에 있어서, 상기 슛스루 방지부는 N개의 다이오드가 직렬로 연결되고, 상기 입력부의 두 단자의 입력신호가 N개의 다이오드를 통해 전압차이가 증폭되어, 상기 푸시 트랜지스터 및 풀업 트랜지스터의 각각의 게이트 단자의 입력신호로 입력된다.

본 발명의 실시예들에 있어서, 상기 다이오드는 PMOS 트랜지스터 또는 NMOS 트랜지스터의 드레인(Drain)-게이트(Gate)단자를 연결하여 구성할 수 있으며, N개의 상기 다이오드를 직렬 연결하여 상기 입력부의 신호 출력값의 차이를 증폭시키는 상기 N개의 다이오드 직렬연결 구조를 포함한다.

본 발명의 실시예들에 있어서, N개의 상기 슛스루 방지부 중에 어느 하나의 구조를 캐스캐이드(Cascade)연결하여 한 개의 슛스루 방지부의 출력단에서 얻는 전압이득의 N제곱배만큼을 증폭시키는 것을 특징으로 한다.

본 발명의 실시예들에 있어서, 상기 저전력 비교기에 포함되는 실시예들 중에 있어서 어느 하나의 실시예에 사용되는 트랜지스터는 CMOS로 이루어진 것을 특징으로 한다.

이상에서 설명한 바와 같은 저전력 비교기(LOWPOWER COMPARATOR)에 따르면 다음과 같은 효과가 있다.

첫째, 저전압 비교기 입력단에 슛스루 방지부인 트랜스 리니어 루프 구조를 연결함으로써 트랜스 리니어 루프를 통해 전압이득을 얻게 되고, 이로써 두 입력 신호값의 차이가 증폭되어 출력단에 슛스루 전류가 흐르지 않도록 하여 비교기의 전력소모가 감소된다.

둘째, 저전압 비교기 입력단에 슛스루 방지부인 N개의 다이오드를 직렬 연결함으로써, N개의 다이오드 직렬연결로 증폭된 입력 신호전압이 입력 신호값의 차이를 증폭시켜 출력단에 슛스루 전류가 흐르지 않도록 하여 비교기의 전력소모가 감소된다.

셋째, 슛스루 방지부가 N번 캐스캐이드(Cascade) 연결된 구조는 N제곱배만큼의 전압이득으로 입력 신호 차이값을 증폭시키고, 이로써 슛스루 전류가 흐르지 않도록 하여 비교기의 전력소모가 감소된다.

넷째, 슛스루 방지부를 포함하는 저전력 비교기의 출력단에 연결된 디지털 논리 회로에서 전력 손실을 일으키는 불필요한 발열이 감소된다.

다섯째, 저전력 비교기로 인해 전력 변환 효율 증가로 배터리 사용 수명이 증가할 것이다.

여섯째, 트랜스 리니어 구조가 연결된 저전력 비교기는 공정 변화에 둔감한 설계가 가능하여 제품 양산이 용이하다.

도 1은 종래의 CMOS 전압비교기에 대한 모식도의 개략적 구성도
도 2은 본 발명에 실시예에 따른 저전력 비교기 동작 흐름을 나타낸 개략적인 흐름도
도 3은 본 발명에 실시예에 따른 바이어스부와 신호입력부 그리고 전류미러부를 포함하는 입력부를 나타낸 회로도
도 4는 본 발명에 실시예에 따른 트랜스 리니어 루프 구조를 가진 슛스루 방지부를 포함하는 저전력 비교기의 회로도
도 5는 본 발명에 실시예에 따른 트랜스 리니어 루프 구조를 포함하는 슛스루 방지부를 구체적으로 설명하기 위한 회로도
도 6은 본 발명에 실시예에 따른 N개의 다이오드 직렬 구조를 가진 슛스루 방지부를 포함하는 저전력 비교기의 회로도
도 7은 본 발명에 실시예에 따른 N개의 다이오드 직렬연결 구조를 포함하는 슛스루 방지부를 구체적으로 설명하기 위한 회로도
도 8은 본 발명에 실시예에 따른 슛스루 방지부 중 어느 하나의 구조를 N번 캐스캐이드(Cascade) 연결한 것을 나타낸 회로도
도 9a 및 9b는 본 발명에 실시예에 따른 종래 저전력 비교기 실험결과 및 슛스루 방지부를 구조를 가진 저전력 비교기의 실험결과를 설명하기 위한 도면

첨부한 도면을 참조하여 본 발명의 실시예들에 따른 (발명의 명칭 기재)에 대하여 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나, 개략적인 구성을 이해하기 위하여 실제보다 축소하여 도시한 것이다.

또한, 제1 및 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 한편, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 2는 본 발명에 실시예에 따른 저전력 비교기 동작 흐름을 나타낸 개략적인 흐름도이다.

도 2를 참조하면, 본 발명인 저전력 비교기는 포지티브 입력단자 및 네거티브 입력단자로 두 신호 입력받아 두 입력신호의 전압 차이를 출력하는 입력부(100)와 입력부(100)에서 출력된 두 입력신호를 입력받아 신호의 전압 값을 증폭시켜 두 신호전압값 차이를 크게 만드는 구조를 갖추고 있는 슛스루 방지부(200)와 상기 슛스루 방지부로부터 증폭되어진 두 신호를 입력받고, 신호 비교하여 슛스루 전류가 흐르지 않도록 신호의 출력값을 도출하는 출력부(300)를 포함한다.

도 3은 본 발명에 실시예에 따른 바이어스부와 신호입력부 그리고 전류미러부를 포함하는 입력부를 나타낸 회로도이다.

도 3을 참고하면, 입력부(100)는 바이어스부(100a)와 신호입력부(100b) 그리고 전류미러부(100c)로 구성되어있으며, 신호입력부(100b)의 트랜지스터의 각 게이트 입력단자에서 Vin-과 Vin+인 신호전압을 입력받는다. 바이어스부(100a)에서는 상기 신호입력부(100b)로부터 입력받은 Vin-과 Vin+인 신호전압을 비교하여, 그 차이에 따라 상기 바이어스 된 전류를 신호입력부(100b)의 각 트랜지스터의 드레인 전류로 나누어 분배한다. 상기 바이어스 전류는 전류미러부(100c)의 트랜지스터에 드레인 단자로 흘러들어 전류 미러링 되며, 전류미러부(100c)는 상기 입력 전류를 미러링하는 입력전류 미러를 포함하는 전류 미러OTA(Operational Transconductance Amplifier) 구조를 가진다.

본 발명에서 입력부(100)와 슛스루 방지부(200) 그리고 출력부(300) 중의 어느 하나의 구성에서 있어서, 구성에 포함되는 트랜지스터는 CMOS로 이루어진 것을 특징으로 하는 저전력 비교기이다.

도 4는 본 발명에 실시예에 따른 트랜스 리니어 루프 구조를 가진 슛스루 방지부를 포함하는 저전력 비교기의 회로도이고, 도 5는 본 발명에 실시예에 따른 트랜스 리니어 루프 구조를 포함하는 슛스루 방지부를 구체적으로 설명하기 위한 회로도이다.

도 4를 참고하면, 입력부(100)는 바이어스부(100a)와 신호입력부(100b) 그리고 전류미러부(100c)로 구성되어있으며, 출력부(300)은 M301인 풀업(pull-up) 트랜지스터와 M302인 푸시(push)트랜지스터가 직렬 연결된 공통 소스 증폭기(AB급 출력부)이다.

입력부(100)에 있어서, 신호입력부(100b)는 M102(PMOS 트랜지스터)와 M103(PMOS 트랜지스터)의 게이트 단자에 각각 Vin-과 Vin+를 입력받는다. 여기서 M102게이트 전압인 Vin-이 M103게이트 전압인 Vin+보다 크면, (PMOS 트랜지스터 기준 Vsg=Vs-Vg)에 의해서 M102의 VSG2 값이 M103의 VSG3보다 작게 된다. 그리고 M102의 드레인 전류 Id2는 M103의 드레인 전류인 Id3보다 작게 된다.

바이어스부(100a)는 신호입력부에서 받은 신호 입력의 차이에 따라, 바이어스 된 전류 Id2와 Id3를 M102와 M103 드레인 전류로 각각 나누어서 증폭한다. 상기 바이어스부(100a)에 의해 분배되고 각각 증폭된 바이어스 전류 Id2가 전류미러부(100c)의 M104에 흘러들어 M106 및 M108, M109에 전류 미러링 되어 M109에 흘러들고, 상기 바이어스 전류 Id3은 M105로 흘러들어 전류 미러링 되어 M107에 흘러들어가게 된다.

슛스루 방지부(200)의 트랜스 리니어 구조는 상기 제1 PMOS 트랜지스터인 M203과 제1 NMOS 트랜지스터인 M204, 상기 제2 PMOS 트랜지스터인 M205과 상기 제2 NMOS 트랜지스터인 M206가 각각 병렬연결되어 캐스캐이드(Cascade) 되는 구조이다.

상기 두 입력신호가 각 직렬구조의 상기 제1,2 NMOS 트랜지스터와 상기 제 1,2 PMOS 트랜지스터로 동시에 입력되어, 상기 NMOS 트랜지스터 및 PMOS 트랜지스터 입력단자에 입력된 신호가 각 트랜지스터의 컨덕턴스에 비례하는 이득만큼 증폭되어 출력된다. 여기서, 상기 제 1,2 PMOS 트랜지스터와 상기 제 1,2 NMOS 트랜지스터의 게이트 전압 VBP와 VBN은 상기 제 1,2 PMOS와 상기 제 1,2 NMOS가 포화 영역 또는 문턱전압이하 영역에서 동작할 수 있도록 추가 바이어스 회로설계가 필요하다.

전류미러부(100c)에서 Id2와 Id3가 각각 전류미러링 되어 슛스루 방지부(200)의 M109과 M107로 흘러들어간다. M109와 M107에 흐르는 전류에 따라 M203과 M204에 흐르는 전류가 변화하면서 M109와 M107의 드레인 전압을 결정한다.

수식1.

수식2.

(수식1은 포화 영역 드레인 전류, 수식2는 문턱전압이하 영역 드레인 전류)

상기 제 1,2 NMOS 트랜지스터와 상기 제 1,2 PMOS 트랜지스터는 포화 영역 또는 문턱전압이하 영역에서 동작하며, 각각 드레인 전류는 수식1과 수식2와 같이 계산된다.

전류미러부(100c)에서 Id2와 Id3가 각각 전류미러링 되어 슛스루 방지부(200)의 M109과 M107로 흘러들어간다. M109와 M107에 흐르는 전류에 따라 M203과 M204에 흐르는 전류가 변화하면서 증폭된 M109와 M107의 드레인 전압을 결정한다. M109의 드레인 전압은 M202의 게이트와 연결되고, M107의 드레인 전압은 M208의 게이트와 연결된다. 여기서 M203과 M204에 의해 M109의 드레인 전압과 M107의 드레인 전압 사이의 차이가 생기기 때문에 M202와 M208은 동시에 켜지지 않는다. 따라서 M202와 M208의 슛스루 전류가 방지된다. 마찬가지로, M202와 M208에 흐르는 전류에 따라 M205와 M206에 흐르는 전류가 변화하면서 증폭된 M202와 M208의 드레인 전압을 결정한다. M202의 드레인 전압은 출력부(300)의 M301의 게이트와 연결되고, M208의 드레인 전압은 출력부(300)의 M302와 연결된다. 여기서 슛스루 방지부(200)의 M205와 M206에 의해 M202의 드레인 전압과 M208의 드레인 전압 사이의 차이가 생기기 때문에 출력부(300)의 M301과 M302는 동시에 켜지지 않는다. 따라서 출력부(300)의 M301과 M302의 상기 슛스루 전류가 방지된다.

여기서 슛스루 방지부(200)에 의해, 입력부(100)에서 출력부(300)까지 상기 슛스루 전류를 방지하고 큰 전압증폭이득을 얻는다. 이로써 상기 입력전압 값의 차이가 작아도 상기 출력전압 값이 크게 증폭되어, 상기 출력전압 Vo가 high 또는 low가 되고, 출력부(300) 직후 연결되는 디지털 논리회로에 상기 슛스루 전류가 흐르지 않아 전력소모가 적은 저전력 비교기가 된다.

도 5를 참고하여 슛스루 방지부(200)을 더 자세하게 설명하면, 슛스루 방지부(200)의 트랜스 리니어 구조는 상기 제1 PMOS 트랜지스터인 M203과 상기 제1 NMOS 트랜지스터인 M204, 상기 제2 PMOS 트랜지스터인 M205과 상기 제2 NMOS 트랜지스터인 M206가 각각 병렬 연결되어 캐스캐이드(Cascade) 되는 구조이다.

슛스루 방지부(200)의 트랜스 리니어 루프 구조에 의해 M109와 M107의 드레인 전압 사이의 차이가 생긴다. M109와 M107에 각각 연결되는 M202와 M208가 동시에 켜지지 않는다. 따라서 슛스루 방지부(200)에 의해 상기 슛스루 전류가 방지되면서 입력부(100)로부터 오는 신호가 출력부(300) 출력단까지 증폭되어 신호입력으로 흘러들어간다.

도 6은 본 발명에 실시예에 따른 N개의 다이오드 직렬 구조를 가진 슛스루 방지부를 포함하는 저전력 비교기의 회로도이고, 도 7은 본 발명에 실시예에 따른 N개의 다이오드 직렬연결 구조를 포함하는 슛스루 방지부를 구체적으로 설명하기 위한 회로도이다.

도 6을 참조하면, 본 발명의 실시예들에 따른 슛스루 방지부(400)인 다이오드 구조는 N개의 다이오드가 직렬로 연결되고, 상기 신호입력부(100a)의 두 단자의 입력신호가 N개의 다이오드를 통해 전압차이가 증폭되어 상기 푸시 트랜지스터 및 풀업 트랜지스터의 각각의 게이트 단자의 입력신호로 입력된다.

상기 다이오드는 NMOS 트랜지스터 또는 PMOS 트랜지스터의 드레인(Drain)-게이트(Gate)단자를 연결하여 구성한다. 여기서, 다이오드의 순방향으로 약간의 전압의 걸려도 금방 허용전류가 급격하게 커지기 때문에 다이오드에 직렬로 연결된 소자에 걸리는 전압이 크게 증폭된다. 따라서 상기 다이오드 구조의 연쇄적으로 직렬 연결된 다이오드의 양단에 걸리는 전압이 크게 증가한다.

상기 다이오드 구조는 3개의 다이오드가 직렬 연결되어, 3VGS 만큼의 전압차이가 증폭되어 상기 출력부(300)의 M302의 푸시트랜지스터의 게이트 입력단자로 입력된다. 따라서 슛스루 방지부(400)의 다이오드 구조는 출력부(300)의 상기 풀업트랜지스터 및 푸시 트랜지스터 게이트 단자에 입력되는 신호 값의 차이를 크게 하여 입력신호들을 비교하기 쉽게 하고, 상기 다이오드에 의한 전압 차이 때문에 슛스루 방지부(400)의 M408과 M407이 동시에 켜지지 않고, 출력부(300)의 M301과 M302가 동시에 켜지지 않는다. 상기 출력값 Vo이 출력되는 동안 상기 슛스루 전류가 흐르지 않게 되어 전력소모가 감소된 저전력 비교기의 특성을 갖게 된다.

또한 도 7을 참조하면, 상기 다이오드는 NMOS 트랜지스터 또는 PMOS 트랜지스터의 드레인(Drain)-게이트(Gate)단자를 연결하여 구성할 수 있다.

여기서, 다이오드의 순방향으로 약간의 전압의 걸려도 금방 허용전류가 급격하게 커지기 때문에 다이오드에 직렬로 연결된 소자에 걸리는 전압이 크게 증폭된다. 따라서 상기 다이오드 구조의 연쇄적으로 직렬 연결된 다이오드의 양단에 걸리는 전압이 크게 증가한다. 상기 다이오드 구조는 3개의 다이오드가 직렬 연결되어, 3VGS 만큼의 전압차이가 증폭되어 출력부(300)의 M302의 푸시트랜지스터의 게이트 입력단자로 입력된다.

도 8은 본 발명에 실시예에 따른 슛스루 방지부 중 어느 하나의 구조를 N번 캐스캐이드(Cascade) 연결한 것을 나타낸 회로도이다.

도 8를 참조하면, 본 발명인 저전력 비교기의 캐스캐이드(500)는 슛스루 방지부_트랜스 리니어 루프(200) 혹은 슛스루 방지부_다이오드 구조(400) 중의 어느 하나에 있어서, 슛스루 방지부(200, 400) N개를 캐스캐이드 연결하여 높은 전압이득을 얻게 된다. 즉, 1개의 슛스루 방지부(200, 400)를 가진 저전력 비교기의 전압이득보다 N제곱배만큼의 전압이득이 증폭된 저전력 비교기를 구성할 수 있고, 따라서 상기 슛스루 전류가 흐르지 않아 전력소모가 감소된 저전력 비교기 특성을 갖게 된다.

도 9a 및 9b는 본 발명에 실시예에 따른 종래 저전력 비교기 실험결과 및 슛스루 방지부를 구조를 가진 저전력 비교기의 실험결과를 설명하기 위한 도면이다.

도 9a를 참조하면, 종래 CMOS전압비교기는 전압 그래프의 가로축인 입력 전압 차이 (Vin+)- (Vin-)가 작을 때(10mV 이하), 출력 전압 Vo이 (VDD-VSS)/2에 근접하게 된다. 이 때 슛스루 전류(Ist) 그래프를 보면, 출력 단 직후 인버터에는 다량의 슛스루 전류(Ist, peak

)가 흐른다.

반면 도 9b를 참조하면, 본 발명인 저전력 비교기는 전압 그래프의 가로축인 입력 전압 차이 (Vin+)- (Vin-)가 작을 때(10mV 이하), 슛스루 방지 부(200) 혹은 (400)에서 출력부(300)까지의 게이트 전압 차이가 발생하고, 이 때 상기 슛스루 전류(Ist) 그래프를 보면, 출력 단 직후 인버터에는 출력 단 직후 인버터에 상기 슛스루 전류(Ist)가 거의 흐르지 않는다.

따라서, 슛스루 방지부(200)에 의해서 입력부(100)에서 출력부(300)까지 슛스루 전류를 방지하고 큰 전압증폭이득을 얻는다. 상기 입력전압 값의 차이가 출력부(300)의 출력전압 값에서 크게 증폭되었기 때문에 입력전압 값의 차이가 작아도 출력전압 Vo가 high 또는 low가 되고, 상기 출력단 직후 연결되는 인버터 같은 디지털 논리회로에 상기 슛스루 전류가 흐르지 않아 전력소모가 적은 저전력 비교기가 된다.

100 : 입력부 100a : 바이어스부
100b : 신호입력부 100c : 전류미러부
200 : 슛스루 방지부_트랜스 리니어 루프
300 : 출력부
400 : 슛스루 방지부_다이오드
500 : 캐스캐이드(Cascade)

Claims

포지티브 입력단자 및 네거티브 입력단자로 들어오는 신호를 비교하여 두 입력신호의 전압 차이값을 출력하는 입력부;와
상기 입력부에서 출력된 상기 두 입력신호 전압값의 차이를 증폭시키는 슛스루 방지부;및
상기 슛스루 방지부에서 나온 출력값을 입력받는 출력부;를 포함하며,
상기 슛스루 방지부는 N개의 다이오드가 직렬로 연결되고, 상기 N개의 다이오드를 직렬 연결하여 상기 입력부의 신호 출력값의 차이를 증폭시키며,
N개의 상기 슛스루 방지부를 캐스캐이드(Cascade)연결하여,
상기 슛스루 방지부의 출력단에서 전압이득을 얻어 상기 입력부의 상기 두 입력신호의 전압 차이를 N제곱배만큼 증폭시키는 것을 특징으로 하는 저전력 비교기.
제 1항에 있어서,
상기 입력부는
게이트 전압입력 단자로 포지티브 입력단자와 네거티브 입력단자를 갖는 두 트랜지스터를 가진 신호입력부;와
상기 신호입력부에 입력된 두 신호의 차이에 따라 바이어스 전류를 분배하는 트랜지스터를 가진 바이어스부;및
상기 바이어스부에 의해 분배된 입력 전류를 미러링하는 입력전류 미러를 포함하는 전류 미러OTA(Operational Transconductance Amplifier)를 가진 전류미러부;를 포함하는 것을 특징으로 하는 저전력 비교기.
제 1항에 있어서,
상기 출력부는,
게이트가 상기 슛스루 방지부에서 생성된 상기 출력값에 따라 출력 전압을 풀업하는 풀업(Pull-up) 트랜지스터;와
게이트가 상기 슛스루 방지부에서 생성된 상기 출력값에 따라 출력 전압을 푸시하는 푸시(Push) 트랜지스터;를 가진 AB급 출력부를 포함하되,
상기 풀업 트랜지스터에 흐르는 슛스루 전류가 흐르지 않도록 하여 전력 소모를 작게 하는 것을 특징으로 하는 저전력 비교기.
제 1항에 있어서,
상기 슛스루 방지부는,
트랜스 리니어 루프(Translinear loop)방식으로 상기 입력부의 두 입력단자 신호 차이를 증폭시켜,
푸시 트랜지스터 및 풀업 트랜지스터 각각의 게이트 단자의 입력신호로 들어가는 것을 특징으로 하는 저전력 비교기.
제 4항에 있어서,
상기 트랜스 리니어 루프는
제1 NMOS 트랜지스터와 제1 PMOS 트랜지스터, 제2 NMOS 트랜지스터와 제2 PMOS 트랜지스터가 각각 병렬 연결되어 캐스캐이드(Cascade)구조하여 ,
상기 두 입력신호가 각 직렬구조의 상기 제1,2 NMOS 트랜지스터와 상기 제 1,2 PMOS 트랜지스터로 동시에 입력되어, 상기 NMOS 트랜지스터 및 PMOS 트랜지스터의 컨덕턴스에 비례하는 이득만큼 증폭되어 출력되도록 하는 트랜지스터 구조를 포함하는 저전력 비교기.
제 3항에 있어서,
상기 슛스루 방지부는 N개의 다이오드가 직렬로 연결되고, 상기 입력부의 두 단자의 입력신호가 N개의 다이오드를 통해 전압차이가 증폭되어,
상기 푸시 트랜지스터 및 풀업 트랜지스터의 각각의 게이트 단자의 입력신호로 들어가는 것을 특징으로 하는 저전력 비교기.
제 6항에 있어서,
상기 다이오드는 PMOS 트랜지스터 또는 NMOS 트랜지스터의 드레인(Drain)-게이트(Gate)단자를 연결하여 구성할 수 있으며,
N개의 상기 다이오드를 직렬 연결하여 상기 입력부의 신호 출력값의 차이를 증폭시키는 상기 N개의 다이오드 직렬연결 구조를 포함하는 저전력 비교기.
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제2항에 있어서,
상기 저전력 비교기에 포함되는 트랜지스터는 CMOS로 이루어진 것을 특징으로 하는 저전력 비교기.