JP5852080B2 - Semiconductor device - Google Patents

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Description

本発明は、半導体装置に関する。 The present invention relates to semiconductor equipment.

従来、環境負荷の観点から、半導体装置における鉛の使用量の低減が要求されている。たとえば、２００６年７月施行のＲｏＨＳ（Restriction of Hazardous Substances）指令などによって提唱されている。
半導体装置では、たとえば、ＳＯＰ（Small Outline Package）、ＱＦＰ（Quad Flat Package）におけるアウターリードの外装めっき、ＢＧＡ（Ball Grid Array）における半田ボールなど、装置外部で使用される外部構成材、およびパッケージ内部における半導体チップの接合材など、装置内部で使用される内部構成材に鉛が使用されている。 Conventionally, reduction of the amount of lead used in semiconductor devices has been required from the viewpoint of environmental impact. For example, it has been proposed by the RoHS (Restriction of Hazardous Substances) Directive, which came into effect in July 2006.
In semiconductor devices, for example, external component materials used outside the device, such as outer plating of outer leads in SOP (Small Outline Package), QFP (Quad Flat Package), solder balls in BGA (Ball Grid Array), and the inside of the package Lead is used as an internal constituent material used inside the apparatus, such as a semiconductor chip bonding material.

外部構成材については、鉛の含有量を一定比率以下とする鉛フリー化が、代替材料の研究によってほぼ達成されている。これに対し、内部構成材については、代替に適した材料がない。そのため、たとえば、９５Ｐｂ−５Ｓｎ（鉛含有量９５ｗｔ％）など、鉛含有率の高い金属が使用されている。   For external components, lead-free material with lead content below a certain ratio has been almost achieved through research on alternative materials. On the other hand, there is no material suitable for substitution for internal components. Therefore, for example, metals with high lead content such as 95Pb-5Sn (lead content 95 wt%) are used.

特開２００７−６７１５８号公報JP 2007-67158 A

様々な組成の金属材料を、内部構成材の代替材料として評価する過程において、環境負荷の小さいビスマスが、代替材料の選択肢として着目される。ビスマスは、たとえば、装置内部で使用される接合材に要求される融点や接合性、さらには環境負荷の諸特性を満たす。
しかし、ビスマスの熱伝導率（約９Ｗ／ｍ・Ｋ）は、鉛の熱伝導率（約３５Ｗ／ｍ・Ｋ）に比べて低い。そのため、ビスマスを単に使用したのでは、半導体チップで生じる熱が放散されにくいといった不具合を生じる。 In the process of evaluating metal materials having various compositions as substitute materials for internal components, bismuth with a small environmental load is attracting attention as an alternative material option. Bismuth, for example, satisfies various characteristics such as melting point and bondability required for a bonding material used inside the apparatus, and environmental load.
However, the thermal conductivity of bismuth (about 9 W / m · K) is lower than that of lead (about 35 W / m · K). Therefore, simply using bismuth causes a problem that heat generated in the semiconductor chip is not easily dissipated.

本発明の目的は、半導体チップの放熱性を十分に確保できながら、半導体チップの接合材の鉛フリー化を達成することができる半導体装置を提供することにある。 An object of the present invention is to be sufficient heat dissipation of the semiconductor chip is to provide a semiconductor equipment which can achieve lead-free of the bonding material of the semiconductor chip.

上記目的を達成するための本発明は、半導体チップと、前記半導体チップが接合される固体板と、前記半導体チップと前記固体板との間に介在され、ＢｉＳｎ系材料からなる接合材とを含み、前記接合材は、前記半導体チップと前記固体板との間の熱伝導性を向上させるためのＡｇからなる熱伝導経路を有しており、前記熱伝導経路は、前記半導体チップにおける前記固体板との対向面に対して垂直方向に延びており、かつ前記半導体チップから前記固体板に達するように形成されている、半導体装置である。 The present invention for achieving the above object includes a semiconductor chip, a solid plate to which the semiconductor chip is bonded, and a bonding material that is interposed between the semiconductor chip and the solid plate and is made of a BiSn-based material. The bonding material has a heat conduction path made of Ag for improving the thermal conductivity between the semiconductor chip and the solid plate, and the heat conduction path is the solid plate in the semiconductor chip. The semiconductor device is formed so as to extend in a direction perpendicular to the facing surface of the semiconductor chip and to reach the solid plate from the semiconductor chip.

この構成によれば、半導体チップと固体板とを接合する接合材がＢｉＳｎ系材料からなるので、接合材の鉛フリー化を達成することができる。
さらに、半導体チップと固体板との間が、Ａｇからなる熱伝導経路によって熱伝導可能に接続されている。これにより、半導体チップと固体板との間を熱が伝達しやすくなる。そのため、半導体チップで発生する熱を、熱伝導経路を介してＡｇの熱伝導率で固体板に逃がすことができる。したがって、半導体チップの放熱性を十分に確保することができる。 According to this configuration, since the bonding material for bonding the semiconductor chip and the solid plate is made of the BiSn material, lead-free bonding material can be achieved.
Furthermore, the semiconductor chip and the solid plate are connected so as to be able to conduct heat through a heat conduction path made of Ag. This facilitates heat transfer between the semiconductor chip and the solid plate. Therefore, the heat generated in the semiconductor chip can be released to the solid plate with the thermal conductivity of Ag through the heat conduction path. Therefore, sufficient heat dissipation of the semiconductor chip can be ensured.

また、本発明では、前記接合材における前記半導体チップおよび／または前記固体板との界面近傍には、Ｓｎ−Ａｇ合金からなる金属層が形成されていてもよい。
この構成では、接合材における半導体チップおよび／または固体板との界面近傍に、Ｓｎ−Ａｇ合金からなる金属層が形成されている。金属に対するＳｎ−Ａｇ合金の濡れ性は、ＢｉＳｎ系材料の濡れ性よりも優れている。そのため、この金属層によって、接合材と、半導体チップおよび／または固体板との接合強度を向上させることができる。 In the present invention, a metal layer made of a Sn—Ag alloy may be formed in the vicinity of the interface between the bonding material and the semiconductor chip and / or the solid plate.
In this configuration, a metal layer made of an Sn—Ag alloy is formed in the vicinity of the interface between the bonding material and the semiconductor chip and / or the solid plate. The wettability of the Sn—Ag alloy with respect to the metal is superior to the wettability of the BiSn-based material. Therefore, the bonding strength between the bonding material and the semiconductor chip and / or the solid plate can be improved by the metal layer.

また、本発明では、前記接合材におけるＳｎの含有量が、０ｗｔ％を超過し、４ｗｔ％以下であってもよい。
ＳｎはＡｇと合金化し易い金属であるが、上記のように、接合材におけるＳｎの含有量が上記範囲であれば、熱伝導経路の形成に寄与するＡｇの不要な合金化を抑制することができる。その結果、熱伝導経路を効率よく形成することができる。 Further, in the present invention, the content of Sn in the bonding material, exceed 0 wt%, may I der following 4 wt%.
Sn is a metal that is easily alloyed with Ag. However, as described above, if the Sn content in the bonding material is within the above range, it is possible to suppress unnecessary alloying of Ag that contributes to the formation of the heat conduction path. it can. As a result, the heat conduction path can be efficiently formed.

また、Ｂｉ（融点：約２７０℃）がＳｎ（融点：約２３２℃）よりも多量に含有されるため、接合材に比較的高い融点を保持させることができる。そのため、半導体装置を実装するときのリフロー時において、優れた耐リフロー性を発揮することができる。
また、本発明では、前記固体板が金属からなるリードフレームのアイランドであってもよい。 Further, since Bi (melting point: about 270 ° C.) is contained in a larger amount than Sn (melting point: about 232 ° C.), the bonding material can maintain a relatively high melting point. Therefore, excellent reflow resistance can be exhibited during reflow when mounting the semiconductor device.
In the present invention, the solid plate may be I Oh in the island of a lead frame made of a metal.

この構成では、固体板が金属からなるアイランドなので、Ａｇめっきを容易に施すことができ、そのＡｇめっきから熱伝導経路を形成することができる。
また、本発明では、前記半導体チップと前記固体板との間は、前記熱伝導経路によって、Ａｇの熱伝導率で熱伝導可能に接続されていてもよい。 In this configuration, since the solid plate is an island made of metal, Ag plating can be easily performed, and a heat conduction path can be formed from the Ag plating.
In the present invention, between the semiconductor chip and the solid plate by the heat conduction path may be thermally conductively connected with the thermal conductivity of Ag.

また、本発明では、前記固体板は、Ｃｕからなっていてもよい。
また、本発明では、前記半導体チップは、３００〜４００μｍ厚の四角板状に形成されていてもよい。
また、本発明では、前記接合材は、ＢｉＳｎを主として含有していてもよい。 In the present invention, the solid plate may have I Cu Tona.
In the present invention, the semiconductor chip may be formed in a square plate shape having a thickness of 300 to 400 μm.
In the present invention, the bonding material may also contain primarily the BiSn.

また、本発明では、前記半導体チップにおける前記接合材との接合面には、Ａｕ、Ｎｉ、Ａｇを含有する裏面メタルが形成されていてもよい。
また、本発明では、前記裏面メタル上に、Ａｇからなるチップめっき層が形成されていてもよい。 Moreover, in this invention, the back surface metal containing Au, Ni, and Ag may be formed in the joint surface with the said joining material in the said semiconductor chip.
In the present invention, a chip plating layer made of Ag may be formed on the back metal.

また、本発明では、前記チップめっき層の厚さは、０．１〜２．０μｍであってもよい。
また、本発明では、前記固体板が、前記半導体チップをダイボンディングするダイパッドであり、前記ダイパッド上には、１．０〜１０．０μｍの厚さを有するパッドめっき層が形成されていてもよい。 In the present invention, the thickness of the chip plating layer may it 0.1~2.0μm der.
In the present invention, the solid plate, said a die pad of the semiconductor chip is die-bonded, onto the die pad, be formed pad plating layer having a thickness of 1.0~10.0μm Good .

また、本発明では、前記接合材は、ＳｎよりもＢｉを多く含有していてもよい。
また、本発明では、前記接合材は、Ａｇ、Ｓｎ、Ｃｏ、Ｃｕ、Ａｕ、Ｎｉ、Ｚｎの少なくとも一種からなる副成分を含有していてもよい。 In the present invention, the bonding material may contain a large amount of Bi than Sn.
In the present invention, the bonding material, Ag, Sn, Co, Cu , Au, Ni, may contain auxiliary component composed of at least one of Zn.

また、本発明では、前記接合材の融点が、２６０〜２７０℃であってもよい。
また、本発明では、前記接合材の融点が、２６０〜２６３℃であってもよい。
また、本発明の半導体装置は、半導体チップおよびその半導体チップが接合される固体板を備える半導体装置の製造方法であって、前記半導体チップおよび前記固体板の少なくとも一方における他方との接合面に、Ａｇからなるめっき層を形成する工程と、前記めっき層形成後、前記半導体チップと前記固体板との間に、Ｓｎの含有量が０ｗｔ％を超過し、４ｗｔ％以下であるＢｉＳｎからなる接合材を挟む工程と、熱処理により、前記半導体チップと前記固体板とを前記接合材を介して接合することによって、前記半導体チップにおける前記固体板との対向面に対して垂直方向に延びる熱伝導経路を前記接合材内に形成する工程とを含む、半導体装置の製造方法によって製造することができる。 In the present invention, the melting point of the bonding material may be I 260-270 ° C. der.
In the present invention, the melting point of the bonding material may be I 260 to 263 ° C. der.
Further, the semiconductor device of the present invention is a method of manufacturing a semiconductor device comprising a semiconductor chip and a solid plate to which the semiconductor chip is bonded, and a bonding surface with the other of at least one of the semiconductor chip and the solid plate, A step of forming a plating layer made of Ag, and a bonding material made of BiSn having a Sn content exceeding 0 wt% and not more than 4 wt% between the semiconductor chip and the solid plate after the plating layer is formed A heat conduction path extending in a direction perpendicular to the surface of the semiconductor chip facing the solid plate by bonding the semiconductor chip and the solid plate through the bonding material by heat treatment. It can be manufactured by a manufacturing method of a semiconductor device including a step of forming in the bonding material.

この方法によれば、半導体チップにおける接合面および／または固体板における接合面にＡｇからなるめっき層が形成された後、半導体チップと固体板との間に、Ｓｎの含有量が０ｗｔ％を超過し、４ｗｔ％以下であるＢｉＳｎからなる接合材が挟まれ、その後、熱処理される。上記の工程が実行されることによって、めっき層から他方の接合面に達するＡｇネットワーク（網状組織）を接合材に形成することができる。このＡｇネットワークによって、半導体チップと固体板との間の熱伝導性を向上させることができる。   According to this method, the Sn content exceeds 0 wt% between the semiconductor chip and the solid plate after the plating layer made of Ag is formed on the bonding surface of the semiconductor chip and / or the bonding surface of the solid plate. Then, a bonding material made of BiSn of 4 wt% or less is sandwiched and then heat-treated. By performing the above steps, an Ag network (network structure) reaching the other joint surface from the plating layer can be formed in the joint material. By this Ag network, the thermal conductivity between the semiconductor chip and the solid plate can be improved.

そして、この製造方法によって得られる半導体装置によれば、接合材がＢｉＳｎ系材料からなるので、接合材の鉛フリー化を達成することができる。
さらに、半導体チップと固体板との間がＡｇネットワークによって接続されるため、これらの間を熱が伝達しやすくなる。そのため、半導体チップで発生する熱を、Ａｇネットワークを介してＡｇの熱伝導率で固体板に逃がすことができる。したがって、半導体チップの放熱性を十分に確保することができる。 According to the semiconductor device obtained by this manufacturing method, since the bonding material is made of a BiSn-based material, lead-free bonding material can be achieved.
Furthermore, since the semiconductor chip and the solid plate are connected by an Ag network, heat is easily transferred between them. Therefore, the heat generated in the semiconductor chip can be released to the solid plate with the thermal conductivity of Ag via the Ag network. Therefore, sufficient heat dissipation of the semiconductor chip can be ensured.

また、本発明の半導体装置を製造するための方法では、前記めっき層を形成する工程が、前記半導体チップにおける前記接合面および前記固体板における前記接合面の両方に前記めっき層を形成する工程であることが好ましい。
この方法では、半導体チップにおける接合面および固体板における接合面の両方にめっき層が形成される。そのため、いずれか一方の接合面にのみめっき層が形成される場合よりも、Ａｇネットワークの密度を大きくすることができる。その結果、半導体チップの放熱性を向上させることができる。 Moreover, in the method for manufacturing the semiconductor device of the present invention, the step of forming the plating layer is a step of forming the plating layer on both the bonding surface of the semiconductor chip and the bonding surface of the solid plate. Preferably there is.
In this method, plating layers are formed on both the bonding surface of the semiconductor chip and the bonding surface of the solid plate. Therefore, the density of the Ag network can be increased as compared with the case where the plating layer is formed only on one of the joining surfaces. As a result, the heat dissipation of the semiconductor chip can be improved.

本発明の一実施形態に係る半導体装置の模式断面図である。1 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention. 図１に示す半導体装置の製造方法を工程順に示す図である。FIG. 2 is a diagram showing a manufacturing method of the semiconductor device shown in FIG. 1 in the order of steps. 本発明の変形例に係る半導体装置（ＱＦＮタイプ）の模式断面図である。It is a schematic cross section of a semiconductor device (QFN type) according to a modification of the present invention. 実施例１の半導体装置のＳＥＭ写真である。3 is a SEM photograph of the semiconductor device of Example 1. 実施例２の半導体装置のＳＥＭ写真である。4 is a SEM photograph of the semiconductor device of Example 2. 実施例３の半導体装置のＳＥＭ写真である。6 is a SEM photograph of the semiconductor device of Example 3. 実施例４の半導体装置のＳＥＭ写真である。6 is a SEM photograph of the semiconductor device of Example 4. 比較例１の半導体装置のＳＥＭ写真である4 is a SEM photograph of the semiconductor device of Comparative Example 1. 比較例２の半導体装置のＳＥＭ写真である。10 is a SEM photograph of the semiconductor device of Comparative Example 2. 比較例３の半導体装置のＳＥＭ写真である。10 is a SEM photograph of the semiconductor device of Comparative Example 3.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の模式断面図である。
半導体装置１は、ＱＦＰが適用された半導体装置１である。半導体装置１は、半導体チップ２と、半導体チップ２に接合される固体板としてのダイパッド３と、半導体チップ２と電気的に接続される複数のリード４と、これらを封止する樹脂パッケージ５とを備えている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention.
The semiconductor device 1 is a semiconductor device 1 to which QFP is applied. The semiconductor device 1 includes a semiconductor chip 2, a die pad 3 as a solid plate bonded to the semiconductor chip 2, a plurality of leads 4 electrically connected to the semiconductor chip 2, and a resin package 5 for sealing them. It has.

半導体チップ２は、その内部に複数の機能素子を搭載している。半導体チップ２は、たとえば、３００〜４００μｍ厚の四角板状に形成され、機能素子と電気的に接続された配線パッド（図示せず）が厚さ方向一方面２１に露出している。一方、半導体チップ２の他方面２２には、たとえば、Ａｕ、Ｎｉ、Ａｇなどを含有する裏面メタル（図示せず）が形成されている。   The semiconductor chip 2 has a plurality of functional elements mounted therein. For example, the semiconductor chip 2 is formed in a square plate shape having a thickness of 300 to 400 μm, and wiring pads (not shown) electrically connected to the functional elements are exposed on the one surface 21 in the thickness direction. On the other hand, a back metal (not shown) containing, for example, Au, Ni, Ag or the like is formed on the other surface 22 of the semiconductor chip 2.

その裏面メタル上には、Ａｇからなるチップめっき層６が形成されている。チップめっき層６の厚さは、たとえば、０．１〜２．０μｍである。
ダイパッド３は、たとえば、０．１〜５．０ｍｍ厚のＣｕ薄板からなり、四角状に形成されている。ダイパッド３の厚さ方向一方面３１には、Ａｇからなるパッドめっき層７が形成されている。パッドめっき層７の厚さは、たとえば、１．０〜１０．０μｍである。 A chip plating layer 6 made of Ag is formed on the back metal. The thickness of the chip plating layer 6 is, for example, 0.1 to 2.0 μm.
The die pad 3 is made of, for example, a Cu thin plate having a thickness of 0.1 to 5.0 mm, and is formed in a square shape. A pad plating layer 7 made of Ag is formed on one surface 31 in the thickness direction of the die pad 3. The thickness of the pad plating layer 7 is, for example, 1.0 to 10.0 μm.

そして、半導体チップ２およびダイパッド３は、他方面２２および一方面３１が接合面として互いに対向した状態で、他方面２２と一方面３１との間に接合材８が介在することによって、互いに接合されている。すなわち、半導体チップ２は、一方面２１を上方に向けた姿勢でダイパッド３に支持される。
接合材８は、ＢｉＳｎ系材料からなる。ＢｉＳｎ系材料は、ＢｉＳｎを主として含有する材料である。ＢｉＳｎ系材料は、主成分ＢｉＳｎの他に、たとえば、半導体チップ２ダイパッド３間の熱の伝達、接合材８の機械的物性の向上、接合材８の融点調節および接合材８の濡れ性の向上などといった目的で、Ａｇ、Ｓｎ、Ｃｏ、Ｃｕ、Ａｕ、Ｎｉ、Ｚｎなどの副成分を含有することができる。これら副成分は、単独で含有されていてもよいし、複数の金属が合金化した状態で含有されていてもよい。 The semiconductor chip 2 and the die pad 3 are bonded to each other by the bonding material 8 interposed between the other surface 22 and the one surface 31 with the other surface 22 and the one surface 31 facing each other as a bonding surface. ing. That is, the semiconductor chip 2 is supported by the die pad 3 with the one surface 21 facing upward.
The bonding material 8 is made of a BiSn material. A BiSn-based material is a material mainly containing BiSn. In addition to the main component BiSn, for example, the BiSn-based material transfers heat between the semiconductor chip 2 and the die pad 3, improves the mechanical properties of the bonding material 8, adjusts the melting point of the bonding material 8, and improves the wettability of the bonding material 8. For the purpose, it is possible to contain subcomponents such as Ag, Sn, Co, Cu, Au, Ni, and Zn. These subcomponents may be contained alone, or may be contained in a state where a plurality of metals are alloyed.

上記のように、接合材８にはＳｎが必ず含有され、ＢｉＳｎ成分におけるＳｎの含有量は、たとえば、０ｗｔ％を超過し、４ｗｔ％以下、好ましくは、１〜３ｗｔ％、さらに好ましくは、１．５〜２．５ｗｔ％である。
上記した副成分として、接合材８は、チップめっき層６およびパッドめっき層７の両方に接触する熱伝導経路としてのＡｇネットワーク９を有している。Ａｇネットワーク９は、多数のＡｇ細線が蜘蛛の巣状に広がってなり、接合材８のほぼ全域に達している。このＡｇネットワーク９によって、半導体チップ２とダイパッド３との間は理想的には、Ａｇの熱伝導率（約４２５Ｗ／ｍ・Ｋ）で熱伝導可能に接続されている。 As described above, the bonding material 8 always contains Sn, and the content of Sn in the BiSn component is, for example, more than 0 wt% and not more than 4 wt%, preferably 1 to 3 wt%, more preferably 1 .5 to 2.5 wt%.
As the above-described subcomponent, the bonding material 8 has an Ag network 9 as a heat conduction path that contacts both the chip plating layer 6 and the pad plating layer 7. In the Ag network 9, a large number of Ag thin lines spread in a spider web shape and reach almost the entire area of the bonding material 8. By the Ag network 9, the semiconductor chip 2 and the die pad 3 are ideally connected so as to be able to conduct heat at a thermal conductivity of Ag (about 425 W / m · K).

また、接合材８は、副成分として、チップめっき層６およびパッドめっき層７との界面近傍にＳｎ−Ａｇ合金からなる合金層１０を有している。合金層１０は、チップめっき層６およびパッドめっき層７の両方との界面近傍全域にわたって形成されていてもよいし、部分的に形成されていてもよい。
そして、上記のような接合材８の融点は、たとえば、２６０〜２７０℃、好ましくは、２６０〜２６３℃である。 Further, the bonding material 8 has an alloy layer 10 made of an Sn—Ag alloy in the vicinity of the interface between the chip plating layer 6 and the pad plating layer 7 as a subcomponent. The alloy layer 10 may be formed over the entire vicinity of the interface with both the chip plating layer 6 and the pad plating layer 7 or may be partially formed.
And the melting | fusing point of the above joining materials 8 is 260-270 degreeC, for example, Preferably, it is 260-263 degreeC.

リード４は、ダイパッド３と同じＣｕ薄板（たとえば、０．１〜５．０ｍｍ厚）からなり、ダイパッド３の各側面と直交する各方向における両側に、それぞれ同数ずつ設けられている。ダイパッド３の各側面に対向するリード４は、その対向する側面と平行な方向に等間隔に配置されている。各リード４は、樹脂パッケージ５によって封止されたインナーリード４１と、樹脂パッケージ５から露出したアウターリード４２とを一体的に備えている。   The leads 4 are made of the same Cu thin plate (for example, 0.1 to 5.0 mm thick) as the die pad 3, and the same number is provided on both sides in each direction orthogonal to each side surface of the die pad 3. The leads 4 facing each side surface of the die pad 3 are arranged at equal intervals in a direction parallel to the facing side surface. Each lead 4 is integrally provided with an inner lead 41 sealed with a resin package 5 and an outer lead 42 exposed from the resin package 5.

インナーリード４１は、ダイパッド３と同一平面上に配置され、ダイパッド３との対向方向に長尺な矩形状に形成されている。インナーリード４１は、金属ワイヤ１１を介して半導体チップ２の配線パッドと電気的に接続されている。
アウターリード４２は、下方へ屈曲する屈曲部を有する略クランク形状に形成されている。アウターリード４２は、半導体装置１をプリント配線基板に実装するときの外部接続部として機能する。 The inner lead 41 is disposed on the same plane as the die pad 3 and is formed in a rectangular shape that is long in the direction facing the die pad 3. The inner lead 41 is electrically connected to the wiring pad of the semiconductor chip 2 through the metal wire 11.
The outer lead 42 is formed in a substantially crank shape having a bent portion bent downward. The outer lead 42 functions as an external connection portion when the semiconductor device 1 is mounted on the printed wiring board.

樹脂パッケージ５としては、エポキシ樹脂など公知の材料を適用することができる。
上記のような半導体装置１は、その許容損失が、たとえば、１〜１０Ｗ、好ましくは、４〜１０Ｗである。許容損失は、半導体装置１の放熱性の指標とされる。また、半導体装置１は、プリント配線基板のランドにアウターリード４２がはんだ接合され、たとえば、２４０〜２６０℃でリフローすることによって、実装することができる。 A known material such as an epoxy resin can be applied as the resin package 5.
The semiconductor device 1 as described above has an allowable loss of, for example, 1 to 10 W, preferably 4 to 10 W. The allowable loss is used as an index of heat dissipation of the semiconductor device 1. Further, the semiconductor device 1 can be mounted by soldering the outer leads 42 to the lands of the printed wiring board and performing reflow at 240 to 260 ° C., for example.

図２は、図１に示す半導体装置１の製造方法を工程順に示す図である。
半導体装置１の製造工程では、図２（ａ）に示すように、半導体チップ２およびリードフレーム１２が用意される。
リードフレーム１２は、Ｃｕ薄板を加工することにより形成される。このリードフレーム１２は、格子状のフレーム部（図示せず）と、フレーム部に取り囲まれる各矩形領域内に配置されるアイランドとしてのダイパッド３と、ダイパッド３の周囲に配置される複数のリード４と、フレーム部とダイパッド３との間に架設された吊りリード（図示せず）とを一体的に備えている。 FIG. 2 is a diagram showing a method of manufacturing the semiconductor device 1 shown in FIG.
In the manufacturing process of the semiconductor device 1, as shown in FIG. 2A, the semiconductor chip 2 and the lead frame 12 are prepared.
The lead frame 12 is formed by processing a Cu thin plate. The lead frame 12 includes a lattice-shaped frame portion (not shown), a die pad 3 as an island disposed in each rectangular region surrounded by the frame portion, and a plurality of leads 4 disposed around the die pad 3. And a suspension lead (not shown) provided between the frame portion and the die pad 3 are integrally provided.

続いて、めっき法によって、半導体チップ２の他方面２２（裏面メタル）およびダイパッド３の一方面３１の両方にＡｇめっきが施される。これにより、チップめっき層６およびパッドめっき層７が形成される。なお、これらのめっき工程は、同じ工程で行なってもよいし、別工程で行なってもよい。
次いで、図２（ｂ）に示すように、ＢｉＳｎからなる接合材８をパッドめっき層７上に塗布し、その接合材８に対してチップめっき層６を対向させた姿勢で、半導体チップ２およびダイパッド３によって接合材８を挟み込む。 Subsequently, Ag plating is performed on both the other surface 22 (back surface metal) of the semiconductor chip 2 and the one surface 31 of the die pad 3 by plating. Thereby, the chip plating layer 6 and the pad plating layer 7 are formed. These plating steps may be performed in the same step or in separate steps.
Next, as shown in FIG. 2B, the bonding material 8 made of BiSn is applied onto the pad plating layer 7, and the semiconductor chip 2 and the chip plating layer 6 are opposed to the bonding material 8. The bonding material 8 is sandwiched between the die pads 3.

次いで、図２（ｃ）に示すように、たとえば、２８０〜３００℃でリフロー（熱処理）が行なわれる。これによって、接合材８にＡｇネットワーク９および合金層１０が形成されて、半導体チップ２とダイパッド３とが接合される。
次いで、図２（ｄ）に示すように、金属ワイヤ１１の一端が半導体チップ２の配線パッドに接続され、金属ワイヤ１１の他端がリード４のインナーリード４１に接続される。 Next, as shown in FIG. 2C, reflow (heat treatment) is performed at 280 to 300 ° C., for example. Thereby, the Ag network 9 and the alloy layer 10 are formed on the bonding material 8, and the semiconductor chip 2 and the die pad 3 are bonded.
Next, as shown in FIG. 2D, one end of the metal wire 11 is connected to the wiring pad of the semiconductor chip 2, and the other end of the metal wire 11 is connected to the inner lead 41 of the lead 4.

続いて、リードフレーム１２が成形金型にセットされ、半導体チップ２、ダイパッド３、インナーリード４１、金属ワイヤ１１および吊りリードの一部が、樹脂パッケージ５によって封止される。
その後、リードフレーム１２の不要部分（たとえば、吊りリードにおける樹脂パッケージ５から露出する部分など）が切断される。こうして、図１に示す構造の半導体装置１の個片が得られる。 Subsequently, the lead frame 12 is set in a molding die, and the semiconductor chip 2, the die pad 3, the inner lead 41, the metal wire 11 and a part of the suspension lead are sealed with the resin package 5.
Thereafter, unnecessary portions of the lead frame 12 (for example, portions exposed from the resin package 5 in the suspension leads) are cut. In this way, individual pieces of the semiconductor device 1 having the structure shown in FIG. 1 are obtained.

上記の方法によれば、半導体チップ２の他方面２２およびダイパッド３の一方面３１の両方にＡｇめっき層（チップめっき層６およびパッドめっき層７）が形成された後、半導体チップ２とダイパッド３との間にＢｉＳｎからなる接合材８が挟まれ、その後、リフローされる。上記の工程が実行されることによって、各めっき層６，７から他方のめっき層６，７に達するＡｇネットワーク９を接合材８に形成することができる。このＡｇネットワーク９によって、半導体チップ２とダイパッド３との間の熱伝導性をさらに向上させることができる。   According to the above method, after the Ag plating layer (chip plating layer 6 and pad plating layer 7) is formed on both the other surface 22 of the semiconductor chip 2 and the one surface 31 of the die pad 3, the semiconductor chip 2 and the die pad 3 are formed. The bonding material 8 made of BiSn is sandwiched between the two and then reflowed. By performing the above steps, an Ag network 9 reaching the other plating layers 6 and 7 from each plating layer 6 and 7 can be formed in the bonding material 8. By this Ag network 9, the thermal conductivity between the semiconductor chip 2 and the die pad 3 can be further improved.

そして、得られる半導体装置１によれば、接合材８がＢｉＳｎ系材料からなるので、接合材８の鉛フリー化を達成することができる。
さらに、半導体チップ２とダイパッド３との間がＡｇネットワーク９によって接続されるため、これらの間を熱が伝達可能となる。そのため、半導体チップ２で発生する熱を、Ａｇネットワーク９を介して、理想的にはＡｇの熱伝導率（約４２５Ｗ／ｍ・Ｋ）でダイパッド３に逃がすことができる。したがって、半導体チップ２の放熱性を十分に確保することができる。 And according to the obtained semiconductor device 1, since the bonding material 8 is made of a BiSn-based material, the lead-free bonding material 8 can be achieved.
Furthermore, since the semiconductor chip 2 and the die pad 3 are connected by the Ag network 9, heat can be transferred between them. Therefore, the heat generated in the semiconductor chip 2 can be released to the die pad 3 through the Ag network 9 ideally with the thermal conductivity of Ag (about 425 W / m · K). Therefore, sufficient heat dissipation of the semiconductor chip 2 can be ensured.

また、半導体チップ２の他方面２２およびダイパッド３の一方面３１の両方にＡｇからなるめっき層（チップめっき層６およびパッドめっき層７）が形成され、各めっき層６，７のＡｇによって蜘蛛の巣状のＡｇネットワーク９が形成される。そのため、いずれか一方の接合面（他方面２２もしくは一方面３１）にのみめっき層が形成される場合よりも、Ａｇネットワーク９の密度を大きくすることができる。その結果、半導体チップ２の放熱性を向上させることができる。   Further, a plating layer made of Ag (chip plating layer 6 and pad plating layer 7) is formed on both the other surface 22 of the semiconductor chip 2 and one surface 31 of the die pad 3, and the plating layers 6 and 7 make Ag A nest-like Ag network 9 is formed. Therefore, the density of the Ag network 9 can be increased as compared with the case where the plating layer is formed only on one of the joining surfaces (the other surface 22 or the one surface 31). As a result, the heat dissipation of the semiconductor chip 2 can be improved.

また、チップめっき層６およびパッドめっき層７との界面近傍に、Ｓｎ−Ａｇ合金からなる合金層１０が形成される。チップめっき層６およびパッドめっき層７に対するＳｎ−Ａｇ合金の濡れ性は、ＢｉＳｎの濡れ性よりも優れる。そのため、この合金層１０によって、接合材８と、半導体チップ２およびダイパッド３との接合強度を向上させることができる。   Further, an alloy layer 10 made of an Sn—Ag alloy is formed in the vicinity of the interface between the chip plating layer 6 and the pad plating layer 7. The wettability of the Sn—Ag alloy with respect to the chip plating layer 6 and the pad plating layer 7 is superior to the wettability of BiSn. Therefore, the bonding strength between the bonding material 8 and the semiconductor chip 2 and the die pad 3 can be improved by the alloy layer 10.

また、ＳｎはＡｇと合金化し易い金属であるが、接合材８におけるＳｎの含有量が０ｗｔ％を超過し、４ｗｔ％以下であれば、Ａｇネットワーク９の形成に寄与するＡｇの不要な合金化を抑制することができる。その結果、各めっき層６，７のＡｇを有効活用できるので、Ａｇネットワーク９を効率よく形成することができる。
また、Ｂｉ（融点：約２７０℃）がＳｎ（融点：約２３２℃）よりも多量に含有されるため、接合材８に比較的高い融点（たとえば、２６０〜２７０℃）を保持させることができる。そのため、半導体装置１を実装するときのリフロー時において、優れた耐リフロー性を発揮することができる。 Sn is a metal that is easily alloyed with Ag, but if the Sn content in the bonding material 8 exceeds 0 wt% and is 4 wt% or less, unnecessary alloying of Ag that contributes to the formation of the Ag network 9 is achieved. Can be suppressed. As a result, the Ag of each of the plating layers 6 and 7 can be effectively utilized, so that the Ag network 9 can be formed efficiently.
In addition, since Bi (melting point: about 270 ° C.) is contained in a larger amount than Sn (melting point: about 232 ° C.), the bonding material 8 can have a relatively high melting point (for example, 260 to 270 ° C.). . Therefore, excellent reflow resistance can be exhibited during reflow when the semiconductor device 1 is mounted.

以上、本発明の実施形態について説明したが、本発明は他の形態で実施することもできる。
たとえば、ＱＦＰが適用された半導体装置１を取り上げたが、本発明は、たとえば、図３に示すようなＱＦＮが適用された半導体装置５１（図３において、５２および５３は、たとえば、錫（Ｓｎ）、錫−銀合金（Ｓｎ−Ａｇ）などの金属からなるめっき層）、その他には、ＢＧＡ、ＳＯＰなどといった他の種類のパッケージが適用された半導体装置に適用することもできる。 As mentioned above, although embodiment of this invention was described, this invention can also be implemented with another form.
For example, the semiconductor device 1 to which QFP is applied has been taken up. However, the present invention, for example, includes a semiconductor device 51 to which QFN as shown in FIG. 3 is applied (in FIG. 3, 52 and 53 are, for example, tin (Sn ), A plating layer made of a metal such as a tin-silver alloy (Sn—Ag)), and in addition, it can also be applied to a semiconductor device to which other types of packages such as BGA and SOP are applied.

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。   In addition, various design changes can be made within the scope of matters described in the claims.

次に、本発明を実施例および比較例に基づいて説明するが、この発明は下記の実施例によって限定されるものではない。
実施例１〜４および比較例１〜３
上述した製造方法に基づき、図１に示した構造の半導体装置を作製した。ただし、各実施例および比較例における接合材の組成は、以下の通りに設計した。なお、下記の組成において、Ｓｎの直前に記載される数字は、接合材におけるＳｎの含有量（ｗｔ％）を表わしている。
（接合材の組成）
実施例１：Ｂｉ−１Ｓｎ 実施例２：Ｂｉ−２Ｓｎ 実施例３：Ｂｉ−３Ｓｎ
実施例４：Ｂｉ−４Ｓｎ 比較例１：Ｂｉ−５Ｓｎ 比較例２：Ｂｉ−６Ｓｎ
比較例３：Ｂｉ−１０Ｓｎ
評価試験
（１）ＳＥＭ画像の撮影
実施例１〜４および比較例１〜３で得られた半導体装置の接合材に対して、走査型電子顕微鏡（ＳＥＭ）を用いて電子ビームを照射し、それによって作り出される像を撮影した。撮影された写真を図４〜図１０に示す。 Next, although this invention is demonstrated based on an Example and a comparative example, this invention is not limited by the following Example.
Examples 1-4 and Comparative Examples 1-3
Based on the manufacturing method described above, the semiconductor device having the structure shown in FIG. 1 was manufactured. However, the composition of the bonding material in each example and comparative example was designed as follows. In the following composition, the number described immediately before Sn represents the Sn content (wt%) in the bonding material.
(Composition of bonding material)
Example 1: Bi-1Sn Example 2: Bi-2Sn Example 3: Bi-3Sn
Example 4: Bi-4Sn Comparative Example 1: Bi-5Sn Comparative Example 2: Bi-6Sn
Comparative Example 3: Bi-10Sn
Evaluation Test (1) SEM Image Shooting The semiconductor device bonding materials obtained in Examples 1 to 4 and Comparative Examples 1 to 3 were irradiated with an electron beam using a scanning electron microscope (SEM). Photographed the image produced by. Photographs taken are shown in FIGS.

図４〜図１０によると、Ｓｎの含有量が１〜４ｗｔ％（実施例１〜４）の接合材には、半導体チップとダイパッドとを接続するＡｇネットワークが形成されていることが確認できた。それに対し、Ｓｎの含有量が４ｗｔ％を超える（比較例１〜３）接合材には、Ａｇネットワークが形成されず、ＳｎがＢｉ中に分散していることが確認された。
（２）融点の測定
実施例１〜４および比較例１〜３で得られた半導体装置の接合材に対して、示差走査型熱量計（セイコーインスツルメンツ社製 ＤＳＣ６２００）を用いて融点測定した。なお、測定条件は、昇温速度：５℃／分、温度範囲：１１５〜３００℃とした。これにより、各接合材について、以下のことが確認された。 4 to 10, it was confirmed that an Ag network for connecting the semiconductor chip and the die pad was formed in the bonding material having the Sn content of 1 to 4 wt% (Examples 1 to 4). . On the other hand, it was confirmed that no Sn network was formed in the bonding material in which the Sn content exceeded 4 wt% (Comparative Examples 1 to 3), and Sn was dispersed in Bi.
(2) Melting | fusing point measurement With respect to the bonding | jointing material of the semiconductor device obtained in Examples 1-4 and Comparative Examples 1-3, melting | fusing point measurement was performed using the differential scanning calorimeter (Seiko Instruments company make DSC6200). The measurement conditions were a temperature increase rate of 5 ° C./min and a temperature range of 115 to 300 ° C. Thereby, the following was confirmed about each joining material.

実施例１（Ｂｉ−１Ｓｎ）：接合材の全てが２６３℃で溶融する。
実施例２（Ｂｉ−２Ｓｎ）：接合材の全てが２６４．１℃で溶融する。
実施例３（Ｂｉ−３Ｓｎ）：接合材の全体積中１３．２％が１３９℃で溶融する。
実施例４（Ｂｉ−４Ｓｎ）：接合材の全体積中４８．０％が１３９℃で溶融する。
比較例１（Ｂｉ−５Ｓｎ）：接合材の全体積中８１．７％が１３９℃で溶融する。 Example 1 (Bi-1Sn): All of the bonding material melts at 263 ° C.
Example 2 (Bi-2Sn): All of the bonding material melts at 264.1 ° C.
Example 3 (Bi-3Sn): 13.2% of the total volume of the bonding material melts at 139 ° C.
Example 4 (Bi-4Sn): 48.0% of the total volume of the bonding material melts at 139 ° C.
Comparative Example 1 (Bi-5Sn): 81.7% of the total volume of the bonding material melts at 139 ° C.

比較例２（Ｂｉ−６Ｓｎ）：接合材の全体積中９３．２％が１３９℃で溶融する。
比較例３（Ｂｉ−１０Ｓｎ）：接合材の全てが１３９℃で溶融する。
実施例５および比較例４〜５
ＪＥＤＥＣ標準基板（１１４．３×７６．２×１．６ｍｍ３）上に、表１に示す組成の接合材を用いてトランジスタを搭載した半導体装置を実装した。ただし、ＪＥＤＥＣ標準基板は、７４．２ｍｍ角の銅箔を３層重ねることによって、全体として４層構造とした。また、各銅箔間は、サーマルビアで接続されている。
評価試験
（１）許容損失の測定
実施例５および比較例４〜５の半導体装置について、桑野電機社製ＴＨ−１５６を用いて許容損失を測定した。結果を表１に示す。 Comparative Example 2 (Bi-6Sn): 93.2% of the total volume of the bonding material melts at 139 ° C.
Comparative Example 3 (Bi-10Sn): All of the bonding material melts at 139 ° C.
Example 5 and Comparative Examples 4-5
A semiconductor device having a transistor mounted thereon was mounted on a JEDEC standard substrate (114.3 × 76.2 × 1.6 mm 3) using a bonding material having the composition shown in Table 1. However, the JEDEC standard substrate has a four-layer structure as a whole by stacking three layers of 74.2 mm square copper foil. Moreover, between each copper foil, it connects with the thermal via.
Evaluation Test (1) Measurement of Allowable Loss For the semiconductor devices of Example 5 and Comparative Examples 4 to 5, the allowable loss was measured using TH-156 manufactured by Kuwano Electric Co., Ltd. The results are shown in Table 1.

表１によると、接合材にＢｉ−２Ｓｎを用いた実施例５の許容損失は、Ｐｂ含有接合材を用いた比較例４に及ばないものの、理想的ではないが、Ａｇペーストを用いた比較例５よりも高いことが確認された。これにより、実施例５が十分な放熱性を確保していることが確認された。   According to Table 1, the allowable loss of Example 5 using Bi-2Sn as the bonding material is not ideal, but it is not ideal, but the comparative example using Ag paste was compared with Comparative Example 4 using the Pb-containing bonding material. It was confirmed that it was higher than 5. Thereby, it was confirmed that Example 5 ensured sufficient heat dissipation.

１ 半導体装置
２ 半導体チップ
３ ダイパッド
６ チップめっき層
７ パッドめっき層
８ 接合材
９ Ａｇネットワーク
１０ 合金層
１２ リードフレーム
２２ 他方面
３１ 一方面 DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Semiconductor chip 3 Die pad 6 Chip plating layer 7 Pad plating layer 8 Bonding material 9 Ag network 10 Alloy layer 12 Lead frame 22 Other side 31 One side

Claims (13)

半導体チップと、
前記半導体チップが接合される固体板と、
前記半導体チップと前記固体板との間に介在され、ＢｉＳｎ系材料からなる接合材とを含み、
前記接合材は、前記半導体チップと前記固体板との間の熱伝導性を向上させるためのＡｇからなる熱伝導経路を有しており、
前記熱伝導経路は、前記半導体チップにおける前記固体板との対向面に対して垂直方向に延びており、かつ前記半導体チップから前記固体板に達するように形成されており、
前記接合材におけるＳｎの含有量が、０ｗｔ％を超過し、１ｗｔ％以下であり、
前記接合材の融点が、２６０〜２６３℃である、半導体装置。 A semiconductor chip;
A solid plate to which the semiconductor chip is bonded;
Including a bonding material interposed between the semiconductor chip and the solid plate and made of a BiSn-based material;
The bonding material has a heat conduction path made of Ag for improving the heat conductivity between the semiconductor chip and the solid plate,
The heat conduction path extends in a direction perpendicular to the surface of the semiconductor chip facing the solid plate, and is formed so as to reach the solid plate from the semiconductor chip ,
The content of Sn in the bonding material is more than 0 wt% and not more than 1 wt%,
The semiconductor device whose melting | fusing point of the said joining material is 260-263 degreeC . 前記接合材における前記半導体チップおよび／または前記固体板との界面近傍には、Ｓｎ−Ａｇ合金からなる金属層が形成されている、請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein a metal layer made of a Sn—Ag alloy is formed in the vicinity of an interface between the semiconductor chip and / or the solid plate in the bonding material. 前記固体板が金属からなるリードフレームのアイランドである、請求項１または２に記載の半導体装置。 The solid plate is a island of a lead frame made of a metal, a semiconductor device according to claim 1 or 2. 前記半導体チップと前記固体板との間は、前記熱伝導経路によって、Ａｇの熱伝導率で熱伝導可能に接続されている、請求項１〜３のいずれか一項に記載の半導体装置。 The semiconductor chip and between the solid plate by the heat conduction path, which is thermally connected with the thermal conductivity of Ag, semiconductor device according to any one of claims 1-3. 前記固体板は、Ｃｕからなる、請求項１〜４のいずれか一項に記載の半導体装置。 The solid plate is comprised of Cu, a semiconductor device according to any one of claims 1-4. 前記半導体チップは、３００〜４００μｍ厚の四角板状に形成されている、請求項１〜５のいずれか一項に記載の半導体装置。 The semiconductor chip is formed on 300~400μm thick rectangular plate, a semiconductor device according to any one of claims 1-5. 前記接合材は、ＢｉＳｎを主として含有する、請求項１〜６のいずれか一項に記載の半導体装置。 The bonding material mainly containing BiSn, semiconductor device according to any one of claims 1-6. 前記半導体チップにおける前記接合材との接合面には、Ａｕ、Ｎｉ、Ａｇを含有する裏面メタルが形成されている、請求項１〜７のいずれか一項に記載の半導体装置。 Wherein the junction surface between the bonding material in the semiconductor chip, Au, Ni, backside metal containing Ag is formed, the semiconductor device according to any one of claims 1-7. 前記裏面メタル上に、Ａｇからなるチップめっき層が形成されている、請求項８に記載の半導体装置。 The semiconductor device according to claim 8 , wherein a chip plating layer made of Ag is formed on the back metal. 前記チップめっき層の厚さは、０．１〜２．０μｍである、請求項９に記載の半導体装置。 The semiconductor device according to claim 9 , wherein the chip plating layer has a thickness of 0.1 to 2.0 μm. 前記固体板が、前記半導体チップをダイボンディングするダイパッドであり、
前記ダイパッド上には、１．０〜１０．０μｍの厚さを有するパッドめっき層が形成されている、請求項１〜１０のいずれか一項に記載の半導体装置。 The solid plate is a die pad for die-bonding the semiconductor chip;
On the die pad, the pad plating layer having a thickness of 1.0~10.0μm is formed, the semiconductor device according to any one of claims 1-10. 前記接合材は、ＳｎよりもＢｉを多く含有している、請求項１〜１１のいずれか一項に記載の半導体装置。 The bonding material may contain a large amount of Bi than Sn, the semiconductor device according to any one of claims 1 to 11. 前記接合材は、Ａｇ、Ｓｎ、Ｃｏ、Ｃｕ、Ａｕ、Ｎｉ、Ｚｎの少なくとも一種からなる副成分を含有している、請求項１〜１２のいずれか一項に記載の半導体装置。 The bonding material, Ag, Sn, Co, Cu , Au, Ni, and contains the auxiliary component composed of at least one of Zn, the semiconductor device according to any one of claims 1 to 12.
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* Cited by examiner, † Cited by third party
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JPH07176547A (en) * 1993-12-17 1995-07-14 Hitachi Ltd Semiconductor chip and manufacture thereof
JP3224185B2 (en) * 1994-09-29 2001-10-29 富士通株式会社 Solder alloy, solder powder, solder paste, printed wiring board, electronic component, soldering method and soldering apparatus
JPH09330941A (en) * 1996-06-13 1997-12-22 Toshiba Corp High heat-conduction paste solder and semiconductor device
JPH1041621A (en) * 1996-07-18 1998-02-13 Fujitsu Ltd Junction method using tin-bismuth solder
US5982038A (en) * 1997-05-01 1999-11-09 International Business Machines Corporation Cast metal seal for semiconductor substrates
JP2002018590A (en) * 2000-07-06 2002-01-22 Nippon Steel Corp Solder alloy, solder ball and electronic member having solder bump
EP1399600B1 (en) * 2001-05-28 2007-01-17 Honeywell International Inc. Compositions, methods and devices for high temperature lead-free solder
JP2004183091A (en) * 2002-07-25 2004-07-02 Shinriyou Denshi Kk Plating solution containing, tin-silver-copper electrolytic plating method, plating film containing tin-silver-copper and soldering method using this plating film
JP4595877B2 (en) * 2006-04-25 2010-12-08 株式会社日立製作所 Semiconductor power module
JP4961165B2 (en) * 2006-06-02 2012-06-27 日立協和エンジニアリング株式会社 Electronic component mounting substrate, electronic component and electronic device
US9214442B2 (en) * 2007-03-19 2015-12-15 Infineon Technologies Ag Power semiconductor module, method for producing a power semiconductor module, and semiconductor chip
JP5473388B2 (en) * 2009-04-24 2014-04-16 ローム株式会社 Semiconductor device and manufacturing method of semiconductor device

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