JP5837365B2 - 信号伝送路 - Google Patents

Description

本発明は、信号伝送路に関する。

光通信用デバイスを始めとする高速データ通信回路には、信号のＤＣ成分をカットするために、経路に直列にキャパシタが接続されている。例えば、特許文献１には、基板上に形成された配線に直列にキャパシタが配置される技術が開示されている。このようなキャパシタにおいては、小型化が求められており、さらなる高密度の実装が要求されている。

特開２００５−１７５５９６号公報

しかしながら、特許文献１の技術では、使用するキャパシタの寸法に合わせて伝送線路を設計しなければならないため、回路の微細化に伴って寄生容量が増加するおそれがある。

本発明は、上記課題に鑑みなされたものであり、キャパシタ搭載部分における寄生容量を抑制することを目的とする。

本発明は、伝送線路と、前記伝送線路上に配置されたキャパシタ素子と、前記伝送線路と前記キャパシタ素子の間に配置され、導電性を有し、前記伝送線路と前記キャパシタ素子の第1電極とを電気的に接続され、前記伝送線路と接触する部分の幅が、前記キャパシタ素子の幅よりも小さいプレートと、を有することを特徴とする信号伝送路である。本発明によれば、キャパシタ搭載部分における寄生容量を抑制することができる。

上記構成において、前記プレートの幅は、前記伝送線路の幅以下としてもよい。

上記構成において、前記キャパシタ素子の第２電極と接続され、表面が前記伝送線路より高い位置に配置される導体を備えた構成としてもよい。この構成によれば、接続部品を短くし、インダクタンスを低減できる。

上記構成において、前記導体の表面の高さを前記キャパシタ素子の上面の高さに実質的に一致させた構成とすることができる。

上記構成において、前記導体は、外部リードとすることができる。

上記構成において、前記導体は、半導体チップとすることができる。

上記構成において、前記プレートは、複数のプレートを重ねた構成とすることができる。

上記構成において、前記プレートの前記キャパシタ素子側の幅を前記伝送線路の幅よりも広くした構成とすることができる。

上記構成において、前記キャパシタ素子の下面と前記誘電体基板との距離を１００μｍ以上とする構成とすることができる。

本発明によれば、キャパシタ搭載部分における寄生容量を抑制することができる。

（ａ）は、第１誘電体基板、キャパシタ素子、プレートを示した斜視図であり、（ｂ）は、信号伝送路の斜視図である。 信号伝送路についてのプレートを通るＹ−Ｚ面の断面図である。 信号伝送路についてのプレートを通るＸ−Ｚ面の断面図である。 （ａ）は、比較例１のＳＭＴキャパシタ素子、第３誘電体基板の斜視図であり、（ｂ）は、比較例１に係る信号伝送路の斜視図である。 比較例２に係る信号伝送路の斜視図である。 比較例２と実施例１の信号伝送路の断面図である。 実施例１の配線パターンによる寄生容量の等価モデルの模式図である。 実施例１の他の構成の信号伝送路の断面図である。 実施例１と比較例の反射特性を比較した説明図である。 実施例１と比較例の伝達特性を比較した説明図である。 （ａ）は実施例２に係る信号伝送路の第４誘電体基板、キャパシタ素子、プレートを示した斜視図であり、（ｂ）は、実施例２の信号伝送路の斜視図である。 実施例３の信号伝送路の斜視図である。 実施例３の他の構成の信号伝送路の斜視図である。 プレートの厚さを変化させた場合の伝達特性の説明図である。 実施例４の信号伝送路の斜視図である。 プレートの奥行きを変えて、反射特性を比較した説明図である プレートの奥行きを変えて、伝達特性を比較した説明図である。 実施例５の信号伝送路の斜視図である。 実施例６の信号伝送路の斜視図である。 実施例６の他の構成の信号伝送路の斜視図である。 キャパシタ素子のその他の例の断面図である。

本発明の実施例１について図面を参照しつつ説明する。実施例１に係る信号伝送路１について説明する。信号伝送路１は、第１誘電体基板２、キャパシタ素子３、プレート４を備えている。図１（ａ）は、第１誘電体基板２、キャパシタ素子３、プレート４を示した斜視図である。図１（ｂ）は、信号伝送路１の斜視図である。図１中、第１誘電体基板２の幅方向にＸ軸を取り、第１誘電体基板２の奥行き方向にＹ軸を取り、第１誘電体基板２の高さ（厚さ）方向にＺ軸を取る。図２は信号伝送路１についてのプレート４を通るＹ−Ｚ面の断面図である。図３は信号伝送路１についてのプレート４を通るＸ−Ｚ面の断面図である。

図１に示すように、第１誘電体基板２は、一例として、幅３ｍｍ、奥行き２．４８ｍｍ、厚さ０．２５ｍｍのアルミナ（Ａｌ_２Ｏ_３）基板である。第１誘電体基板２の表面上には、金メッキを施したマイクロストリップライン（伝送線路）５が形成されている。マイクロストリップライン５の幅はインピーダンス整合が得られる幅とすることができる。例えば、第１誘電体基板２の比誘電率がε_ｒ＝１０であるとして、特性インピーダンス５０Ωを得るためのマイクロストリップライン５の幅は、第１誘電体基板２の厚さとほぼ等しくなる。本実施例では、マイクロストリップライン５は、一例として、幅０．２６ｍｍ、厚さ０．００５ｍｍとする。

図２に示すように、キャパシタ素子３はマイクロストリップライン５上に配置されている。キャパシタ素子３は、第１電極３ａと第２電極３ｂとを備えている。第１電極３ａと第２電極３ｂとは、それぞれ金属平板からなり、互いに対向している。第１電極３ａと第２電極３ｂの間には、誘電体層３ｃが設けられている。キャパシタ素子３は、第１電極３ａと第２電極３ｂの対向する面が第１誘電体基板２に平行になるように実装されている。ここでの平行とは、製造上の誤差や公差を許容した範囲も含み、完全な平行である必要はない。いわば、第１電極３ａが第１誘電体基板２上のマイクロストリップライン５側に位置し、誘電体層３ｃを挟んで、第２電極３ｂが積層された構成であればよい。キャパシタ素子３の金属平板は金、誘電体層はチタン酸バリウムを用いている。キャパシタ素子３の幅はマイクロストリップライン５の幅よりも大きい。キャパシタ素子３の寸法は、一例として、奥行き０．５ｍｍ、幅０．５ｍｍ、高さ０．３５ｍｍである。

プレート４は、マイクロストリップライン５とキャパシタ素子３との間に配置されている。したがって、第１誘電体基板２上に実装されたマイクロストリップライン５上に、プレート４、キャパシタ素子３が順に重ねて配置されている。このプレート４は、マイクロストリップライン５とキャパシタ素子３の第１電極３ａとを電気的に接続している。すなわち、キャパシタ素子３の第１誘電体基板２側の第１電極３ａがプレート４と接触する。プレート４の材質は、導電性を有している金属からなる。例えば、鉄ニッケルコバルト合金（コバール）が用いられる。プレート４のキャパシタ素子３側の面、及び第１誘電体基板２側の面には金メッキが施されている。プレート４とキャパシタ素子３とは半田などの導電性のロウ材でそれぞれ固定される。ただし、この固定の際に流れ出たロウ材がプレート４の側面に付着することを防ぐため、プレート４の側面には金メッキが施されていないことが好ましい。プレート４の幅は、一例として、寄生容量を低減するため、マイクロストリップライン５の幅と等しい０．２６ｍｍである。プレート４の奥行きは、一例として、０．２５ｍｍである。また、プレート４の厚さは、一例として、０．１ｍｍである。

また、信号伝送路１の下面には、接地電極６が形成されている。また、接地電極６領域上には、第２誘電体基板７と、金メッキを施されたＦｅ−Ｎｉ‐Ｃｏ合金８が設けられている。第２誘電体基板７上には、マイクロストリップライン９が形成されている。

第２誘電体基板７の寸法、ならびにマイクロストリップライン９の幅及び厚さは、第１誘電体基板２およびマイクロストリップライン５と同じである。第２誘電体基板７は、マイクロストリップライン９をキャパシタ素子３に接近させて配置されている。第２誘電体基板７の高さ（Ｚ軸方向の位置）は、Ｆｅ−Ｎｉ‐Ｃｏ合金８の厚さにより調整されている。これにより、マイクロストリップライン９の表面の高さがキャパシタ素子３の第２電極３ｂの上面の高さに実質的に一致するように構成されている。言い換えると、マイクロストリップライン９の表面とキャパシタ素子３の第２電極３ｂの上面とは、実質的に第１誘電体基板２に平行な同一面上に位置する。ここでの平行とは、製造誤差等を考慮したものである。この第２誘電体基板７のマイクロストリップライン９は、本発明の導体に相当する。

そして、キャパシタ素子３の第２電極３ｂとマイクロストリップライン９とは、２本のワイヤ１０をボンディングすることにより接続されている。このワイヤ１０は、キャパシタ素子３の上面の第２電極３ｂと、マイクロストリップライン９とを接続する接続部品である。ワイヤ１０は、一例として、φ２５μｍの金線である。ワイヤ１０が接続する二点間の距離は、一例として０．２ｍｍである。また、ワイヤ１０の高低差は、０．１ｍｍである。

ところで、マイクロストリップライン９の表面の高さをキャパシタ素子３の第２電極３ｂの上面の高さに実質的に一致させたのは、ワイヤ１０の長さを極力短くするためである。ワイヤ長を短くすることにより、インダクタンスを低減できる。また、マイクロストリップライン９の表面の高さと、キャパシタ素子３の第２電極３ｂの上面の高さとは実質的に一致していなくてもよい。例えば、マイクロストリップライン９の表面の高さが、第１誘電体基板２のマイクロストリップライン５の表面の高さよりも高い位置に配置されていてもよい。この場合も、マイクロストリップライン９とマイクロストリップライン５とが同一の高さに形成されている場合よりもワイヤを短くすることができる。なお、ワイヤの本数は２本に限定されず、要求に応じて本数を変更できる。ワイヤの本数が増加するほど、インダクタンスは低減される。

次に、本発明の２つの比較例について説明する。

（比較例１）
まず、比較例１に係る信号伝送路１０１の構成を説明する。図４は、比較例１に係る信号伝送路１０１の斜視図である。信号伝送路１０１は、ＳＭＴキャパシタ素子１０２および第３誘電体基板１０３を備えている。図４（ａ）はＳＭＴキャパシタ素子１０２および第３誘電体基板１０３の斜視図である。図４（ｂ）は信号伝送路１０１の斜視図である。

図４（ｂ）に示すように、ＳＭＴキャパシタ素子１０２は、誘電体層１０２ａを一対の外部電極１０２ｂ，１０２ｃで挟んだ構成をしている。外部電極１０２ｂ，１０２ｃは、互いに対向しているが、実装時にこの対向面が基板にほぼ垂直に位置する。ここでの垂直とは、製造上の誤差や公差を許容した範囲も含み、完全な垂直である必要はない。誘電体層１０２ａ内にはくし型の内部電極端子を設けていてもよい。ＳＭＴキャパシタ素子１０２の寸法は、奥行き１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍである。

第３誘電体基板１０３上には、マイクロストリップライン１０４が実装されている。マイクロストリップライン１０４上のＳＭＴキャパシタ素子１０２を搭載する部位にはギャップ１０５が設けられている。ＳＭＴキャパシタ素子１０２は、外部電極１０２ｂ，１０２ｃをそれぞれマイクロストリップライン１０４上に接触させて、ギャップ１０５を跨ぐように実装されている。ＳＭＴキャパシタ素子１０２の外部電極１０２ｂ，１０２ｃが搭載される部分に位置するマイクロストリップライン１０４の線幅は、外部電極１０２ｂ、１０２ｃの幅よりも大きく形成されている（矢示Ｂ）。

（比較例２）
次に、比較例２に係る信号伝送路２０１の構成を説明する。図５は、比較例２に係る信号伝送路２０１の斜視図である。比較例２の信号伝送路２０１はキャパシタ素子３を備えている。キャパシタ素子３は、実施例１のものと同一である。

図５に示すように、信号伝送路２０１は第２誘電体基板７と第３誘電体基板２０２とを備えている。第２誘電体基板７は実施例１のものと同一である。第３誘電体基板２０２上には、マイクロストリップライン２０５が形成されている。キャパシタ素子３はマイクロストリップライン２０５上に実装されている。キャパシタ素子３が配置される部分のマイクロストリップライン２０５の線幅は、キャパシタ素子３の幅よりも大きく形成されている（矢示Ｃ）。また、実施例１と同様に、キャパシタ素子３の第２電極３ｂと第２誘電体基板７のマイクロストリップライン９とは、２本のワイヤ１０をボンディングすることにより接続されている。

次に、実施例１と比較例１，２とを比較しつつ、実施例１の信号伝送路１の効果を説明する。

まず、回路の縮小化の観点から比較する。比較例１で使用しているＳＭＴキャパシタ素子１０２は、一般的に、実施例１に係るキャパシタ素子３のような平行平板型のキャパシタ素子と比較して大きいサイズを有する。したがって、実施例１では、比較例１と比較して、回路の縮小化が可能である。また、図４に示すように、ＳＭＴキャパシタ素子１０２を実装するためには、ＳＭＴキャパシタ素子１０２の外部電極部分においてマイクロストリップラインの幅を大きくしなければならない。したがって、比較例１では、回路の縮小が阻害される。比較例２では、平行平板型のキャパシタ素子３を使用しているため、回路の縮小化が可能と思われる。しかしながら、比較例２においても、外部電極部分においてマイクロストリップラインの幅を大きくしなければならない。すなわち、キャパシタ素子３の実装部分におけるランドパターンの制約を解決できない。したがって、比較例２においても、回路の縮小化が阻害される。

これに対して、実施例１の信号伝送路１では、プレート４を介してキャパシタ素子３を実装しているため、マイクロストリップライン５の幅を大きくする必要がない。したがって、キャパシタ素子３の実装部分におけるランドパターンの制約が解決され、回路の縮小化が可能である。また、プレート４の幅をマイクロストリップライン５の幅に一致させているため、インピーダンス不整合が抑制されている。

次に、寄生容量について、実施例１と比較例２とを比較する。図６（ａ）は比較例２の信号伝送路２０１の断面図、図６（ｂ）は実施例１の信号伝送路１の断面図である。図６（ａ）および図６（ｂ）の断面は、キャパシタ素子３を通るＹ‐Ｚ面である。図６（ｂ）では、第１誘電体基板２のみが影響する寄生容量をＣ_２とし、第１誘電体基板２とキャパシタ素子３との間の空間ｓ内の空気と、第１誘電体基板２とが影響する寄生容量を２Ｃ_３としている。図７は図６（ｂ）の配線パターンによる寄生容量の等価モデルの模式図である。

図６（ａ）に示すように、比較例２における第３誘電体基板２０２の厚さをＴ、マイクロストリップライン２０５の幅をＷ、マイクロストリップライン２０５の長さをＬ、第３誘電体基板２０２の比誘電率をε_ｒ、真空中の誘電率をε_０とすると、比較例２の配線パターンの寄生容量Ｃは、
Ｃ ＝ ε_ｒ・ε_０・Ｗ・Ｌ／Ｔ （１）
と表わされる。

図７に示すように、実施例１の配線パターンの寄生容量Ｃ´は
Ｃ´ ＝ Ｃ_２ ＋ ２Ｃ_３ （２）
と表わされる。Ｃ_３の容量のうち、空間ｓ部分のみの容量をＣ_ａと第１誘電体基板２部分のみの容量をＣ_ｒとすると、
１／Ｃ_３ ＝ １／Ｃ_ａ ＋ １／Ｃ_ｒ （３）
であるから、
Ｃ_３ ＝ Ｃ_ａ・Ｃ_ｒ／（Ｃ_ａ＋Ｃ_ｒ） （４）
と表わせる。さらに、図６（ｂ）に示すように、実施例１における第１誘電体基板２の厚さをＴ、マイクロストリップライン５の幅をＷ、マイクロストリップライン５の長さをＬ、第１誘電体基板２の比誘電率をε_ｒ、真空中の誘電率をε_０、プレート４の幅をＷ_ａ、プレート４の厚さをＴ´とすると、空気の比誘電率はほぼ１なので、
Ｃ_２ ＝ ε_ｒ・ε_０・Ｗ_ａ・Ｌ／Ｔ （５）
Ｃ_ａ ＝ ε_０・（Ｗ−Ｗ_ａ）・Ｌ／Ｔ´ （６）
Ｃ_ｒ ＝ ε_ｒ・ε_０・（Ｗ−Ｗ_ａ）・Ｌ／Ｔ （７）
と表わせる。ここで、ε_ｒを適当な値に設定し（例えば、ε_ｒ＝１０）、Ｔ´を適切な厚さ以上に設定すると、Ｃ_２＞＞Ｃ_３となり、Ｃ´＞Ｃが得られる。このように、プレート４を介在させることにより、空間ｓ部分が形成されるため、実施例１の信号伝送路１は、比較例２の信号伝送路２０１と比べて寄生容量を小さくできる。なお、図６（ｂ）の断面図において、プレート４の中心とキャパシタ素子３の中心とが一致している。ただし、本実施例ではこれに限定されることなく、プレート４の中心とキャパシタ素子３の中心とは一致していなくてもよい。

ところで、プレート４の幅は寄生容量に大きく影響を与える。プレート４の幅がマイクロストリップライン５の幅よりも大きい場合、上記の空気部分の容量Ｃ_ａが減少するため、寄生容量が大きくなる。したがって、インピーダンス整合および寄生容量の観点から、プレート４のマイクロストリップライン５と接触する部分の幅を、キャパシタ素子３の幅よりも小さくする。さらに、プレート４の幅はマイクロストリップライン５の幅とするのが好ましい。ただし、図８に示すように、プレート４ａの幅は、実装時の位置決め誤差を考慮して、マイクロストリップライン５の幅以下としてもよい。これにより、プレート４ａが最適な位置からＹ方向にずれた場合であっても、プレート４ａがマイクロストリップライン５からはみ出ることがない。この結果、寄生容量を低減する効果を損なうことがない。

次に、周波数特性について、実施例１と比較例１および比較例２とを比較する。図９は反射特性を比較した説明図であり、図１０は伝達特性を比較した説明図である。図９および図１０のそれぞれにおいて、実施例１、比較例１及び比較例２について、０〜５０ＧＨｚの周波数帯で比較している。図９および図１０中、実施例１を実線、比較例１を１点鎖線、比較例２を破線で示している。図９によると、０〜３０ＧＨｚの周波数帯において、反射特性は、実施例１の値が最も小さい。３０ＧＨｚより大きい周波数帯において、比較例１が実施例１よりも小さい値を示すが、０〜５０ＧＨｚの周波数帯において、実施例１の反射特性が安定して低い値を示している。また、図１０によると、０〜３０ＧＨｚの周波数帯において、実施例１の伝達特性が最も大きい。また、０〜５０ＧＨｚの周波数帯において、振幅が小さく安定している。

以上の比較結果によれば、実施例１の信号伝送路１は、マイクロストリップライン５の幅を大きくすることなく、キャパシタ素子３の実装ができるため、比較例１および比較例２より回路の縮小化が可能である。また、実施例１の信号伝送路１は、プレート４を設けていない比較例２の信号伝送路２０１に比べて寄生容量を小さくできるため、インピーダンス不整合を低減できる。さらに、周波数特性について、実施例１の信号伝送路１は、比較例１の信号伝送路１０１および比較例２の信号伝送路２０１よりも優れた特性を示している。

次に、実施例２の信号伝送路１１について説明する。実施例２の信号伝送路１１は、実施例１の信号伝送路１と比べて、誘電体基板が異なる。信号伝送路１１は、第４誘電体基板１２、キャパシタ素子３、プレート４を備えている。図１１（ａ）は実施例２に係る信号伝送路１１の第４誘電体基板１２、キャパシタ素子３、プレート４を示した斜視図である。図１１（ｂ）は、信号伝送路１１の斜視図である。

キャパシタ素子３とプレート４とは実施例１と同一であるので詳細な説明は省略する。第４誘電体基板１２上には、マイクロストリップライン１３，１４が形成されている。マイクロストリップライン１３，１４間には、ギャップ１５が設けられている。マイクロストリップライン１３のギャップ１５側の端部１３ａに、プレート４とキャパシタ素子３とが配置されている。この配置の関係は実施例１と同様である。キャパシタ素子３の上側に（言い換えると、第４誘電体基板１２から離れた側に）位置する第２電極３ｂと、マイクロストリップライン１４のギャップ１５側の端部１４ａとが、２本のワイヤ１６をボンディングすることにより接続されている。ワイヤの本数は２本に限定されず、本数を変更できる。ワイヤの本数が増加するほど、インダクタンスは低減される。

本実施例では、マイクロストリップライン１３とマイクロストリップライン１４とが同一平面上にある。本実施例において、マイクロストリップライン１４は、マイクロストリップライン１３が形成された第４誘電体基板１２上の導体に相当する。

本実施例において、マイクロストリップライン１３とキャパシタ素子３との間に、導電性を有し、マイクロストリップライン１３と接触する部分の幅がキャパシタ素子３の幅よりも小さいプレート４を設けたことにより、寄生容量を低減することができる。

次に、実施例３の信号伝送路２１について説明する。図１２は、実施例３の信号伝送路２１の斜視図である。実施例３の信号伝送路２１は、実施例１の信号伝送路１とほぼ同一の構造である。実施例３の信号伝送路２１は、プレート４を３枚積層させた上に、キャパシタ素子３を載せて構成されている。その他の構成は実施例１の構成と同一であるため、同一の番号を付し、詳細な説明は省略する。

本実施例のように、プレートの必要な厚さを確保するために複数のプレート４を重ねることができる。また、図１３に示す信号伝送路３１のように、プレート３４の厚さを調節して必要な厚さを確保してもよい。プレート３４は、厚くすることも薄くすることもできる。

ここで、プレート４の厚さを変化させた場合の特性について説明する。図１４は、プレート４の厚さを変化させた場合の伝達特性を示している。図１４の縦軸は伝達特性を示し、横軸は周波数を示している。ここで、第１導電体基板２とキャパシタ素子３との間の距離をＴ´とする。このＴ´はプレート４の厚さと同義である。図１４において、実線はＴ´＝５μｍ、点線はＴ´＝１５μｍ、一点鎖線はＴ´＝５０μｍ、二点鎖線はＴ´＝１００μｍ、破線はＴ´＝１５０μｍ、三点鎖線はＴ´＝２００μｍを示している。図１４に示すように、伝達特性はプレート４の厚さに依存が見られる。すなわち、プレート４の厚さが増すほど、伝達特性のロスが低減する。図１４によると、例えば、３０ＧＨｚで１ｄＢ以下のロスとするには、プレート４の厚さは５μｍ以上にすればよい。また、４０ＧＨｚで１ｄＢ以下のロスとするには、プレート４を１００μｍ以上の厚さにすることが好ましい。

次に、実施例４の信号伝送路４１について説明する。図１５は、実施例４の信号伝送路４１の斜視図である。実施例４の信号伝送路４１は、実施例１の信号伝送路１とほぼ同一の構造である。ただし、実施例４の信号伝送路４１は、プレート４４が実施例１のプレート４と異なっている。

プレート４４は、マイクロストリップライン５の長さ方向（Ｘ方向）の長さ（奥行き）がプレート４と異なる。プレート４４の奥行きは、キャパシタ素子３の奥行きと等しい０．５ｍｍである。なお、プレート４４の幅（Ｙ方向長さ）は、０．２６ｍｍ、厚さは０．１ｍｍである。

ここで、プレートの奥行きの違いについて説明する。図１６は、プレートの奥行きを変えて、反射特性を比較した説明図である。図１６の縦軸は反射特性を示し、横軸は周波数を示している。図１７は、プレートの奥行きを変えて、伝達特性を比較した説明図である。図１７の縦軸は伝達特性を示し、横軸は周波数を示している。図１６、図１７のそれぞれにおいて、０〜５０ＧＨｚの周波数帯で比較している。ここで、プレートの奥行き（Ｘ軸方向長さ）をＬ´とする。図１６、図１７において、実線はＬ´＝０．２０ｍｍ、点線はＬ´＝０．２５ｍｍ、一点鎖線はＬ´＝０．３０ｍｍ、二点鎖線はＬ´＝０．３５ｍｍ、破線はＬ´＝０．４０ｍｍ、三点鎖線はＬ´＝０．４５ｍｍ、一点二鎖線はＬ´＝０．５０ｍｍを示している。図１６によると、プレートの奥行きの違いによる反射特性の差はほぼ見られない。図１７によると、プレートの奥行きの違いによる伝達特性には僅かな差が見られる。これは、プレート自体のインダクタンスと寄生容量が影響していると考えられる。

次に、実施例５の信号伝送路５１について説明する。図１８は、実施例５の信号伝送路５１の斜視図である。実施例５の信号伝送路５１は、実施例４の信号伝送路４１とほぼ同一の構造である。ただし、実施例５の信号伝送路５１は、プレート５４が実施例４のプレート４と異なっている。

プレート５４は、第１導電体基板２側の部位５４ａの幅がマイクロストリップライン５の幅に一致している。プレート５４のキャパシタ素子３側の部位５４ｂの幅は、マイクロストリップライン５の幅よりも広くなっている。さらに詳しくいうならば、プレート５４のキャパシタ素子３側の部位５４ｂの幅は、キャパシタ素子３の幅に一致するように形成されている。プレート５４の材質は実施例１のプレート４と同一である。その他の構成は実施例１の構成と同一であるため、同一の番号を付し、詳細な説明は省略する。

プレート５４のキャパシタ素子３側の幅を大きくすることにより、キャパシタ素子３を安定して固定することができる。本実施例では、プレート５４の幅は２段であるが、これに限定されることはない。例えば、プレート５４は、段差を設けず、第１誘電体基板２側からキャパシタ素子３側へ広がる台形状としてもよい。

次に、実施例６の信号伝送路６１，７１について説明する。図１９および図２０はそれぞれ、実施例６の信号伝送路６１，７１の斜視図である。信号伝送路６１は、実施例１の信号伝送路１のマイクロストリップライン９に代えて、パッケージ端子６２を備えている。パッケージ端子６２は、電子機器などを備えるパッケージに設けられた端子である。信号伝送路６１では、パッケージ端子６２とキャパシタ素子３の上面とを、ワイヤ６３をボンディングすることにより接続している。信号伝送路７１は、実施例１の信号伝送路１のマイクロストリップライン９に代えて、ＩＣ部品７２を備えている。ＩＣ部品７２は、例えばＴＩＡ（trans-impedance amplifier）とする。信号伝送路７１では、ＩＣ部品７２の端子とキャパシタ素子３の上面とを、ワイヤ７３をボンディングすることにより接続している。これらのパッケージ端子６２、またはＩＣ部品７２の端子は、本発明の導体に相当する。また、このような導体はその他の外部リードや半導体チップであってもよい。

実施例６において、パッケージ端子６２とキャパシタ素子３の上面とにおけるワイヤボンディングする高さ（Ｚ軸方向の位置）を同一とすることが好ましい。同様に、ＩＣ部品７２の端子とキャパシタ素子３の上面とにおけるワイヤボンディングする高さ（Ｚ軸方向の位置）を同一とすることが好ましい。これにより、ワイヤ長を短くして、インダクタンスを低下することができる。このように、キャパシタ素子３の上面と接続する導体はマイクロストリップラインに限られず、通電可能な端子であればよい。このように、キャパシタ素子３の上面と接続する導体を適切に選択することにより、さらに実装スペースを削減することができる。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。例えば、図２１に示すように、第１電極３ａ、第２電極３ｂは、くし型形状を有し、かつ、各くし歯３ｄが相手のくし歯３ｄの間に位置するように配置されてもよい。

１，１１，２１，３１，４１，５１，６１，７１ 信号伝送路
２ 第１誘電体基板
３ キャパシタ素子
３ａ 第１電極
３ｂ 第２電極
４，３４，４４，５４ プレート
５ マイクロストリップライン（伝送線路）
９ マイクロストリップライン（導体）
１０，１６，６３，７３ ワイヤ
１２ 第４誘電体基板
６２ パッケージ端子
７２ ＩＣ部品

Claims (9)

1. 信号線路とグランドからなる伝送線路と、
   前記伝送線路上に配置され、第１電極と第２電極とが対向して設けられたキャパシタ素子と、
   前記伝送線路と前記キャパシタ素子の間に配置され、導電性を有し、前記伝送線路と前記キャパシタ素子の前記第１電極とを電気的に接続し、前記伝送線路と接触する部分の幅が、前記第１電極の幅よりも小さいプレートと、
   を有する、信号伝送路。
2. 前記プレートの幅は、前記伝送線路の幅以下である、請求項１記載の信号伝送路。
3. 前記キャパシタ素子の前記第２電極と接続され、表面が前記伝送線路より高い位置に配置される導体を備える、請求項１または２記載の信号伝送路。
4. 前記導体の表面の高さを前記キャパシタ素子の上面の高さに実質的に一致させた請求項３記載の信号伝送路。
5. 前記導体は、外部リードである、請求項３または４記載の信号伝送路。
6. 前記導体は、半導体チップである、請求項３または４記載の信号伝送路。
7. 前記プレートは、複数のプレートを重ねた構成である、請求項１乃至６のいずれか一項記載の信号伝送路。
8. 前記プレートの前記キャパシタ素子側の幅を前記伝送線路の幅よりも広くした、請求項１乃至７のいずれか一項記載の信号伝送路。
9. 前記信号線路と前記グランドとの間に誘電体基板が配置され、
   前記キャパシタ素子の下面と前記誘電体基板との距離を１００μｍ以上とする、請求項１乃至８のいずれか一項記載の信号伝送路。

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