JP2013046041A - 信号伝送路 - Google Patents
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Abstract
【解決手段】本発明は、伝送線路と、前記伝送線路上に配置されたキャパシタ素子と、前記伝送線路と前記キャパシタ素子の間に配置され、導電性を有し、前記伝送線路と前記キャパシタ素子の第1電極とを電気的に接続し、前記伝送線路と接触する部分の幅が、前記キャパシタ素子の幅よりも小さいプレートと、を有することを特徴とする信号伝送路である。
【選択図】図1
Description
まず、比較例1に係る信号伝送路101の構成を説明する。図4は、比較例1に係る信号伝送路101の斜視図である。信号伝送路101は、SMTキャパシタ素子102および第3誘電体基板103を備えている。図4(a)はSMTキャパシタ素子102および第3誘電体基板103の斜視図である。図4(b)は信号伝送路101の斜視図である。
次に、比較例2に係る信号伝送路201の構成を説明する。図5は、比較例2に係る信号伝送路201の斜視図である。比較例2の信号伝送路201はキャパシタ素子3を備えている。キャパシタ素子3は、実施例1のものと同一である。
C = εr・ε0・W・L/T (1)
と表わされる。
C´ = C2 + 2C3 (2)
と表わされる。C3の容量のうち、空間s部分のみの容量をCaと第1誘電体基板2部分のみの容量をCrとすると、
1/C3 = 1/Ca + 1/Cr (3)
であるから、
C3 = Ca・Cr/(Ca+Cr) (4)
と表わせる。さらに、図6(b)に示すように、実施例1における第1誘電体基板2の厚さをT、マイクロストリップライン5の幅をW、マイクロストリップライン5の長さをL、第1誘電体基板2の比誘電率をεr、真空中の誘電率をε0、プレート4の幅をWa、プレート4の厚さをT´とすると、空気の比誘電率はほぼ1なので、
C2 = εr・ε0・Wa・L/T (5)
Ca = ε0・(W−Wa)・L/T´ (6)
Cr = εr・ε0・(W−Wa)・L/T (7)
と表わせる。ここで、εrを適当な値に設定し(例えば、εr=10)、T´を適切な厚さ以上に設定すると、C2>>C3となり、C´>Cが得られる。このように、プレート4を介在させることにより、空間s部分が形成されるため、実施例1の信号伝送路1は、比較例2の信号伝送路201と比べて寄生容量を小さくできる。なお、図6(b)の断面図において、プレート4の中心とキャパシタ素子3の中心とが一致している。ただし、本実施例ではこれに限定されることなく、プレート4の中心とキャパシタ素子3の中心とは一致していなくてもよい。
2 第1誘電体基板
3 キャパシタ素子
3a 第1電極
3b 第2電極
4,34,44,54 プレート
5 マイクロストリップライン(伝送線路)
9 マイクロストリップライン(導体)
10,16,63,73 ワイヤ
12 第4誘電体基板
62 パッケージ端子
72 IC部品
Claims (9)
- 伝送線路と、
前記伝送線路上に配置されたキャパシタ素子と、
前記伝送線路と前記キャパシタ素子の間に配置され、導電性を有し、前記伝送線路と前記キャパシタ素子の第1電極とを電気的に接続し、前記伝送線路と接触する部分の幅が、前記キャパシタ素子の幅よりも小さいプレートと、
を有することを特徴とする信号伝送路。 - 前記プレートの幅は、前記伝送線路の幅以下であることを特徴とする請求項1記載の信号伝送路。
- 前記キャパシタ素子の第2電極と接続され、表面が前記伝送線路より高い位置に配置される導体を備えることを特徴とする請求項3記載の信号伝送路。
- 前記導体の表面の高さを前記キャパシタ素子の上面の高さに実質的に一致させた請求項3記載の信号伝送路。
- 前記導体は、外部リードであることを特徴とする請求項3または4記載の信号伝送路。
- 前記導体は、半導体チップであることを特徴とする請求項3または4記載の信号伝送路。
- 前記プレートは、複数のプレートを重ねた構成であることを特徴とする請求項1乃至6のいずれか一項記載の信号伝送路。
- 前記プレートの前記キャパシタ素子側の幅を前記伝送線路の幅よりも広くしたことを特徴とする請求項1乃至7のいずれか一項記載の信号伝送路。
- 前記キャパシタ素子の下面と前記誘電体基板との距離を100μm以上とすることを特徴とする請求項1乃至8のいずれか一項記載の信号伝送路。
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