JP5831598B2

JP5831598B2 - Insulated gate semiconductor device

Info

Publication number: JP5831598B2
Application number: JP2014126292A
Authority: JP
Inventors: 広光田邊; 都築　幸夫; 幸夫都築; 河野　憲司; 憲司河野; 智英志賀
Original assignee: Denso Corp; Toyota Motor Corp
Current assignee: Denso Corp; Toyota Motor Corp
Priority date: 2010-12-08
Filing date: 2014-06-19
Publication date: 2015-12-09
Anticipated expiration: 2031-11-17
Also published as: JP2014197702A

Description

本発明は、絶縁ゲート型半導体装置に関する。 The present invention relates to an insulated gate semiconductor device.

従来より、ＩＧＢＴ素子を備えた半導体装置が、例えば特許文献１で提案されている。具体的に、特許文献１では、Ｎ型のドリフト領域の表層部にＰ型のボディ領域が形成され、ボディ領域を貫通してドリフト領域に達する複数のトレンチが形成されている。トレンチの壁面にはゲート絶縁膜が形成され、ゲート絶縁膜の上にゲート電極が形成されている。 Conventionally, a semiconductor device provided with an IGBT element has been proposed in Patent Document 1, for example. Specifically, in Patent Document 1, a P-type body region is formed in a surface layer portion of an N-type drift region, and a plurality of trenches that penetrate the body region and reach the drift region are formed. A gate insulating film is formed on the wall surface of the trench, and a gate electrode is formed on the gate insulating film.

そして、トレンチによってＰ型のボディ領域は複数の半導体領域に分離される。そして、一方の半導体領域にはＰ型のボディ領域、Ｐ＋型のエミッタ領域、およびＮ＋型のエミッタ領域が形成されている。また、他方の半導体領域にはＰ型のボディ領域、Ｐ＋型のエミッタ領域、およびＮ型のホールストッパー層が形成されている。ホールストッパー層は他方の半導体領域を形成する２つのトレンチとそれぞれ離間して接触しておらず、ホールストッパー層とトレンチとの間にはボディ領域の一部が位置している。 The P-type body region is separated into a plurality of semiconductor regions by the trench. In one semiconductor region, a P-type body region, a P + type emitter region, and an N + type emitter region are formed. In the other semiconductor region, a P-type body region, a P + -type emitter region, and an N-type hole stopper layer are formed. The hole stopper layer is not in contact with the two trenches that form the other semiconductor region, and a part of the body region is located between the hole stopper layer and the trench.

さらに、トレンチを覆うように層間絶縁膜が形成され、この層間絶縁膜を覆うようにエミッタ電極が形成されている。これにより、エミッタ電極は、各半導体領域に形成されたエミッタ領域とそれぞれ接触している。 Further, an interlayer insulating film is formed so as to cover the trench, and an emitter electrode is formed so as to cover this interlayer insulating film. Thereby, the emitter electrode is in contact with the emitter region formed in each semiconductor region.

このような構成によると、他方の半導体領域では、ＩＧＢＴ素子のオン動作時にゲート絶縁膜とホールストッパー層との間に電子が蓄積されて反転層が形成されるので、ドリフト領域に蓄積されたホールはホールストッパー層によってエミッタ電極への流出が抑制される。また、ＩＧＢＴ素子のオフ動作時にゲート絶縁膜とホールストッパー層との間の電子が消滅してドリフト領域のホールがエミッタ電極に流れる。 According to such a configuration, in the other semiconductor region, electrons are accumulated between the gate insulating film and the hole stopper layer when the IGBT element is turned on, so that an inversion layer is formed. Therefore, holes accumulated in the drift region are formed. The hole stopper layer suppresses the outflow to the emitter electrode. Further, when the IGBT element is turned off, electrons between the gate insulating film and the hole stopper layer disappear and holes in the drift region flow to the emitter electrode.

特開２００４−２２１３７０号公報JP 2004-221370 A

上記従来の技術において、ホールストッパー層の不純物濃度を高くすると、他方の半導体領域のフローティング効果が高まるため、ＩＧＢＴ素子のキャリア蓄積効果を高くすることができる。しかし、単純にキャリア蓄積効果だけを目的としてホールストッパー層の不純物濃度を高くすると、ＩＧＢＴのサージと損失のトレードオフや耐量（逆バイアス安全動作領域（Reverse bias safe operation area；ＲＢＳＯＡ）等）が悪くなってしまうという問題がある。 In the above conventional technique, when the impurity concentration of the hole stopper layer is increased, the floating effect of the other semiconductor region is increased, so that the carrier accumulation effect of the IGBT element can be increased. However, if the impurity concentration of the hole stopper layer is simply increased only for the purpose of the carrier accumulation effect, the trade-off between the IGBT surge and loss and the withstand capability (Reverse bias safe operation area (RBSOA), etc.) are poor. There is a problem of becoming.

本発明は上記点に鑑み、ＩＧＢＴの耐量を確保しつつ、ＩＧＢＴのスイッチングおよび導通損失の低損失化および低ノイズ化を図ることができる構造を備えた絶縁ゲート型半導体装置を提供することを目的とする。 An object of the present invention is to provide an insulated gate semiconductor device having a structure capable of reducing IGBT switching and conduction loss and noise while securing the IGBT withstand capability. And

上記目的を達成するため、請求項１に記載の発明では、第１導電型の半導体基板（１０）と、半導体基板（１０）のうちの一面（１０ａ）側に形成されると共にチャネルとして機能する第２導電型のベース層（１１）と、ベース層（１１）を貫通して半導体基板（１０）に達するように形成されることによりベース層（１１）を複数に分離し、一方向を長手方向として延設されたトレンチ（１２）と、を備えている。 In order to achieve the above object, according to the first aspect of the present invention, the first conductive type semiconductor substrate (10) is formed on one surface (10a) side of the semiconductor substrate (10) and functions as a channel. A base layer (11) of the second conductivity type and the base layer (11) are formed so as to penetrate the base layer (11) and reach the semiconductor substrate (10). And a trench (12) extending in the direction.

また、複数に分離されたベース層（１１）の一部に形成され、当該ベース層（１１）内においてトレンチ（１２）の側面に接するように形成された第１導電型のエミッタ領域（１４）と、トレンチ（１２）の表面に形成されたゲート絶縁膜（１６）と、トレンチ（１２）内において、ゲート絶縁膜（１６）の上に形成されたゲート電極（１７）と、を備えている。 In addition, the first conductivity type emitter region (14) is formed on a part of the base layer (11) separated into a plurality, and is in contact with the side surface of the trench (12) in the base layer (11). And a gate insulating film (16) formed on the surface of the trench (12), and a gate electrode (17) formed on the gate insulating film (16) in the trench (12). .

さらに、エミッタ領域（１４）に電気的に接続されたエミッタ電極（２１）と、半導体基板（１０）に形成された第２導電型のコレクタ層（２３）と、コレクタ層（２３）の上に形成されたコレクタ電極（２４）と、を備えた絶縁ゲート型半導体装置であって、以下の点を特徴としている。 Furthermore, an emitter electrode (21) electrically connected to the emitter region (14), a second conductivity type collector layer (23) formed on the semiconductor substrate (10), and a collector layer (23) An insulated gate semiconductor device including a collector electrode (24) formed, and is characterized by the following points.

すなわち、ベース層（１１）は、半導体基板（１０）の一面（１０ａ）側に位置すると共に、エミッタ領域（１４）が形成され、閾値電圧を決めるチャネル層を構成する第２導電型の上部層（１１ａ）と、上部層（１１ａ）の下に形成されていると共に、上部層（１１ａ）よりも不純物濃度が低く、耐圧を持たさせるための第２導電型の下部層（１１ｂ）と、を備えている。また、ベース層（１１）は、下部層（１１ｂ）に形成されていると共に上部層（１１ａ）と下部層（１１ｂ）との界面から所定の深さ深いところに位置しており、少なくとも一部がゲート絶縁膜（１６）と離間している第１導電型のホールストッパー層（１９）を備え、ホールストッパー層の上において、ゲート絶縁膜に接して上部層と下部層の二層構造が構成されていることを特徴とする。 That is, the base layer (11) is located on the one surface (10a) side of the semiconductor substrate (10), the emitter region (14) is formed, and the upper layer of the second conductivity type constituting the channel layer that determines the threshold voltage. and (11a), together are formed under the top layer (11a), the impurity concentration than the upper layer (11a) rather low, lower layer of the second conductivity type for causing no breakdown voltage and (11b), It has. The base layer (11) is formed in the lower layer (11b) and is located at a predetermined depth from the interface between the upper layer (11a) and the lower layer (11b), and at least a part thereof. Comprises a hole stopper layer (19) of the first conductivity type separated from the gate insulating film (16), and a two-layer structure of an upper layer and a lower layer is formed on the hole stopper layer in contact with the gate insulating film It is characterized by being.

一方、請求項２に記載の発明では、ベース層（１１）は、半導体基板（１０）の一面（１０ａ）側に位置すると共に、エミッタ領域（１４）が形成された第２導電型の上部層（１１ａ）と、上部層（１１ａ）の下に形成されている第１導電型の中間層（１１ｃ）と、を備えている。また、ベース層（１１）は、中間層（１１ｃ）の下に形成されていると共に、中間層（１１ｃ）よりも不純物濃度が高くなっており、少なくとも一部がゲート絶縁膜（１６）と離間している第１導電型のホールストッパー層（１９）と、ホールストッパー層（１９）の下に形成されていると共に、上部層（１１ａ）よりも不純物濃度が低い第２導電型の下部層（１１ｂ）と、を備えていることを特徴とする。 On the other hand, in the invention according to claim 2, the base layer (11) is located on the one surface (10a) side of the semiconductor substrate (10), and the second conductivity type upper layer in which the emitter region (14) is formed. (11a) and a first conductivity type intermediate layer (11c) formed under the upper layer (11a). The base layer (11) is formed under the intermediate layer (11c) and has an impurity concentration higher than that of the intermediate layer (11c), and at least a part of the base layer (11) is separated from the gate insulating film (16). The first conductivity type hole stopper layer (19) and the second conductivity type lower layer (under the impurity concentration lower than that of the upper layer (11a) are formed under the hole stopper layer (19). 11b).

請求項１または請求項２によると、ベース層（１１）に備えられたホールストッパー層（１９）によって、ＩＧＢＴのオン時にベース層（１１）においてゲート絶縁膜（１６）とホールストッパー層（１９）との隙間に反転層が形成される。これにより、反転層とホールストッパー層（１９）とが電位の壁となって機能するため、ベース層（１１）に流れるホールの流れを抑制してホール蓄積効果を高めることができ、ひいてはＩＧＢＴのオン電圧を低減することができる。 According to claim 1 or 2, the gate insulating film (16) and the hole stopper layer (19) in the base layer (11) when the IGBT is turned on by the hole stopper layer (19) provided in the base layer (11). An inversion layer is formed in the gap. Thereby, since the inversion layer and the hole stopper layer (19) function as a potential wall, the flow of holes flowing in the base layer (11) can be suppressed, and the hole accumulation effect can be enhanced. The on-voltage can be reduced.

請求項３に記載の発明では、ゲート絶縁膜（１６）は、トレンチ（１２）の深さ方向において、ホールストッパー層（１９）が位置していると共に離間している深さのところの第１の厚みがトレンチ（１２）の開口側の第２の厚みよりも厚く形成されていることを特徴とする。このように、ゲート絶縁膜（１６）の厚みを制御することにより、ＭＯＳＦＥＴの閾値電圧Ｖｔ２をＩＧＢＴの閾値電圧Ｖｔ１よりも高くすることができる。 According to the third aspect of the present invention, the gate insulating film (16) has the first depth at which the hole stopper layer (19) is located and spaced apart in the depth direction of the trench (12). Is thicker than the second thickness on the opening side of the trench (12). Thus, by controlling the thickness of the gate insulating film (16), the threshold voltage Vt2 of the MOSFET can be made higher than the threshold voltage Vt1 of the IGBT.

請求項４に記載の発明では、隣同士に配置されたトレンチ（１２）の一方に形成されたゲート絶縁膜（１６）の厚みが、他方のトレンチ（１２）に形成されたゲート絶縁膜（１６）の厚みよりも厚くなっており、エミッタ領域（１４）は、他方のトレンチ（１２）に薄く形成されたゲート絶縁膜（１６）に接触するようにベース層（１１）に形成されている。そして、ホールストッパー層（１９）は、他方のトレンチ（１２）に形成されたゲート絶縁膜（１６）と接触し、一方のトレンチ（１２）に形成されたゲート絶縁膜（１６）と離間していることを特徴とする。このように、エミッタ領域（１４）を間引きした構造としても良い。 In the invention according to claim 4 , the thickness of the gate insulating film (16) formed in one of the adjacent trenches (12) is set to be equal to the gate insulating film (16) formed in the other trench (12). The emitter region (14) is formed in the base layer (11) so as to be in contact with the gate insulating film (16) formed thin in the other trench (12). The hole stopper layer (19) is in contact with the gate insulating film (16) formed in the other trench (12) and is separated from the gate insulating film (16) formed in the one trench (12). It is characterized by being. In this way, the emitter region (14) may be thinned out.

請求項５に記載の発明では、エミッタ領域（１４）は、隣同士に配置されたトレンチ（１２）の一方には接しておらずに他方に接触するようにベース層（１１）に形成されており、ホールストッパー層（１９）は、一方のトレンチ（１２）に形成されたゲート絶縁膜（１６）と、他方のトレンチ（１２）に形成されたゲート絶縁膜（１６）と、の両方に接触している。そして、２つのベース層（１１）を分離するトレンチ（１２）のうちエミッタ領域（１４）が接していない一方のトレンチ（１２）の内部に形成されたゲート電極（１７ａ）は、他方のトレンチ（１２）に形成されたゲート電極（１７ｂ）とは別電極となっていると共にマイナスのバイアスおよびエミッタ電極（２１）のエミッタ電位を印加できるようになっていることを特徴とする。 In the invention according to claim 5 , the emitter region (14) is formed in the base layer (11) so as not to contact one of the adjacent trenches (12) but to contact the other. The hole stopper layer (19) is in contact with both the gate insulating film (16) formed in one trench (12) and the gate insulating film (16) formed in the other trench (12). doing. Of the trench (12) separating the two base layers (11), the gate electrode (17a) formed inside one trench (12) not in contact with the emitter region (14) is connected to the other trench (12). The gate electrode (17b) formed in 12) is a separate electrode, and a negative bias and an emitter potential of the emitter electrode (21) can be applied.

このように、一方のトレンチ（１２）の内部に形成されたゲート電極（１７）にマイナスのバイアスが印加されると、一方のトレンチ（１２）の壁面に沿ってベース層（１１）の一部が反転層に変化するので、スイッチング時にホールストッパー層（１９）の下部に位置する下部層（１１ｂ）を確実にＧＮＤに落とすことができるので、当該下部層（１１ｂ）がフローティングになってしまうことを防止できる。 Thus, when a negative bias is applied to the gate electrode (17) formed inside the one trench (12), a part of the base layer (11) is formed along the wall surface of the one trench (12). Changes to an inversion layer, so that the lower layer (11b) located below the hole stopper layer (19) can be surely dropped to GND during switching, so that the lower layer (11b) becomes floating. Can be prevented.

請求項６に記載の発明では、ベース層（１１）は、当該ベース層（１１）の表層部に、当該ベース層（１１）よりも不純物濃度が高い第２導電型のボディ領域（１５）を備えており、エミッタ領域（１４）は、トレンチ（１２）の延設方向に沿って形成されている。そして、ボディ領域（１５）は、一部がトレンチ（１２）の延設方向に沿って形成されており、他の部分がトレンチ（１２）の延設方向の途中で隣同士のトレンチ（１２）の各ゲート絶縁膜（１６）にそれぞれ接触するようにトレンチ（１２）の延設方向に垂直な方向に沿って形成されていると共にエミッタ領域（１４）よりも深く形成されている。さらに、ホールストッパー層（１９）は、トレンチ（１２）の延設方向に沿って形成されていると共に、トレンチ（１２）の延設方向の一方の端部がボディ領域（１５）の下方で途切れていることを特徴とする。 In the invention according to claim 6 , the base layer (11) is provided with a second conductivity type body region (15) having a higher impurity concentration than the base layer (11) in the surface layer portion of the base layer (11). The emitter region (14) is formed along the extending direction of the trench (12). A part of the body region (15) is formed along the extending direction of the trench (12), and the other part is adjacent to the adjacent trench (12) in the middle of the extending direction of the trench (12). Are formed along a direction perpendicular to the extending direction of the trench (12) so as to be in contact with each of the gate insulating films (16) and deeper than the emitter region (14). Further, the hole stopper layer (19) is formed along the extending direction of the trench (12), and one end of the extending direction of the trench (12) is interrupted below the body region (15). It is characterized by.

これにより、スイッチング時にホールストッパー層（１９）より下に位置する下部層（１１ｂ）を確実にＧＮＤに落とすことができるので、当該下部層（１１ｂ）がフローティングになってしまうことを防止できる。 Thereby, since the lower layer (11b) located below the hole stopper layer (19) can be reliably dropped to GND during switching, the lower layer (11b) can be prevented from floating.

請求項７に記載の発明では、ゲート電極（１７）は、トレンチ（１２）の底部側に位置すると共に第２導電型の半導体材料で形成された第１ゲート電極（１７ａ）と、トレンチ（１２）の開口側に位置すると共にゲート絶縁膜（１６）の一部を介して第１ゲート電極（１７ａ）の上方に形成された第２ゲート電極（１７ｂ）と、のダブルゲート構造になっているものが含まれている。そして、ベース層（１１）は、半導体基板（１０）の一面（１０ａ）を基準として第２ゲート電極（１７ｂ）の最も深い位置よりも浅い深さで形成されていると共に、トレンチ（１２）の延設方向の途中に位置する一部が第１ゲート電極（１７ａ）に達する深さまで形成されている構造とすることもできる。 In the invention according to claim 7 , the gate electrode (17) is located on the bottom side of the trench (12), and the first gate electrode (17a) made of a semiconductor material of the second conductivity type, and the trench (12 ) And a second gate electrode (17b) formed above the first gate electrode (17a) through a part of the gate insulating film (16), and has a double gate structure. Things are included. The base layer (11) is formed with a depth shallower than the deepest position of the second gate electrode (17b) with respect to the one surface (10a) of the semiconductor substrate (10), and the base layer (11) of the trench (12). A structure in which a portion located in the middle of the extending direction is formed to a depth reaching the first gate electrode (17a) may be employed.

請求項８に記載の発明のように、請求項７に記載の発明において、ゲート電極（１７）は、全て、第１ゲート電極（１７ａ）および第２ゲート電極（１７ｂ）のダブルゲート構造になっている構造としても良い。 As in the invention described in claim 8 , in the invention described in claim 7 , all the gate electrodes (17) have a double gate structure of the first gate electrode (17a) and the second gate electrode (17b). It is good also as a structure.

さらに、請求項９に記載の発明のように、請求項７または８に記載の発明において、第１ゲート電極（１７ａ）は、第２ゲート電極（１７ｂ）と同電位にしても良いし、状況に応じてマイナスのバイアスを印加できるように第２ゲート電極（１７ｂ）とは別電位のゲート電極にするか、または常にエミッタ接地される構成としても良い。 Further, as in the invention described in claim 9 , in the invention described in claim 7 or 8 , the first gate electrode (17a) may have the same potential as the second gate electrode (17b). Accordingly, a gate electrode having a potential different from that of the second gate electrode (17b) may be applied so that a negative bias can be applied, or the emitter may be always grounded.

請求項１０に記載の発明では、コレクタ層（２３）の一部が第１導電型のカソード層（２８）とされている。そして、半導体基板（１０）の一面（１０ａ）の面方向において、コレクタ層（２３）が形成された領域がＩＧＢＴ素子として動作する領域とされ、カソード層（２８）が形成された領域がダイオード素子として動作する領域とされることを特徴とする。これにより、カソード層（２８）が形成された領域をダイオード素子として使用することができる。 In a tenth aspect of the present invention, a part of the collector layer (23) is a cathode layer (28) of the first conductivity type. Then, in the surface direction of one surface (10a) of the semiconductor substrate (10), the region where the collector layer (23) is formed is the region operating as an IGBT element, and the region where the cathode layer (28) is formed is the diode element. It is set as the area | region which operate | moves as. Thereby, the area | region in which the cathode layer (28) was formed can be used as a diode element.

そして、請求項１１に記載の発明のように、フロート層（１８）とされるベース層（１１）の不純物濃度は、フロート層（１８）のうちホールストッパー層（１９）よりも半導体基板（１０）の一面（１０ａ）側の不純物濃度が４×１０17／ｃｍ3以下になっていることが好ましい。これにより、ホールストッパー層（１９）の不純物濃度を高くしなくてもオン電圧を下げることができる。 In the eleventh aspect of the invention, the impurity concentration of the base layer (11), which is the float layer (18), is higher than that of the hole stopper layer (19) in the float layer (18). The impurity concentration on one side (10a) is preferably 4 × 10 17 / cm 3 or less. Thus, the on-voltage can be lowered without increasing the impurity concentration of the hole stopper layer (19).

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each means described in this column and the claim shows the correspondence with the specific means as described in embodiment mentioned later.

本発明の第１実施形態に係る絶縁ゲート型半導体装置の一部断面図である。1 is a partial cross-sectional view of an insulated gate semiconductor device according to a first embodiment of the present invention. 図１に示される最小基本構造を繰り返しミラー反転させた断面図である。FIG. 2 is a cross-sectional view in which the minimum basic structure shown in FIG. 1 is repeatedly mirror-inverted. 絶縁ゲート型半導体装置の動作波形を示した図である。It is the figure which showed the operation | movement waveform of the insulated gate semiconductor device. 絶縁ゲート型半導体装置によって得られるスイッチング波形を示した図である。It is the figure which showed the switching waveform obtained by an insulated gate semiconductor device. 絶縁ゲート型半導体装置の静特性を示した図である。It is the figure which showed the static characteristic of the insulated gate semiconductor device. ＩＧＢＴのオフ時のスイッチング波形を示した図である。It is the figure which showed the switching waveform at the time of OFF of IGBT. ＩＧＢＴのオン時のスイッチング波形を示した図である。It is the figure which showed the switching waveform at the time of ON of IGBT. ホールストッパー層の耐圧をシミュレーションした結果を示す図である。It is a figure which shows the result of having simulated the pressure | voltage resistance of a hole stopper layer. 本発明の第２実施形態に係る絶縁ゲート型半導体装置の断面図である。It is sectional drawing of the insulated gate semiconductor device which concerns on 2nd Embodiment of this invention. 図９に示される絶縁ゲート型半導体装置のホールストッパー層の形成工程を示した図である。FIG. 10 is a diagram showing a step of forming a hole stopper layer of the insulated gate semiconductor device shown in FIG. 9. 図１０に続く形成工程を示した図である。It is the figure which showed the formation process following FIG. 本発明の第３実施形態に係る絶縁ゲート型半導体装置の断面図である。It is sectional drawing of the insulated gate semiconductor device which concerns on 3rd Embodiment of this invention. 本発明の第４実施形態に係る絶縁ゲート型半導体装置の断面図である。It is sectional drawing of the insulated gate semiconductor device which concerns on 4th Embodiment of this invention. 本発明の第５実施形態に係る絶縁ゲート型半導体装置の断面図である。It is sectional drawing of the insulated gate semiconductor device which concerns on 5th Embodiment of this invention. 本発明の第６実施形態に係る絶縁ゲート型半導体装置の断面図である。It is sectional drawing of the insulated gate semiconductor device which concerns on 6th Embodiment of this invention. 本発明の第７実施形態に係る絶縁ゲート型半導体装置の一部断面図である。It is a partial cross section figure of the insulated gate semiconductor device which concerns on 7th Embodiment of this invention. 図１６のＡ−Ａ’プロファイルを示した図である。It is the figure which showed the A-A 'profile of FIG. 図１７のプロファイルにおいて、ホールストッパー層の不純物濃度を変化させたときのゲート電圧（Ｖｇ）が１５ＶのときのＩ−Ｖ波形を示した図である。In the profile of FIG. 17, it is the figure which showed the IV waveform when the gate voltage (Vg) when changing the impurity concentration of a hole stopper layer is 15V. 図１６の構造において、耐圧が１２００Ｖのときのホールストッパー層の電位を示した図である。FIG. 17 is a diagram showing the potential of the hole stopper layer when the withstand voltage is 1200 V in the structure of FIG. ホールストッパー層に対するフロート層の不純物濃度とホールストッパー層の深さＷ１の関係を示した図である。It is the figure which showed the relationship between the impurity concentration of the float layer with respect to a hole stopper layer, and the depth W1 of a hole stopper layer. 本発明の第８実施形態に係る絶縁ゲート型半導体装置の一部断面図である。It is a partial cross section figure of the insulated gate semiconductor device concerning 8th Embodiment of this invention. 本発明の第９実施形態に係る絶縁ゲート型半導体装置の一部断面図である。It is a partial cross section figure of the insulated gate semiconductor device which concerns on 9th Embodiment of this invention. 本発明の第１０実施形態に係る絶縁ゲート型半導体装置の一部断面図である。It is a partial cross section figure of the insulated gate semiconductor device which concerns on 10th Embodiment of this invention. 本発明の第１１実施形態に係る絶縁ゲート型半導体装置の一部断面図である。It is a partial cross section figure of the insulated gate semiconductor device concerning 11th Embodiment of this invention. 本発明の第１２実施形態に係る絶縁ゲート型半導体装置の一部断面図である。It is a partial cross section figure of the insulated gate semiconductor device which concerns on 12th Embodiment of this invention. ホールストッパー層の平面レイアウトの一例を示した図である。It is the figure which showed an example of the plane layout of a hole stopper layer. 本発明の第１３実施形態に係る絶縁ゲート型半導体装置の一部断面図である。It is a partial cross section figure of the insulated gate semiconductor device concerning 13th Embodiment of this invention. 本発明の第１４実施形態に係る絶縁ゲート型半導体装置の一部断面図である。It is a partial cross section figure of the insulated gate semiconductor device concerning 14th Embodiment of this invention. 本発明の第１５実施形態に係る絶縁ゲート型半導体装置の一部断面図である。It is a partial cross section figure of the insulated gate semiconductor device concerning 15th Embodiment of this invention. 本発明の第１６実施形態に係る絶縁ゲート型半導体装置の一部断面図である。It is a partial cross section figure of the insulated gate semiconductor device concerning 16th Embodiment of this invention. 本発明の第１７実施形態に係る絶縁ゲート型半導体装置の一部断面図である。It is a partial cross section figure of the insulated gate semiconductor device concerning 17th Embodiment of this invention. 本発明の第１８実施形態において、チャネル層にホールストッパー層を設けた構造を示した断面図である。In the 18th Embodiment of this invention, it is sectional drawing which showed the structure which provided the hole stopper layer in the channel layer. 図３２のＢ−Ｂ’プロファイルを示した図である。It is the figure which showed the B-B 'profile of FIG. 図３３のプロファイルにおいて、ホールストッパー層の不純物濃度を変化させたときのゲート電圧（Ｖｇ）が１５ＶのときのＩ−Ｖ波形を示した図である。In the profile of FIG. 33, it is the figure which showed the IV waveform when the gate voltage (Vg) when changing the impurity concentration of a hole stopper layer is 15V. 図３２の構造において、耐圧が１２００Ｖのときのホールストッパー層の電位を示した図である。FIG. 33 is a diagram showing the potential of the hole stopper layer when the withstand voltage is 1200 V in the structure of FIG. ホールストッパー層の不純物濃度を変化させたときの耐圧波形を示した図である。It is the figure which showed the pressure | voltage resistant waveform when changing the impurity concentration of a hole stopper layer. 第１８実施形態に係る絶縁ゲート型半導体装置の一部断面斜視図である。It is a partial cross section perspective view of the insulated gate semiconductor device concerning 18th Embodiment. 本発明の第１９実施形態に係る絶縁ゲート型半導体装置のプロファイルを示した図である。It is the figure which showed the profile of the insulated gate semiconductor device which concerns on 19th Embodiment of this invention. 本発明の第２０実施形態に係る絶縁ゲート型半導体装置の一部断面図である。It is a partial cross section figure of the insulated gate semiconductor device which concerns on 20th Embodiment of this invention. 本発明の第２１実施形態に係る絶縁ゲート型半導体装置の一部断面図である。It is a partial cross section figure of the insulated gate semiconductor device concerning 21st Embodiment of this invention. 本発明の第２２実施形態に係る絶縁ゲート型半導体装置の一部断面図である。It is a partial cross section figure of the insulated gate semiconductor device concerning 22nd Embodiment of this invention. 第２３実施形態に係る絶縁ゲート型半導体装置の一部断面斜視図である。It is a partial cross section perspective view of the insulated gate semiconductor device concerning 23rd Embodiment. （ａ）は図４２のＣ−Ｃ’断面図であり、（ｂ）は図４２のＤ−Ｄ’断面図である。42A is a cross-sectional view taken along the line C-C ′ of FIG. 42, and FIG. 42B is a cross-sectional view taken along the line D-D ′ of FIG. 42. 本発明の第２４実施形態に係る絶縁ゲート型半導体装置の一部断面図である。It is a partial cross section figure of the insulated gate semiconductor device which concerns on 24th Embodiment of this invention.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるＮ型、Ｎ−型、Ｎ＋型は本発明の第１導電型に対応し、Ｐ＋型、Ｐ型、Ｐ−型は本発明の第２導電型に対応している。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings. Further, the N type, N− type, and N + type shown in the following embodiments correspond to the first conductivity type of the present invention, and the P + type, P type, and P− type correspond to the second conductivity type of the present invention. doing.

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される絶縁ゲート型半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として用いられるものである。 (First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. The insulated gate semiconductor device shown in the present embodiment is used as a power switching element used in a power supply circuit such as an inverter or a DC / DC converter.

図１は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図である。この図に示されるように、ドリフト層として機能するＮ−型の半導体基板１０のうちの一面１０ａ側には、所定厚さのＰ型のベース層１１が形成されている。さらに、ベース層１１を貫通して半導体基板１０まで達するように複数個のトレンチ１２が形成されており、このトレンチ１２によってベース層１１が複数個に分離されている。そして、複数に分離されたベース層１１の一部がＰ−型とされている。したがって、ベース層１１はＰ型の領域とＰ−型の領域との２つの不純物濃度の領域が存在していている。 FIG. 1 is a partial cross-sectional view of an insulated gate semiconductor device according to this embodiment. As shown in this figure, a P-type base layer 11 having a predetermined thickness is formed on the one surface 10a side of the N-type semiconductor substrate 10 functioning as a drift layer. Further, a plurality of trenches 12 are formed so as to penetrate the base layer 11 and reach the semiconductor substrate 10, and the base layer 11 is separated into a plurality of trenches by the trench 12. A part of the base layer 11 separated into a plurality is P-type. Therefore, the base layer 11 has two impurity concentration regions, a P-type region and a P-type region.

トレンチ１２は、半導体基板１０の一面１０ａの面方向のうち一方向を長手方向とし、この長手方向に平行に延設されている。トレンチ１２は例えば複数個等間隔に平行に形成されている。 The trench 12 has a longitudinal direction as one of the surface directions of the one surface 10 a of the semiconductor substrate 10, and extends parallel to the longitudinal direction. For example, a plurality of trenches 12 are formed in parallel at equal intervals.

そして、隣接するトレンチ１２同士の間に配置されているベース層１１（すなわち、環状のトレンチ１２に囲まれていないベース層１１）は、チャネル領域を構成するＰ型のチャネル層１３である。このチャネル層１３の表層部に、Ｎ＋型のエミッタ領域１４が形成されている。また、チャネル層１３には、当該チャネル層１３の上部層に、エミッタ領域１４に挟まれるようにＰ＋型のボディ領域１５が形成されている。 The base layer 11 disposed between adjacent trenches 12 (that is, the base layer 11 not surrounded by the annular trench 12) is a P-type channel layer 13 constituting a channel region. An N + type emitter region 14 is formed in the surface layer portion of the channel layer 13. In the channel layer 13, a P + type body region 15 is formed in an upper layer of the channel layer 13 so as to be sandwiched between the emitter regions 14.

Ｎ＋型のエミッタ領域１４は、Ｎ−型の半導体基板１０よりも高不純物濃度で構成され、ベース層１１内において終端しており、かつ、トレンチ１２の側面に接するように配置されている。一方、Ｐ＋型のボディ領域１５は、Ｐ型のチャネル層１３よりも高不純物濃度で構成され、エミッタ領域１４と同様に、ベース層１１内において終端している。 The N + type emitter region 14 has a higher impurity concentration than the N− type semiconductor substrate 10, terminates in the base layer 11, and is disposed so as to be in contact with the side surface of the trench 12. On the other hand, the P + type body region 15 is configured to have a higher impurity concentration than the P type channel layer 13 and terminates in the base layer 11, similarly to the emitter region 14.

より詳しくは、エミッタ領域１４は、トレンチ１２間の領域において、トレンチ１２の長手方向に沿ってトレンチ１２の側面に接するように棒状に延設され、トレンチ１２の先端よりも内側で終端した構造とされている。また、ボディ領域１５は、２つのエミッタ領域１４に挟まれてトレンチ１２の長手方向（つまりエミッタ領域１４）に沿って棒状に延設されている。 More specifically, the emitter region 14 extends in a rod shape so as to be in contact with the side surface of the trench 12 along the longitudinal direction of the trench 12 in the region between the trenches 12 and terminates inside the tip of the trench 12. Has been. The body region 15 is sandwiched between the two emitter regions 14 and extends in a rod shape along the longitudinal direction of the trench 12 (that is, the emitter region 14).

各トレンチ１２内は、各トレンチ１２の内壁表面を覆うように形成されたゲート絶縁膜１６と、このゲート絶縁膜１６の上に形成されたＮ型のポリシリコン等により構成されるゲート電極１７とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。ゲート電極１７は、トレンチ１２の長手方向に沿って形成され、図示しない配線部に接続されている。 Each trench 12 includes a gate insulating film 16 formed so as to cover the inner wall surface of each trench 12, and a gate electrode 17 made of N-type polysilicon or the like formed on the gate insulating film 16. Embedded by. Thereby, a trench gate structure is configured. The gate electrode 17 is formed along the longitudinal direction of the trench 12 and is connected to a wiring portion (not shown).

また、環状構造を構成するトレンチ１２に囲まれたベース層１１、すなわちエミッタ領域１４が形成されていないベース層１１が、Ｐ型のチャネル層１３よりも不純物濃度が低いＰ−型のフロート層１８である。具体的に、Ｐ型のチャネル層１３の不純物濃度は例えば２×１０¹⁷／ｃｍ³であり、Ｐ−型のフロート層１８の不純物濃度は例えば１×１０¹⁶／ｃｍ³である。 In addition, the base layer 11 surrounded by the trenches 12 forming the annular structure, that is, the base layer 11 in which the emitter region 14 is not formed, has a P − type float layer 18 having an impurity concentration lower than that of the P type channel layer 13. It is. Specifically, the impurity concentration of the P-type channel layer 13 is 2 × 10 ¹⁷ / cm ³ , for example, and the impurity concentration of the P− type float layer 18 is 1 × 10 ¹⁶ / cm ³ , for example.

このように、ベース層１１はトレンチ１２により分割され、複数のベース層１１のうち、エミッタ領域１４が形成されたものがチャネル層１３として機能すると共に、エミッタ領域１４が形成されていないものがフロート層１８として機能する。そして、複数に分割されたベース層１１に交互にエミッタ領域１４が形成されることで、チャネル層１３とフロート層１８とが所定の配置順すなわち交互に繰り返し配置される。 As described above, the base layer 11 is divided by the trench 12, and among the plurality of base layers 11, the one in which the emitter region 14 is formed functions as the channel layer 13 and the one in which the emitter region 14 is not formed is floated. Functions as layer 18. Then, the emitter regions 14 are alternately formed in the base layer 11 divided into a plurality, whereby the channel layers 13 and the float layers 18 are repeatedly arranged in a predetermined arrangement order, that is, alternately.

ここで、トレンチ１２の側面に形成されたゲート絶縁膜１６の厚みはチャネル層１３に接触する部分とフロート層１８に接触する部分とで異なっている。具体的に、本実施形態では、例えば１つのフロート層１８が一方のチャネル層１３と他方のチャネル層１３との間に位置する状態になっている。そして、一方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６のうちのフロート層１８に接触する部分の厚みが、一方のチャネル層１３に接触する部分の厚みよりも厚くなっている。同様に、他方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６のうちのフロート層１８に接触する部分の厚みが、他方のチャネル層１３に接触する部分の厚みよりも厚くなっている。 Here, the thickness of the gate insulating film 16 formed on the side surface of the trench 12 is different between a portion in contact with the channel layer 13 and a portion in contact with the float layer 18. Specifically, in the present embodiment, for example, one float layer 18 is located between one channel layer 13 and the other channel layer 13. The portion of the gate insulating film 16 formed on the side surface of the trench 12 that separates the one channel layer 13 and the float layer 18 from the portion in contact with the float layer 18 is the portion in contact with the one channel layer 13. It is thicker than the thickness. Similarly, the thickness of the portion in contact with the float layer 18 in the gate insulating film 16 formed on the side surface of the trench 12 that separates the other channel layer 13 and the float layer 18 is in contact with the other channel layer 13. It is thicker than the thickness of the part.

これにより、１つのトレンチ１２に形成されたゲート絶縁膜１６の厚みは、チャネル層１３側とフロート層１８側とで異なり、フロート層１８に接触するゲート絶縁膜１６の厚みがチャネル層１３に接触するゲート絶縁膜１６の厚みよりも厚い。 Accordingly, the thickness of the gate insulating film 16 formed in one trench 12 is different between the channel layer 13 side and the float layer 18 side, and the thickness of the gate insulating film 16 in contact with the float layer 18 is in contact with the channel layer 13. The thickness of the gate insulating film 16 is larger.

そして、ベース層１１のうちのフロート層１８には、半導体基板１０の一面１０ａを基準とした所定の深さのところに半導体基板１０の一面１０ａから離間したＮ型のホールストッパー層１９が形成されている。すなわち、半導体基板１０の一面１０ａとホールストッパー層１９との間にはフロート層１８の一部が存在するように、ホールストッパー層１９が形成されている。このホールストッパー層１９はベース層１１のうちフロート層１８のみに形成され、ベース層１１のうちチャネル層１３には形成されていない。また、ホールストッパー層１９は、トレンチ１２の深さ方向においてはフロート層１８の表面側に位置している。このようなホールストッパー層１９の不純物濃度は、例えば１×１０¹⁸／ｃｍ³程度である。 In the float layer 18 of the base layer 11, an N-type hole stopper layer 19 spaced from the one surface 10 a of the semiconductor substrate 10 is formed at a predetermined depth with respect to the one surface 10 a of the semiconductor substrate 10. ing. That is, the hole stopper layer 19 is formed so that a part of the float layer 18 exists between the one surface 10 a of the semiconductor substrate 10 and the hole stopper layer 19. The hole stopper layer 19 is formed only on the float layer 18 of the base layer 11 and is not formed on the channel layer 13 of the base layer 11. The hole stopper layer 19 is located on the surface side of the float layer 18 in the depth direction of the trench 12. The impurity concentration of the hole stopper layer 19 is, for example, about 1 × 10 ¹⁸ / cm ³ .

さらに、ホールストッパー層１９は、一方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、他方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、の両方に接触していない。すなわち、ホールストッパー層１９はその端部がゲート絶縁膜１６から離間するようにフロート層１８に形成されている。このホールストッパー層１９とゲート絶縁膜１６との隙間はゲート電極１７にゲート電圧が印加された際にフロート層１８に形成される反転層および空乏層の幅に基づいて決定される。この隙間は、例えば１００ｎｍ以下が好ましく、３０ｎｍ以下が望ましい。 Further, the hole stopper layer 19 includes a gate insulating film 16 formed on a side surface of the trench 12 that separates one channel layer 13 and the float layer 18, and a trench 12 that separates the other channel layer 13 and the float layer 18. And the gate insulating film 16 formed on the side surfaces of the first and second electrodes are not in contact with each other. That is, the hole stopper layer 19 is formed on the float layer 18 so that the end thereof is separated from the gate insulating film 16. The gap between the hole stopper layer 19 and the gate insulating film 16 is determined based on the widths of the inversion layer and the depletion layer formed in the float layer 18 when a gate voltage is applied to the gate electrode 17. For example, the gap is preferably 100 nm or less, and preferably 30 nm or less.

また、ベース層１１の上にはＢＰＳＧ等の層間絶縁膜２０が形成されている。そして、層間絶縁膜２０にはコンタクトホール２０ａが形成されており、Ｎ＋型のエミッタ領域１４の一部、Ｐ＋型のボディ領域１５、およびフロート層１８が層間絶縁膜２０から露出している。そして、層間絶縁膜２０の上にエミッタ電極２１が形成されると共にコンタクトホール２０ａを通じてエミッタ電極２１がＮ＋型のエミッタ領域１４、Ｐ＋型のボディ領域１５、およびフロート層１８に電気的に接続されている。言い換えると、エミッタ電極２１は、エミッタ領域１４とフロート層１８との両方に電気的に接続されている。 An interlayer insulating film 20 such as BPSG is formed on the base layer 11. A contact hole 20 a is formed in the interlayer insulating film 20, and a part of the N + -type emitter region 14, the P + -type body region 15, and the float layer 18 are exposed from the interlayer insulating film 20. An emitter electrode 21 is formed on the interlayer insulating film 20, and the emitter electrode 21 is electrically connected to the N + type emitter region 14, the P + type body region 15 and the float layer 18 through the contact hole 20a. Yes. In other words, the emitter electrode 21 is electrically connected to both the emitter region 14 and the float layer 18.

一方、Ｎ−型の半導体基板１０のうち、一面１０ａとは反対側の他面１０ｂ側にＮ＋型のフィールドストップ層２２が形成されている。また、このフィールドストップ層２２の上にＰ＋型のコレクタ層２３が形成され、コレクタ層２３の上にコレクタ電極２４が形成されている。 On the other hand, an N + type field stop layer 22 is formed on the other surface 10b side of the N− type semiconductor substrate 10 opposite to the one surface 10a. A P + type collector layer 23 is formed on the field stop layer 22, and a collector electrode 24 is formed on the collector layer 23.

図２は、図１に示される最小基本構造を繰り返しミラー反転させた断面図である。そして、エミッタ電極２１とコレクタ電極２４との間においてチャネル層１３に電流が流れる部分がＩＧＢＴとして動作する。また、エミッタ電極２１とコレクタ電極２４との間において、ゲート絶縁膜１６とホールストッパー層１９との間に位置するフロート層１８の一部をチャネルとする部分がＭＯＳＦＥＴとして動作する。特に、ＭＯＳＦＥＴはディプレッション型であり、例えばゲート電圧が１５Ｖになるとオフするように動作する。 FIG. 2 is a sectional view in which the minimum basic structure shown in FIG. 1 is repeatedly mirror-inverted. A portion where current flows in the channel layer 13 between the emitter electrode 21 and the collector electrode 24 operates as an IGBT. Further, between the emitter electrode 21 and the collector electrode 24, a portion having a part of the float layer 18 located between the gate insulating film 16 and the hole stopper layer 19 as a channel operates as a MOSFET. In particular, the MOSFET is a depletion type and operates so as to be turned off when the gate voltage becomes 15V, for example.

このように、半導体基板１０には、ＩＧＢＴとダミー素子（ＭＯＳＦＥＴ）とが交互に配置されている。このため、本実施形態に係る絶縁ゲート型半導体装置は、間引き型のＩＧＢＴ素子を備えた装置であると言える。 Thus, IGBTs and dummy elements (MOSFETs) are alternately arranged on the semiconductor substrate 10. For this reason, it can be said that the insulated gate semiconductor device according to the present embodiment is a device including a thinned-out IGBT element.

また、上述のように、ゲート絶縁膜１６のうちフロート層１８に接触する部分の厚みがチャネル層１３に接触する部分の厚みよりも厚いので、ＭＯＳＦＥＴの閾値電圧Ｖｔ２がＩＧＢＴの閾値電圧Ｖｔ１よりも高くなっている。例えば、ＩＧＢＴの閾値電圧Ｖｔ１は６Ｖ程度に設定されており、ＭＯＳＦＥＴの閾値電圧Ｖｔ２はＩＧＢＴの駆動電流における大電流Ｖｔｈより大きくＩＧＢＴオン時にゲート電極１７に印加される電圧より小さいすなわち１２Ｖ〜１５Ｖ程度に設定されている。以上が、本実施形態に係る絶縁ゲート型半導体装置の構造である。 Further, as described above, since the thickness of the portion in contact with the float layer 18 in the gate insulating film 16 is larger than the thickness of the portion in contact with the channel layer 13, the threshold voltage Vt2 of the MOSFET is higher than the threshold voltage Vt1 of the IGBT. It is high. For example, the threshold voltage Vt1 of the IGBT is set to about 6V, and the threshold voltage Vt2 of the MOSFET is larger than the large current Vth in the IGBT drive current and smaller than the voltage applied to the gate electrode 17 when the IGBT is turned on, that is, about 12V to 15V. Is set to The above is the structure of the insulated gate semiconductor device according to this embodiment.

次に、上記の絶縁ゲート型半導体装置の製造方法について説明する。まず、Ｎ−型のウェハを用意し、ウェハの表面側にベース層１１としてＰ型の領域とＰ−型の領域とを形成する。なお、ベース層１１の形成については、先にウェハの表面側にＰ−型の層を形成しておき、マスク等を用いてイオン注入等することでＰ型の領域を形成しても良い。また、マスクを用いることで、Ｐ型の領域とＰ−型の領域とを別々に形成しても良い。 Next, a method for manufacturing the above insulated gate semiconductor device will be described. First, an N− type wafer is prepared, and a P type region and a P− type region are formed as the base layer 11 on the front surface side of the wafer. As for the formation of the base layer 11, a P-type layer may be formed by forming a P-type layer on the front side of the wafer first and performing ion implantation using a mask or the like. Further, by using a mask, the P-type region and the P-type region may be formed separately.

そして、ウェハにトレンチゲート構造を形成する。トレンチゲート構造の具体的な製造工程に関しては、周知なものと同様であり、詳しく説明しないが、ベース層１１を貫通して半導体基板１０に達するようにトレンチ１２を形成し、このトレンチ１２の内壁表面にゲート絶縁膜１６とゲート電極１７となるポリシリコンとを形成する。なお、トレンチ１２の側面にゲート絶縁膜１６を形成する際にはチャネル層１３側とフロート層１８側とで厚みが異なるように制御する。 Then, a trench gate structure is formed on the wafer. The specific manufacturing process of the trench gate structure is the same as a well-known one, and although not described in detail, a trench 12 is formed so as to penetrate the base layer 11 and reach the semiconductor substrate 10, and the inner wall of the trench 12. A gate insulating film 16 and polysilicon to be the gate electrode 17 are formed on the surface. When the gate insulating film 16 is formed on the side surface of the trench 12, the thickness is controlled to be different between the channel layer 13 side and the float layer 18 side.

続いて、Ｎ＋型のエミッタ領域１４の形成予定領域が開口するマスクをウェハの上に配置した後、そのマスクを用いてＮ型不純物のイオン注入を行う。また、先程使用したマスクを除去した後、新たにＰ＋型のボディ領域１５の形成予定領域が開口するマスクをウェハの上に配置し、さらにそのマスクを用いてＰ型不純物のイオン注入を行う。そして、再びマスクを除去した後、熱処理にて注入された不純物を活性化させることにより、Ｎ＋型のエミッタ電極２１およびＰ＋型のボディ領域１５を形成する。 Subsequently, after a mask having an opening in the region where the N + type emitter region 14 is to be formed is placed on the wafer, N-type impurity ions are implanted using the mask. Further, after removing the previously used mask, a new mask in which a region where the P + type body region 15 is to be formed is opened is disposed on the wafer, and ion implantation of P type impurities is performed using the mask. Then, after removing the mask again, the impurity implanted by the heat treatment is activated to form the N + -type emitter electrode 21 and the P + -type body region 15.

続いて、マスクを用いたイオン注入と熱処理により、ベース層１１のうちフロート層１８となる領域にホールストッパー層１９を形成する。例えば、ドーパントであるＰ（リン）をイオン注入し、９００℃以上の熱処理で活性化させる。このようにして、フロート層１８にホールストッパー層１９を形成する。 Subsequently, a hole stopper layer 19 is formed in a region to be the float layer 18 in the base layer 11 by ion implantation using a mask and heat treatment. For example, the dopant P (phosphorus) is ion-implanted and activated by heat treatment at 900 ° C. or higher. In this way, the hole stopper layer 19 is formed in the float layer 18.

この後、ベース層１１の上に層間絶縁膜２０を形成し、この層間絶縁膜２０にＮ＋型のエミッタ領域１４の一部、Ｐ＋型のボディ領域１５、およびフロート層１８が露出するようにコンタクトホール２０ａを形成する。これにより、エミッタ電極２１とフロート層１８とが電気的に接続される。なお、エミッタ電極２１の形成と同時に、図示しない配線部等も形成する。 Thereafter, an interlayer insulating film 20 is formed on the base layer 11, and a contact is made on the interlayer insulating film 20 so that a part of the N + type emitter region 14, the P + type body region 15, and the float layer 18 are exposed. Hole 20a is formed. Thereby, the emitter electrode 21 and the float layer 18 are electrically connected. At the same time as the formation of the emitter electrode 21, a wiring portion (not shown) and the like are also formed.

さらに、ウェハの裏面にＮ型のフィールドストップ層２２を形成し、フィールドストップ層２２の上にＰ型のコレクタ層２３を形成する。そして、コレクタ層２３の上にコレクタ電極２４を形成し、ウェハを個々にダイシングカットすることで絶縁ゲート型半導体装置が完成する。 Further, an N-type field stop layer 22 is formed on the back surface of the wafer, and a P-type collector layer 23 is formed on the field stop layer 22. Then, a collector electrode 24 is formed on the collector layer 23, and the wafer is individually diced to complete an insulated gate semiconductor device.

続いて、上記構成の絶縁ゲート型半導体装置の動作について、図３を参照して説明する。図３は、絶縁ゲート型半導体装置の動作波形を示した図である。なお、図３に示される波形は、評価サンプルとしての絶縁ゲート型半導体装置のコレクタに例えば６５０Ｖを印加し、エミッタをグランドに接続し、ゲート電極１７にゲート電圧を印加するように回路構成した状態で測定した波形である。 Next, the operation of the insulated gate semiconductor device having the above structure will be described with reference to FIG. FIG. 3 is a diagram showing operation waveforms of the insulated gate semiconductor device. The waveform shown in FIG. 3 is a state in which the circuit configuration is such that, for example, 650 V is applied to the collector of the insulated gate semiconductor device as the evaluation sample, the emitter is connected to the ground, and the gate voltage is applied to the gate electrode 17. It is the waveform measured by.

図３において、横軸は時間、縦軸は電圧または電流を示している。Ｖｇｅはエミッターゲート間電圧すなわちゲート電圧である。また、Ｉｃはコレクタからエミッタに流れるコレクタ電流であり、Ｖｃｅはコレクターエミッタ間の電圧すなわちコレクタ電圧である。 In FIG. 3, the horizontal axis indicates time, and the vertical axis indicates voltage or current. Vge is an emitter-gate voltage, that is, a gate voltage. Ic is a collector current flowing from the collector to the emitter, and Vce is a collector-emitter voltage, that is, a collector voltage.

図３に示されるように、ゲート電圧ＶｇｅがＭＯＳＦＥＴの閾値電圧Ｖｔ２よりも高い状態では、ディプレッション型のＭＯＳＦＥＴはオフ状態となっている。すなわち、フロート層１８においてゲート絶縁膜１６とホールストッパー層１９との間に反転層が形成される。これにより、反転層とホールストッパー層１９とが電位の壁となって機能するため、フロート層１８に流れるホールの流れを抑制することができる。その結果、半導体基板１０にホールが蓄積されるため、ＩＧＢＴのオン電圧を低減することができる。 As shown in FIG. 3, when the gate voltage Vge is higher than the threshold voltage Vt2 of the MOSFET, the depletion type MOSFET is in the OFF state. That is, an inversion layer is formed between the gate insulating film 16 and the hole stopper layer 19 in the float layer 18. Thereby, since the inversion layer and the hole stopper layer 19 function as a potential wall, the flow of holes flowing in the float layer 18 can be suppressed. As a result, since holes are accumulated in the semiconductor substrate 10, the on-voltage of the IGBT can be reduced.

時点Ｔ１でゲート電圧ＶｇｅがＭＯＳＦＥＴの閾値電圧Ｖｔ２を下回ると、ＭＯＳＦＥＴがオンする。すなわち、フロート層１８に形成されていた反転層が消える。このため、フロート層１８はエミッタ電極２１に接地された状態となる。これにより、半導体基板１０に蓄積されたホールをＩＧＢＴがオフする前にゲート絶縁膜１６とホールストッパー層１９との隙間を介してエミッタ電極２１に抜き出すことができる。したがって、ＩＧＢＴのスイッチングスピードを速くすることができ、低スイッチング損失化を図ることができる。そして、ゲート電圧ＶｇｅがＩＧＢＴの閾値電圧Ｖｔ１を下回る時点Ｔ２までが遷移期間となる。 When the gate voltage Vge falls below the threshold voltage Vt2 of the MOSFET at time T1, the MOSFET is turned on. That is, the inversion layer formed on the float layer 18 disappears. Therefore, the float layer 18 is grounded to the emitter electrode 21. As a result, holes accumulated in the semiconductor substrate 10 can be extracted to the emitter electrode 21 through the gap between the gate insulating film 16 and the hole stopper layer 19 before the IGBT is turned off. Therefore, the switching speed of the IGBT can be increased and the switching loss can be reduced. The transition period is until time T2 when the gate voltage Vge falls below the IGBT threshold voltage Vt1.

時点Ｔ１と時点Ｔ２との間の遷移期間では、コレクタ電流Ｉｃは一定であるが、コレクタ電圧Ｖｃｅが上昇し始める。 In the transition period between the time point T1 and the time point T2, the collector current Ic is constant, but the collector voltage Vce starts to rise.

時点Ｔ２でゲート電圧ＶｇｅがＩＧＢＴの閾値電圧Ｖｔ１を下回ると、ＩＧＢＴがオフされ、絶縁ゲート型半導体装置に流れていたコレクタ電流Ｉｃが緩やかに０になる。また、コレクタ電圧Ｖｃｅは、多少のサージを伴うが、その後一定になる。 When the gate voltage Vge falls below the IGBT threshold voltage Vt1 at time T2, the IGBT is turned off, and the collector current Ic flowing in the insulated gate semiconductor device gradually becomes zero. Further, the collector voltage Vce is accompanied by a slight surge, but thereafter becomes constant.

この後、ゲート電圧Ｖｇｅが上昇し始め、時点Ｔ３でＩＧＢＴの閾値電圧Ｖｔ１を上回るとＩＧＢＴがオンし、コレクタ電流Ｉｃが流れ始める。コレクタ電流Ｉｃは多少のオーバーシュートを伴うが、その後一定になる。また、ＩＧＢＴのオンと共にコレクタ電流Ｉｃが流れ始めるため、コレクタ電圧Ｖｃｅは下降する。 Thereafter, the gate voltage Vge starts to rise, and when the voltage exceeds the threshold voltage Vt1 of the IGBT at time T3, the IGBT is turned on and the collector current Ic starts to flow. The collector current Ic is accompanied by a slight overshoot, but thereafter becomes constant. Further, the collector current Ic starts to flow as the IGBT is turned on, so the collector voltage Vce drops.

時点Ｔ３を経過した後では、ゲート電圧ＶｇｅはＭＯＳＦＥＴの閾値電圧Ｖｔ２を上回っていない。このため、フロート層１８に反転層は形成されず、引き続きフロート層１８がエミッタ電極２１に接地された状態が維持されている。 After the time point T3 has elapsed, the gate voltage Vge does not exceed the threshold voltage Vt2 of the MOSFET. For this reason, the inversion layer is not formed in the float layer 18, and the state where the float layer 18 is continuously grounded to the emitter electrode 21 is maintained.

そして、時点Ｔ４になると、ゲート電圧ＶｇｅがＭＯＳＦＥＴの閾値電圧Ｖｔ２を上回るため、ディプレッション型のＭＯＳＦＥＴがオフする。これにより、フロート層１８においてゲート絶縁膜１６とホールストッパー層１９との間に反転層が形成され、ホールの蓄積効果が発揮される。時点Ｔ４を経過した後は、再び時点Ｔ１に戻り、ＩＧＢＴのオン／オフを繰り返す動作を行う。 At time T4, since the gate voltage Vge exceeds the threshold voltage Vt2 of the MOSFET, the depletion type MOSFET is turned off. As a result, an inversion layer is formed between the gate insulating film 16 and the hole stopper layer 19 in the float layer 18, and a hole accumulation effect is exhibited. After the time point T4 has elapsed, the operation returns to the time point T1 again, and the operation of repeatedly turning on / off the IGBT is performed.

上記のような動作を行う絶縁ゲート型半導体装置において、発明者らはスイッチング波形、静特性、ＩＧＢＴのオン／オフのスイッチング波形の各特性を従来の構造と本件の構造を比較しつつ調べた。そのシミュレーション結果を図４〜図８に示す。 In the insulated gate semiconductor device that performs the operation as described above, the inventors examined the characteristics of the switching waveform, static characteristics, and IGBT on / off switching waveform while comparing the conventional structure with the structure of the present case. The simulation results are shown in FIGS.

なお、以下の各図において「従来」とは、トレンチの表面に形成されたゲート絶縁膜１６の膜厚が一定である構造である。一方、「Ｖｔ大」とは、上述のように、フロート層１８に接触するゲート絶縁膜１６の膜厚をチャネル層１３に接触するゲート絶縁膜１６の膜厚よりも厚くすることで、ＭＯＳＦＥＴの閾値電圧Ｖｔ２をＩＧＢＴの閾値電圧Ｖｔ１よりも高くした構造である。 In the following drawings, “conventional” is a structure in which the thickness of the gate insulating film 16 formed on the surface of the trench is constant. On the other hand, “large Vt” means that the gate insulating film 16 in contact with the float layer 18 is made thicker than the gate insulating film 16 in contact with the channel layer 13 as described above. In this structure, the threshold voltage Vt2 is higher than the threshold voltage Vt1 of the IGBT.

図４は、絶縁ゲート型半導体装置によって得られるスイッチング波形（ＳＷ波形）を示した図である。この図の横軸は時間を示しており、縦軸は絶縁ゲート型半導体装置のコレクタに接続されたダイオード素子（ＦＷＤ）に印加される電圧である。この図に示されるように、従来の構造に対して、ＭＯＳＦＥＴの閾値電圧Ｖｔ２を大きくした構造のほうが電圧波形の立ち上がりのサージが小さくなっており、低ノイズ化が図られている。 FIG. 4 is a diagram showing a switching waveform (SW waveform) obtained by the insulated gate semiconductor device. In this figure, the horizontal axis indicates time, and the vertical axis indicates the voltage applied to the diode element (FWD) connected to the collector of the insulated gate semiconductor device. As shown in this figure, compared to the conventional structure, the structure in which the threshold voltage Vt2 of the MOSFET is increased has a smaller surge at the rising edge of the voltage waveform, and the noise is reduced.

また、図５は、絶縁ゲート型半導体装置の静特性を示した図である。この図の横軸はコレクタ電圧（Ｖｃ）であり、縦軸はコレクタ電流（Ｉｃ）である。「１００ｎｍ」および「２００ｎｍ」の各波形は、フロート層１８においてゲート絶縁膜１６とホールストッパー層１９との隙間（＝Δ）の距離である。この図において、Δ＝１００ｎｍとΔ＝２００ｎｍとを比べると、Δ＝１００ｎｍ以下では、十分なオン電圧の低減が実現されていることが分かる。また、静特性については、ＭＯＳＦＥＴの閾値電圧Ｖｔ２が高いことは特に関係ないことがわかった。 FIG. 5 is a diagram showing the static characteristics of the insulated gate semiconductor device. The horizontal axis of this figure is the collector voltage (Vc), and the vertical axis is the collector current (Ic). Each waveform of “100 nm” and “200 nm” is the distance of the gap (= Δ) between the gate insulating film 16 and the hole stopper layer 19 in the float layer 18. In this figure, when Δ = 100 nm and Δ = 200 nm are compared, it can be seen that sufficient reduction of the on-state voltage is realized when Δ = 100 nm or less. Further, regarding the static characteristics, it was found that the high threshold voltage Vt2 of the MOSFET is not particularly relevant.

図６は、ＩＧＢＴのオフ時のスイッチング波形を示した図である。例えば、図３における時点Ｔ２の前後のコレクタ電流Ｉｃとコレクタ電圧Ｖｃｅの波形に相当する。図６の横軸は時間を示しており、縦軸はコレクタ電流Ｉｃとコレクタ電圧Ｖｃｅを示している。この図に示されるように、従来と本件とはほとんど同じ波形に見えるが、従来の構造に対して本実施形態に係る構造のほうがコレクタ電圧Ｖｃｅの立ち上がりが速い。すなわち、従来よりもスイッチングスピードが速くなっており、低損失化が図られている。 FIG. 6 is a diagram illustrating a switching waveform when the IGBT is off. For example, it corresponds to the waveform of the collector current Ic and the collector voltage Vce before and after the time point T2 in FIG. The horizontal axis of FIG. 6 indicates time, and the vertical axis indicates the collector current Ic and the collector voltage Vce. As shown in this figure, the conventional waveform and the present waveform look almost the same, but the rise of the collector voltage Vce is faster in the structure according to this embodiment than in the conventional structure. That is, the switching speed is faster than the conventional one, and the loss is reduced.

一方、図７は、ＩＧＢＴのオン時のスイッチング波形を示した図である。例えば、図３における時点Ｔ３の前後のコレクタ電流Ｉｃとコレクタ電圧Ｖｃｅの波形に相当する。図７の横軸は時間を示しており、縦軸はコレクタ電流Ｉｃとコレクタ電圧Ｖｃｅを示している。この図に示されるように、コレクタ電流Ｉｃの立ち上がりは従来の構造よりも本実施形態に係る構造のほうが緩やかになっており、コレクタ電流Ｉｃのオーバーシュートが改善されている。また、コレクタ電圧Ｖｃｅの立ち下がりは従来の構造よりも本実施形態に係る構造のほうが速くなっていることがわかった。 On the other hand, FIG. 7 is a diagram showing a switching waveform when the IGBT is on. For example, it corresponds to the waveform of the collector current Ic and the collector voltage Vce before and after the time T3 in FIG. The horizontal axis in FIG. 7 indicates time, and the vertical axis indicates the collector current Ic and the collector voltage Vce. As shown in this figure, the rise of the collector current Ic is gentler in the structure according to this embodiment than in the conventional structure, and the overshoot of the collector current Ic is improved. Further, it was found that the fall of the collector voltage Vce is faster in the structure according to the present embodiment than in the conventional structure.

図８はホールストッパー層１９の耐圧を示した図である。具体的に、図８（ａ）はホールストッパー層１９を形成するためのリンの濃度を１×１０¹⁷／ｃｍ³としたときのシミュレーション結果である。また、図８（ｂ）はホールストッパー層１９を形成するためのリンの濃度を１×１０¹⁸／ｃｍ³としたときのシミュレーション結果である。 FIG. 8 shows the breakdown voltage of the hole stopper layer 19. Specifically, FIG. 8A shows a simulation result when the concentration of phosphorus for forming the hole stopper layer 19 is 1 × 10 ¹⁷ / cm ³ . FIG. 8B shows a simulation result when the concentration of phosphorus for forming the hole stopper layer 19 is 1 × 10 ¹⁸ / cm ³ .

図８（ａ）および図８（ｂ）に示される各ダイオード（Ｄｉ）がブレークダウンすると、それによる電子電流の注入によりラッチアップする。そして、図８（ａ）に示されるように、ホールストッパー層１９の不純物濃度が低い場合、フロート層１８にホール電流が流れ、フロート層１８のうちコレクタ電極２４側が２３Ｖだったとしても、エミッタ電極２１側が５Ｖまで下がる。 When each diode (Di) shown in FIGS. 8A and 8B breaks down, it is latched up by injection of an electron current. As shown in FIG. 8A, when the impurity concentration of the hole stopper layer 19 is low, even if a hole current flows through the float layer 18 and the collector electrode 24 side of the float layer 18 is 23 V, the emitter electrode 21 side goes down to 5V.

一方、図８（ｂ）に示されるように、ホールストッパー層１９の不純物濃度が高い場合、フロート層１８にホール電流はほとんど流れず、電子電流による電圧降下はほとんどない。このため、フロート層１８のうちコレクタ電極２４側が２３Ｖとすると、エミッタ電極２１側は１７Ｖに保たれている。 On the other hand, as shown in FIG. 8B, when the impurity concentration of the hole stopper layer 19 is high, the hole current hardly flows through the float layer 18 and there is almost no voltage drop due to the electron current. Therefore, if the collector electrode 24 side of the float layer 18 is 23V, the emitter electrode 21 side is kept at 17V.

すなわち、リンの濃度が高いほど電流による電圧降下が小さくなるため、ホールストッパー層１９に掛かる電圧は大きくなりブレークダウンしやすくなる。つまり、フロート層１８の不純物濃度を高くすることで絶縁ゲート型半導体装置のホール蓄積効果を高くしオン電圧を小さくすることができるが、半導体装置の耐量（たとえばＲＢＳＯＡ等）は低下する。しかし、本実施形態のように、Ｐ−型のフロート層１８の不純物濃度をチャネル層１３よりも低くしているので、ホールストッパー層１９の耐圧を上げることができる。すなわち半導体装置の耐量を向上することができ、ホールストッパー層１９の不純物濃度を高くすることができる。また、フロート層１８に形成される空乏層の幅を広くすることもできる。 That is, the higher the concentration of phosphorus, the smaller the voltage drop due to the current, so that the voltage applied to the hole stopper layer 19 increases and breaks down easily. That is, by increasing the impurity concentration of the float layer 18, the hole accumulation effect of the insulated gate semiconductor device can be increased and the on-voltage can be decreased, but the tolerance of the semiconductor device (for example, RBSOA) is reduced. However, since the impurity concentration of the P − type float layer 18 is lower than that of the channel layer 13 as in this embodiment, the breakdown voltage of the hole stopper layer 19 can be increased. That is, the tolerance of the semiconductor device can be improved, and the impurity concentration of the hole stopper layer 19 can be increased. In addition, the width of the depletion layer formed in the float layer 18 can be increased.

以上説明したように、本実施形態では、フロート層１８の不純物濃度をチャネル層１３の不純物濃度よりも低くしたことが特徴となっている。これにより、フロート層１８に備えられたホールストッパー層１９の不純物濃度を高くすることができ、ホールストッパー層１９のホール蓄積効果を従来以上に確保することができる。 As described above, the present embodiment is characterized in that the impurity concentration of the float layer 18 is lower than the impurity concentration of the channel layer 13. Thereby, the impurity concentration of the hole stopper layer 19 provided in the float layer 18 can be increased, and the hole accumulation effect of the hole stopper layer 19 can be ensured more than ever.

また、本実施形態では、ゲート絶縁膜１６の膜厚を制御することでＭＯＳＦＥＴの閾値電圧Ｖｔ２をＩＧＢＴの閾値電圧Ｖｔ１よりも高くしたことが特徴となっている。これにより、ＭＯＳＦＥＴがＩＧＢＴよりも先にオンするので、フロート層１８に形成されていた反転層が消滅する。このため、半導体基板１０に蓄積されたホールをゲート絶縁膜１６とホールストッパー層１９との隙間を介してエミッタ電極２１に抜き出すことができる。したがって、ＩＧＢＴのスイッチングスピードを速くすることができ、スイッチングの低損失化およびサージの低減を図ることができる。 The present embodiment is characterized in that the threshold voltage Vt2 of the MOSFET is made higher than the threshold voltage Vt1 of the IGBT by controlling the film thickness of the gate insulating film 16. As a result, the MOSFET is turned on before the IGBT, so that the inversion layer formed in the float layer 18 disappears. Therefore, the holes accumulated in the semiconductor substrate 10 can be extracted to the emitter electrode 21 through the gap between the gate insulating film 16 and the hole stopper layer 19. Accordingly, the switching speed of the IGBT can be increased, and switching loss and surge can be reduced.

以上により、ホールストッパー層１９のホール蓄積効果やＩＧＢＴの耐量を確保しつつ、ＩＧＢＴのスイッチングの低損失化および低ノイズ化を図ることができる。 As described above, it is possible to reduce the switching loss and noise of the IGBT while securing the hole accumulation effect of the hole stopper layer 19 and the withstand capability of the IGBT.

（第２実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。図９は、本実施形態に係る絶縁ゲート型半導体装置の断面図である。この図に示されるように、２つのフロート層１８が隣同士に配置され、これら２つのフロート層１８が２つのチャネル層１３で挟まれるようにトレンチ１２が形成されている。２つのフロート層１８に対して１つのチャネル層１３が設けられるように、フロート層１８によるＩＧＢＴの間引きの割合が増加した構造になっている。 (Second Embodiment)
In the present embodiment, parts different from the first embodiment will be described. FIG. 9 is a cross-sectional view of the insulated gate semiconductor device according to the present embodiment. As shown in this figure, the two float layers 18 are arranged next to each other, and the trench 12 is formed so that the two float layers 18 are sandwiched between the two channel layers 13. The structure is such that the rate of thinning out the IGBT by the float layer 18 is increased so that one channel layer 13 is provided for the two float layers 18.

そして、チャネル層１３の間の２つのフロート層１８にそれぞれ備えられたホールストッパー層１９は、２つのフロート層１８と２つのチャネル層１３とを分離する２つのトレンチ１２の側面にそれぞれ形成されたゲート絶縁膜１６にそれぞれ接触している。しかし、各ホールストッパー層１９は、２つのフロート層１８を分離するトレンチ１２の側面に形成されたゲート絶縁膜１６にそれぞれ接触しておらず、ゲート絶縁膜１６と離間している。つまり、２つのチャネル層１３の間に２つのディプレッション型のＭＯＳＦＥＴが存在する構造となる。 The hole stopper layers 19 provided in the two float layers 18 between the channel layers 13 are respectively formed on the side surfaces of the two trenches 12 separating the two float layers 18 and the two channel layers 13. Each is in contact with the gate insulating film 16. However, each hole stopper layer 19 is not in contact with the gate insulating film 16 formed on the side surface of the trench 12 that separates the two float layers 18, and is separated from the gate insulating film 16. That is, a structure in which two depletion type MOSFETs exist between the two channel layers 13 is obtained.

また、チャネル層１３とフロート層１８とを分離するトレンチ１２の表面に形成されたゲート絶縁膜１６の厚みと、２つのフロート層１８を分離するトレンチ１２の表面に形成されたゲート絶縁膜１６の厚みとは異なる。具体的には、２つのフロート層１８を分離するトレンチ１２の側面に形成されたゲート絶縁膜１６の厚みが、フロート層１８とチャネル層１３とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６の厚みよりも厚くなっている。 Further, the thickness of the gate insulating film 16 formed on the surface of the trench 12 that separates the channel layer 13 and the float layer 18, and the thickness of the gate insulating film 16 formed on the surface of the trench 12 that separates the two float layers 18. It is different from the thickness. Specifically, the thickness of the gate insulating film 16 formed on the side surface of the trench 12 that separates the two float layers 18 is equal to the gate insulation formed on the side surface of the trench 12 that separates the float layer 18 and the channel layer 13. It is thicker than the film 16.

これにより、チャネル層１３に電流が流れるＩＧＢＴの閾値電圧Ｖｔ１よりも、フロート層１８に電流が流れるＭＯＳＦＥＴの閾値電圧Ｖｔ２が高くなる。 Thereby, the threshold voltage Vt2 of the MOSFET in which the current flows in the float layer 18 becomes higher than the threshold voltage Vt1 of the IGBT in which the current flows in the channel layer 13.

次に、上記の構造を有する絶縁ゲート型半導体装置において、ホールストッパー層１９の形成方法について、図１０および図１１を参照して説明する。なお、図１０および図１１は、２つのフロート層１８の境界部付近を拡大した断面図である。また、図１０および図１１では、ベース層１１を省略している。 Next, a method of forming the hole stopper layer 19 in the insulated gate semiconductor device having the above structure will be described with reference to FIGS. 10 and 11 are cross-sectional views in which the vicinity of the boundary between the two float layers 18 is enlarged. 10 and 11, the base layer 11 is omitted.

まず、図１０（ａ）に示す工程では、ベース層１１（図示せず）が形成された半導体基板１０を用意し、半導体基板１０の一面１０ａにＳｉＯ２等の酸化膜２５を形成する。そして、酸化膜２５のうちトレンチ１２の形成予定場所を開口する。 First, in the step shown in FIG. 10A, the semiconductor substrate 10 on which the base layer 11 (not shown) is formed is prepared, and an oxide film 25 such as SiO 2 is formed on one surface 10 a of the semiconductor substrate 10. Then, an area where the trench 12 is to be formed is opened in the oxide film 25.

図１０（ｂ）に示す工程では、酸化膜２５をマスクとして、半導体基板１０にトレンチ１２を形成する。もちろん、トレンチ１２は図示しないベース層１１を貫通してＮ−型のドリフト領域に達している。 In the step shown in FIG. 10B, the trench 12 is formed in the semiconductor substrate 10 using the oxide film 25 as a mask. Of course, the trench 12 passes through the base layer 11 (not shown) and reaches the N − type drift region.

続いて、図１０（ｃ）に示す工程では、酸化膜２５をウェット後退させて、トレンチ１２の開口付近の半導体基板１０の一面１０ａを露出させる。 Subsequently, in the step shown in FIG. 10C, the oxide film 25 is wet-retreated to expose the one surface 10 a of the semiconductor substrate 10 near the opening of the trench 12.

この後、図１０（ｄ）に示す工程では、酸素雰囲気中で半導体基板１０を加熱する等してトレンチ１２の表面にゲート絶縁膜１６を形成する。そして、ＣＶＤ法等でゲート電極１７となるポリシリコン２６をゲート絶縁膜１６の上に堆積させる。 Thereafter, in the step shown in FIG. 10D, the gate insulating film 16 is formed on the surface of the trench 12 by heating the semiconductor substrate 10 in an oxygen atmosphere. Then, a polysilicon 26 to be the gate electrode 17 is deposited on the gate insulating film 16 by a CVD method or the like.

図１１（ａ）に示す工程では、ポリシリコン２６をエッチバックさせて、酸化膜２５の表面が露出するようにする。これにより、ポリシリコン２６のうちトレンチ１２に埋まった部分がゲート電極１７となる。 In the step shown in FIG. 11A, the polysilicon 26 is etched back so that the surface of the oxide film 25 is exposed. As a result, the portion of the polysilicon 26 buried in the trench 12 becomes the gate electrode 17.

図１１（ｂ）に示す工程では、半導体基板１０の一面１０ａに位置する酸化膜２５を除去する。この場合、ゲート絶縁膜１６およびゲート電極１７がトレンチ１２の側面から半導体基板１０の一面１０ａの面方向に突出するように、酸化膜２５を除去する。これにより、フロート層１８のうちトレンチ１２の側面側がゲート絶縁膜１６およびゲート電極１７で覆われる。 In the step shown in FIG. 11B, the oxide film 25 located on the one surface 10a of the semiconductor substrate 10 is removed. In this case, the oxide film 25 is removed so that the gate insulating film 16 and the gate electrode 17 protrude from the side surface of the trench 12 in the surface direction of the one surface 10 a of the semiconductor substrate 10. As a result, the side surface of the trench 12 in the float layer 18 is covered with the gate insulating film 16 and the gate electrode 17.

そして、図１１（ｃ）に示す工程では、半導体基板１０に対して高加速インプラを行う。これにより、フロート層１８の上に残されたゲート絶縁膜１６およびゲート電極１７がマスクとなって、自己整合的にゲート絶縁膜１６から離間したホールストッパー層１９がフロート層１８に形成される。このようにして、ホールストッパー層１９を形成することができる。 Then, in the step shown in FIG. 11C, high acceleration implantation is performed on the semiconductor substrate 10. Thereby, the gate insulating film 16 and the gate electrode 17 left on the float layer 18 are used as a mask, and a hole stopper layer 19 separated from the gate insulating film 16 in a self-aligned manner is formed in the float layer 18. In this way, the hole stopper layer 19 can be formed.

以上のように、ＩＧＢＴの間引きの割合を増加させた構造とすることもできる。 As described above, a structure in which the IGBT thinning rate is increased can also be used.

（第３実施形態）
本実施形態では、第１実施形態および第２実施形態と異なる部分について説明する。図１２は、本実施形態に係る絶縁ゲート型半導体装置の断面図である。この図に示されるように、フロート層１８の電極部（表層部）にはフロート層１８よりも不純物濃度が高いＰ＋型のコンタクト層２７が形成されている。このコンタクト層２７は、ホールストッパー層１９に達しないように浅く形成されている。このコンタクト層２７はエミッタ電極２１に接触している。 (Third embodiment)
In the present embodiment, parts different from the first embodiment and the second embodiment will be described. FIG. 12 is a cross-sectional view of the insulated gate semiconductor device according to the present embodiment. As shown in this figure, a P + type contact layer 27 having an impurity concentration higher than that of the float layer 18 is formed on the electrode portion (surface layer portion) of the float layer 18. The contact layer 27 is formed shallow so as not to reach the hole stopper layer 19. This contact layer 27 is in contact with the emitter electrode 21.

これにより、フロート層１８のエミッタ電極２１に対するコンタクト抵抗を低減することができる。また、図８（ｂ）に示されるダイオード（Ｄｉ）が逆バイアスされているときのパンチスルーを防ぐことができる。 Thereby, the contact resistance with respect to the emitter electrode 21 of the float layer 18 can be reduced. Further, punch-through can be prevented when the diode (Di) shown in FIG. 8B is reverse-biased.

（第４実施形態）
本実施形態では、第１〜第３実施形態と異なる部分について説明する。図１３は、本実施形態に係る絶縁ゲート型半導体装置の断面図である。この図に示されるように、ＩＧＢＴとディプレッション型ＭＯＳＦＥＴのゲート電極１７がそれぞれ分離された構造になっている。すなわち、ＩＧＢＴに係るゲート電極１７が図１３のＧ１に接続され、ディプレッション型ＭＯＳＦＥＴのゲート電極１７が図１３のＧ２に接続されている。 (Fourth embodiment)
In the present embodiment, parts different from the first to third embodiments will be described. FIG. 13 is a cross-sectional view of an insulated gate semiconductor device according to this embodiment. As shown in the figure, the IGBT and the gate electrode 17 of the depletion type MOSFET are separated from each other. That is, the gate electrode 17 related to the IGBT is connected to G1 in FIG. 13, and the gate electrode 17 of the depletion type MOSFET is connected to G2 in FIG.

これによると、ＩＧＢＴがオフする数μｓｅｃ前にＭＯＳＦＥＴをオン（反転層を消失）させてキャリアをある程度排出させた後にターンオフさせることにより損失を低減できる。また、オン時も同様にＩＧＢＴがオンした後、数μｓｅｃ後にＭＯＳＦＥＴをオフ（反転層の形成）させることにより損失を低減できる。この場合、ＭＯＳＦＥＴの閾値電圧Ｖｔ２はＩＧＢＴの閾値電圧Ｖｔ１と同じでも低くても良い。 According to this, the loss can be reduced by turning off the MOSFET after turning on the MOSFET (discharging the inversion layer) and discharging the carrier to some extent before the IGBT is turned off. Similarly, when the IGBT is turned on, the loss can be reduced by turning off the MOSFET (forming an inversion layer) after several μsec after the IGBT is turned on. In this case, the threshold voltage Vt2 of the MOSFET may be the same as or lower than the threshold voltage Vt1 of the IGBT.

（第５実施形態）
本実施形態では、第１〜第４実施形態と異なる部分について説明する。図１４は、本実施形態に係る絶縁ゲート型半導体装置の断面図である。この図に示されるように、チャネル層１３におけるフロート層１８の割合がさらに増加させられている。 (Fifth embodiment)
In the present embodiment, parts different from the first to fourth embodiments will be described. FIG. 14 is a cross-sectional view of an insulated gate semiconductor device according to this embodiment. As shown in this figure, the proportion of the float layer 18 in the channel layer 13 is further increased.

具体的には、２つのフロート層１８の間にさらに１つのフロート層１８が挟まれるようにトレンチ１２が形成されている。つまり、２つのチャネル層１３には３つのフロート層１８が挟まれている。そして、２つのフロート層１８に挟まれた別のフロート層１８に備えられたホールストッパー層１９は、当該別のフロート層１８と隣のフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と離間している。このようにフロート層１８の領域が増えることで、フロート層１８のキャリアの排出能力を高めることができる。 Specifically, the trench 12 is formed so that one float layer 18 is further sandwiched between the two float layers 18. That is, three float layers 18 are sandwiched between the two channel layers 13. The hole stopper layer 19 provided in another float layer 18 sandwiched between the two float layers 18 is formed on the side surface of the trench 12 that separates the other float layer 18 from the adjacent float layer 18. It is separated from the gate insulating film 16. Thus, the carrier discharge capacity of the float layer 18 can be increased by increasing the area of the float layer 18.

（第６実施形態）
本実施形態では、第１〜第５実施形態と異なる部分について説明する。上記各実施形態ではＩＧＢＴ素子が形成された構造について説明したが、本実施形態ではダイオード素子も形成された逆導通絶縁型バイポーラトランジスタ（ＲＣ−ＩＧＢＴ）について説明する。 (Sixth embodiment)
In the present embodiment, parts different from the first to fifth embodiments will be described. In each of the above embodiments, the structure in which the IGBT element is formed has been described. In the present embodiment, a reverse conducting insulation bipolar transistor (RC-IGBT) in which the diode element is also formed will be described.

図１５は、本実施形態に係る絶縁ゲート型半導体装置の断面図である。なお、図１５は第５実施形態で示された図１４に係る絶縁ゲート型半導体装置の構造に基づいている。図１５に示されるように、フィールドストップ層２２の上にＮ＋型のカソード層２８が形成されている。これにより、カソード層２８が形成された領域では、エミッタ−コレクタ間にダイオード素子が形成された構造となる。このように、絶縁ゲート型半導体装置をＲＣ−ＩＧＢＴにも適用することができる。 FIG. 15 is a cross-sectional view of an insulated gate semiconductor device according to this embodiment. FIG. 15 is based on the structure of the insulated gate semiconductor device according to FIG. 14 shown in the fifth embodiment. As shown in FIG. 15, an N + type cathode layer 28 is formed on the field stop layer 22. Thereby, in the region where the cathode layer 28 is formed, a diode element is formed between the emitter and the collector. As described above, the insulated gate semiconductor device can also be applied to the RC-IGBT.

（第７実施形態）
本実施形態では、上記各実施形態と異なる部分について説明する。図１６は、本実施形態に係る半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。なお、図１６ではエミッタ電極２１はコンタクト部分のみ示している。また、図１６ではフロート層１８の表層部にはコンタクト層２７が形成されたものを示している。 (Seventh embodiment)
In the present embodiment, parts different from the above embodiments will be described. FIG. 16 is a partial cross-sectional view of the semiconductor device according to the present embodiment, and in particular, a cross-sectional view on the one surface 10 a side of the semiconductor substrate 10. In FIG. 16, only the contact portion of the emitter electrode 21 is shown. FIG. 16 shows that the contact layer 27 is formed on the surface layer portion of the float layer 18.

また、図１７は、図１６のＡ−Ａ’プロファイルを示した図である。さらに、図１８は、図１７のプロファイルにおいて、ホールストッパー層１９の不純物濃度を変化させたときのゲート電圧（Ｖｇ）が１５ＶのときのＩ−Ｖ波形である。 FIG. 17 is a diagram showing the A-A ′ profile of FIG. 16. 18 shows an IV waveform when the gate voltage (Vg) is 15 V when the impurity concentration of the hole stopper layer 19 is changed in the profile of FIG.

図１８に示されるように、ホールストッパー層１９の不純物濃度を上げると大電流の耐圧が落ちていることがわかる。そのため、ホールストッパー層１９の不純物濃度を上げるほどオン電圧（Ｖｏｎ）を下げることができるが、耐量が落ちるためにホールストッパー層１９の不純物濃度を上げることができなかった。 As shown in FIG. 18, it can be seen that the breakdown voltage of the large current decreases as the impurity concentration of the hole stopper layer 19 is increased. For this reason, the on-voltage (Von) can be lowered as the impurity concentration of the hole stopper layer 19 is increased. However, since the withstand capability is lowered, the impurity concentration of the hole stopper layer 19 cannot be increased.

図１９は、耐圧が１２００Ｖのときのホールストッパー層１９の電位を示したグラフである。なお、図１９の左軸の「Ｖｃｅ」は電圧波形の立ち上がりの中間電位である。 FIG. 19 is a graph showing the potential of the hole stopper layer 19 when the breakdown voltage is 1200V. Note that “Vce” on the left axis in FIG. 19 is an intermediate potential at the rise of the voltage waveform.

図１９に示されるように、ホールストッパー層１９の不純物濃度が上がるほどホールストッパー層１９の電位が上がっていることがわかる。これによって、ホールストッパー層１９のエミッタ電極２１側のフロート層１８のＰ型領域によるＰＮ接合が逆バイアスとなりその耐圧を超えるとブレークダウンして素子の耐圧を下げてしまう。そのため、この構造の耐圧（耐量）を上げるためにはホールストッパー層１９とエミッタ電極２１側の耐圧を向上させる必要がある。 As shown in FIG. 19, it can be seen that the potential of the hole stopper layer 19 increases as the impurity concentration of the hole stopper layer 19 increases. As a result, the PN junction by the P-type region of the float layer 18 on the emitter electrode 21 side of the hole stopper layer 19 becomes a reverse bias, and when the breakdown voltage is exceeded, breakdown occurs and the breakdown voltage of the element is lowered. Therefore, in order to increase the breakdown voltage (withstand capability) of this structure, it is necessary to improve the breakdown voltage on the side of the hole stopper layer 19 and the emitter electrode 21.

ただし、図１９に示されるように、オン電圧（Ｖｏｎ）はホールストッパー層１９の面密度Ｎｆ＝７×１０¹¹／ｃｍ²を境目にあまり下がらなくなる。このため、そのときのホールストッパー層１９の電位上昇３Ｖ以上の耐圧があれば十分である。このように、３Ｖ以上の耐圧を出すためには、図２０より空乏化する部分のフロート層１８の不純物濃度を４．５×１０¹⁷／ｃｍ³以下にする必要がある。したがって、フロート層１８のうちホールストッパー層１９よりも半導体基板１０の一面１０ａ側の不純物濃度は４×１０¹⁷／ｃｍ³以下になっていることが好ましい。 However, as shown in FIG. 19, the ON voltage (Von) does not decrease so much at the boundary of the surface density Nf = 7 × 10 ¹¹ / cm ² of the hole stopper layer 19. For this reason, it is sufficient that the voltage rise of the potential of the hole stopper layer 19 at that time is 3 V or more. As described above, in order to obtain a breakdown voltage of 3 V or more, the impurity concentration of the float layer 18 in the depleted portion needs to be 4.5 × 10 ¹⁷ / cm ³ or less in FIG. Therefore, it is preferable that the impurity concentration of the float substrate 18 on the one surface 10a side of the semiconductor substrate 10 with respect to the hole stopper layer 19 is 4 × 10 ¹⁷ / cm ³ or less.

ただし、図２０に示されるように、半導体基板１０の一面１０ａからホールストッパー層１９までの距離Ｗ１がＷ１≦０．１μｍの場合は半導体基板１０の表面付近に高濃度で浅いコンタクト層２７を設けることが望ましい。 However, as shown in FIG. 20, when the distance W1 from one surface 10a of the semiconductor substrate 10 to the hole stopper layer 19 is W1 ≦ 0.1 μm, a high-concentration shallow contact layer 27 is provided near the surface of the semiconductor substrate 10. It is desirable.

（第８実施形態）
本実施形態では、第７実施形態と異なる部分について説明する。図２１は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。 (Eighth embodiment)
In the present embodiment, parts different from the seventh embodiment will be described. FIG. 21 is a partial cross-sectional view of the insulated gate semiconductor device according to this embodiment, and in particular, a cross-sectional view on the one surface 10 a side of the semiconductor substrate 10.

図２１に示されるように、チャネル層１３とフロート層１８とが交互に繰り返し配置されるようにトレンチ１２が形成されていることで、１つのフロート層１８が一方のチャネル層１３と他方のチャネル層１３との間に位置している。 As shown in FIG. 21, the trenches 12 are formed so that the channel layers 13 and the float layers 18 are alternately and repeatedly arranged, so that one float layer 18 has one channel layer 13 and the other channel. Located between the layer 13.

そして、ゲート絶縁膜１６は、トレンチ１２の深さ方向においてその厚みが異なっている。具体的には、ゲート絶縁膜１６の厚みは、トレンチ１２の底部側に位置する第１の厚みと、トレンチ１２の開口側に位置すると共に第１の厚みよりも薄い第２の厚みとの２通りになっている。言い換えると、ゲート絶縁膜１６は、トレンチ１２の深さ方向において、トレンチの底部側の第１の厚みがトレンチ１２の開口側の第２の厚みよりも厚く形成されている。 The gate insulating film 16 has a different thickness in the depth direction of the trench 12. Specifically, the thickness of the gate insulating film 16 is 2 between a first thickness located on the bottom side of the trench 12 and a second thickness located on the opening side of the trench 12 and thinner than the first thickness. It is on the street. In other words, the gate insulating film 16 is formed such that the first thickness on the bottom side of the trench is thicker than the second thickness on the opening side of the trench 12 in the depth direction of the trench 12.

そして、ホールストッパー層１９は、トレンチ１２の深さ方向において、フロート層１８のうちのトレンチ１２の底部側すなわち第１の厚みの深さのところに位置していると共に、この第１の厚みのゲート絶縁膜１６から離間している。すなわち、ホールストッパー層１９は、一方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、他方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、の両方と離間している。 The hole stopper layer 19 is located on the bottom side of the trench 12 in the float layer 18 in the depth direction of the trench 12, that is, at the depth of the first thickness. It is separated from the gate insulating film 16. That is, the hole stopper layer 19 includes the gate insulating film 16 formed on the side surface of the trench 12 that separates the one channel layer 13 and the float layer 18, and the trench 12 that separates the other channel layer 13 and the float layer 18. And the gate insulating film 16 formed on the side surfaces of the first and second electrodes.

このように、ホールストッパー層１９が離間している第１の厚みのゲート絶縁膜１６を第２の厚みよりも厚くすることで、ＭＯＳＦＥＴの閾値電圧Ｖｔ２をＩＧＢＴの閾値電圧Ｖｔ１よりも高くすることができる。 Thus, by making the first thickness gate insulating film 16 apart from the hole stopper layer 19 thicker than the second thickness, the MOSFET threshold voltage Vt2 is made higher than the IGBT threshold voltage Vt1. Can do.

（第９実施形態）
本実施形態では、第７実施形態と異なる部分について説明する。図２２は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。 (Ninth embodiment)
In the present embodiment, parts different from the seventh embodiment will be described. FIG. 22 is a partial cross-sectional view of the insulated gate semiconductor device according to the present embodiment, and in particular, a cross-sectional view on the one surface 10 a side of the semiconductor substrate 10.

図２２に示されるように、チャネル層１３にも、半導体基板１０の一面１０ａを基準として半導体基板１０の一面１０ａから離間していると共にゲート絶縁膜１６から離間したＮ型のホールストッパー層１９が形成されている。チャネル層１３に形成されたホールストッパー層１９は、第１の厚みのゲート絶縁膜１６の深さのところに当該第１の厚みのゲート絶縁膜１６から離間している。 As shown in FIG. 22, the channel layer 13 also has an N-type hole stopper layer 19 that is separated from the one surface 10 a of the semiconductor substrate 10 and separated from the gate insulating film 16 with respect to the one surface 10 a of the semiconductor substrate 10. Is formed. The hole stopper layer 19 formed in the channel layer 13 is separated from the first thickness gate insulating film 16 at a depth of the first thickness gate insulating film 16.

これによると、ＩＧＢＴ素子のオン動作時にチャネル層１３に反転層が形成されると、この反転層とホールストッパー層１９とによりホールの抜けを阻止することができる。このため、チャネル層１３においても反転層とホールストッパー層１９とが電位の壁となって機能するため、チャネル層１３に流れるホールの流れを抑制してホール蓄積効果を高めることができ、ひいてはＩＧＢＴのオン電圧を低減することができる。 According to this, if an inversion layer is formed in the channel layer 13 during the on-operation of the IGBT element, the inversion layer and the hole stopper layer 19 can prevent the escape of holes. For this reason, since the inversion layer and the hole stopper layer 19 also function as a potential wall in the channel layer 13, the hole accumulation effect can be enhanced by suppressing the flow of holes flowing in the channel layer 13, and hence the IGBT. The on-state voltage can be reduced.

（第１０実施形態）
本実施形態では、第７実施形態と異なる部分について説明する。図２３は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。 (10th Embodiment)
In the present embodiment, parts different from the seventh embodiment will be described. FIG. 23 is a partial cross-sectional view of the insulated gate semiconductor device according to this embodiment, and in particular, a cross-sectional view on the one surface 10 a side of the semiconductor substrate 10.

図２３に示されるように、半導体基板１０の一面１０ａを基準としたチャネル層１３の深さは、フロート層１８よりも浅く、かつ、第２の厚みのゲート絶縁膜１６の深さのところにまで形成されている。 As shown in FIG. 23, the depth of the channel layer 13 with respect to the one surface 10a of the semiconductor substrate 10 is shallower than that of the float layer 18 and at the depth of the gate insulating film 16 having the second thickness. Is formed.

これにより、チャネル層１３はゲート絶縁膜１６が厚い第１の厚みの影響を受けないので、ＩＧＢＴ素子の閾値電圧を第２の厚みのゲート絶縁膜１６のみによって規定することができる。 As a result, the channel layer 13 is not affected by the first thickness with the thick gate insulating film 16, so that the threshold voltage of the IGBT element can be defined only by the gate insulating film 16 with the second thickness.

（第１１実施形態）
本実施形態では、第７実施形態と異なる部分について説明する。図２４は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。 (Eleventh embodiment)
In the present embodiment, parts different from the seventh embodiment will be described. FIG. 24 is a partial cross-sectional view of the insulated gate semiconductor device according to the present embodiment, and in particular, a cross-sectional view on the one surface 10 a side of the semiconductor substrate 10.

図２４に示されるように、２つのフロート層１８が隣同士に配置され、これら２つのフロート層１８が２つのチャネル層１３で挟まれるようにトレンチ１２が形成されている。そして、２つのフロート層１８にそれぞれ備えられたホールストッパー層１９は、フロート層１８とチャネル層１３とを分離するトレンチ１２の側面に形成された第２の厚みのゲート絶縁膜１６に接触している。また、２つのフロート層１８にそれぞれ備えられたホールストッパー層１９は、２つのフロート層１８を分離するトレンチ１２の側面に形成された第１の厚みのゲート絶縁膜１６と離間している。 As shown in FIG. 24, the two float layers 18 are arranged adjacent to each other, and the trench 12 is formed so that the two float layers 18 are sandwiched between the two channel layers 13. The hole stopper layer 19 provided in each of the two float layers 18 is in contact with the second thickness gate insulating film 16 formed on the side surface of the trench 12 that separates the float layer 18 and the channel layer 13. Yes. In addition, the hole stopper layer 19 provided in each of the two float layers 18 is separated from the gate insulating film 16 having the first thickness formed on the side surface of the trench 12 that separates the two float layers 18.

このように、チャネル層１３に接触しないゲート絶縁膜１６については、上述の第１の厚みと第２の厚みで形成することにより、ＭＯＳＦＥＴの閾値電圧を高くすることができる。一方、ホールストッパー層１９が接触するゲート絶縁膜１６を薄くすることで、ＩＧＢＴ素子の閾値電圧をＭＯＳＦＥＴの閾値電圧よりも小さく設定することができる。 As described above, the gate insulating film 16 that is not in contact with the channel layer 13 is formed with the first thickness and the second thickness described above, whereby the threshold voltage of the MOSFET can be increased. On the other hand, by making the gate insulating film 16 in contact with the hole stopper layer 19 thinner, the threshold voltage of the IGBT element can be set smaller than the threshold voltage of the MOSFET.

（第１２実施形態）
本実施形態では、第７実施形態と異なる部分について説明する。図２５は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。 (Twelfth embodiment)
In the present embodiment, parts different from the seventh embodiment will be described. FIG. 25 is a partial cross-sectional view of the insulated gate semiconductor device according to the present embodiment, and in particular, a cross-sectional view on the one surface 10 a side of the semiconductor substrate 10.

図２５に示されるように、各トレンチ１２に形成されたゲート絶縁膜１６は、全て、第１の厚みと第２の厚みを持つように形成されている。また、チャネル層１３は図２２で示された構造と同様に、第１の厚みのゲート絶縁膜１６の深さのところに当該第１の厚みのゲート絶縁膜１６から離間したホールストッパー層１９を備えている。 As shown in FIG. 25, all the gate insulating films 16 formed in the respective trenches 12 are formed to have the first thickness and the second thickness. Similarly to the structure shown in FIG. 22, the channel layer 13 has a hole stopper layer 19 spaced from the first thickness gate insulating film 16 at a depth of the first thickness gate insulating film 16. I have.

一方、フロート層１８に形成されたホールストッパー層１９は、第１の厚みのゲート絶縁膜１６に接触するようにフロート層１８に形成されている。ここで、図２５ではホールストッパー層１９は全てがゲート絶縁膜１６と接触しているように見えるが、図２６（ａ）や図２６（ｂ）、図２６（ｃ）、図２６（ｄ）の各平面図に示されるように、ホールストッパー層１９の一部がトレンチ１２の延設方向においてゲート絶縁膜１６から離間するように形成されている。なお、図２６ではホールストッパー層１９が位置する深さの平面図を示しており、ホールストッパー層１９の領域を斜線のハッチングで表現している。 On the other hand, the hole stopper layer 19 formed in the float layer 18 is formed in the float layer 18 so as to be in contact with the gate insulating film 16 having the first thickness. Here, in FIG. 25, all of the hole stopper layer 19 seems to be in contact with the gate insulating film 16, but FIG. 26 (a), FIG. 26 (b), FIG. 26 (c), FIG. As shown in the respective plan views, a part of the hole stopper layer 19 is formed so as to be separated from the gate insulating film 16 in the extending direction of the trench 12. FIG. 26 shows a plan view of the depth at which the hole stopper layer 19 is located, and the region of the hole stopper layer 19 is represented by hatching.

以上のように、ホールストッパー層１９の一部がゲート絶縁膜１６から離間していれば、チャネル層１３とフロート層１８を分離するトレンチ１２に形成されたゲート絶縁膜１６にホールストッパー層１９が接触していても良い。 As described above, if a part of the hole stopper layer 19 is separated from the gate insulating film 16, the hole stopper layer 19 is formed on the gate insulating film 16 formed in the trench 12 separating the channel layer 13 and the float layer 18. It may be in contact.

なお、図２６で示されたホールストッパー層１９のレイアウトは、もちろん、本実施形態だけでなく他の実施形態における絶縁ゲート型半導体装置に適用しても良い。 The layout of the hole stopper layer 19 shown in FIG. 26 may of course be applied not only to this embodiment but also to insulated gate semiconductor devices in other embodiments.

（第１３実施形態）
本実施形態では、上記各実施形態と異なる部分について説明する。図２７は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。 (13th Embodiment)
In the present embodiment, parts different from the above embodiments will be described. FIG. 27 is a partial cross-sectional view of the insulated gate semiconductor device according to the present embodiment, and in particular, a cross-sectional view on the one surface 10 a side of the semiconductor substrate 10.

図２７に示されるように、チャネル層１３とフロート層１８とが交互に繰り返し配置されるようにトレンチ１２が形成されていることで、１つのフロート層１８が一方のチャネル層１３と他方のチャネル層１３との間に位置している。なお、フロート層１８の割合による間引き率は可変である。 As shown in FIG. 27, the trenches 12 are formed so that the channel layers 13 and the float layers 18 are alternately and repeatedly arranged, so that one float layer 18 has one channel layer 13 and the other channel. Located between the layer 13. Note that the thinning rate according to the ratio of the float layer 18 is variable.

そして、チャネル層１３とフロート層１８とを分離するトレンチ１２の内部に形成されたゲート電極１７は、第１ゲート電極１７ａと第２ゲート電極１７ｂとのダブルゲート構造になっている。第１ゲート電極１７ａは、トレンチ１２の底部側に位置すると共にＰ型のポリシリコン等の半導体材料で形成されている。また、第２ゲート電極１７ｂは、トレンチ１２の開口側に位置すると共にゲート絶縁膜１６の一部を介して第１ゲート電極１７ａの上方に形成されている。 The gate electrode 17 formed inside the trench 12 that separates the channel layer 13 and the float layer 18 has a double gate structure of a first gate electrode 17a and a second gate electrode 17b. The first gate electrode 17a is located on the bottom side of the trench 12 and is formed of a semiconductor material such as P-type polysilicon. The second gate electrode 17 b is located on the opening side of the trench 12 and is formed above the first gate electrode 17 a through a part of the gate insulating film 16.

ホールストッパー層１９は、一方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、他方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、の両方と離間している。さらに、ホールストッパー層１９は、トレンチ１２の深さ方向において、第１ゲート電極１７ａが位置する深さのところにゲート絶縁膜１６から離間して形成されている。 The hole stopper layer 19 includes a gate insulating film 16 formed on a side surface of the trench 12 that separates one channel layer 13 and the float layer 18, and a side surface of the trench 12 that separates the other channel layer 13 and the float layer 18. And the gate insulating film 16 formed on each other. Further, the hole stopper layer 19 is formed away from the gate insulating film 16 at a depth where the first gate electrode 17 a is located in the depth direction of the trench 12.

以上のように、ゲート電極１７を第１ゲート電極１７ａと第２ゲート電極１７ｂとに分離することで、ゲート絶縁膜１６の厚みを制御しなくても、ＭＯＳＦＥＴの閾値電圧を高くすることができる。例えば、第１ゲート電極１７ａと第２ゲート電極１７ｂとを同電位としても良いし、第２ゲート電極１７ｂが先にＯＦＦするように制御しても良い。 As described above, by separating the gate electrode 17 into the first gate electrode 17a and the second gate electrode 17b, the threshold voltage of the MOSFET can be increased without controlling the thickness of the gate insulating film 16. . For example, the first gate electrode 17a and the second gate electrode 17b may be set to the same potential, or the second gate electrode 17b may be controlled to be turned off first.

（第１４実施形態）
本実施形態では、第１３実施形態と異なる部分について説明する。図２８は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。この図に示されるように、ゲート電極１７は、全て、第１ゲート電極１７ａおよび第２ゲート電極１７ｂのダブルゲート構造になっている。 (14th Embodiment)
In this embodiment, parts different from the thirteenth embodiment will be described. FIG. 28 is a partial cross-sectional view of the insulated gate semiconductor device according to this embodiment, and in particular, a cross-sectional view on the one surface 10 a side of the semiconductor substrate 10. As shown in this figure, all the gate electrodes 17 have a double gate structure of a first gate electrode 17a and a second gate electrode 17b.

そして、フロート層１８におけるホールストッパー層１９は、第２ゲート電極１７ｂが位置する深さのところに形成されている。さらにホールストッパー層１９は、一方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、他方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、の両方に接触している。 The hole stopper layer 19 in the float layer 18 is formed at a depth where the second gate electrode 17b is located. Further, the hole stopper layer 19 includes a gate insulating film 16 formed on a side surface of the trench 12 that separates one channel layer 13 and the float layer 18, and a trench 12 that separates the other channel layer 13 and float layer 18. The gate insulating film 16 formed on the side surface is in contact with both.

また、チャネル層１３には、半導体基板１０の一面１０ａを基準として半導体基板１０の一面１０ａから離間していると共に第１ゲート電極１７ａの深さのところにホールストッパー層１９が形成されている。これにより、チャネル層１３のホールストッパー層１９とＩＧＢＴ素子のオン動作時にチャネル層１３に形成された反転層とが電位の壁となって機能するので、チャネル層１３に流れるホールの流れが抑制され、ひいてはＩＧＢＴのオン電圧が低減する。 In the channel layer 13, a hole stopper layer 19 is formed at a depth of the first gate electrode 17 a while being separated from the one surface 10 a of the semiconductor substrate 10 with respect to the one surface 10 a of the semiconductor substrate 10. As a result, the hole stopper layer 19 of the channel layer 13 and the inversion layer formed in the channel layer 13 function as a potential wall when the IGBT element is turned on, so that the flow of holes flowing in the channel layer 13 is suppressed. As a result, the on-voltage of the IGBT is reduced.

（第１５実施形態）
本実施形態では、第１３実施形態と異なる部分について説明する。図２９は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。 (Fifteenth embodiment)
In this embodiment, parts different from the thirteenth embodiment will be described. FIG. 29 is a partial cross-sectional view of the insulated gate semiconductor device according to the present embodiment, and in particular, a cross-sectional view on the one surface 10 a side of the semiconductor substrate 10.

本実施形態では、２つのフロート層１８が隣同士に配置され、これら２つのフロート層１８が２つのチャネル層１３で挟まれるようにトレンチ１２が形成されている。また、２つのフロート層１８にそれぞれホールストッパー層１９が備えられている。各ホールストッパー層１９は、フロート層１８とチャネル層１３とを分離すると共に内部に第２ゲート電極１７ｂのみが設けられたトレンチ１２の側面に形成されたゲート絶縁膜１６には接触している。しかし、各ホールストッパー層１９は、２つのフロート層１８を分離すると共に内部に第１ゲート電極１７ａおよび第２ゲート電極１７ｂの両方が設けられたトレンチ１２の側面に形成されたゲート絶縁膜１６から離間している。 In the present embodiment, the two float layers 18 are arranged next to each other, and the trench 12 is formed so that the two float layers 18 are sandwiched between the two channel layers 13. The two float layers 18 are each provided with a hole stopper layer 19. Each hole stopper layer 19 separates the float layer 18 and the channel layer 13 and is in contact with the gate insulating film 16 formed on the side surface of the trench 12 in which only the second gate electrode 17b is provided. However, each hole stopper layer 19 separates the two float layers 18 and from the gate insulating film 16 formed on the side surface of the trench 12 in which both the first gate electrode 17a and the second gate electrode 17b are provided. It is separated.

このように、フロート層１８の数を増やした構成では、チャネル層１３に接するゲート絶縁膜１６を薄くしても、各フロート層１８を分離するトレンチ１２の内部のゲート電極１７をダブルゲート構造にすることでＭＯＳＦＥＴの閾値電圧を高くすることができる。 As described above, in the configuration in which the number of the float layers 18 is increased, the gate electrode 17 inside the trench 12 separating each float layer 18 has a double gate structure even if the gate insulating film 16 in contact with the channel layer 13 is thinned. As a result, the threshold voltage of the MOSFET can be increased.

（第１６実施形態）
本実施形態では、第１３実施形態と異なる部分について説明する。図３０は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。この図に示されるように、チャネル層１３において、第１ゲート電極１７ａの深さのところにホールストッパー層１９を設けても良い。 (Sixteenth embodiment)
In this embodiment, parts different from the thirteenth embodiment will be described. FIG. 30 is a partial cross-sectional view of the insulated gate semiconductor device according to this embodiment, and in particular, a cross-sectional view on the one surface 10 a side of the semiconductor substrate 10. As shown in this figure, a hole stopper layer 19 may be provided in the channel layer 13 at a depth of the first gate electrode 17a.

（第１７実施形態）
本実施形態では、上記各実施形態と異なる部分について説明する。図３１は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。この図に示されるように、本実施形態では２つのフロート層１８が隣同士に配置され、これら２つのフロート層１８が２つのチャネル層１３で挟まれるようにトレンチ１２が形成されている。 (17th Embodiment)
In the present embodiment, parts different from the above embodiments will be described. FIG. 31 is a partial cross-sectional view of the insulated gate semiconductor device according to the present embodiment, and in particular, a cross-sectional view on the one surface 10 a side of the semiconductor substrate 10. As shown in this figure, in this embodiment, two float layers 18 are arranged next to each other, and the trench 12 is formed so that these two float layers 18 are sandwiched between two channel layers 13.

そして、各フロート層１８に形成されたホールストッパー層１９は、フロート層１８とチャネル層１３とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、２つのフロート層１８を分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、の両方に接触している。 The hole stopper layer 19 formed in each float layer 18 includes a gate insulating film 16 formed on the side surface of the trench 12 that separates the float layer 18 and the channel layer 13, and a trench that separates the two float layers 18. 12 is in contact with both of the gate insulating film 16 formed on the side surface of 12.

さらに、２つのフロート層１８を分離するトレンチ１２の内部に形成されたゲート電極１７にはＳＷ動作時の直前にはマイナスのバイアスが印加される。これにより、ホールストッパー層１９がゲート絶縁膜１６に接触していたとしても当該接触部がＰ型反転層になるので、ホールストッパー層１９によってホールの流れが完全に止まらないようにすることができる。またＩＧＢＴ導通時は、エミッタ電位にすることによりホールストッパー層１９を形成できる。またゲート電極１７をエミッタ電位に固定した場合もＳＷ動作時にはホールストッパー層１９の電位がエミッタの電位に対して相対的に上がるため接触部が同様にＰ型反転層となり同様の効果が得られる。 Further, a negative bias is applied to the gate electrode 17 formed in the trench 12 separating the two float layers 18 immediately before the SW operation. Thereby, even if the hole stopper layer 19 is in contact with the gate insulating film 16, the contact portion becomes a P-type inversion layer, so that the hole stopper layer 19 can prevent the flow of holes from completely stopping. . In addition, when the IGBT is conductive, the hole stopper layer 19 can be formed by setting the emitter potential. Even when the gate electrode 17 is fixed to the emitter potential, the potential of the hole stopper layer 19 rises relative to the potential of the emitter during the SW operation, so that the contact portion similarly becomes a P-type inversion layer and the same effect can be obtained.

（第１８実施形態）
上記各実施形態では、ベース層１１がトレンチ１２で分割されることで、ベース層１１の一部がチャネル層１３とされ、他の一部がフロート層とされた構造が示されている。これに対し、本実施形態ではフロート層が存在せずに全てがチャネル層１３とされたフルトレンチ構造となっており、チャネル層１３にホールストッパー層１９を設けたことが特徴となっている。 (Eighteenth embodiment)
In each of the above embodiments, the base layer 11 is divided by the trench 12 so that a part of the base layer 11 is the channel layer 13 and the other part is the float layer. On the other hand, the present embodiment has a full-trench structure in which no float layer is present and the entire channel layer 13 is formed, and a hole stopper layer 19 is provided in the channel layer 13.

図３２は、本実施形態に係る半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。図３３は、図３２のＢ−Ｂ’プロファイルを示した図である。 FIG. 32 is a partial cross-sectional view of the semiconductor device according to the present embodiment, in particular, a cross-sectional view on the one surface 10 a side of the semiconductor substrate 10. FIG. 33 is a diagram showing the B-B ′ profile of FIG. 32.

図３３に示されるように、ベース層１１は、半導体基板１０の一面１０ａ側に位置すると共に、表層部にエミッタ領域１４およびボディ領域１５が形成されたＰ型の上部層１１ａと、上部層１１ａの下に形成されていると共に上部層１１ａよりも不純物濃度が低いＰ型の下部層１１ｂと、を備えている。さらに、下部層１１ｂには、上部層１１ａと下部層１１ｂとの界面から所定の深さのところに位置すると共にゲート絶縁膜１６に接触しているＮ＋型のホールストッパー層１９が形成されている。 As shown in FIG. 33, the base layer 11 is located on the one surface 10a side of the semiconductor substrate 10, and has a P-type upper layer 11a in which the emitter region 14 and the body region 15 are formed in the surface layer portion, and the upper layer 11a. And a P-type lower layer 11b having an impurity concentration lower than that of the upper layer 11a. Further, an N + type hole stopper layer 19 that is located at a predetermined depth from the interface between the upper layer 11a and the lower layer 11b and is in contact with the gate insulating film 16 is formed in the lower layer 11b. .

そして、Ｐ型の上部層１１ａによって閾値電圧Ｖｔが決まる。また、下部層１１ｂのうちの上部層１１ａとホールストッパー層１９とに挟まれた部分が耐圧向上に寄与する。 The threshold voltage Vt is determined by the P-type upper layer 11a. In addition, a portion of the lower layer 11b sandwiched between the upper layer 11a and the hole stopper layer 19 contributes to an improvement in breakdown voltage.

さらに、図３４は、図３３のプロファイルにおいて、ホールストッパー層１９の不純物濃度を変化させたときのゲート電圧（Ｖｇ）が１５ＶのときのＩ−Ｖ波形である。この図に示されるように、ホールストッパー層１９の不純物濃度を上げると大電流の耐圧が落ちていることがわかる。そのため、ホールストッパー層１９の不純物濃度を上げるほどオン電圧（Ｖｏｎ）を下げることができるが、耐量が落ちるためにホールストッパー層１９の不純物濃度を上げることができなかった。 Further, FIG. 34 shows an IV waveform when the gate voltage (Vg) is 15 V when the impurity concentration of the hole stopper layer 19 is changed in the profile of FIG. As shown in this figure, it can be seen that the breakdown voltage of the large current decreases as the impurity concentration of the hole stopper layer 19 is increased. For this reason, the on-voltage (Von) can be lowered as the impurity concentration of the hole stopper layer 19 is increased. However, since the withstand capability is lowered, the impurity concentration of the hole stopper layer 19 cannot be increased.

また、図３５は、耐圧が１２００Ｖのときのホールストッパー層１９の電位を示したグラフである。この図に示されるように、ホールストッパー層１９の不純物濃度が上がるほどホールストッパー層１９の電位が上がっていることがわかる。これによって、ホールストッパー層１９のエミッタ電極２１側のフロート層１８のＰ型領域によるＰＮ接合が逆バイアスとなりその耐圧を超えるとブレークダウンして素子の耐圧を下げてしまう。そのため、この構造の耐圧（耐量）を上げるためにはホールストッパー層１９とエミッタ電極２１側の耐圧を向上させる必要がある。 FIG. 35 is a graph showing the potential of the hole stopper layer 19 when the breakdown voltage is 1200V. As shown in this figure, it can be seen that the potential of the hole stopper layer 19 increases as the impurity concentration of the hole stopper layer 19 increases. As a result, the PN junction by the P-type region of the float layer 18 on the emitter electrode 21 side of the hole stopper layer 19 becomes a reverse bias, and when the breakdown voltage is exceeded, breakdown occurs and the breakdown voltage of the element is lowered. Therefore, in order to increase the breakdown voltage (withstand capability) of this structure, it is necessary to improve the breakdown voltage on the side of the hole stopper layer 19 and the emitter electrode 21.

しかし、図３２に示されるように、全てのベース層１１にホールストッパー層１９を設けた場合、ホールストッパー層１９より下の領域が全てフローティングの領域になってしまう。このため、上述のように間引き部（フロート層１８）だけにホールストッパー層１９を設けた場合と比べて急激にホールストッパー層１９の電位が上がってしまう。したがって、図３３に示されるように、ホールストッパー層１９の接合部の不純物濃度を下げる構造をとることが重要だが、それだけでは不十分である。また図３６は、ホールストッパー層１９の不純物濃度を変化させたときの耐圧波形を示した図である。この図に示されるように、ホールストッパー層１９の不純物濃度を上げると耐圧が出なくなる。これはホールストッパー層１９の不純物濃度が上がるとホールの抜け道がなくなりホールストッパー層１９の電位が上がっていくためである。そしてついにはブレークダウンを起こしてしまうためである。そこで、Ｖｇｅ＝０のときにホールストッパー層１９よりも下部の部分の電位を０Ｖに固定する必要がある。 However, as shown in FIG. 32, when the hole stopper layer 19 is provided in all the base layers 11, all regions below the hole stopper layer 19 become floating regions. For this reason, as described above, the potential of the hole stopper layer 19 is rapidly increased as compared with the case where the hole stopper layer 19 is provided only in the thinned portion (float layer 18). Therefore, as shown in FIG. 33, it is important to adopt a structure in which the impurity concentration at the junction of the hole stopper layer 19 is lowered, but that is not sufficient. FIG. 36 is a diagram showing a breakdown voltage waveform when the impurity concentration of the hole stopper layer 19 is changed. As shown in this figure, when the impurity concentration of the hole stopper layer 19 is increased, the breakdown voltage is not generated. This is because when the impurity concentration of the hole stopper layer 19 is increased, there is no passage of holes and the potential of the hole stopper layer 19 is increased. And it will eventually cause a breakdown. Therefore, when Vge = 0, it is necessary to fix the potential of the portion below the hole stopper layer 19 to 0V.

そこで、図３７に示される構造とする。具体的には、ベース層１１の表層部に、当該ベース層１１よりも不純物濃度が高いＰ＋型のボディ領域１５を設ける。また、エミッタ領域１４とボディ領域１５とをトレンチ１２の延設方向に沿って形成する。なお、図３７では半導体基板１０の他面１０ｂ側の構造を省略している。 Therefore, the structure shown in FIG. Specifically, a P + type body region 15 having an impurity concentration higher than that of the base layer 11 is provided in the surface layer portion of the base layer 11. Further, the emitter region 14 and the body region 15 are formed along the extending direction of the trench 12. In FIG. 37, the structure on the other surface 10b side of the semiconductor substrate 10 is omitted.

さらに、ボディ領域１５は、一部がトレンチ１２の延設方向に沿って形成されている。また、ボディ領域１５の他の部分がトレンチ１２の延設方向の途中で隣同士のトレンチ１２の各ゲート絶縁膜１６にそれぞれ接触するようにトレンチ１２の延設方向に垂直な方向に沿って形成されていると共にエミッタ領域１４よりも深く形成されている。 Further, part of the body region 15 is formed along the extending direction of the trench 12. Further, the other part of the body region 15 is formed along the direction perpendicular to the extending direction of the trench 12 so as to be in contact with each gate insulating film 16 of the adjacent trench 12 in the middle of the extending direction of the trench 12. And deeper than the emitter region 14.

そして、トレンチ１２の延設方向に沿って形成されているホールストッパー層１９は、トレンチ１２の延設方向の一方の端部がボディ領域１５の下方で途切れている。このような構造により、スイッチング時にはホールストッパー層１９より下層の下部層１１ｂをＧＮＤに落とすことができる。 In the hole stopper layer 19 formed along the extending direction of the trench 12, one end in the extending direction of the trench 12 is interrupted below the body region 15. With such a structure, the lower layer 11b below the hole stopper layer 19 can be dropped to GND during switching.

（第１９実施形態）
本実施形態では、第１８実施形態と異なる部分について説明する。図３８は、本実施形態に絶縁ゲート型半導体装置のプロファイルを示した図であり、図３２のＢ−Ｂ’プロファイルに対応する図である。 (Nineteenth embodiment)
In this embodiment, parts different from the eighteenth embodiment will be described. FIG. 38 is a diagram showing the profile of the insulated gate semiconductor device according to this embodiment, and corresponds to the BB ′ profile of FIG.

図３８に示されるように、ベース層１１は、半導体基板１０の一面１０ａ側に位置すると共にエミッタ領域１４およびボディ領域１５が形成されたＰ型の上部層１１ａと、上部層１１ａの下に形成されたＮ−型の中間層１１ｃと、を備えている。また、ベース層１１は、中間層１１ｃの下に形成されていると共に、中間層１１ｃよりも不純物濃度が高くなっており、少なくとも一部がゲート絶縁膜１６と離間しているＮ＋型のホールストッパー層１９を備えている。さらに、ベース層１１は、ホールストッパー層１９の下に形成されていると共に、上部層１１ａよりも不純物濃度が低いＰ−型の下部層１１ｂを備えている。 As shown in FIG. 38, the base layer 11 is located on the one surface 10a side of the semiconductor substrate 10, and is formed under the P-type upper layer 11a in which the emitter region 14 and the body region 15 are formed, and under the upper layer 11a. And an N-type intermediate layer 11c. The base layer 11 is formed below the intermediate layer 11c, has an impurity concentration higher than that of the intermediate layer 11c, and is at least partially separated from the gate insulating film 16 and is an N + type hole stopper. Layer 19 is provided. Further, the base layer 11 includes a P-type lower layer 11b formed below the hole stopper layer 19 and having an impurity concentration lower than that of the upper layer 11a.

第１９実施形態で示された構造と比較すると、第１９実施形態では上部層１１ａとホールストッパー層１９との間に挟まれているものがＰ−型の下部層１１ｂの一部であるのに対し、本実施形態ではＮ−型の中間層１１ｃである点で異なる。しかし、本実施形態に係る中間層１１ｃについても、第１９実施形態の下部層１１ｂと同様に耐圧向上の効果を得ることができる。 Compared to the structure shown in the nineteenth embodiment, in the nineteenth embodiment, what is sandwiched between the upper layer 11a and the hole stopper layer 19 is a part of the P-type lower layer 11b. On the other hand, the present embodiment is different in that it is an N-type intermediate layer 11c. However, with respect to the intermediate layer 11c according to the present embodiment, the effect of improving the breakdown voltage can be obtained similarly to the lower layer 11b of the nineteenth embodiment.

（第２０実施形態）
本実施形態では、第１８、第１９実施形態と異なる部分について説明する。図３９は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。なお、ベース層１１の構成は、第１８実施形態で示された構成を採用している。もちろん、第１８実施形態で示された構成を採用しても良い。 (20th embodiment)
In the present embodiment, parts different from the eighteenth and nineteenth embodiments will be described. FIG. 39 is a partial cross-sectional view of the insulated gate semiconductor device according to this embodiment, and in particular, a cross-sectional view on the one surface 10 a side of the semiconductor substrate 10. The configuration of the base layer 11 adopts the configuration shown in the eighteenth embodiment. Of course, the configuration shown in the eighteenth embodiment may be adopted.

図３９に示されるように、ゲート絶縁膜１６は、トレンチ１２の深さ方向において、トレンチ１２の底部側の第１の厚みがトレンチ１２の開口側の第２の厚みよりも厚くなるように形成されている。また、ホールストッパー層１９はゲート絶縁膜１６が第１の厚みの深さのところに位置していると共にゲート絶縁膜１６から離間している。 As shown in FIG. 39, the gate insulating film 16 is formed so that the first thickness on the bottom side of the trench 12 is thicker than the second thickness on the opening side of the trench 12 in the depth direction of the trench 12. Has been. In addition, the hole stopper layer 19 has the gate insulating film 16 located at a depth of the first thickness and is separated from the gate insulating film 16.

このような構造によると、エミッタ電極２１とコレクタ電極２４との間においてベース層１１に電流が流れる部分がＩＧＢＴとして動作する。また、エミッタ電極２１とコレクタ電極２４との間においてゲート絶縁膜１６とホールストッパー層１９との間に位置するベース層１１の一部をチャネルとするディプレッション型のＭＯＳＦＥＴとして動作する。そして、上記のようにゲート絶縁膜１６の厚みが異なるので、ＭＯＳＦＥＴの閾値電圧Ｖｔ２をＩＧＢＴの閾値電圧Ｖｔ１よりも高くすることができる。 According to such a structure, a portion where current flows in the base layer 11 between the emitter electrode 21 and the collector electrode 24 operates as an IGBT. Further, it operates as a depletion type MOSFET having a part of the base layer 11 located between the gate insulating film 16 and the hole stopper layer 19 between the emitter electrode 21 and the collector electrode 24 as a channel. Since the thickness of the gate insulating film 16 is different as described above, the threshold voltage Vt2 of the MOSFET can be made higher than the threshold voltage Vt1 of the IGBT.

以上のように、フルトレンチ構造においても、ゲート絶縁膜１６の厚みを変化させることによりＭＯＳＦＥＴの閾値電圧を高くすることができる。 As described above, even in the full trench structure, the threshold voltage of the MOSFET can be increased by changing the thickness of the gate insulating film 16.

（第２１実施形態）
本実施形態では、第１８、第１９実施形態と異なる部分について説明する。図４０は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。なお、ベース層１１の構成は、第１８実施形態で示された構成を採用している。 (21st Embodiment)
In the present embodiment, parts different from the eighteenth and nineteenth embodiments will be described. FIG. 40 is a partial cross-sectional view of the insulated gate semiconductor device according to the present embodiment, and in particular, a cross-sectional view on the one surface 10 a side of the semiconductor substrate 10. The configuration of the base layer 11 adopts the configuration shown in the eighteenth embodiment.

図４０に示されるように、隣同士に配置されたトレンチ１２の一方に形成されたゲート絶縁膜１６の厚みが、他方のトレンチ１２に形成されたゲート絶縁膜１６の厚みよりも厚くなっている。 As shown in FIG. 40, the thickness of the gate insulating film 16 formed on one of the adjacent trenches 12 is thicker than the thickness of the gate insulating film 16 formed on the other trench 12. .

また、エミッタ領域１４は、他方のトレンチ１２に薄く形成されたゲート絶縁膜１６に接触するようにベース層１１に形成されている。すなわち、エミッタ領域１４は他方のトレンチ１２側にのみ形成されており、一方のトレンチ１２に厚く形成されたゲート絶縁膜１６に接触するように形成されていない。 The emitter region 14 is formed in the base layer 11 so as to be in contact with the gate insulating film 16 formed thinly in the other trench 12. That is, the emitter region 14 is formed only on the other trench 12 side, and is not formed so as to contact the gate insulating film 16 formed thick in the one trench 12.

さらに、ホールストッパー層１９は、他方のトレンチ１２に薄く形成されたゲート絶縁膜１６と接触し、一方のトレンチ１２に厚く形成されたゲート絶縁膜１６と離間するようにベース層１１に形成されている。ベース層１１の構成は、第１８実施形態および第１９実施形態で示された構成のいずれかである。以上のように、エミッタ領域１４を間引きした構造に適用することもできる。 Further, the hole stopper layer 19 is formed on the base layer 11 so as to be in contact with the gate insulating film 16 formed thin in the other trench 12 and to be separated from the gate insulating film 16 formed thick in the one trench 12. Yes. The configuration of the base layer 11 is one of the configurations shown in the eighteenth and nineteenth embodiments. As described above, the present invention can also be applied to a structure in which the emitter region 14 is thinned out.

（第２２実施形態）
本実施形態では、第１８、第１９実施形態と異なる部分について説明する。図４１（ａ）は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。なお、ベース層１１の構成は、第１８実施形態または第１９実施形態で示された構成のいずれかが採用される。 (Twenty-second embodiment)
In the present embodiment, parts different from the eighteenth and nineteenth embodiments will be described. FIG. 41A is a partial cross-sectional view of the insulated gate semiconductor device according to this embodiment, and in particular, a cross-sectional view on the one surface 10 a side of the semiconductor substrate 10. As the configuration of the base layer 11, either the configuration shown in the eighteenth embodiment or the nineteenth embodiment is employed.

図４１（ａ）に示されるように、エミッタ領域１４は、隣同士に配置されたトレンチ１２の一方には接しておらずに他方に接触するようにベース層１１に形成されている。これにより、間引き構造になっている。また、ホールストッパー層１９は、一方のトレンチ１２に形成されたゲート絶縁膜１６と、他方のトレンチ１２に形成されたゲート絶縁膜１６と、の両方に接触している。 As shown in FIG. 41A, the emitter region 14 is formed in the base layer 11 so as not to contact one of the adjacent trenches 12 but to contact the other. Thereby, it has a thinning structure. The hole stopper layer 19 is in contact with both the gate insulating film 16 formed in one trench 12 and the gate insulating film 16 formed in the other trench 12.

このような構造において、２つのベース層１１を分離するトレンチ１２のうちエミッタ領域１４が接していない一方のトレンチ１２の内部に形成されたゲート電極１７には、ＳＷの直前にマイナスのバイアスを印加できるようになっている。これにより、図４１（ｂ）に示されるように、一方のトレンチ１２の壁面に沿ってベース層１１の一部が反転層に変化する。このため、スイッチング時にベース層１１のうちホールストッパー層１９の下部をＧＮＤに落とすことができる。またＩＧＢＴ導通動作時には、エミッタ電位に戻すことによってホールストップ効果は失われない。同様の効果は第１７実施形態のように常にエミッタ電位に固定しておいても得られる。 In such a structure, a negative bias is applied immediately before SW to the gate electrode 17 formed in one of the trenches 12 that are not in contact with the emitter region 14 of the trenches 12 that separate the two base layers 11. It can be done. As a result, as shown in FIG. 41B, a part of the base layer 11 changes into an inversion layer along the wall surface of one trench 12. For this reason, the lower part of the hole stopper layer 19 in the base layer 11 can be dropped to GND during switching. Further, the Hall stop effect is not lost by returning to the emitter potential during the IGBT conduction operation. Similar effects can be obtained even when the emitter potential is always fixed as in the seventeenth embodiment.

なお、２つのベース層１１を分離するトレンチ１２のうちエミッタ領域１４が接触している他方のトレンチ１２の内部に形成されたゲート電極１７には例えば１５Ｖの電圧が印加される。 Note that, for example, a voltage of 15 V is applied to the gate electrode 17 formed inside the other trench 12 in contact with the emitter region 14 of the trenches 12 separating the two base layers 11.

（第２３実施形態）
本実施形態では、第１８〜第２３実施形態と異なる部分について説明する。本実施形態では、Ｐ型のポリシリコンとＮ型のシリコンとの仕事関数差を利用する。ドリフト層のＮ型のシリコンの不純物濃度は一般的なＩＧＢＴで低く、Ｐ型ポリシリコンの電位がエミッタ電位と等しくても仕事関数差によりＮ型のシリコンにＰ型の反転層ができる。この反転層とエミッタ電極２１を一部分で繋ぐことによりホールを効率良く排出できる。これによりホールストッパー層１９の電位の上昇を減らすことができる。よって、このような構造はＩＧＢＴの耐圧の向上だけなくスイッチング動作時にも耐量や損失改善に有利に働く。 (23rd Embodiment)
In the present embodiment, parts different from the eighteenth to twenty-third embodiments will be described. In this embodiment, a work function difference between P-type polysilicon and N-type silicon is used. The impurity concentration of N-type silicon in the drift layer is low in a general IGBT, and even if the potential of P-type polysilicon is equal to the emitter potential, a P-type inversion layer is formed in N-type silicon due to the work function difference. Holes can be efficiently discharged by connecting the inversion layer and the emitter electrode 21 in part. Thereby, an increase in the potential of the hole stopper layer 19 can be reduced. Therefore, such a structure works not only for improving the withstand voltage of the IGBT but also for improving the withstand amount and loss during the switching operation.

さらに、具体的な構造を図４２に示す。この斜視図に示されるように、ゲート電極１７は、第１４実施形態と同様に、第１ゲート電極１７ａと第２ゲート電極１７ｂとのダブルゲート構造になっている。本実施形態では、ゲート電極１７は全てダブルゲート構造になっている。なお、ベース層１１の構成は、第１８実施形態または第１９実施形態で示された構成のいずれかが採用される。そして、上記Ｐ型反転層を形成するために第１ゲート電極１７ａにマイナスのバイアスを印加するか、またはエミッタ接地すれば良い。またＩＧＢＴ導通時のみゲート電位（第２ゲート電極１７ｂと同電位）にすると好ましい。なお、ＳＷ直前期間は除く。 Furthermore, a specific structure is shown in FIG. As shown in this perspective view, the gate electrode 17 has a double gate structure of a first gate electrode 17a and a second gate electrode 17b, as in the fourteenth embodiment. In the present embodiment, all the gate electrodes 17 have a double gate structure. As the configuration of the base layer 11, either the configuration shown in the eighteenth embodiment or the nineteenth embodiment is employed. In order to form the P-type inversion layer, a negative bias may be applied to the first gate electrode 17a or the emitter may be grounded. Further, it is preferable that the gate potential is set to the same potential as that of the second gate electrode 17b only when the IGBT is turned on. Note that the period immediately before the SW is excluded.

図４３（ａ）は図４２のＣ−Ｃ’断面図であり、半導体基板１０の一面１０ａ側の一部断面図である。この図に示されるように、ベース層１１は半導体基板１０の一面１０ａを基準として第２ゲート電極１７ｂの最も深い位置よりも浅い深さで形成されている。また、図４３（ｂ）は図４２のＤ−Ｄ’断面図であり、半導体基板１０の一面１０ａ側の一部断面図である。この図に示されるように、トレンチ１２の延設方向の途中に位置するベース層１１の一部が第１ゲート電極１７ａに達する深さまで形成されている。当該ベース層１１の一部は、図４２に示されるように、ホールストッパー層１９を貫通してドリフト層に達している。なお、トレンチ１２の延設方向に沿った貫通箇所の周期はＳｉの拡散長である２５μｍ以上であることが好ましい。以上のように構成することができる。 FIG. 43A is a cross-sectional view taken along the line C-C ′ of FIG. 42, and is a partial cross-sectional view on the one surface 10 a side of the semiconductor substrate 10. As shown in this figure, the base layer 11 is formed at a depth shallower than the deepest position of the second gate electrode 17b with respect to the one surface 10a of the semiconductor substrate 10. FIG. 43B is a cross-sectional view taken along the line D-D ′ in FIG. 42, and is a partial cross-sectional view on the one surface 10 a side of the semiconductor substrate 10. As shown in this figure, a part of the base layer 11 located in the middle of the extending direction of the trench 12 is formed to a depth that reaches the first gate electrode 17a. A part of the base layer 11 penetrates the hole stopper layer 19 and reaches the drift layer as shown in FIG. In addition, it is preferable that the period of the penetration location along the extending direction of the trench 12 is 25 μm or more which is the diffusion length of Si. It can be configured as described above.

なお、上記のように、第１ゲート電極１７ａには、第２ゲート電極１７ｂと同電位、マイナスのバイアス、およびエミッタ接地のいずれかが印加されるようになっている。この場合、マイナスバイアスやエミッタ電位等が常に第１ゲート電極１７ａに印加されていても良いし、Ｐ型反転層を形成する際にその都度印加されても良い。 As described above, any of the same potential, negative bias, and grounded emitter as the second gate electrode 17b is applied to the first gate electrode 17a. In this case, a negative bias, an emitter potential, or the like may always be applied to the first gate electrode 17a, or may be applied each time a P-type inversion layer is formed.

（第２４実施形態）
本実施形態では、第２３実施形態と異なる部分について説明する。図４４は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。この図に示されるように、ゲート電極１７は全てがダブルゲート構造になっていなくても良い。なお、ベース層１１の構成は、第１８実施形態または第１９実施形態で示された構成のいずれかが採用される。 (24th Embodiment)
In this embodiment, parts different from the 23rd embodiment will be described. FIG. 44 is a partial cross-sectional view of the insulated gate semiconductor device according to this embodiment, and in particular, a cross-sectional view on the one surface 10 a side of the semiconductor substrate 10. As shown in this figure, the gate electrode 17 does not necessarily have a double gate structure. As the configuration of the base layer 11, either the configuration shown in the eighteenth embodiment or the nineteenth embodiment is employed.

（他の実施形態）
上記各実施形態で示された絶縁ゲート型半導体装置の構造は一例であり、上記で示した内容に限定されることなく、本発明の特徴を含んだ他の構成とすることもできる。例えば、ＭＯＳＦＥＴの閾値電圧Ｖｔ２をＩＧＢＴの閾値電圧Ｖｔ１よりも高くする手段として、ゲート電極１７の材料をＰ型のポリシリコンやプラチナ（Ｐｔ）としても良い。 (Other embodiments)
The structure of the insulated gate semiconductor device described in each of the above embodiments is merely an example, and the present invention is not limited to the contents described above, and other configurations including the characteristics of the present invention may be employed. For example, as a means for making the threshold voltage Vt2 of the MOSFET higher than the threshold voltage Vt1 of the IGBT, the material of the gate electrode 17 may be P-type polysilicon or platinum (Pt).

ホールストッパー層１９は半導体基板１０の一面１０ａ側、すなわち半導体基板１０の一面１０ａを基準としてフロート層１８の浅い場所に位置していることが好ましい。もちろん、第８実施形態以降のように、ベース層１１の深いところに位置させることもできる。 The hole stopper layer 19 is preferably located in a shallow place of the float layer 18 with respect to the one surface 10a side of the semiconductor substrate 10, that is, the one surface 10a of the semiconductor substrate 10. Of course, as in the eighth and subsequent embodiments, the base layer 11 can be positioned deep.

上記各実施形態では、コレクタ層２３は半導体基板１０のうち一面１０ａとは反対側の他面１０ｂ側に形成されているため、絶縁ゲート型半導体装置は縦型の構造になっているが、これは構造の一例である。したがって、絶縁ゲート型半導体装置は縦型に限定されず、コレクタ層２３は半導体基板１０のうち一面１０ａ側に形成されていても良い。 In each of the embodiments described above, the collector layer 23 is formed on the other surface 10b side of the semiconductor substrate 10 opposite to the one surface 10a, so that the insulated gate semiconductor device has a vertical structure. Is an example of a structure. Therefore, the insulated gate semiconductor device is not limited to the vertical type, and the collector layer 23 may be formed on the one surface 10 a side of the semiconductor substrate 10.

第５実施形態では、２つのチャネル層１３の間に３つのフロート層１８が挟まれていることについて説明したが、フロート層１８の数は一例であり、２つのチャネル層１３の間には４つ以上のフロート層１８が挟まれていても良い。すなわち、２つのフロート層１８の間に挟まれる別のフロート層１８は１つに限らず複数でも良い。このような場合においても、各別のフロート層１８に備えられたホールストッパー層１９は、当該フロート層１８と隣のフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６とは離間している。 In the fifth embodiment, it has been described that the three float layers 18 are sandwiched between the two channel layers 13. However, the number of the float layers 18 is an example, and there are four float layers 18 between the two channel layers 13. Two or more float layers 18 may be sandwiched. That is, the number of other float layers 18 sandwiched between the two float layers 18 is not limited to one and may be plural. Even in such a case, the hole stopper layer 19 provided in each of the different float layers 18 includes the gate insulating film 16 formed on the side surface of the trench 12 that separates the float layer 18 and the adjacent float layer 18. Are separated.

第６実施形態では、半導体基板１０のうち一面１０ａとは反対側の他面１０ｂ側にＰ＋型のコレクタ層２３が形成され、このコレクタ層２３の一部がＮ＋型のカソード層２８とされた縦型のＲＣ−ＩＧＢＴについて説明したが、ＲＣ−ＩＧＢＴが縦型であることは構造の一例である。すなわち、コレクタ層２３が半導体基板のうち一面１０ａ側に形成された構造のＲＣ−ＩＧＢＴとしても良い。 In the sixth embodiment, a P + type collector layer 23 is formed on the other surface 10b side of the semiconductor substrate 10 opposite to the one surface 10a, and a part of the collector layer 23 is an N + type cathode layer 28. Although the vertical RC-IGBT has been described, it is an example of the structure that the RC-IGBT is vertical. That is, an RC-IGBT having a structure in which the collector layer 23 is formed on the one surface 10a side of the semiconductor substrate may be used.

上記各実施形態で示された構造は、実施形態毎に実施することもできるし、各実施形態に係る構造を適宜組み合わせて実施することもできる。 The structures shown in the above embodiments can be implemented for each embodiment, or can be implemented by appropriately combining the structures according to the embodiments.

１０半導体基板
１０ａ半導体基板の一面
１０ｂ半導体基板の他面
１１ベース層
１２トレンチ
１３チャネル層
１４エミッタ領域
１５ボディ領域
１６ゲート絶縁膜
１７ゲート電極
１８フロート層
１９ホールストッパー層
２１エミッタ電極
２３コレクタ層
２４コレクタ電極 DESCRIPTION OF SYMBOLS 10 Semiconductor substrate 10a One surface of a semiconductor substrate 10b The other surface of a semiconductor substrate 11 Base layer 12 Trench 13 Channel layer 14 Emitter region 15 Body region 16 Gate insulating film 17 Gate electrode 18 Float layer 19 Hole stopper layer 21 Emitter electrode 23 Collector layer 24 Collector electrode

Claims

A first conductivity type semiconductor substrate (10);
A second conductivity type base layer (11) formed on one side (10a) of the semiconductor substrate (10) and functioning as a channel;
The base layer (11) is formed to penetrate the base layer (11) to reach the semiconductor substrate (10), thereby separating the base layer (11) into a plurality of trenches (12) extending in one direction as a longitudinal direction. )When,
A first conductivity type emitter region (14) formed in a part of the base layer (11) separated into a plurality of portions and in contact with the side surface of the trench (12) in the base layer (11). When,
A gate insulating film (16) formed on the surface of the trench (12);
A gate electrode (17) formed on the gate insulating film (16) in the trench (12);
An emitter electrode (21) electrically connected to the emitter region (14);
A second conductivity type collector layer (23) formed on the semiconductor substrate (10);
An insulated gate semiconductor device comprising a collector electrode (24) formed on the collector layer (23),
The base layer (11)
An upper layer (11a) of a second conductivity type, which is located on the one surface (10a) side of the semiconductor substrate (10), is formed with the emitter region (14) , and constitutes a channel layer that determines a threshold voltage ;
A second conductivity type lower layer (11b) that is formed under the upper layer (11a) , has a lower impurity concentration than the upper layer (11a) , and has a withstand voltage ;
It is formed in the lower layer (11b) and is located at a predetermined depth from the interface between the upper layer (11a) and the lower layer (11b), and at least a part of the gate insulating film ( 16) and a first conductivity type hole stopper layer (19) spaced apart from
An insulated gate semiconductor device, wherein a two-layer structure of the upper layer and the lower layer is formed on the hole stopper layer in contact with the gate insulating film.

A first conductivity type semiconductor substrate (10);
A second conductivity type base layer (11) formed on one side (10a) of the semiconductor substrate (10) and functioning as a channel;
The base layer (11) is formed to penetrate the base layer (11) to reach the semiconductor substrate (10), thereby separating the base layer (11) into a plurality of trenches (12) extending in one direction as a longitudinal direction. )When,
A first conductivity type emitter region (14) formed in a part of the base layer (11) separated into a plurality of portions and in contact with the side surface of the trench (12) in the base layer (11). When,
A gate insulating film (16) formed on the surface of the trench (12);
A gate electrode (17) formed on the gate insulating film (16) in the trench (12);
An emitter electrode (21) electrically connected to the emitter region (14);
A second conductivity type collector layer (23) formed on the semiconductor substrate (10);
An insulated gate semiconductor device comprising a collector electrode (24) formed on the collector layer (23),
The base layer (11)
An upper layer (11a) of a second conductivity type located on the one surface (10a) side of the semiconductor substrate (10) and having the emitter region (14) formed thereon;
A first conductivity type intermediate layer (11c) formed under the upper layer (11a);
The first conductive layer is formed under the intermediate layer (11c), has an impurity concentration higher than that of the intermediate layer (11c), and is at least partially separated from the gate insulating film (16). A mold hole stopper layer (19);
Insulation characterized by comprising a second conductivity type lower layer (11b) formed below the hole stopper layer (19) and having an impurity concentration lower than that of the upper layer (11a). Gate type semiconductor device.

In the depth direction of the trench (12), the gate insulating film (16) has a first thickness at a depth where the hole stopper layer (19) is located and spaced apart from the trench (12). The insulated gate semiconductor device according to claim 1 or 2 , wherein the insulated gate semiconductor device is formed thicker than the second thickness on the opening side of 12).

The thickness of the gate insulating film (16) formed in one of the adjacent trenches (12) is thicker than the thickness of the gate insulating film (16) formed in the other trench (12). ,
The emitter region (14) is formed in the base layer (11) so as to be in contact with a gate insulating film (16) formed thinly in the other trench (12),
The hole stopper layer (19) is in contact with the gate insulating film (16) formed in the other trench (12) and is separated from the gate insulating film (16) formed in the one trench (12). the insulated gate semiconductor device according to claim 1 or 2, characterized in that is.

The emitter region (14) is formed in the base layer (11) so as not to contact one of the adjacent trenches (12) but to contact the other.
The hole stopper layer (19) is formed on both the gate insulating film (16) formed in the one trench (12) and the gate insulating film (16) formed in the other trench (12). In contact,
Of the trench (12) separating the two base layers (11), the gate electrode (17a) formed inside the one trench (12) not in contact with the emitter region (14) The gate electrode (17b) formed in the trench (12) is a separate electrode, and a negative bias and the potential of the emitter electrode (21) can be applied. Or an insulated gate semiconductor device according to 2;

The base layer (11) includes a second conductivity type body region (15) having a higher impurity concentration than the base layer (11) in a surface layer portion of the base layer (11).
The emitter region (14) is formed along the extending direction of the trench (12),
A part of the body region (15) is formed along the extending direction of the trench (12), and the other part is formed in the middle of the extending direction of the trench (12). ) Are formed along a direction perpendicular to the extending direction of the trench (12) so as to be in contact with each gate insulating film (16), and are formed deeper than the emitter region (14),
The hole stopper layer (19) is formed along the extending direction of the trench (12), and one end of the extending direction of the trench (12) is below the body region (15). The insulated gate semiconductor device according to claim 1, wherein the insulated gate semiconductor device is interrupted by any one of claims 1 to 5 .

The gate electrode (17) is located on the bottom side of the trench (12) and is located on the opening side of the trench (12) and the first gate electrode (17a) formed of a second conductivity type semiconductor material. And a second gate electrode (17b) formed above the first gate electrode (17a) through a part of the gate insulating film (16) and having a double gate structure. And
The base layer (11) is formed with a depth shallower than the deepest position of the second gate electrode (17b) with respect to one surface (10a) of the semiconductor substrate (10), and the trench (12 3. The insulated gate semiconductor device according to claim 1, wherein a portion located in the middle of the extending direction is formed to a depth reaching the first gate electrode (17 a).

The insulated gate semiconductor according to claim 7 , wherein all the gate electrodes (17) have a double gate structure of the first gate electrode (17a) and the second gate electrode (17b). apparatus.

Any one of the same potential as the second gate electrode (17b), a negative bias, and a potential of the emitter electrode (21) is applied to the first gate electrode (17a). An insulated gate semiconductor device according to claim 7 or 8 .

A part of the collector layer (23) is a cathode layer (28) of the first conductivity type,
In the surface direction of one surface (10a) of the semiconductor substrate (10), a region where the collector layer (23) is formed is a region operating as an IGBT element, and a region where the cathode layer (28) is formed is a diode. the insulated gate semiconductor device according to any one of claims 1, characterized in that it is an area that operates as an element 9.

The impurity concentration of the base layer (11) used as the float layer (18) is such that the impurity on the one surface (10a) side of the semiconductor substrate (10) with respect to the hole stopper layer (19) in the float layer (18). the insulated gate semiconductor device according to any one of claims 1 to 10, wherein the concentration is in the 4 × 10 ¹⁷ / cm ³ or less.