KR102399959B1 - Insulated gate biopolar transistor - Google Patents

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Abstract

본 발명은 절연 게이트 양극성 트랜지스터에 관한 것으로, 본 발명의 실시예에 따른 절연 게이트 양극성 트랜지스터는, 일면에 n+ 버퍼층, p+ 콜렉터 층 및 콜렉터 전극이 형성된 반도체 기판, 반도체 기판의 일면의 반대쪽에 위치한 타면에 형성된 제1 P BODY층, 제1 P BODY층 위에 형성된 ISO_N+층 및 ISO_N+층 위에 형성된 제2 P BODY층을 포함하는 P BODY층, 에미터 전극에 접촉되고 제2 P BODY층 위에 형성된 P++층, 에미터 전극에 접촉되고 제2 P BODY층 위에 P++층과 접촉되게 형성되는 N++층, P BODY층에 형성되는 제11 트렌치 및 제11 트렌치와 제1 간격을 두고 상기 P BODY층에 형성되는 제12 트렌치를 포함하는 제1 트렌치부 및 제11 트렌치에 형성되고 에미터 전극 및 게이트 전극 중 하나에 연결되는 제11 폴리실리콘층 및 제12 트렌치에 형성되고 게이트 전극에 연결되는 제12 폴리실리콘층을 포함하는 제1 폴리실리콘부를 포함한다.The present invention relates to an insulated gate bipolar transistor, wherein the insulated gate bipolar transistor according to an embodiment of the present invention comprises a semiconductor substrate having an n+ buffer layer, a p+ collector layer and a collector electrode formed on one surface, and on the other surface located opposite to one surface of the semiconductor substrate. A P BODY layer comprising a first P BODY layer formed on the first P BODY layer, an ISO_N+ layer formed on the first P BODY layer, and a second P BODY layer formed on the ISO_N+ layer, a P++ layer in contact with the emitter electrode and formed on the second P BODY layer, the emitter The N++ layer that is in contact with the electrode electrode and is formed in contact with the P++ layer on the second P body layer, the 11th trench formed on the P body layer, and the twelfth trench formed on the P body layer with a first interval from the 11th trench A first trench portion including and a first polysilicon portion.

Description

절연 게이트 양극성 트랜지스터{INSULATED GATE BIOPOLAR TRANSISTOR}Insulated Gate Bipolar Transistor

본 발명은 절연 게이트 양극성 트랜지스터에 관한 것이다. 상세하게는, 고효율 및 고강건 구조를 포함하는 절연 게이트 양극성 트랜지스터에 관한 것이다.The present invention relates to an insulated gate bipolar transistor. Specifically, it relates to an insulated gate bipolar transistor having a high efficiency and high robustness structure.

절연 게이트 양극성 트랜지스터는 전력 MOSFET의 간단한 게이트 구동 특성과 바이폴라 트랜지스터의 고전류 및 저전압 기능을 결합하여 고전력 제품에 사용 가능하다. Insulated gate bipolar transistors combine the simple gate driving characteristics of power MOSFETs with the high current and low voltage capabilities of bipolar transistors, allowing them to be used in high-power applications.

절연 게이트 양극성 트랜지스터는 정공(hole) 및 전자 전류(electron current)를 통해 도통 손실이 낮지만 스위칭 손실이 비교적 커서 고전압 및 대용량 소자에 적합하다. 다만, 절연 게이트 양극성 트랜지스터는 비정상동작시 소자의 내구성이 낮아지고 off 상태에서 순간적으로 on이 되거나 정공(hole) 캐리어가 과도하게 축적되는 문제점이 있다.The insulated gate bipolar transistor has a low conduction loss through hole and electron current, but a relatively large switching loss, so it is suitable for high voltage and large-capacity devices. However, the insulated gate bipolar transistor has a problem in that durability of the device is lowered during abnormal operation, and is momentarily turned on from an off state or a hole carrier is excessively accumulated.

대한민국 등록특허 10-1701667호(2017.01.24 등록)Republic of Korea Patent Registration No. 10-1701667 (Registered on Jan. 24, 2017) 대한민국 공개특허 10-2018-0073435호(2018.07.02 공개)Republic of Korea Patent Publication No. 10-2018-0073435 (published on July 02, 2018)

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 본 발명은 P BODY층의 구조를 개선하고 및 새로운 구조를 추가하여 전류밀도가 향상되고 고강건성이 향상된 절연 게이트 양극성 트랜지스터를 제공하기 위한 것이다.The present invention has been devised to solve the above problems, and the present invention is to provide an insulated gate bipolar transistor with improved current density and improved high robustness by improving the structure of the P BODY layer and adding a new structure. .

본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자가 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

본 발명의 실시예에 따른 절연 게이트 양극성 트랜지스터는 일면에 n+ 버퍼층, p+ 콜렉터 층 및 콜렉터 전극이 형성된 반도체 기판, 반도체 기판의 일면의 반대쪽에 위치한 타면에 형성된 제1 P BODY층, 제1 P BODY층 위에 형성된 ISO_N+층 및 ISO_N+층 위에 형성된 제2 P BODY층을 포함하는 P BODY층, 에미터 전극에 접촉되고 제2 P BODY층 위에 형성된 P++층, 에미터 전극에 접촉되고 제2 P BODY층 위에 P++층과 접촉되게 형성되는 N++층, P BODY층에 형성되는 제11 트렌치 및 제11 트렌치와 제1 간격을 두고 상기 P BODY층에 형성되는 제12 트렌치를 포함하는 제1 트렌치부 및 제11 트렌치에 형성되고 에미터 전극 및 게이트 전극 중 하나에 연결되는 제11 폴리실리콘층 및 제12 트렌치에 형성되고 게이트 전극에 연결되는 제12 폴리실리콘층을 포함하는 제1 폴리실리콘부를 포함할 수 있다.An insulated gate bipolar transistor according to an embodiment of the present invention includes a semiconductor substrate having an n+ buffer layer, a p+ collector layer and a collector electrode formed on one surface, a first P BODY layer formed on the other surface opposite to one surface of the semiconductor substrate, and a first P BODY layer A P BODY layer comprising an ISO_N+ layer formed thereon and a second P BODY layer formed over the ISO_N+ layer, a P++ layer in contact with the emitter electrode and formed over the second P BODY layer, P++ in contact with the emitter electrode and over the second P BODY layer In the first trench portion and the 11th trench including the N++ layer formed in contact with the layer, the 11th trench formed in the P body layer, and the 12th trench formed in the P body layer with a first interval from the 11th trench and a first polysilicon portion including an eleventh polysilicon layer formed and connected to one of the emitter electrode and the gate electrode and a twelfth polysilicon layer formed in the twelfth trench and connected to the gate electrode.

또한, 제11 트렌치 및 제12 트렌치 사이에서의 ISO_N+층의 ISO_N+의 농도는, 제1 간격의 중간지점(C)에서 제11 트렌치 측면지점(A1) 및 제12 트렌치의 측면지점(A2)에 가까워질수록 높아질 수 있다.In addition, the concentration of ISO_N+ in the ISO_N+ layer between the eleventh trench and the twelfth trench is close to the lateral point A1 of the eleventh trench and the lateral point A2 of the twelfth trench at the midpoint C of the first interval. It can be higher as it gets higher.

또한, 제11 트렌치의 측면지점(A1) 및 제12 트렌치의 측면지점(A2)에서의 ISO_N+층의 제1 ISO N+층 깊이(Iso_D1)는 제1 간격의 1.4배 이상에서 2.5배이하이고, 제1 간격의 중간지점(C)에서의 ISO_N+층의 ISO N+층 깊이(Iso_D3)는 제1 간격의 0.4배 이상에서 1.3배이하일 수 있다.In addition, the first ISO N+ layer depth (Iso_D1) of the ISO_N+ layer at the side point A1 of the eleventh trench and the side point A2 of the twelfth trench is 1.4 times or more and 2.5 times or less of the first interval, and the second The ISO N+ layer depth (Iso_D3) of the ISO_N+ layer at the midpoint (C) of the first interval may be 0.4 times or more and 1.3 times or less of the first interval.

또한, ISO_N+층의 ISO_ N+농도는, 제11 트렌치 상기 측면지점(A1) 및 제12 트렌치의 측면지점(A2)에서 제1 P BODY층 및 제2 PBODY층의 피크 농도보다 3배 이상 높을 수 있고, 제1 간격의 중간지점(C)에서 측면지점(A1,A2) 사이의 중간인 B1,B2 지점에서 제1 P BODY층 및 제2 PBODY층의 피크 농도보다 2배 이상 높을 수 있다.In addition, the ISO_N+ concentration of the ISO_N+ layer may be at least three times higher than the peak concentrations of the first P BODY layer and the second PBODY layer at the lateral point A1 of the eleventh trench and the lateral point A2 of the twelfth trench, and , at the point B1 and B2, which is the middle between the side points A1 and A2 from the midpoint (C) of the first interval, it may be at least twice as high as the peak concentrations of the first P BODY layer and the second PBODY layer.

또한, P++층의 P++층 너비(Wp1)는 제11 트렌치와 제12 트렌치 사이의 제1 간격의 1/2 보다 클 수 있다.Also, the P++ layer width Wp1 of the P++ layer may be greater than 1/2 of the first gap between the eleventh trench and the twelfth trench.

또한, P++층의 P++층 깊이(D1)는 N++층의 N++층 깊이(D2) 보다 깊을 수 있다.Also, the P++ layer depth D1 of the P++ layer may be greater than the N++ layer depth D2 of the N++ layer.

또한, N++층의 N++층 길이는, P++층의 P++층 길이와 같을 수 있거나 P++층 길이 보다 작을 수 있다.Further, the length of the N++ layer of the N++ layer may be equal to the length of the P++ layer of the P++ layer or may be less than the length of the P++ layer.

또한, P BODY층에 제1 트렌치부의 제12 트렌치와 제2 간격으로 이격되고 서로 제3 간격을 두고 이격되게 형성되는 복수의 제2 트렌치를 포함하는 제2 트렌치부(270) 및 복수의 제2 트렌치에 각각 형성되고 에미터 전극에 연결되는 복수의 제2 폴리실리콘층(281)을 포함하는 제2 폴리실리콘부(280)를 더 포함할 수 있다.In addition, the second trench portion 270 and the plurality of second trenches including a plurality of second trenches spaced apart from the twelfth trench of the first trench portion at a second interval and spaced apart from each other at a third interval in the P BODY layer. A second polysilicon portion 280 including a plurality of second polysilicon layers 281 respectively formed in the trench and connected to the emitter electrode may be further included.

또한, 제2 간격및 제3 간격은 제1 간격과 동일하거나 제1 간격보다 작을 수 있다.Also, the second interval and the third interval may be equal to or smaller than the first interval.

또한, 11트렌치와 제2 트렌치의 복수의 제2 트렌치를 연결하는 제3 트렌치를 포함하는 제3 트렌치부를 더 포함할 수 있다.In addition, a third trench portion including a third trench connecting the 11th trench and the plurality of second trenches of the second trench may be further included.

본 발명의 실시예에 따른 절연 게이트 양극성 트랜지스터에 의하면 정공 집적 강화를 통하여 전류 밀도가 향상될 수 있고 이에 따라 도통손실이 감소될 수 있다. According to the insulated gate bipolar transistor according to the embodiment of the present invention, current density may be improved through hole integration enhancement, and thus conduction loss may be reduced.

또한, 본 발명에 따른 절연 게이트 양극성 트랜지스터에 의하면 래치저항(Rb)이 감소되어 고강건성이 강화될 수 있다.In addition, according to the insulated gate bipolar transistor according to the present invention, the latch resistance Rb is reduced, so that high robustness can be enhanced.

또한, 본 발명에 따른 절연 게이트 양극성 트랜지스터에 의하면 셀 전체에 안정적인 내압이 유지될 수 있다.In addition, according to the insulated gate bipolar transistor according to the present invention, a stable breakdown voltage can be maintained throughout the cell.

도 1은 본 발명의 제1 실시예에 따른 절연 게이트 양극성 트랜지스터의 z-x평면방향 단면을 개략적으로 도시한 도면이다.
도 2는 본 발명의 종래 절연 게이트 양극성 트랜지스터의 z-x평면방향 단면을 개략적으로 도시한 도면이다.
도 3은 종래의 절연 게이트 양극성 트랜지스터와 본 발명의 실시예에 따른 절연 게이트 양극성 트랜지스터의 ISO n+ peak 농도에 따른 도통손실(VCE)값 및 문턱전압(VGE)에 관한 시뮬레이션 결과를 나타내는 이미지이다.
도 4는 종래의 절연 게이트 양극성 트랜지스터와 본 발명의 실시예에 따른 절연 게이트 양극성 트랜지스터의 ISO n+ peak 농도에 따른 도통손실(VCE)값 및 단락내량(tsc)에 관한 시뮬레이션 결과를 나타내는 이미지이다.
도 5는 종래의 절연 게이트 양극성 트랜지스터와 본 발명의 실시예에 따른 절연 게이트 양극성 트랜지스터의 P BODY층의 농도 프로파일을 비교한 이미지이다.
도 6은 종래의 절연 게이트 양극성 트랜지스터와 본 발명의 실시예에 따른 절연 게이트 양극성 트랜지스터의 Cap 파형을 비교한 이미지이다.
도 7은 종래의 절연 게이트 양극성 트랜지스터와 본 발명의 실시예에 따른 절연 게이트 양극성 트랜지스터의 Cdv/dt 파형을 비교한 이미지이다.
도 8은 본 발명의 제1 실시예의 변형예에 따른 절연 게이트 양극성 트랜지스터의 z-x평면방향 단면을 개략적으로 도시한 도면이다.
도 9는 본 발명의 제2 실시예에 따른 절연 게이트 양극성 트랜지스터의 z-x평면방향 단면을 개략적으로 도시한 도면이다.
도 10은 도 9의 절연 게이트 양극성 트랜지스터의 y-x평면방향 단면을 개략적으로 도시한 도면이다.
도 11은 본 발명의 제2 실시예의 변형예에 따른 절연 게이트 양극성 트랜지스터의 z-x평면방향 단면을 개략적으로 도시한 도면이다.
도 12는 도 11의 절연 게이트 양극성 트랜지스터의 y-x평면방향 단면을 개략적으로 도시한 도면이다.1 is a diagram schematically illustrating a cross-section in the zx plane direction of an insulated gate bipolar transistor according to a first embodiment of the present invention.
2 is a diagram schematically illustrating a cross-section in the zx plane direction of a conventional insulated gate bipolar transistor of the present invention.
3 is an image showing simulation results regarding the conduction loss (VCE) value and the threshold voltage (VGE) according to the ISO n+ peak concentration of a conventional insulated gate bipolar transistor and an insulated gate bipolar transistor according to an embodiment of the present invention.
4 is an image showing the simulation results regarding the conduction loss (VCE) value and the short circuit resistance (tsc) according to the ISO n+ peak concentration of the conventional insulated gate bipolar transistor and the insulated gate bipolar transistor according to the embodiment of the present invention.
5 is an image comparing the concentration profile of the P BODY layer of the conventional insulated gate bipolar transistor and the insulated gate bipolar transistor according to the embodiment of the present invention.
6 is an image comparing Cap waveforms of a conventional insulated gate bipolar transistor and an insulated gate bipolar transistor according to an embodiment of the present invention.
7 is an image comparing Cdv/dt waveforms of a conventional insulated gate bipolar transistor and an insulated gate bipolar transistor according to an embodiment of the present invention.
8 is a diagram schematically illustrating a cross-section in the zx plane direction of an insulated gate bipolar transistor according to a modification of the first embodiment of the present invention.
9 is a diagram schematically illustrating a cross-section in the zx plane direction of an insulated gate bipolar transistor according to a second embodiment of the present invention.
FIG. 10 is a diagram schematically illustrating a cross-section in the yx plane direction of the insulated gate bipolar transistor of FIG. 9 .
11 is a diagram schematically illustrating a cross-section in the zx plane direction of an insulated gate bipolar transistor according to a modified example of the second embodiment of the present invention.
12 is a diagram schematically illustrating a cross-section in the yx plane direction of the insulated gate bipolar transistor of FIG. 11 .

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, and only these embodiments allow the disclosure of the present invention to be complete, and common knowledge in the technical field to which the present invention belongs It is provided to fully inform the possessor of the scope of the invention, and the present invention is only defined by the scope of the claims. Like reference numerals refer to like elements throughout.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.It should be understood that although first, second, etc. are used to describe various elements, components, and/or sections, these elements, components, and/or sections are not limited by these terms. These terms are only used to distinguish one element, component, or sections from another. Accordingly, it goes without saying that the first element, the first element, or the first section mentioned below may be the second element, the second element, or the second section within the spirit of the present invention.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of describing the embodiments and is not intended to limit the present invention. In this specification, the singular also includes the plural unless specifically stated otherwise in the phrase. As used herein, “comprises” and/or “made of” refers to a referenced component, step, operation and/or element of one or more other components, steps, operations and/or elements. The presence or addition is not excluded.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다. 이때, 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Unless otherwise defined, all terms (including technical and scientific terms) used herein may be used with the meaning commonly understood by those of ordinary skill in the art to which the present invention belongs. In addition, terms defined in a commonly used dictionary are not to be interpreted ideally or excessively unless clearly defined in particular. In this case, the same reference numerals refer to the same components throughout the specification.

이하, 본 발명에 대하여 첨부된 도면에 따라 보다 상세히 설명한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

도 1은 본 발명의 제1 실시예에 따른 절연 게이트 양극성 트랜지스터의 z-x평면방향 단면을 개략적으로 도시한 도면이다.1 is a diagram schematically illustrating a z-x plane cross-section of an insulated gate bipolar transistor according to a first embodiment of the present invention.

도 1을 참고하면, 본 발명의 제1 실시예에 따른 절연 게이트 양극성 트랜지스터(100)는 일면에 n+ 버퍼층(11), p+ 콜렉터(12) 층 및 콜렉터 전극(13)이 형성된 반도체 기판(10), 제1 P BODY층(21), ISO_n+층(22) 및 제2 P BODY층(23)을 포함하는 P BODY층(20), P++층(30), N++층(40), 제11 트렌치(51) 및 제12 트렌치(52)를 포함하는 제1 트렌치부(50) 및 제11 폴리실리콘층(61), 제12 폴리실리콘층(62)을 포함하는 제1 폴리실리콘부(60) 및 제1 트렌치부(50)에 위치하는 산화 절연막(70)을 포함할 수 있다.Referring to FIG. 1 , in the insulated gate bipolar transistor 100 according to the first embodiment of the present invention, an n+ buffer layer 11 , a p+ collector 12 layer and a collector electrode 13 are formed on one surface of a semiconductor substrate 10 . , P BODY layer 20, P++ layer 30, N++ layer 40, 11th trench ( 51) and the first trench portion 50 including the twelfth trench 52, the first polysilicon portion 60 including the eleventh polysilicon layer 61, and the twelfth polysilicon layer 62; An oxide insulating layer 70 positioned in the first trench 50 may be included.

제1 P BODY층(21)은 반도체 기판(10)의 일면의 반대쪽에 위치한 타면에 형성될 수 있고, ISO_N+층(22)은 제1 P BODY층(21) 위에 형성될 수 있으며 제2 P BODY층(23)은 ISO_N+층(22) 위에 형성될 수 있다.The first P BODY layer 21 may be formed on the other surface positioned opposite to one surface of the semiconductor substrate 10 , and the ISO_N + layer 22 may be formed on the first P BODY layer 21 , and the second P BODY layer 21 . Layer 23 may be formed over ISO_N+ layer 22 .

P++층(30)은 에미터 전극(14)에 접촉되고 제2 P BODY층(23) 위에 형성될 수 있다.The P++ layer 30 may be in contact with the emitter electrode 14 and formed on the second P BODY layer 23 .

N++층(40)은 에미터 전극(14)에 접촉되고 제2 P BODY층(23)위에 P++층(30)과 접촉되게 형성될 수 있다.The N++ layer 40 may be formed in contact with the emitter electrode 14 and in contact with the P++ layer 30 on the second P body layer 23 .

제11 트렌치(51)와 제12 트렌치(2)는 제1 간격(W1)을 두고 P BODY층(20)에 형성될 수 있다. The eleventh trench 51 and the twelfth trench 2 may be formed in the P body layer 20 with a first gap W1 .

제11 폴리실리콘(61)은 제11 트렌치(51)에 형성되고 게이트 전극(미도시)에 연결될 수 있고, 제12 폴리실리콘(62)은 제12 트렌치(52)에 형성되고 게이트 전극(미도시)에 연결될 수 있다.The eleventh polysilicon 61 may be formed in the eleventh trench 51 and connected to a gate electrode (not shown), and the twelfth polysilicon 62 may be formed in the twelfth trench 52 and a gate electrode (not shown). ) can be connected to

여기서, 제11 트렌치(51)와 제12 트렌치(52) 사이에서의 ISO_N+층(22)의 ISO_N+의 농도는, 제1 간격(W1)의 중간지점(C)에서 제11 트렌치(51)의 측면지점(A1) 및 제12 트렌치(52)의 측면지점(A2)에 가까워질수록 높아질 수 있다.Here, the concentration of ISO_N+ of the ISO_N+ layer 22 between the eleventh trench 51 and the twelfth trench 52 is at the midpoint C of the first interval W1 , the side surface of the eleventh trench 51 . The point A1 and the lateral point A2 of the twelfth trench 52 may be increased as they get closer to each other.

상세하게는, 제11 트렌치(51)의 측면지점(A1) 및 제12 트렌치(52)의 측면지점(A2)에서의 ISO_N+층의 제1 ISO N+층 깊이(Iso_D1)는 상기 제1 간격(W1)의 1.4배 이상에서 2.5배이하일 수 있다. 또한, 제1 간격(W1)의 중간지점(C)에서의 ISO_N+층(22)의 ISO N+층 깊이(Iso_D3)는 제1 간격(W1)의 0.4배 이상에서 1.3배이하 일 수 있다.Specifically, the first ISO N+ layer depth Iso_D1 of the ISO_N+ layer at the side point A1 of the eleventh trench 51 and the side point A2 of the twelfth trench 52 is the first interval W1 ) can be 1.4 times or more and 2.5 times or less. In addition, the ISO_N+ layer depth Iso_D3 of the ISO_N+ layer 22 at the midpoint C of the first interval W1 may be 0.4 times or more and 1.3 times or less of the first interval W1 .

도 2는 종래의 절연 게이트 양극성 트랜지스터의 z-x평면방향 단면을 개략적으로 도시한 도면이다.2 is a diagram schematically illustrating a z-x plane cross-section of a conventional insulated gate bipolar transistor.

도 2를 참고하면, 종래 절연 게이트 양극성 트랜지스터는 트렌치 사이에 형성된 n+층과 n+층위에 형성된 P_Body층, P_Body층위에 형성된 n++층 및 p++층으로 이루어져 있다.Referring to FIG. 2 , a conventional insulated gate bipolar transistor includes an n+ layer formed between the trenches, a P_Body layer formed on the n+ layer, an n++ layer formed on the P_Body layer, and a p++ layer.

본 발명의 일 실시예에 따른 절연 게이트 양극성 트랜지스터(100)에 의하면 단락(Short Circuit) 등 비정상 동작 상태에서 고전류가 흐를 경우 전위 장벽이 낮은 제1 간격(W1)의 중앙으로 홀 케리어 패스(Hole Carrier Path)가 만들어 지므로 제1 래치 저항(Rb1)이 감소될 수 있다.According to the insulated gate bipolar transistor 100 according to an embodiment of the present invention, when a high current flows in an abnormal operating state such as a short circuit, a hole carrier pass to the center of the first gap W1 having a low potential barrier. path) is created, so that the first latch resistance Rb1 may be reduced.

반면, 종래 절연 게이트 양극성 트랜지스터에 의하면 단락(Short Circuit) 등 비정상 동작 상태에서 고전류가 흐를 경우 홀 케리어 패스(Hole Carrier Path)가 트렌치의 측변을 따라 형성되고 제2 래치 저항(Rb2)이 n++층을 따라 발생된다. On the other hand, according to the conventional insulated gate bipolar transistor, when a high current flows in an abnormal operating state such as a short circuit, a hole carrier path is formed along the side of the trench, and the second latch resistor Rb2 forms the n++ layer. occurs according to

도 1 및 도 2를 참고하면, 본 발명의 일 실시예에 따른 절연 게이트 양극성 트랜지스터(100)의 제1 래치저항(Rb1) 통로는 종래 절연 게이트 양극성 트랜지스터의 제2 래치저항(Rb2) 통로 보다 작게 형성됨을 알 수 있다.1 and 2 , the first latch resistance (Rb1) passage of the insulated gate bipolar transistor 100 according to an embodiment of the present invention is smaller than the second latch resistance (Rb2) passage of the conventional insulated gate bipolar transistor. formation can be seen.

결국, 종래 절연 게이트 양극성 트랜지스터의 제2 래치저항(Rb2) 통로보다 본 발명의 일 실시예에 따른 절연 게이트 양극성 트랜지스터(100)의 제1 래치저항(Rb1) 통로가 작게 형성되므로, 본 발명의 일 실시예에 따른 절연 게이트 양극성 트랜지스터(100)는 종래 절연 게이트 양극성 트랜지스터 보다 향상된 고강건성 성능을 가질 수 있다.As a result, since the first latch resistance (Rb1) passage of the insulated gate bipolar transistor 100 according to an embodiment of the present invention is formed to be smaller than the second latch resistance (Rb2) passage of the conventional insulated gate bipolar transistor, one of the present invention The insulated gate bipolar transistor 100 according to the embodiment may have improved high robustness performance compared to a conventional insulated gate bipolar transistor.

또한, ISO_N+층(22)의 ISO_ N+농도는, 제11 트렌치(51)의 측면지점(A1) 및 제12 트렌치(52)의 측면지점(A2)에서 제1 P BODY층(21) 및 제2 PBODY층(23)의 피크 농도보다 3배 이상 높을 수 있다. 또한, 제1 간격(W1)의 중간지점(C)에서 측면지점들(A1 및 A2) 사이의 중간지점들(B1,B2)에서 제1 P BODY층(21) 및 제2 PBODY층(23)의 피크 농도보다 2배 이상 높을 수 있다.In addition, the ISO_N+ concentration of the ISO_N+ layer 22 is the first P BODY layer 21 and the second at the side point A1 of the eleventh trench 51 and the side point A2 of the twelfth trench 52 . It may be three times or more higher than the peak concentration of the PBODY layer 23 . In addition, the first P BODY layer 21 and the second PBODY layer 23 at the midpoints B1 and B2 between the side points A1 and A2 at the midpoint C of the first interval W1. may be more than twice the peak concentration of

도 3은 종래의 절연 게이트 양극성 트랜지스터와 본 발명의 실시예에 따른 절연 게이트 양극성 트랜지스터의 ISO n+ peak 농도에 따른 도통손실(VCE)값 및 문턱전압(VGE)에 관한 시뮬레이션 결과를 나타내는 이미지이다.3 is an image showing simulation results regarding the conduction loss (VCE) value and the threshold voltage (VGE) according to the ISO n+ peak concentration of a conventional insulated gate bipolar transistor and an insulated gate bipolar transistor according to an embodiment of the present invention.

도 4 종래의 절연 게이트 양극성 트랜지스터와 본 발명의 실시예에 따른 절연 게이트 양극성 트랜지스터의 ISO n+ peak 농도에 따른 도통손실(VCE)값 및 단락내량(tsc)에 관한 시뮬레이션 결과를 나타내는 이미지이다.4 is an image showing the simulation results regarding the conduction loss (VCE) value and the short circuit resistance (tsc) according to the ISO n+ peak concentration of the conventional insulated gate bipolar transistor and the insulated gate bipolar transistor according to the embodiment of the present invention.

도 2를 참고하면, 종래의 절연 게이트 양극성 트랜지스터의 농도 피크 지점은 표면에 위치한다. 하지만, 도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 P BODY층(20)의 농도 피크 지점은 ISO_N+층(22)이 위치한 P BODY층(20)의 z축 방향의 중간지점에 위치할 수 있다.Referring to FIG. 2 , the concentration peak point of the conventional insulated gate bipolar transistor is located on the surface. However, as shown in FIG. 1 , the concentration peak point of the P BODY layer 20 according to an embodiment of the present invention is at the midpoint of the z-axis direction of the P BODY layer 20 where the ISO_N + layer 22 is located. can be located

도 3을 참고하면, 본 발명의 일 실시예에 따른 절연 게이트 양극성 트랜지스터(100)의 제1 문턱전압(VGE1(th))은 약 5.4이고, 종래 절연 게이트 양극성 트랜지스터의 제2 문턱전압(VGE2(th))은 약 4.22 임을 알 수 있다. 또한, 본 발명의 일 실시예에 따른 절연 게이트 양극성 트랜지스터(100)의 제1 도통손실(VCE1(sat))은 약 1.46이고, 종래 절연 게이트 양극성 트랜지스터의 제2 도통손실(VCE2(sat))은 약 1.81 임을 알 수 있다.Referring to FIG. 3 , the first threshold voltage VGE1(th) of the insulated gate bipolar transistor 100 according to an embodiment of the present invention is about 5.4, and the second threshold voltage VGE2( It can be seen that th)) is about 4.22. In addition, the first conduction loss VCE1(sat) of the insulated gate bipolar transistor 100 according to an embodiment of the present invention is about 1.46, and the second conduction loss VCE2(sat) of the conventional insulated gate bipolar transistor 100 is It can be seen that it is about 1.81.

따라서, 본 발명의 일 실시예에 따른 절연 게이트 양극성 트랜지스터(100)의 제1 문턱전압(VGE1(th))은 종래 절연 게이트 양극성 트랜지스터의 제2 문턱전압(VGE1(th)) 보다 높을 수 있다. 또한, 본 발명의 일 실시예에 의하면, P BODY층(20)의 제1 P BODY층(21) 및 제2 P BODY층(23) 보다 높은 농도의 ISO_N+층(22)을 만들 수 있기 때문에 종래의 절연 게이트 양극성 트랜지스터 보다 높은 전류밀도향상, 즉 제1 도통손실(VCE1(sat))이 개선될 수 있다.Accordingly, the first threshold voltage VGE1(th) of the insulated gate bipolar transistor 100 according to an embodiment of the present invention may be higher than the second threshold voltage VGE1(th) of the conventional insulated gate bipolar transistor 100 . In addition, according to an embodiment of the present invention, the ISO_N + layer 22 of a higher concentration than the first P BODY layer 21 and the second P BODY layer 23 of the P BODY layer 20 can be made. A higher current density improvement, that is, the first conduction loss VCE1(sat), may be improved than that of the insulated gate bipolar transistor.

도 4를 참고하면, 본 발명의 일 실시예에 따른 절연 게이트 양극성 트랜지스터(100)의 제3 도통손실(VCE1(sat))은 약 1.46이고, 종래 절연 게이트 양극성 트랜지스터의 제4 도통손실(VCE2(sat))은 약 1.9 임을 알 수 있다. 또한, 본 발명의 일 실시예에 따른 절연 게이트 양극성 트랜지스터(100)의 제1 단락내량(TSC1)은 약 4.6이고, 종래 절연 게이트 양극성 트랜지스터의 제2 단락내량(TSC2)은 약 0.6 임을 알 수 있다.Referring to FIG. 4 , the third conduction loss VCE1(sat) of the insulated gate bipolar transistor 100 according to an embodiment of the present invention is about 1.46, and the fourth conduction loss VCE2(VCE2()) of the conventional insulated gate bipolar transistor sat)) is about 1.9. In addition, it can be seen that the first short circuit withstand capacity (TSC1) of the insulated gate bipolar transistor 100 according to an embodiment of the present invention is about 4.6, and the second short circuit withstand capacity (TSC2) of the conventional insulated gate bipolar transistor is about 0.6. .

따라서, 본 발명의 일 실시예에 따른 절연 게이트 양극성 트랜지스터(100)의 제1 단락내량(TSC1)은 종래 절연 게이트 양극성 트랜지스터의 제2 단락내량(TSC2) 보다 높을 수 있다. Accordingly, the first short circuit withstand capacity TSC1 of the insulated gate bipolar transistor 100 according to the exemplary embodiment of the present invention may be higher than the second short circuit withstand capacity TSC2 of the conventional insulated gate bipolar transistor 100 .

결국, 본 발명의 일 실시예에 의하면, P BODY층(20)의 제1 P BODY층(21) 및 제2 P BODY층(23) 보다 높은 농도의 ISO_N+층(22)을 만들 수 있기 때문에 종래의 절연 게이트 양극성 트랜지스터 보다 단락내량(TSC)이 개선될 수 있다.After all, according to an embodiment of the present invention, since it is possible to make the ISO_N + layer 22 with a higher concentration than the first P BODY layer 21 and the second P BODY layer 23 of the P BODY layer 20, the conventional Short circuit resistance (TSC) can be improved compared to that of an insulated gate bipolar transistor.

아래의 용어 중 깊이는 xyz 좌표계에서 z축 방향으로 측정된 값이고, 너비는 x축 방향으로 측정된 값이며 길이는 y축 방향으로 측정된 값이다.Among the terms below, depth is a value measured in the z-axis direction in the xyz coordinate system, width is a value measured in the x-axis direction, and length is a value measured in the y-axis direction.

본 발명의 일 실시예에 따르면, P++층(30)의 P++층 너비(Wp1)는 제11 트렌치(51)와 제12 트렌치(52) 사이의 제1 간격(W1)의 1/2 보다 클 수 있다. 또한, P++층(30)의 P++층 깊이(D1)는 N++층(40)의 N++층 깊이(D2) 보다 깊을 수 있다.According to an embodiment of the present invention, the width Wp1 of the P++ layer of the P++ layer 30 may be greater than 1/2 of the first gap W1 between the eleventh trench 51 and the twelfth trench 52 . there is. Also, the P++ layer depth D1 of the P++ layer 30 may be greater than the N++ layer depth D2 of the N++ layer 40 .

따라서, 본 발명의 일 실시예에 따르면 P++층(30)이 N++층(40)의 일부를 감싸도록 형성되어 P_Body층(20)의 중앙에서 넘어오는 홀 캐리어(Hole Carrier)에 대한 제1 래치저항(Rb1)이 감소될 수 있다. 다만, 문턱전압(VGE1(th))에 대한 특성 변동은 없다.Therefore, according to an embodiment of the present invention, the P++ layer 30 is formed to surround a part of the N++ layer 40, and the first latch resistance for a hole carrier passing from the center of the P_Body layer 20 is formed. (Rb1) can be reduced. However, there is no characteristic change with respect to the threshold voltage VGE1(th).

본 발명의 일 실시예에 따르면, N++층(40)의 N++층 길이는, P++층(30)의 P++층 길이와 같거나 상기 P++층 길이 보다 작을 수 있다.According to an embodiment of the present invention, the length of the N++ layer of the N++ layer 40 may be equal to or smaller than the length of the P++ layer of the P++ layer 30 .

상세하게는, P++층(30)은 y축 방향으로 연속적으로 형성되지만 N++층(40)은 y축 방향으로 불연속 형성될 수 있으며, N++층(40)이 형성되지 않은 부분은 P++층(30)가 형성될 수 있다.Specifically, the P++ layer 30 is continuously formed in the y-axis direction, but the N++ layer 40 may be discontinuously formed in the y-axis direction, and the portion where the N++ layer 40 is not formed is the P++ layer 30. can be formed.

도 5는 종래의 절연 게이트 양극성 트랜지스터와 본 발명의 실시예에 따른 절연 게이트 양극성 트랜지스터의 P BODY층의 농도 프로파일을 비교한 이미지이다. 도 6은 종래의 절연 게이트 양극성 트랜지스터와 본 발명의 실시예에 따른 절연 게이트 양극성 트랜지스터의 Cap 파형을 비교한 이미지이다. 도 7은 종래의 절연 게이트 양극성 트랜지스터와 본 발명의 실시예에 따른 절연 게이트 양극성 트랜지스터의 Cdv/dt 파형을 비교한 이미지이다.5 is an image comparing the concentration profile of the P BODY layer of the conventional insulated gate bipolar transistor and the insulated gate bipolar transistor according to the embodiment of the present invention. 6 is an image comparing Cap waveforms of a conventional insulated gate bipolar transistor and an insulated gate bipolar transistor according to an embodiment of the present invention. 7 is an image comparing Cdv/dt waveforms of a conventional insulated gate bipolar transistor and an insulated gate bipolar transistor according to an embodiment of the present invention.

도 1 및 도 5를 참고하면, 본 발명의 일 실시예에 따른 절연 게이트 양극성 트랜지스터(100)의 P_Body층(20)은 반도체 기판 상에 이온 주입 및 열 확산을 통해 형성될 수 있다. 이렇게 형성된 P_Body층(20) 상에 제1 트렌치부(50)를 형성하여 제1 간격(W1)에 P_Body층(20)이 위치하고 내부 ISO n+(22)층이 있기 때문에 제2 P_Body층(23)은 박스형태의 농도 프로파일을 가질 수 있으므로 래치저항(Rb) 감소에 유리하며 이에 따라 고강건성이 강화될 수 있다. 1 and 5 , the P_Body layer 20 of the insulated gate bipolar transistor 100 according to an embodiment of the present invention may be formed on a semiconductor substrate through ion implantation and thermal diffusion. The first trench 50 is formed on the P_Body layer 20 thus formed so that the P_Body layer 20 is positioned in the first gap W1 and there is an internal ISO n+ (22) layer, so the second P_Body layer 23 Since silver may have a box-shaped concentration profile, it is advantageous to reduce the latch resistance Rb, and thus high robustness may be enhanced.

또한, 깊은 확산층의 형성을 위해 초기에 고농도의 이온이 주입되기 때문에 ISO N+ 확산시 제2 P_Body층(23)으로 확산이 저해되어 종래 P_Body층 보다 깊게 형성되므로 래치저항(Rb)이 감소될 수 있다.In addition, since a high concentration of ions are initially implanted for the formation of a deep diffusion layer, diffusion into the second P_Body layer 23 is inhibited during ISO N+ diffusion, and thus the latch resistance Rb is reduced because it is formed deeper than the conventional P_Body layer. .

또한, 제1 P_Body층(21)은 ISO_n+층(22)이 아래로 확산되는 것을 막아주고 제1 트렌치부(50) 하부에 전계(Electric field)집중을 완화하여 내압이 감소하는 것을 막을 수 있다. 여기서 제1 트렌치부(50)는 제1 P Body층(21) 보다 -z축 방향으로 아래로 형성되거나 동일한 깊이로 형성될 수 있다. In addition, the first P_Body layer 21 prevents the ISO_n+ layer 22 from being diffused downward and reduces the concentration of an electric field in the lower portion of the first trench part 50 , thereby preventing a decrease in the breakdown voltage. Here, the first trench portion 50 may be formed downward in the -z-axis direction or formed to have the same depth as the first P body layer 21 .

도 6 및 도 7을 참고하면 저전압 상태에서 종래 절연 게이트 양극성 트랜지스터는 n+층으로 인해 공핍층 확산이 방해되어 초기 cap 값이 본 발명의 일 실시예에 따른 절연 게이트 양극성 트랜지스터(100)보다 큰 것을 알 수 있다. 또한, 초기 cap 값에 따른 종래 절연 게이트 양극성 트랜지스터 콜렉터 Cdv/dt 전류 값은 72.3A로 본 발명의 일 실시예에 따른 절연 게이트 양극성 트랜지스터(100)의 Cdv/dt 전류값인 2.6A 보다 매우 높은 것을 알 수있다. 6 and 7, it can be seen that in the conventional insulated gate bipolar transistor in a low voltage state, diffusion of the depletion layer is prevented due to the n+ layer, so that the initial cap value is larger than that of the insulated gate bipolar transistor 100 according to an embodiment of the present invention. can In addition, the conventional insulated gate bipolar transistor collector Cdv/dt current value according to the initial cap value is 72.3A, which is much higher than the Cdv/dt current value of the insulated gate bipolar transistor 100 according to an embodiment of the present invention, which is 2.6A. Able to know.

결국, 본 발명의 일 실시예에 따르면 제1 P_Body층(21)에 의하여 공핍층이 확장되고 이에 따라 Cdv/dt 강건성 불량이 개선될 수 있다.As a result, according to an exemplary embodiment of the present invention, the depletion layer is expanded by the first P_Body layer 21 , and accordingly, poor Cdv/dt robustness may be improved.

또한, 종래 절연 게이트 양극성 트랜지스터에서의 Cdv/dt 문제, 즉, 종래 절연 게이트 양극성 트랜지스터의 Cap 초기 Cdv/dt 및 VGE(th) 감소 문제로 n+층의 농도를 올리지 못했으나 본 발명의 일 실시예에 따르면 ISO_n+층(22)의 ISO_n+의 농도를 높게 할 수 있고 이에 따라 전류밀도가 높게 향상되어 도통손실(VCE(sat))이 개선될 수 있다.In addition, the Cdv/dt problem in the conventional insulated gate bipolar transistor, that is, the Cap of the conventional insulated gate bipolar transistor Initial Cdv/dt and VGE(th) could not increase the concentration of the n+ layer due to a reduction problem, but according to an embodiment of the present invention, the ISO_n+ concentration of the ISO_n+ layer 22 can be increased, and thus the current density is improved to a high level, so that the conduction loss (VCE) (sat)) can be improved.

도 8은 본 발명의 제1 실시예의 변형예에 따른 절연 게이트 양극성 트랜지스터의 z-x평면방향 단면을 개략적으로 도시한 도면이다.8 is a diagram schematically illustrating a z-x plane cross-section of an insulated gate bipolar transistor according to a modified example of the first embodiment of the present invention.

도 8을 참고하면, 본 발명의 제1 실시예의 변형예에 따른 절연 게이트 양극성 트랜지스터(100)는 일면에 n+ 버퍼층(11), p+ 콜렉터(12) 층 및 콜렉터 전극(13)이 형성된 반도체 기판(10), 제1 P BODY층(21), ISO_n+층(22) 및 제2 P BODY층(23)을 포함하는 P BODY층(20), P++층(30), N++층(40), 제11 트렌치(51) 및 제12 트렌치(52)를 포함하는 제1 트렌치부(50) 및 제11 폴리실리콘층(61), 제12 폴리실리콘층(62)을 포함하는 제1 폴리실리콘부(50), 제1 트렌치부(50)에 위치하는 산화 절연막(70) 및 제11 폴리실리콘층(61)과 연결되는 에미터 전극(140)을 포함할 수 있다.Referring to FIG. 8, an insulated gate bipolar transistor 100 according to a modification of the first embodiment of the present invention has an n+ buffer layer 11, a p+ collector 12 layer and a collector electrode 13 formed on one surface of a semiconductor substrate ( 10), P BODY layer 20, P++ layer 30, N++ layer 40, 11 The first trench portion 50 including the trench 51 and the twelfth trench 52 , and the first polysilicon portion 50 including the eleventh polysilicon layer 61 and the twelfth polysilicon layer 62 . , the emitter electrode 140 connected to the oxide insulating layer 70 positioned in the first trench portion 50 and the eleventh polysilicon layer 61 may be included.

본 실시예에 따른 절연 게이트 양극성 트랜지스터(100A)는 에미터 전극(140)을 제외하고 본 발명의 제 1실시예에 따른 절연 게이트 양극성 트랜지스터(100)와 동일한 구성으로 이루어질 수 있다. 따라서, 이하에서는 본 발명의 제 1실시예에 따른 절연 게이트 양극성 트랜지스터(100)와 동일한 구성에 대한 상세한 설명은 생략한다.The insulated gate bipolar transistor 100A according to the present embodiment may have the same configuration as the insulated gate bipolar transistor 100 according to the first embodiment of the present invention except for the emitter electrode 140 . Accordingly, a detailed description of the same configuration as that of the insulated gate bipolar transistor 100 according to the first embodiment of the present invention will be omitted below.

도 8을 참고하면, 본 발명의 일 실시예에 따른 에미터 전극(140)은 제11 트렌치(51)에 형성된 제11 폴리실리콘층(61)과 연결될 수 있다.Referring to FIG. 8 , the emitter electrode 140 according to an embodiment of the present invention may be connected to the eleventh polysilicon layer 61 formed in the eleventh trench 51 .

도 2를 다시 참고하면, 종래 절연 게이트 양극성 트랜지스터의 P++층과 게이트 전극과의 제2 접촉면적(CA2)보다 본 발명의 일 실시예에 따른 P++층(30)과 에미터 전극(140)의 제1 접촉면적(CA1)이 넓어진 것을 알 수 있다.Referring back to FIG. 2 , the second contact area CA2 between the P++ layer and the gate electrode of the conventional insulated gate bipolar transistor is larger than that of the P++ layer 30 and the emitter electrode 140 according to an embodiment of the present invention. 1 It can be seen that the contact area CA1 is increased.

따라서, 본 발명의 일 실시예에 따르면 종래 절연 게이트 양극성 트랜지스터에서 P++층의 에미터 전극과의 접촉저항으로 홀 캐리어(Hole Carrier) 통로가 방해되는 문제점을 P++층(30)과 에미터 전극(140)의 제1 접촉면적(CA1)을 넓혀 해결할 수 있다.Therefore, according to an embodiment of the present invention, in the conventional insulated gate bipolar transistor, the P++ layer 30 and the emitter electrode 140 solve the problem that the hole carrier passage is blocked due to the contact resistance with the emitter electrode of the P++ layer. ) can be solved by widening the first contact area CA1.

결국, 본 발명의 일 실시예에 따르면 P++층(30)과 에미터 전극(140)과의 접촉저항 및 홀 캐리어(Hole Carrier) 통로 길이를 감소시켜 제1 래치저항(Rb1) 증가에 따른 전압 강하에 의한 강건성 감소를 방지할 수 있다.As a result, according to an embodiment of the present invention, the voltage drop due to the increase of the first latch resistance Rb1 by reducing the contact resistance between the P++ layer 30 and the emitter electrode 140 and the length of the hole carrier passage It is possible to prevent a decrease in the robustness caused by

도 9는 본 발명의 제2 실시예에 따른 절연 게이트 양극성 트랜지스터의 z-x평면방향 단면을 개략적으로 도시한 도면이고, 도 10은 도 9의 절연 게이트 양극성 트랜지스터의 y-x평면방향 단면을 개략적으로 도시한 도면이다.9 is a diagram schematically illustrating a z-x plane cross-section of the insulated gate bipolar transistor according to a second embodiment of the present invention, and FIG. 10 is a diagram schematically illustrating a y-x plane cross-section of the insulated gate bipolar transistor of FIG. am.

도 9를 참조하면, 본 발명의 제2 실시예에 따른 절연 게이트 양극성 트랜지스터(200)는 일면에 n+ 버퍼층(11), p+ 콜렉터(12) 층 및 콜렉터 전극(13)이 형성된 반도체 기판(10), 제1 P BODY층(221), ISO_n+층(222) 및 제2 P BODY층(223)을 포함하는 P BODY층(220), P++층(230), N++층(240), 제11 트렌치(251) 및 제12 트렌치(252)를 포함하는 제1 트렌치부(250) 및 제11 폴리실리콘층(261), 제12 폴리실리콘층(262)을 포함하는 제1 폴리실리콘부(260), 제21 트렌치(271A) 및 제22 트렌치(271B)를 포함하는 제2 트렌치부(270) 및 제21 폴리실리콘층(281A) 및 제22 폴리실리콘층(281B)을 을 포함하는 제2 폴리실리콘부(280) 및 제1 트렌치부(250) 및 제2 트렌치부(270)에 위치하는 산화 절연막(290)을 포함할 수 있다.Referring to FIG. 9 , the insulated gate bipolar transistor 200 according to the second embodiment of the present invention has an n+ buffer layer 11 , a p+ collector 12 layer and a collector electrode 13 formed on one surface of a semiconductor substrate 10 . , P BODY layer 220, P++ layer 230, N++ layer 240, 11th trench ( 251) and the first trench portion 250 including the twelfth trench 252, the first polysilicon portion 260 including the eleventh polysilicon layer 261, and the twelfth polysilicon layer 262; The second trench portion 270 including the 21st trenches 271A and the 22nd trenches 271B, and the second polysilicon portion including the 21st polysilicon layer 281A and the 22nd polysilicon layer 281B ( 280 ) and an oxide insulating layer 290 positioned in the first trench portion 250 and the second trench portion 270 .

본 실시예에 따른 절연 게이트 양극성 트랜지스터(200)는 제2 트렌치부(270) 및 제2 폴리실리콘부(280)을 제외하고 본 발명의 제 1실시예에 따른 절연 게이트 양극성 트랜지스터(100)와 동일한 구성으로 이루어질 수 있다. 따라서, 이하에서는 본 발명의 제 1실시예에 따른 절연 게이트 양극성 트랜지스터(100)와 동일한 구성에 대한 상세한 설명은 생략한다.The insulated gate bipolar transistor 200 according to the present embodiment is the same as the insulated gate bipolar transistor 100 according to the first embodiment of the present invention except for the second trench portion 270 and the second polysilicon portion 280 . configuration can be made. Accordingly, a detailed description of the same configuration as that of the insulated gate bipolar transistor 100 according to the first embodiment of the present invention will be omitted below.

도 9를 참고하면, 본 발명의 일 실시예에 따른 제2 트렌치부(270)는 제12 트렌치(252)와 제2 간격(W2)으로 이격될 수 있다. 상세하게는, 제2 트렌치부(270)의 제21 트렌치(271A)는 제12 트렌치(252)와 제2 간격(W2)으로 이격될 수 있다. 또한, 제2 트렌치부(270)의 제21 트렌치(271A) 및 제22 트렌치(271B) 각각은 서로 제3 간격(W3)을 두고 이격되게 형성될 수 있다.Referring to FIG. 9 , the second trench portion 270 according to an exemplary embodiment may be spaced apart from the twelfth trench 252 by a second interval W2 . In detail, the twenty-first trench 271A of the second trench portion 270 may be spaced apart from the twelfth trench 252 by a second interval W2 . In addition, each of the twenty-first trenches 271A and the twenty-second trenches 271B of the second trench portion 270 may be formed to be spaced apart from each other with a third interval W3 .

또한, 제21 폴리실리콘층(281A) 및 제22 폴리실리콘층(281B) 각각은 제21 트렌치(271A) 및 제22 트렌치(271B) 각각에 형성되고 에미터 전극(300)에 제3 접촉면적(CA3)으로 연결될 수 있다. In addition, each of the 21st polysilicon layer 281A and the 22nd polysilicon layer 281B is formed in the 21st trench 271A and the 22nd trench 271B, respectively, and has a third contact area ( CA3) can be connected.

본 실시예에 따르면 제12 트렌치(252)와 제2 간격(W2) 이격된 제2 트렌치부(270)의 제2 트렌치(271A)에는 도통시 제로전위가 인가되며, 제3 간격(W3)에 위치한 P_Body층은 전극과 연결되어 있지 않기 때문에 제2 간격(W2) 및 제3 간격(W3) 내의 홀 캐리어(Hole Carrier) 전류는 래치저항(Rb)에 영향이 없는 제2 트렌치(271A)의 측면을 타고 P++층(230)까지 흐를 수 있어 고간성이 강화될 수 있다.According to the present embodiment, a zero potential is applied to the second trench 271A of the second trench portion 270 that is spaced apart from the twelfth trench 252 by the second interval W2 during conduction, and at the third interval W3. Since the located P_Body layer is not connected to the electrode, the hole carrier current in the second gap W2 and the third gap W3 does not affect the latch resistance Rb. The side surface of the second trench 271A It can flow up to the P++ layer 230 by riding the , so that the interstitial property can be strengthened.

또한, 본 실시예에 따르면, 제21 폴리실리콘층(281A) 및 제22 폴리실리콘층(281B) 각각은 제21 트렌치(271A) 및 제22 트렌치(271B) 각각에 형성될 수 있다.Also, according to the present embodiment, each of the twenty-first polysilicon layer 281A and the twenty-second polysilicon layer 281B may be formed in the twenty-first trench 271A and the twenty-second trench 271B, respectively.

또한, 본 발명의 일 실시예에 따르면, 제2 간격(W2) 및 제3 간격(W3)은 제1 간격(W1)과 동일하거나 제1 간격(W1)보다 작을 수 있다. 이때, 제2 간격(W2) 및 제3 간격(W3)은 제1 간격(W1)과 동일하거나 제1 간격(W1)보다 작을 경우 제2 트렌치부(270)에서의 전계 집중을 막아 전극과 연결되지 않은 P_Body층이 있음에도 안정적인 내압을 유지할 수 있다.Also, according to an embodiment of the present invention, the second interval W2 and the third interval W3 may be the same as the first interval W1 or smaller than the first interval W1 . At this time, when the second interval W2 and the third interval W3 are equal to or smaller than the first interval W1 , the concentration of the electric field in the second trench portion 270 is prevented to be connected to the electrode It is possible to maintain a stable withstand pressure even in the presence of an unfinished P_Body layer.

또한, 도 10을 참고하면, 본 발명의 일 실시예에 따른 절연 게이트 양극성 트랜지스터(200)은 제21 트렌치(271A)와 제22 트렌치(271B)를 연결하는 제3 트렌치를 포함하는 제3 트렌치부(310) 및 제3 트렌치에 형성되는 제3 폴리실리콘층(미도시)을 더 포함할 수 있다.Also, referring to FIG. 10 , the insulated gate bipolar transistor 200 according to an embodiment of the present invention includes a third trench portion including a third trench connecting the 21st trench 271A and the 22nd trench 271B. 310 and a third polysilicon layer (not shown) formed in the third trench may be further included.

여기서, 제3 트렌치부(310)에 의해서 제21 트렌치(271A)와 제22 트렌치(271B)는 동일한 전위가 될 수 있다. Here, the twenty-first trench 271A and the twenty-second trench 271B may have the same potential due to the third trench portion 310 .

또한, 제3 트렌치부(310)는 P_Body층보다 z축 방향으로 깊이 들어가도록 형성하여 제31 간격(W3A) 및 제32 간격(W3B)에서의 P_Body층은 제2 간격(W2)의 P_Body층과 전기적으로 완전히 분리되어 있기 때문에 제32 간격(W3B)으로 넘어가는 홀 패스를 완전 차단하여 높은 홀 집중효과로 인해 도통손실(VCE(sat))의 감소가 가능하다.In addition, the third trench portion 310 is formed to be deeper in the z-axis direction than the P_Body layer, so that the P_Body layer at the 31st interval W3A and the 32nd interval W3B is formed with the P_Body layer at the second interval W2. Since they are completely electrically separated, the conduction loss VCE(sat) can be reduced due to the high hole concentration effect by completely blocking the hole path passing to the 32nd interval W3B.

도 11은 본 발명의 제2 실시예의 변형예에 따른 절연 게이트 양극성 트랜지스터의 z-x평면방향 단면을 개략적으로 도시한 도면이고, 도 12는 도 11의 절연 게이트 양극성 트랜지스터의 y-x평면방향 단면을 개략적으로 도시한 도면이다.11 is a diagram schematically illustrating a z-x plane cross-section of an insulated gate bipolar transistor according to a modified example of the second embodiment of the present invention, and FIG. 12 is a schematic diagram illustrating a y-x plane cross-section of the insulated gate bipolar transistor of FIG. 11 it is one drawing

도 11를 참고하면, 본 발명의 제2 실시예의 변형예에 따른 절연 게이트 양극성 트랜지스터(200A)는 일면에 n+ 버퍼층(11), p+ 콜렉터(12) 층 및 콜렉터 전극(13)이 형성된 반도체 기판(10), 제1 P BODY층(221), ISO_n+층(222) 및 제2 P BODY층(223)을 포함하는 P BODY층(220), P++층(230), N++층(240), 제11 트렌치(251) 및 제12 트렌치(252)를 포함하는 제1 트렌치부(250) 및 제11 폴리실리콘층(261), 제12 폴리실리콘층(262)을 포함하는 제1 폴리실리콘부(250), 제21 트렌치(271A) 및 제22 트렌치(271B)를 포함하는 제2 트렌치부(270) 및 제21 폴리실리콘층(281A) 및 제22 폴리실리콘층(281B)을 포함하는 제2 폴리실리콘부(280) 및 제1 트렌치부(250), 제2 트렌치부(270)에 위치하는 산화 절연막(290) 및 제11 폴리실리콘층(261)과 연결되는 에미터 전극(300A)을 포함할 수 있다.Referring to FIG. 11, an insulated gate bipolar transistor 200A according to a modified example of the second embodiment of the present invention has an n+ buffer layer 11, a p+ collector 12 layer and a collector electrode 13 formed on one surface of a semiconductor substrate ( 10), P BODY layer 220, P++ layer 230, N++ layer 240, 11 The first trench portion 250 including the trench 251 and the twelfth trench 252 , and the first polysilicon portion 250 including the eleventh polysilicon layer 261 and the twelfth polysilicon layer 262 . , the second trench portion 270 including the 21st trench 271A and the 22nd trench 271B, and the second polysilicon portion including the 21st polysilicon layer 281A and the 22nd polysilicon layer 281B 280 , and an emitter electrode 300A connected to the first trench portion 250 , the oxide insulating layer 290 positioned in the second trench portion 270 , and the eleventh polysilicon layer 261 . .

또한, 도 12를 참고하면, 본 발명의 일 실시예에 따른 절연 게이트 양극성 트랜지스터(200A)는 제21 트렌치(271A)와 제22 트렌치(271B)를 연결하는 제3 트렌치를 포함하는 제3 트렌치부(300) 및 제3 트렌치에 형성되는 제3 폴리실리콘층(미도시)을 더 포함할 수 있다.본 실시예에 따른 절연 게이트 양극성 트랜지스터(200A)는 에미터 전극(240A)을 제외하고 본 발명의 제 2실시예에 따른 절연 게이트 양극성 트랜지스터(200)와 동일한 구성으로 이루어질 수 있다. 따라서, 이하에서는 본 발명의 제 2실시예에 따른 절연 게이트 양극성 트랜지스터(200)와 동일한 구성에 대한 상세한 설명은 생략한다. Also, referring to FIG. 12 , in the insulated gate bipolar transistor 200A according to an embodiment of the present invention, the third trench portion includes a third trench connecting the 21st trench 271A and the 22nd trench 271B. 300 and a third polysilicon layer (not shown) formed in the third trench. The insulated gate bipolar transistor 200A according to the present embodiment is the present invention except for the emitter electrode 240A. may have the same configuration as the insulated gate bipolar transistor 200 according to the second embodiment. Accordingly, a detailed description of the same configuration as that of the insulated gate bipolar transistor 200 according to the second embodiment of the present invention will be omitted below.

도 11 및 도 12를 참고하면, 본 발명의 일 실시예에 따른 에미터 전극(300A)은 제21 트렌치(271A)에 형성된 제21 폴리실리콘층(281A)과 연결될 수 있다.11 and 12 , the emitter electrode 300A according to an embodiment of the present invention may be connected to the twenty-first polysilicon layer 281A formed in the twenty-first trench 271A.

도 2를 다시 참고하면, 종래 절연 게이트 양극성 트랜지스터의 P++층과 게이트 전극과의 제2 접촉면적(CA2)보다 본 발명의 일 실시예에 따른 P++층(230)과 에미터 전극(300A)의 제4 접촉면적(CA4)이 넓어진 것을 알 수 있다.Referring back to FIG. 2 , the second contact area CA2 between the P++ layer and the gate electrode of the conventional insulated gate bipolar transistor is larger than that of the P++ layer 230 and the emitter electrode 300A according to an embodiment of the present invention. 4 It can be seen that the contact area CA4 is widened.

따라서, 본 발명의 일 실시예에 따르면 종래 절연 게이트 양극성 트랜지스터에서 P++층의 에미터 전극과의 접촉저항으로 홀 캐리어(Hole Carrier) 통로가 방해되는 문제점을 P++층(230)과 에미터 전극(300A)의 접촉면적을 넓혀 해결할 수 있다.Therefore, according to an embodiment of the present invention, in the conventional insulated gate bipolar transistor, the P++ layer 230 and the emitter electrode 300A solve the problem that the hole carrier passage is blocked due to the contact resistance with the emitter electrode of the P++ layer. ) can be solved by increasing the contact area.

결국, 본 발명의 일 실시예에 따르면 P++층(230)과 에미터 전극(300A)과의 접촉저항 및 홀 캐리어(Hole Carrier) 통로 길이를 감소 시켜 제1 래치저항 증가에 따른 전압 강하에 의한 강건성 감소를 방지할 수 있다.As a result, according to an embodiment of the present invention, the contact resistance between the P++ layer 230 and the emitter electrode 300A and the length of the hole carrier passage are reduced, so that the robustness due to the voltage drop according to the increase of the first latch resistance is increased. decrease can be prevented.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, those of ordinary skill in the art to which the present invention pertains can realize that the present invention can be embodied in other specific forms without changing its technical spirit or essential features. you will be able to understand Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

10: 반도체 기판 14, 140, 300, 300A: 에미터 전극
20, 220: P BODY층 21, 221: 제1 P Body층
22, 222: ISO_n+층 23, 223: 제2 P Body층
30, 230: P++층 40, 240: N++층
50, 250: 제1 트렌치부 51, 251: 제11 트렌치
52, 252: 제12 트렌치 60, 260: 제1 폴리실리콘부
61, 261: 제11 폴리실리콘층 62, 262: 제12 폴리실리콘층
70, 290: 산화절연막 270: 제2 트렌치부
271A: 제21 트렌치 271B: 제22 트렌치
280: 제2 폴리실리콘부 281A: 제21 폴리실리콘층
281B: 제22 폴리실리콘층 310: 제3 트렌치부
100, 100A, 200, 200A: 절연 게이트 양극성 트랜지스터10: semiconductor substrate 14, 140, 300, 300A: emitter electrode
20, 220: P body layer 21, 221: first P body layer
22, 222: ISO_n+ layer 23, 223: 2nd P Body layer
30, 230: P++ layer 40, 240: N++ layer
50, 250: first trench portion 51, 251: 11th trench
52, 252: twelfth trenches 60, 260: first polysilicon part
61, 261: eleventh polysilicon layer 62, 262: twelfth polysilicon layer
70, 290: oxide insulating layer 270: second trench portion
271A: 21st trench 271B: 22nd trench
280: second polysilicon portion 281A: 21st polysilicon layer
281B: 22nd polysilicon layer 310: Third trench portion
100, 100A, 200, 200A: Insulated Gate Bipolar Transistor

Claims (10)

일면에 n+ 버퍼층, p+ 콜렉터 층 및 콜렉터 전극이 형성된 반도체 기판(10);
상기 반도체 기판의 일면의 반대쪽에 위치한 타면에 형성된 제1 P BODY층, 상기 제1 P BODY층 위에 형성된 ISO_N+층 및 상기 ISO_N+층 위에 형성된 제2 P BODY층을 포함하는 P BODY층(20);
에미터 전극에 접촉되고 상기 제2 P BODY층 위에 형성된 P++층(30);
상기 에미터 전극에 접촉되고 상기 제2 P BODY층 위에 상기 P++층과 접촉되게 형성되는 N++층(40);
상기 P BODY층에 형성되는 제11 트렌치(51) 및 상기 제11 트렌치와 제1 간격을 두고 상기 P BODY층에 형성되는 제12 트렌치(52)를 포함하는 제1 트렌치부(50); 및
상기 제11 트렌치에 형성되고 상기 에미터 전극 및 게이트 전극 중 하나에 연결되는 제11 폴리실리콘층(61) 및 상기 제12 트렌치에 형성되고 상기 게이트 전극에 연결되는 제12 폴리실리콘층(62)을 포함하는 제1 폴리실리콘부(60); 를 포함하고,
상기 제11 트렌치 및 상기 제12 트렌치 사이에서의 상기 ISO_N+층의 ISO_N+의 농도는,
상기 제1 간격의 중간지점(C)에서 상기 제11 트렌치의 측면지점(A1) 및 상기 제12 트렌치의 측면지점(A2)에 가까워질수록 높아지고,
상기 P BODY층(20)의 농도 피크 지점은 상기 ISO_N+층이 위치한 상기 P BODY층(20)의 z축 방향의 중간지점에 위치하며,
상기 P++층의 P++층 너비(Wp1)는 상기 제11 트렌치와 상기 제12 트렌치 사이의 상기 제1 간격의 1/2 보다 크고, 상기 P++층의 P++층 깊이(D1)는 상기 N++층의 N++층 깊이(D2) 보다 깊게 형성되어 상기 P++층이 상기 N++층의 일부를 감싸도록 형성되는 절연 게이트 양극성 트랜지스터.a semiconductor substrate 10 having an n+ buffer layer, a p+ collector layer, and a collector electrode formed on one surface thereof;
A P body layer 20 including a first P BODY layer formed on the other surface opposite to one surface of the semiconductor substrate, an ISO_N + layer formed on the first P BODY layer, and a second P BODY layer formed on the ISO_N + layer;
a P++ layer (30) in contact with the emitter electrode and formed on the second P BODY layer;
an N++ layer 40 that is in contact with the emitter electrode and is formed in contact with the P++ layer on the second P BODY layer;
a first trench portion 50 including an eleventh trench 51 formed in the P body layer and a twelfth trench 52 formed in the P body layer at a first interval from the eleventh trench; and
an eleventh polysilicon layer 61 formed in the eleventh trench and connected to one of the emitter electrode and the gate electrode, and a twelfth polysilicon layer 62 formed in the twelfth trench and connected to the gate electrode; a first polysilicon unit 60 including; including,
The concentration of ISO_N+ in the ISO_N+ layer between the eleventh trench and the twelfth trench is,
At the midpoint (C) of the first interval, the closer to the side point (A1) of the eleventh trench and the side point (A2) of the twelfth trench, the higher,
The concentration peak point of the P BODY layer 20 is located at an intermediate point in the z-axis direction of the P BODY layer 20 where the ISO_N + layer is located,
The P++ layer width Wp1 of the P++ layer is greater than 1/2 of the first interval between the eleventh trench and the twelfth trench, and the P++ layer depth D1 of the P++ layer is the N++ layer of the N++ layer The insulated gate bipolar transistor is formed to be deeper than the depth D2 so that the P++ layer surrounds a part of the N++ layer. 삭제delete 제1 항에 있어서,
상기 제11 트렌치의 측면지점(A1) 및 상기 제12 트렌치의 측면지점(A2)에서의 상기 ISO_N+층의 제1 ISO N+층 깊이(Iso_D1)는 상기 제1 간격의 1.4배 이상에서 2.5배이하이고,
상기 제1 간격의 중간지점(C)에서의 상기 ISO_N+층의 ISO N+층 깊이(Iso_D3)는 상기 제1 간격의 0.4배 이상에서 1.3배이하 인 절연 게이트 양극성 트랜지스터.According to claim 1,
The first ISO N+ layer depth Iso_D1 of the ISO_N+ layer at the lateral point A1 of the eleventh trench and the lateral point A2 of the twelfth trench is 1.4 times or more and 2.5 times or less of the first interval, and ,
The ISO N+ layer depth (Iso_D3) of the ISO_N+ layer at the midpoint (C) of the first interval is 0.4 times or more and 1.3 times or less of the first interval. 제1 항에 있어서,
상기 ISO_N+층의 ISO_ N+농도는,
상기 제11 트렌치의 상기 측면지점(A1) 및 상기 제12 트렌치의 상기 측면지점(A2)에서 상기 제1 P BODY층 및 상기 제2 PBODY층의 피크 농도보다 3배 이상 높고,
상기 제1 간격의 상기 중간지점(C)에서 측면지점(A1,A2) 사이의 중간인 B1,B2 지점에서 상기 제1 P BODY층 및 상기 제2 PBODY층의 피크 농도보다 2배 이상 높은 절연 게이트 양극성 트랜지스터.According to claim 1,
The ISO_N+ concentration of the ISO_N+ layer is,
At the lateral point A1 of the eleventh trench and the lateral point A2 of the twelfth trench, the peak concentrations of the first P BODY layer and the second PBODY layer are at least three times higher,
Insulated gate at least twice as high as the peak concentrations of the first P BODY layer and the second PBODY layer at the point B1, B2, which is the middle point between the midpoint (C) and the side points (A1, A2) of the first interval bipolar transistor. 삭제delete 삭제delete 제1 항에 있어서,
상기 N++층의 N++층 길이는,
상기 P++층의 P++층 길이와 같거나 상기 P++층 길이 보다 작은 절연 게이트 양극성 트랜지스터.According to claim 1,
The length of the N++ layer of the N++ layer is,
An insulated gate bipolar transistor that is less than or equal to the length of the P++ layer of the P++ layer or less than the length of the P++ layer. 제1 항에 있어서,
상기 P BODY층에 상기 제1 트렌치부의 상기 제12 트렌치와 제2 간격으로 이격되고 서로 제3 간격을 두고 이격되게 형성되는 복수의 제2 트렌치를 포함하는 제2 트렌치부(270); 및
상기 복수의 제2 트렌치에 각각 형성되고 상기 에미터 전극에 연결되는 복수의 제2 폴리실리콘층(281)을 포함하는 제2 폴리실리콘부(280); 를 더 포함하는 절연 게이트 양극성 트랜지스터.According to claim 1,
a second trench portion 270 in the P body layer including a plurality of second trenches spaced apart from the twelfth trench of the first trench portion by a second interval and spaced apart from each other by a third interval; and
a second polysilicon portion 280 formed in each of the plurality of second trenches and including a plurality of second polysilicon layers 281 connected to the emitter electrode; An insulated gate bipolar transistor further comprising a. 제8 항에 있어서,
상기 제2 간격 및 상기 제3 간격은 상기 제1 간격과 동일하거나 상기 제1 간격보다 작은 절연 게이트 양극성 트랜지스터.9. The method of claim 8,
wherein the second interval and the third interval are equal to or smaller than the first interval. 제8 항에 있어서,
상기 제11 트렌치와 상기 제2 트렌치부의 상기 복수의 제2 트렌치를 연결하는 제3 트렌치를 포함하는 제3 트렌치부를 더 포함하는 절연 게이트 양극성 트랜지스터.9. The method of claim 8,
The insulated gate bipolar transistor further comprising a third trench portion including a third trench connecting the eleventh trench and the plurality of second trenches of the second trench portion.
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