JP5826940B2

JP5826940B2 - メモリの確率的スイッチングに基づいてａｄｃを設計するためのシステムおよび方法

Info

Publication number: JP5826940B2
Application number: JP2014532036A
Authority: JP
Inventors: ベンカトラマン、スブラマニアン; レビン、ジェフリー・アレキサンダー
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2011-09-21
Filing date: 2012-09-21
Publication date: 2015-12-02
Anticipated expiration: 2032-09-21
Also published as: CN103814525A; CN103814525B; EP2759061A1; US20130069809A1; KR101633623B1; US8525709B2; KR20140065455A; WO2013044139A1; JP2014526861A; EP2759061B1

Description

本開示のいくつかの実施形態は、一般にアナログデジタル変換器に関し、より詳細には、確率的アナログデジタル変換器を設計することに関する。

アナログデジタル変換器（ＡＤＣ：analog-to-digital converter）は、連続量を離散時間デジタル表現に変換するデバイスである。現在のアナログデジタル変換器は、高サンプリングレートおよび高直線性(high linearity)を達成することができるが、一般に、大きい面積を有し得るアナログ回路に基づく。現在、アナログ回路への依拠により、ＡＤＣのサイズは技術ノードとともに明らかには縮小しない。

本開示のいくつかの実施形態は、アナログデジタル変換のための方法を提供する。本方法は、概して、アナログ入力を可変パルスに変換することと、可変パルスをスイッチングパルスとして複数の２値メモリ要素に印加することであって、複数のメモリ要素が第１の値で初期化される、印加することと、スイッチングパルスが印加された後に、第２の値を記憶するメモリ要素の数に基づいてデジタル値を判断することとを含む。

本開示のいくつかの実施形態は、アナログデジタル変換のための装置を提供する。本装置は、概して、アナログ入力を可変パルスに変換するための手段と、可変パルスをスイッチングパルスとして複数のメモリ要素に印加するための手段であって、複数のメモリ要素が第１の値で初期化される、印加するための手段と、スイッチングパルスが印加された後に、第２の値を記憶するメモリ要素の数に基づいてデジタル値を判断するための手段とを含む。

本開示のいくつかの実施形態は、アナログデジタル変換のための装置を提供する。本装置は、概して、アナログ入力を可変パルスに変換することと、可変パルスをスイッチングパルスとして複数のメモリ要素に印加することであって、複数のメモリ要素が第１の値で初期化される、印加することと、スイッチングパルスが印加された後に、第２の値を記憶するメモリ要素の数に基づいてデジタル値を判断することとを行うように構成された少なくとも１つのプロセッサと、少なくとも１つのプロセッサに結合されたメモリとを含む。

本開示のいくつかの実施形態は、命令を記憶したコンピュータ可読媒体を備えるコンピュータプログラム製品を提供する。命令は、概して、アナログ入力を可変パルスに変換することと、可変パルスをスイッチングパルスとして複数のメモリ要素に印加することであって、複数のメモリ要素が第１の値で初期化される、印加することと、スイッチングパルスが印加された後に、第２の値を記憶するメモリ要素の数に基づいてデジタル値を判断することとを行うために１つまたは複数のプロセッサによって実行可能である。

本開示の上述の特徴を詳細に理解することができるように、その一部を添付の図面に示す実施形態を参照することによって、上記で簡単に要約したより具体的な説明を行い得る。ただし、添付の図面は、本開示のいくつかの典型的な実施形態のみを示し、したがって、説明は他の等しく有効な実施形態に通じるので、その範囲を限定するものと見なされるべきではないことに留意されたい。

本開示のいくつかの態様による、例示的なアナログデジタル変換器（ＡＤＣ）を示す図。スピン転送トルク（ＳＴＴ：spin transfer torque）ランダムアクセスメモリ（ＲＡＭ）を示す図。電流パルスの幅に応じたＳＴＴＲＡＭのスイッチング確率を示す図。本開示のいくつかの態様による、例示的な確率的ＡＤＣを示す図。本開示のいくつかの態様による、可変長パルスを生成するための例示的な回路を示す図。本開示のいくつかの態様による、可変長パルスを生成するための例示的な回路の対応する入力波形および出力波形を示す図。本開示のいくつかの態様による、確率的ＡＤＣによって実行され得る例示的な動作を示す図。

添付の図面を参照しながら本開示の様々な実施形態について以下でより十分に説明する。ただし、本開示は、多くの異なる形態で実施され得、本開示全体にわたって提示する任意の特定の構造または機能に限定されるものと解釈すべきではない。むしろ、これらの実施形態は、本開示が周到で完全になり、本開示の範囲を当業者に十分に伝えるように与えるものである。本明細書の教示に基づいて、本開示の範囲は、本開示の他の実施形態とは無関係に実装されるにせよ、本開示の他の実施形態と組み合わせて実装されるにせよ、本明細書で開示する本開示のいかなる実施形態をもカバーするものであることを、当業者は諒解されたい。たとえば、本明細書に記載の実施形態をいくつ使用しても、装置は実装され得、または方法は実施され得る。さらに、本開示の範囲は、本明細書に記載の本開示の様々な実施形態に加えてまたはそれらの実施形態以外に、他の構造、機能、または構造および機能を使用して実施されるそのような装置または方法をカバーするものとする。本明細書で開示する本開示のいずれの実施形態も、請求項の１つまたは複数の要素によって実施され得ることを理解されたい。

「例示的」(exemplary)という単語は、本明細書では「例、事例、または例示の働きをすること」を意味するために使用する。本明細書で「例示的」と記載されたいかなる実施形態も、必ずしも他の実施形態よりも好ましいまたは有利であると解釈すべきではない。

本明細書では特定の実施形態について説明するが、これらの実施形態の多くの変形および置換は本開示の範囲内に入る。好適な実施形態のいくつかの利益および利点について説明するが、本開示の範囲は特定の利益、使用、または目的に限定されるものではない。むしろ、本開示の実施形態は、様々な技術、システム構成、ネットワーク、およびプロトコルに広く適用可能であるものとし、それらのいくつかを例として、図および好適な実施形態についての以下の説明において示す。発明を実施するための形態および図面は、本開示を限定するものではなく説明するものにすぎず、本開示の範囲は添付の特許請求の範囲およびそれの均等物によって定義される。

例示的なアナログデジタル変換器
図１に、本開示のいくつかの態様による、例示的なアナログデジタル変換器（ＡＤＣ）を示す。ＡＤＣ１０２は、連続量（たとえば、アナログ入力１０４）を離散時間デジタル表現（たとえば、デジタル出力１０６）に変換する。アナログ入力１０４はアナログ電圧または電流であり得、デジタル出力１０６は、入力電圧または電流の大きさに比例するデジタル数であり得る。デジタル出力は、ｎビットによって表される２進数であり得、ｎは整数であり得る。

たいていのＡＤＣ設計は、プロセス技術とともにスケーリングし得ないアナログビルディングブロックを必要とする。本開示のいくつかの態様は、アナログ信号をデジタル化するためにナノスケールメモリ要素の確率的スイッチング挙動を活用する確率的ＡＤＣの設計を提示する。提案する確率的ＡＤＣはプロセス技術の進歩とともにスケーリングし得るデジタルビルディングブロックを利用する。

スピン転送トルク（ＳＴＴ）ランダムアクセスメモリ（ＲＡＭ）など、いくつかの新生のメモリ技術は固有の確率的スイッチング性質をもち、メモリのスイッチング確率は書込み電流およびパルス幅の関数である。本開示では、メモリ要素の確率的スイッチング挙動は、低面積ＡＤＣを設計するために活用される。以下の説明ではＳＴＴＲＡＭに焦点を当てることに留意されたい。ただし、提案する確率的ＡＤＣは、そのすべてが本開示の範囲内に入る任意の確率的メモリ要素（たとえば、確率的ナノスケールメモリ要素）を使用して設計され得る。

ＳＴＴＲＡＭは、図２に示すように、磁気トンネル接合（ＭＴＪ）要素中を流れている電子のスピンを整合させることによって電流が分極され得るメモリ技術である。ＭＴＪ要素２０２は、２つの磁性層と、その２つの磁性層間のトンネル障壁層とを有し得る。磁性層の一方はスイッチング層であり得、他方の磁性層はそれの磁化方向にピニングされ得る。

ＭＴＪ要素中のスイッチング層の磁気配向を変化させるためにスピン分極電流を利用して、ＳＴＴＲＡＭにデータが書き込まれ得る。ＭＴＪ要素の得られた抵抗差が、メモリから情報を読み出すために使用され得る。

図３に、電流パルスの幅に応じたＳＴＴＲＡＭ２００のスイッチング確率を示す。図示のように、電流パルスの幅が長いほど、ＳＴＴＲＡＭのスイッチングの確率は高くなる。曲線３０２は逆並列（ＡＰ：Anti-Parallel）から並列（Ｐ：Parallel）へのスイッチングを示し、曲線３０４はＰからＡＰへのスイッチングを示す。

図４に、本開示のいくつかの態様による、例示的な確率的ＡＤＣ４００を示す。ＡＤＣは、パルス生成器４０２、ＳＴＴＲＡＭのアレイ（たとえば、ＳＴＴＲＡＭバンク４０４）、カウンタ４０６およびマッピング関数４０８を含み得る。パルス生成器４０２はアナログ入力値を可変長パルスに変換し得、パルスの長さ（_tpulse）はアナログ値（_Vinput）に比例し得る。可変長パルスは、ＳＴＴＲＡＭのアレイをスイッチングするために使用され得る。

ここでは一例として可変長パルスが提示されていることに留意されたい。概して、可変長、可変振幅、さらには定電流または定電圧パルスなど、任意の可変パルスが、メモリバンク（たとえば、ナノメモリバンク）中のメモリのスイッチングの確率を制御するために使用され得る。

いくつかの態様によれば、ＳＴＴＲＡＭバンク４０４中のメモリ要素は、しきい値を超えるパルスを印加することによって、最初に所定の値（たとえば、０）に初期化され得る。可変長パルスｔ_pulseは、次いで、スイッチングパルスとしてＳＴＴＲＡＭバンク４０４に印加され得、それにより、ＳＴＴＲＡＭのいくつかがそれらの状態をスイッチングし得る。ＳＴＴＲＡＭバンク４０４は、後で並列に読み出され得る。カウンタ４０６は、異なる値にスイッチングしたメモリ要素の数（Ｎ_switch）を計数し得る。たとえば、ＳＴＴＲＡＭが０で初期化される場合、カウンタは、アレイ（たとえば、メモリバンク）中に生成された「１」の数を計数し得る。Ｎ_switchは、サンプリングされるアナログ値に比例し得る。マッピング関数４０８は、それの値がデジタル出力にスイッチングしたアレイ中のメモリ要素の数（たとえば、Ｎ_switch）をマッピングする。

いくつかの態様では、確率的ＡＤＣ４００がｎビットアナログ値を正確に推定し得るように、メモリバンク４０４中のメモリ要素の数（たとえば、Ｎ_mem）は、（２²ⁿ個の確率ビット（stochastic bit）を生じる）２²ⁿ個の要素よりも大きいかまたはそれに等しくなり得る。したがって、６ビット確率的ＡＤＣは、ほぼ４０００個のメモリ要素（たとえば、ＳＴＴＲＡＭ）を必要とし得る。

いくつかの態様では、Ｎ_switchをアナログ値にマッピングするために、較正ステップ(calibration step)が周期的に実行され得る。較正は、確率的ＡＤＣの積分非直線性（ＩＮＬ：integral non-linearity）を補正することと考えられ得る。ＩＮＬは、ＡＤＣの理想的な出力と実際の出力レベルとの間の最大偏差を表す。

ＡＤＣは、アナログ値と、スイッチングされるメモリ要素の数との間の正確なマッチングに依拠しないので、提案する確率的ＡＤＣの微分非直線性（ＤＮＬ：differential non-linearity）は非常に良好であり得る。さらに、スイッチングされるメモリ要素の数はパルスの長さとともに単調に変化する。ＡＤＣの微分非直線性は、それの入力がそれの範囲全体にわたって直線的に掃引されるときの理想（たとえば、直線）からのＡＤＣの出力の偏差を指す。

図５Ａに、本開示のいくつかの態様による、アナログ入力から可変長パルスを生成するための例示的な回路５００を示す。図示のように、クロック信号５０２は、２つのＭｏｓｆｅｔＰチャネルトランジスタのゲートに接続され得る。得られた信号（たとえば、Ｒ）は、可変長パルス５０８を生成するためにアナログ入力５０６と比較され得る。可変長パルスは、パルスの長さが所定の一定値（たとえば、ｃｏｎｓｔ）＋入力電圧に比例する値（ｔ_pulse＝ｃｏｎｓｔ＋ａ×Ｖ_input）に等しくなるように設計され得る。

図５Ｂに、本開示のいくつかの態様による、図３Ａの回路の例示的な入力波形および出力波形を示す。図示のように、可変長パルスは、基準信号Ｒ５０４をアナログ入力５０６と比較することによって生成される。

図６に、本開示のいくつかの態様による、確率的ＡＤＣによって実行され得る例示的な動作を示す。６０２において、確率的ＡＤＣはアナログ入力を可変パルスに変換する。いくつかの態様では、可変パルスは可変長パルスまたは可変振幅パルスであり得る。６０４において、確率的ＡＤＣは、可変パルスをスイッチングパルスとして複数のメモリ要素に印加し、複数のメモリ要素は第１の値（たとえば、０）で初期化される。６０６において、確率的ＡＤＣは、スイッチングパルスが印加された後に、第２の値（たとえば、１）を記憶するメモリ要素の数に基づいてデジタル値を判断する。

提案する確率的ＡＤＣは、感知用途のために単一のチップ上に何百個ものＡＤＣを必要とする新規の用途に好適であり得る。確率的ＡＤＣのサイズおよび電力消費はデジタルプロセスのスケーリングとともに有利にスケーリングし得ることに留意されたい。

上記で説明した方法の様々な動作は、対応する機能を実行することが可能な任意の好適な手段によって実行され得る。それらの手段は、限定はしないが、回路、特定用途向け集積回路（ＡＳＩＣ）、またはプロセッサを含む、様々な（１つまたは複数の）ハードウェアおよび／またはソフトウェア構成要素および／またはモジュールを含み得る。

本明細書で使用する「判断」という用語は、多種多様なアクションを包含する。たとえば、「判断」は、計算、算出、処理、導出、調査、探索（たとえば、テーブル、データベースまたは別のデータ構造での探索）、確認などを含み得る。また、「判断」は、受信（たとえば、情報を受信すること）、アクセス（たとえば、メモリ中のデータにアクセスすること）などを含み得る。また、「判断」は、解決、選択、選定、確立などを含み得る。

本明細書で使用する、項目のリスト「のうちの少なくとも１つ」を指す句は、単一のメンバーを含む、それらの項目の任意の組合せを指す。一例として、「ａ、ｂ、またはｃのうちの少なくとも１つ」は、ａ、ｂ、ｃ、ａ−ｂ、ａ−ｃ、ｂ−ｃ、およびａ−ｂ−ｃを含むものとする。

本開示に関連して説明した様々な例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ信号（ＦＰＧＡ）または他のプログラマブル論理デバイス（ＰＬＤ）、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素、あるいは本明細書で説明した機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の市販のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実装され得る。

本開示に関連して説明した方法またはアルゴリズムのステップは、ハードウェアで直接実施されるか、プロセッサによって実行されるソフトウェアモジュールで実施されるか、またはその２つの組合せで実施され得る。ソフトウェアモジュールは、当技術分野で知られている任意の形態の記憶媒体中に常駐し得る。使用され得る記憶媒体のいくつかの例には、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、フラッシュメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭ（登録商標）メモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭなどがある。ソフトウェアモジュールは、単一の命令、または多数の命令を備え得、いくつかの異なるコードセグメント上で、異なるプログラム間で、および複数の記憶媒体にわたって分散され得る。記憶媒体は、プロセッサがその記憶媒体から情報を読み取ることができ、その記憶媒体に情報を書き込むことができるように、プロセッサに結合され得る。代替として、記憶媒体はプロセッサに一体化され得る。

本明細書で開示する方法は、説明した方法を達成するための１つまたは複数のステップまたはアクションを備える。本方法のステップおよび／またはアクションは、特許請求の範囲から逸脱することなく互いに交換され得る。言い換えれば、ステップまたはアクションの特定の順序が指定されない限り、特定のステップおよび／またはアクションの順序および／または使用は特許請求の範囲から逸脱することなく変更され得る。

説明した機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの組合せで実装され得る。ソフトウェアで実装した場合、機能は１つまたは複数の命令としてコンピュータ可読媒体上に記憶され得る。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態の所望のプログラムコードを搬送または記憶するために使用され得、コンピュータによってアクセスされ得る、任意の他の媒体を備えることができる。本明細書で使用するディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザディスク（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）、およびブルーレイ（登録商標）ディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザで光学的に再生する。

したがって、いくつかの実施形態は、本明細書で提示する動作を実行するためのコンピュータプログラム製品を備え得る。たとえば、そのようなコンピュータプログラム製品は、本明細書で説明した動作を実行するために１つまたは複数のプロセッサによって実行可能である命令を記憶した（および／または符号化した）コンピュータ可読媒体を備え得る。いくつかの実施形態では、コンピュータプログラム製品はパッケージング材料を含み得る。

ソフトウェアまたは命令はまた、伝送媒体を介して送信され得る。たとえば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、送信媒体の定義に含まれる。

さらに、本明細書で説明した方法および技法を実行するためのモジュールおよび／または他の適切な手段は、適用可能な場合にユーザ端末および／または基地局によってダウンロードされ、および／または他の方法で取得され得ることを諒解されたい。たとえば、そのようなデバイスは、本明細書で説明した方法を実行するための手段の転送を可能にするためにサーバに結合され得る。代替的に、本明細書で説明した様々な方法は、ユーザ端末および／または基地局が記憶手段をデバイスに結合するかまたは与えると様々な方法を得ることができるように、記憶手段（たとえば、ＲＡＭ、ＲＯＭ、コンパクトディスク（ＣＤ）またはフロッピーディスクなどの物理記憶媒体など）によって提供され得る。さらに、本明細書で説明した方法および技法をデバイスに与えるための任意の他の好適な技法が利用され得る。

特許請求の範囲は、上記に示した厳密な構成および構成要素に限定されないことを理解されたい。上記で説明した方法および装置の構成、動作および詳細において、特許請求の範囲から逸脱することなく、様々な改変、変更および変形が行われ得る。

上記は本開示の実施形態を対象とするが、本開示の他の実施形態およびさらなる実施形態は、その基本的範囲から逸脱することなく考案され得、その範囲は以下の特許請求の範囲によって判断される。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］アナログデジタル変換のための方法であって、
アナログ入力を可変パルスに変換することと、
前記可変パルスをスイッチングパルスとして複数のメモリ要素に印加することであって、前記複数のメモリ要素が第１の値で初期化される、印加することと、
前記スイッチングパルスが印加された後に、第２の値を記憶するメモリ要素の数に基づいてデジタル値を判断することと
を備える、方法。
［Ｃ２］前記可変パルスが可変長パルスまたは可変振幅パルスを備える、［Ｃ１］に記載の方法。
［Ｃ３］前記可変長パルスの長さまたは前記可変振幅パルスの振幅が前記アナログ入力値に比例する、［Ｃ２］に記載の方法。
［Ｃ４］前記デジタル値を判断することが、
前記メモリ要素に記憶された複数の値を読み取ることと、
前記第２の値を記憶するメモリ要素の前記数を判断することと、
前記第２の値を記憶するメモリ要素の前記数と複数のデジタル値との間のマッピング関数を使用して前記デジタル値を判断することと
を備える、［Ｃ１］に記載の方法。
［Ｃ５］前記複数のメモリ要素は、それのスイッチングが印加された電流または電圧の確率的関数であるナノスケールメモリ要素である、［Ｃ１］に記載の方法。
［Ｃ６］前記複数のメモリ要素のスイッチング確率が、書込みパルスのパルス幅またはパルス振幅の関数である、［Ｃ１］に記載の方法。
［Ｃ７］２ ^２ｎ個のメモリ要素がｎビットデジタル値のために使用される、［Ｃ１］に記載の方法。
［Ｃ８］較正によって前記第２の値を記憶するメモリ要素の数と前記アナログ入力との間のマッピングを更新すること
をさらに備える、［Ｃ１］に記載の方法。
［Ｃ９］アナログデジタル変換のための装置であって、
アナログ入力を可変パルスに変換するための手段と、
前記可変パルスをスイッチングパルスとして複数のメモリ要素に印加するための手段であって、前記複数のメモリ要素が第１の値で初期化される、印加するための手段と、
前記スイッチングパルスが印加された後に、第２の値を記憶するメモリ要素の数に基づいてデジタル値を判断するための手段と
を備える、装置。
［Ｃ１０］前記可変パルスが可変長パルスまたは可変振幅パルスを備える、［Ｃ９］に記載の装置。
［Ｃ１１］前記可変長パルスの長さまたは前記可変振幅パルスの振幅が前記アナログ入力値に比例する、［Ｃ１０］に記載の装置。
［Ｃ１２］前記デジタル値を判断するための手段が、
前記メモリ要素に記憶された複数の値を読み取るための手段と、
前記第２の値を記憶するメモリ要素の前記数を判断するための手段と、
前記第２の値を記憶するメモリ要素の前記数と複数のデジタル値との間のマッピング関数を使用して前記デジタル値を判断するための手段と
を備える、［Ｃ９］に記載の装置。
［Ｃ１３］前記複数のメモリ要素は、それのスイッチングが印加された電流または電圧の確率的関数であるナノスケールメモリ要素である、［Ｃ９］に記載の装置。
［Ｃ１４］前記複数のメモリ要素のスイッチング確率が、書込みパルスのパルス幅またはパルス振幅の関数である、［Ｃ９］に記載の装置。
［Ｃ１５］２ ^２ｎ個のメモリ要素がｎビットデジタル値のために使用される、［Ｃ９］に記載の装置。
［Ｃ１６］較正によって前記第２の値を記憶するメモリ要素の数と前記アナログ入力との間のマッピングを更新するための手段
をさらに備える、［Ｃ９］に記載の装置。
［Ｃ１７］アナログデジタル変換のための装置であって、
アナログ入力を可変パルスに変換することと、前記可変パルスをスイッチングパルスとして複数のメモリ要素に印加することであって、前記複数のメモリ要素が第１の値で初期化される、印加することと、前記スイッチングパルスが印加された後に、第２の値を記憶するメモリ要素の数に基づいてデジタル値を判断することとを行うように構成された少なくとも１つのプロセッサと、
前記少なくとも１つのプロセッサに結合されたメモリと
を備える、装置。
［Ｃ１８］前記可変パルスが可変長パルスまたは可変振幅パルスを備える、［Ｃ１７］に記載の装置。
［Ｃ１９］前記可変長パルスの長さまたは前記可変振幅パルスの振幅が前記アナログ入力値に比例する、［Ｃ１８］に記載の装置。
［Ｃ２０］前記デジタル値を判断するための手段が、
前記メモリ要素に記憶された複数の値を読み取るための手段と、
前記第２の値を記憶するメモリ要素の前記数を判断するための手段と、
前記第２の値を記憶するメモリ要素の前記数と複数のデジタル値との間のマッピング関数を使用して前記デジタル値を判断するための手段と
を備える、［Ｃ１７］に記載の装置。
［Ｃ２１］前記複数のメモリ要素は、それのスイッチングが印加された電流または電圧の確率的関数であるナノスケールメモリ要素である、［Ｃ１７］に記載の装置。
［Ｃ２２］前記複数のメモリ要素のスイッチング確率が、書込みパルスのパルス幅またはパルス振幅の関数である、［Ｃ１７］に記載の装置。
［Ｃ２３］２ ^２ｎ個のメモリ要素がｎビットデジタル値のために使用される、［Ｃ１７］に記載の装置。
［Ｃ２４］較正によって前記第２の値を記憶するメモリ要素の数と前記アナログ入力との間のマッピングを更新するための手段
をさらに備える、［Ｃ１７］に記載の装置。
［Ｃ２５］命令が記憶されたコンピュータ可読媒体を備えるコンピュータプログラム製品であって、前記命令は、
アナログ入力を可変パルスに変換することと、
前記可変パルスをスイッチングパルスとして複数のメモリ要素に印加することであって、前記複数のメモリ要素が第１の値で初期化される、印加することと、
前記スイッチングパルスが印加された後に、第２の値を記憶するメモリ要素の数に基づいてデジタル値を判断することと
を行うために、１つまたは複数のプロセッサによって実行可能である、コンピュータプログラム製品。

Claims

アナログデジタル変換のための方法であって、
アナログ入力を可変パルスに変換することと、
前記可変パルスをスイッチングパルスとして複数のメモリ要素に印加することと、
前記スイッチングパルスが印加された後に、第２の値を記憶するメモリ要素の数に基づいてデジタル値を判断することと
を備え、
ここにおいて前記複数のメモリ要素が、前記印加することによって第１の値で初期化され、かつナノスケールのメモリ要素であり、ナノスケールのメモリ要素のスイッチングが、印加された電流または電圧の確率的関数である、方法。
前記可変パルスが可変長パルスまたは可変振幅パルスを備える、請求項１に記載の方法。
前記可変長パルスの長さまたは前記可変振幅パルスの振幅が前記アナログ入力の値に比例する、請求項２に記載の方法。
前記デジタル値を判断することが、
前記メモリ要素に記憶された複数の値を読み取ることと、
前記第２の値を記憶するメモリ要素の前記数を判断することと、
前記第２の値を記憶するメモリ要素の前記数と複数のデジタル値との間のマッピング関数を使用して前記デジタル値を判断することと
を備える、請求項１に記載の方法。
アナログデジタル変換のための方法であって、
アナログ入力を可変パルスに変換することと、
前記可変パルスをスイッチングパルスとして複数のメモリ要素に印加することと、
前記スイッチングパルスが印加された後に、第２の値を記憶するメモリ要素の数に基づいてデジタル値を判断することと
を備え、
ここにおいて前記複数のメモリ要素が前記印加することによって第１の値で初期化され、前記複数のメモリ要素のスイッチング確率が、書込みパルスのパルス幅またはパルス振幅の関数である、方法。
アナログデジタル変換のための方法であって、
アナログ入力を可変パルスに変換することと、
前記可変パルスをスイッチングパルスとして複数のメモリ要素に印加することと、
前記スイッチングパルスが印加された後に、第２の値を記憶するメモリ要素の数に基づいてデジタル値を判断することと
を備え、
ここにおいて前記複数のメモリ要素が前記印加することによって第１の値で初期化され、２^２ｎ個のメモリ要素がｎビットデジタル値のために使用される、方法。
較正によって前記第２の値を記憶するメモリ要素の数と前記アナログ入力との間のマッピングを更新すること
をさらに備える、請求項１に記載の方法。
アナログデジタル変換のための装置であって、
アナログ入力を可変パルスに変換するための手段と、
前記可変パルスをスイッチングパルスとして複数のメモリ要素に印加するための手段と、
前記スイッチングパルスが印加された後に、第２の値を記憶するメモリ要素の数に基づいてデジタル値を判断するための手段と
を備え、
ここにおいて前記複数のメモリ要素が、前記印加することによって第１の値で初期化され、かつナノスケールのメモリ要素であり、ナノスケールのメモリ要素のスイッチングが、印加された電流または電圧の確率的関数である、装置。
前記可変パルスが可変長パルスまたは可変振幅パルスを備える、請求項８に記載の装置。
前記可変長パルスの長さまたは前記可変振幅パルスの振幅が前記アナログ入力の値に比例する、請求項９に記載の装置。
前記デジタル値を判断するための手段が、
前記メモリ要素に記憶された複数の値を読み取るための手段と、
前記第２の値を記憶するメモリ要素の前記数を判断するための手段と、
前記第２の値を記憶するメモリ要素の前記数と複数のデジタル値との間のマッピング関数を使用して前記デジタル値を判断するための手段と
を備える、請求項８に記載の装置。
アナログデジタル変換のための装置であって、
アナログ入力を可変パルスに変換するための手段と、
前記可変パルスをスイッチングパルスとして複数のメモリ要素に印加するための手段と、
前記スイッチングパルスが印加された後に、第２の値を記憶するメモリ要素の数に基づいてデジタル値を判断するための手段と
を備え、
ここにおいて前記複数のメモリ要素が前記印加することによって第１の値で初期化され、前記複数のメモリ要素のスイッチング確率が、書込みパルスのパルス幅またはパルス振幅の関数である、装置。
アナログデジタル変換のための装置であって、
アナログ入力を可変パルスに変換するための手段と、
前記可変パルスをスイッチングパルスとして複数のメモリ要素に印加するための手段と、
前記スイッチングパルスが印加された後に、第２の値を記憶するメモリ要素の数に基づいてデジタル値を判断するための手段と
を備え、
ここにおいて前記複数のメモリ要素が前記印加することによって第１の値で初期化され、２^２ｎ個のメモリ要素がｎビットデジタル値のために使用される、装置。
較正によって前記第２の値を記憶するメモリ要素の数と前記アナログ入力との間のマッピングを更新するための手段
をさらに備える、請求項８に記載の装置。
アナログデジタル変換のための装置であって、
アナログ入力を可変パルスに変換することと、前記可変パルスをスイッチングパルスとして複数のメモリ要素に印加することと、前記スイッチングパルスが印加された後に、第２の値を記憶するメモリ要素の数に基づいてデジタル値を判断することとを行うように構成された少なくとも１つのプロセッサと、
前記少なくとも１つのプロセッサに結合されたメモリと
を備え、
ここにおいて前記複数のメモリ要素が、前記印加することによって第１の値で初期化され、かつナノスケールのメモリ要素であり、ナノスケールのメモリ要素のスイッチングが、印加された電流または電圧の確率的関数である、装置。
前記可変パルスが可変長パルスまたは可変振幅パルスを備える、請求項１５に記載の装置。
前記可変長パルスの長さまたは前記可変振幅パルスの振幅が前記アナログ入力の値に比例する、請求項１６に記載の装置。
前記デジタル値を判断するための手段が、
前記メモリ要素に記憶された複数の値を読み取るための手段と、
前記第２の値を記憶するメモリ要素の前記数を判断するための手段と、
前記第２の値を記憶するメモリ要素の前記数と複数のデジタル値との間のマッピング関数を使用して前記デジタル値を判断するための手段と
を備える、請求項１５に記載の装置。
アナログデジタル変換のための装置であって、
アナログ入力を可変パルスに変換することと、前記可変パルスをスイッチングパルスとして複数のメモリ要素に印加することと、前記スイッチングパルスが印加された後に、第２の値を記憶するメモリ要素の数に基づいてデジタル値を判断することとを行うように構成された少なくとも１つのプロセッサと、
前記少なくとも１つのプロセッサに結合されたメモリと
を備え、
ここにおいて前記複数のメモリ要素が前記印加することによって第１の値で初期化され、前記複数のメモリ要素のスイッチング確率が、書込みパルスのパルス幅またはパルス振幅の関数である、装置。
アナログデジタル変換のための装置であって、
アナログ入力を可変パルスに変換することと、前記可変パルスをスイッチングパルスとして複数のメモリ要素に印加することと、前記スイッチングパルスが印加された後に、第２の値を記憶するメモリ要素の数に基づいてデジタル値を判断することとを行うように構成された少なくとも１つのプロセッサと、
前記少なくとも１つのプロセッサに結合されたメモリと
を備え、
ここにおいて前記複数のメモリ要素が前記印加することによって第１の値で初期化され、２^２ｎ個のメモリ要素がｎビットデジタル値のために使用される、装置。
較正によって前記第２の値を記憶するメモリ要素の数と前記アナログ入力との間のマッピングを更新するための手段
をさらに備える、請求項１５に記載の装置。
命令が記憶されたコンピュータ可読記憶媒体であって、前記命令は、
アナログ入力を可変パルスに変換することと、
前記可変パルスをスイッチングパルスとして複数のメモリ要素に印加することと、
前記スイッチングパルスが印加された後に、第２の値を記憶するメモリ要素の数に基づいてデジタル値を判断することと
を行うために、１つまたは複数のプロセッサによって実行可能であり、
ここにおいて前記複数のメモリ要素が、前記印加することによって第１の値で初期化され、かつナノスケールのメモリ要素であり、ナノスケールのメモリ要素のスイッチングが、印加された電流または電圧の確率的関数である、コンピュータ可読記憶媒体。
命令が記憶されたコンピュータ可読記憶媒体であって、前記命令は、
アナログ入力を可変パルスに変換することと、
前記可変パルスをスイッチングパルスとして複数のメモリ要素に印加することと、
前記スイッチングパルスが印加された後に、第２の値を記憶するメモリ要素の数に基づいてデジタル値を判断することと
を行うために、１つまたは複数のプロセッサによって実行可能であり、
ここにおいて前記複数のメモリ要素が前記印加することによって第１の値で初期化され、前記複数のメモリ要素のスイッチング確率が、書込みパルスのパルス幅またはパルス振幅の関数である、コンピュータ可読記憶媒体。
命令が記憶されたコンピュータ可読記憶媒体であって、前記命令は、
アナログ入力を可変パルスに変換することと、
前記可変パルスをスイッチングパルスとして複数のメモリ要素に印加することと、
前記スイッチングパルスが印加された後に、第２の値を記憶するメモリ要素の数に基づいてデジタル値を判断することと
を行うために、１つまたは複数のプロセッサによって実行可能であり、
ここにおいて前記複数のメモリ要素が前記印加することによって第１の値で初期化され、２^２ｎ個のメモリ要素がｎビットデジタル値のために使用される、コンピュータ可読記憶媒体。