JP5821608B2

JP5821608B2 - Packet shaping device

Info

Publication number: JP5821608B2
Application number: JP2011278187A
Authority: JP
Inventors: 治下國; 伸彦福田; 亮太郎松下
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2011-12-20
Filing date: 2011-12-20
Publication date: 2015-11-24
Anticipated expiration: 2031-12-20
Also published as: JP2013131817A

Description

本発明は、パケットシェーピング装置に関する。 The present invention relates to a packet shaping device.

ＩＰ（Internet Protocol）ネットワークの分野では、“マイクロバースト”と呼ばれ
る現象が知られている。マイクロバーストは、ミリ秒又はマイクロ秒単位の時間において、爆発的に通信データ量が増大する現象である。例えば、サーバのような計算機システムがネットワークに通信パケットを送信する場合において、５分単位の平均通信速度が数１０Ｍｂｐｓであるのに対して、１マイクロ秒〜１ミリ秒単位の平均通信速度では、通信媒体の速度である１Ｇｂｐｓや１０Ｇｂｐｓのような通信速度でデータが送出される現象が、マイクロバーストに相当する。 In the field of IP (Internet Protocol) networks, a phenomenon called “microburst” is known. A microburst is a phenomenon in which the amount of communication data increases explosively in a time of milliseconds or microseconds. For example, when a computer system such as a server transmits a communication packet to a network, the average communication speed in units of 5 minutes is several tens of Mbps, whereas the average communication speed in units of 1 microsecond to 1 millisecond is A phenomenon in which data is transmitted at a communication speed such as 1 Gbps or 10 Gbps, which is the speed of the communication medium, corresponds to microburst.

一般的に、建物内やキャンパス内のローカルエリアネットワーク（ＬＡＮ）は、ルータのような通信装置を介して、基幹網（Wide Area Network: ＷＡＮ）に接続される。ＷＡ
Ｎの通信速度は、ＬＡＮの通信速度に比べて遅い（例えば、１０分の１）ことが少なくない。例えば、ＬＡＮの通信速度が１Ｇｂｐｓであるのに対し、ＷＡＮの通信速度が１００Ｍｂｐｓであることがある。 Generally, a local area network (LAN) in a building or campus is connected to a backbone area network (WAN) via a communication device such as a router. WA
The communication speed of N is often slower (for example, 1/10) than the communication speed of the LAN. For example, the LAN communication speed may be 1 Gbps, while the WAN communication speed may be 100 Mbps.

上記したような環境下において、ＬＡＮとＷＡＮとを結ぶ通信装置には、ＬＡＮとＷＡＮとの通信速度の差を吸収するためのバッファが設けられている。しかし、マイクロバーストによって一時的に大量のパケットが通信装置に到達すると、バッファがオーバーフローし、パケットがロストする現象が発生し得る。 Under the environment as described above, a communication device that connects a LAN and a WAN is provided with a buffer for absorbing a difference in communication speed between the LAN and the WAN. However, when a large number of packets temporarily reach the communication device due to the microburst, the buffer overflows and the phenomenon that the packets are lost may occur.

マイクロバーストに起因するパケットロストは数分周期（例えば５分平均）のネットワーク監視では検出することができない。また、マイクロ秒単位でのネットワーク監視は、データ量増大や監視処理能力不足により著しく困難である。このように、マイクロバーストの検出は著しく困難であった。 Packet lost due to microbursts cannot be detected by network monitoring with a period of several minutes (for example, an average of 5 minutes). Also, network monitoring in microsecond units is extremely difficult due to an increase in data amount and insufficient monitoring processing capability. Thus, the detection of microburst was extremely difficult.

特開２００２−２８１０３９号公報Japanese Patent Laid-Open No. 2002-281039 特表２００３−５１０９０５号公報Special table 2003-510905 gazette

"Transmission Timer Approach for Rate Based Pacing TCP with Hardware Support", Katsushi Kobayashi, PFLDNet 2006, February 2006"Transmission Timer Approach for Rate Based Pacing TCP with Hardware Support", Katsushi Kobayashi, PFLDNet 2006, February 2006

マイクロバーストの発生は、計算機システムのパケット送信処理に起因する。現在の計算機システムでは、計算機システムで実行されるオペレーティングシステム（以下“ＯＳ”と表記）が、アプリケーションプログラム（以下、“アプリケーション”と表記）等の処理能力の向上のために、ネットワーク処理を数十パケットまとめて実行するようにスケジューリングされている。計算機システムに搭載されているネットワークデバイスは、ＯＳから受け取ったパケットを通信媒体の速度で連続的に送出する。 The occurrence of the microburst is caused by the packet transmission processing of the computer system. In the current computer system, an operating system (hereinafter referred to as “OS”) executed by the computer system performs several tens of network processing in order to improve the processing capability of an application program (hereinafter referred to as “application”). Scheduled to execute packets together. The network device installed in the computer system continuously sends out packets received from the OS at the speed of the communication medium.

例えば、Ethernet（登録商標）での標準最大パケットサイズである１５００Byteのパケ
ットで５００Mbpsの通信速度を仮定する。このような仮定において、等間隔でパケットを送出するときのパケット間隔は２４マイクロ秒である。これに対し、現在一般的なＯＳの時刻精度（クロック周波数）は１ミリ秒程度、５年程前では１０ミリ秒程度である。このように、ＯＳの処理速度がパケット送信に要求される処理速度より著しく速く、さらに、数十のパケットの処理結果がまとめて出力されることがマイクロバーストの原因となっている。しかし、ＯＳがパケットをパケット毎に処理するような改変は現実的でなかった。 For example, a communication speed of 500 Mbps is assumed with a 1500-byte packet that is a standard maximum packet size in Ethernet (registered trademark). Under such an assumption, the packet interval when sending packets at equal intervals is 24 microseconds. On the other hand, the time accuracy (clock frequency) of a general OS is about 1 millisecond and about 10 milliseconds about 5 years ago. As described above, the processing speed of the OS is remarkably faster than the processing speed required for packet transmission, and the processing results of several tens of packets are output together, causing microbursts. However, such a modification that the OS processes a packet for each packet is not realistic.

本発明の一態様は、マイクロバーストの発生を抑制する技術を提供することを目的とする。 An object of one embodiment of the present invention is to provide a technique for suppressing the occurrence of microburst.

本発明の一態様は、パケットの情報と、パケットの送信処理の許可又は禁止を示す情報とを含むディスクリプタを一時的に格納するバッファと、
パケットが送出される通信媒体の通信速度に応じて、前記バッファに格納された前記ディスクリプタに関して前記送信処理の許可を示す情報を設定するタイミングを調整する調整回路とを含み、
前記ディスクリプタを生成する第１の回路と、前記送信処理の許可を示す情報が設定されたディスクリプタに基づく送信処理を行う第２の回路との間に配置される、
パケットシェーピング装置である。 One aspect of the present invention is a buffer that temporarily stores a descriptor including packet information and information indicating permission or prohibition of packet transmission processing;
An adjustment circuit that adjusts a timing for setting information indicating permission of the transmission processing for the descriptor stored in the buffer according to a communication speed of a communication medium to which a packet is transmitted;
Arranged between a first circuit that generates the descriptor and a second circuit that performs transmission processing based on the descriptor in which information indicating permission of the transmission processing is set;
Packet shaping device.

本発明の一態様によれば、マイクロバーストの発生を抑制することが可能となる。 According to one embodiment of the present invention, generation of microburst can be suppressed.

図１は、実施形態に係るパケットシェーピング装置が適用されるネットワークシステムの構成例を示す。FIG. 1 shows a configuration example of a network system to which a packet shaping device according to an embodiment is applied. 図２は、ネットワークインタフェースカード（ＮＩＣ）の構成例を示す。FIG. 2 shows a configuration example of a network interface card (NIC). 図３は、送信ディスクリプタのデータ構造例を示す。FIG. 3 shows an example of the data structure of the transmission descriptor. 図４は、パケットシェーピング装置の構成例を示す。FIG. 4 shows a configuration example of the packet shaping device. 図５Ａは、ドライバ（ＣＰＵ）からのWriteアクセス時におけるドライバ側のインタフェース回路の動作を示すフローチャートである。FIG. 5A is a flowchart showing the operation of the driver side interface circuit at the time of write access from the driver (CPU). 図５Ｂは、ドライバ（ＣＰＵ）からのReadアクセス時におけるドライバ側のインタフェース回路の動作を示すフローチャートである。FIG. 5B is a flowchart showing the operation of the driver-side interface circuit at the time of Read access from the driver (CPU). 図６Ａは、ＭＡＣ側のインタフェース回路の動作を示すフローチャートである。FIG. 6A is a flowchart showing the operation of the interface circuit on the MAC side. 図６Ｂは、ＭＡＣからのReadアクセス時における、ＭＡＣ側のインタフェース回路の動作を示すフローチャートである。FIG. 6B is a flowchart illustrating the operation of the interface circuit on the MAC side during read access from the MAC. 図６Ｃは、ＭＡＣからのWriteアクセス時における、ＭＡＣ側のインタフェース回路の動作を示すフローチャートである。FIG. 6C is a flowchart showing the operation of the interface circuit on the MAC side during the write access from the MAC.

以下、図面を参照して本発明の実施形態について説明する。実施形態の構成は例示であり、本発明は実施形態の構成に限定されない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. The configuration of the embodiment is an exemplification, and the present invention is not limited to the configuration of the embodiment.

＜＜全体構成＞＞
図１は、実施形態に係るパケットシェーピング装置が適用されるネットワークシステムの構成例を示す。図１において、計算機システム１は、ＬＡＮ（Local Area Network）２に接続されている。ＬＡＮ２は、通信装置３を介してＷＡＮ（Wide Area Network）４に
接続されている。通信装置３は、例えば、ルータ，レイヤ３スイッチ，ゲートウェイである。ＬＡＮ２は、通信媒体の一例である。 << Overall structure >>
FIG. 1 shows a configuration example of a network system to which a packet shaping device according to an embodiment is applied. In FIG. 1, a computer system 1 is connected to a LAN (Local Area Network) 2. The LAN 2 is connected to a WAN (Wide Area Network) 4 via the communication device 3. The communication device 3 is, for example, a router, a layer 3 switch, or a gateway. LAN 2 is an example of a communication medium.

計算機システム１は、例えば、パーソナルコンピュータ（ＰＣ），ワークステーション（ＷＳ），サーバマシン、ＰＤＵ（Personal Digital Assistant）、スマートフォンのような、汎用又は専用のコンピュータ（情報処理装置）である。 The computer system 1 is a general-purpose or dedicated computer (information processing apparatus) such as a personal computer (PC), a workstation (WS), a server machine, a PDU (Personal Digital Assistant), or a smartphone.

計算機システム１は、バス１０に接続されたＣＰＵ１１，メモリ，ネットワークインタフェースカード（ＮＩＣ）１３を備えており、ＮＩＣ１３は、通信回線を介してＬＡＮ２と接続されている。バス１０は、システムバス，メモリバス，入出力バスを含む。バス１０として、ＰＣＩ（Peripheral Component Interconnect）バスを例示できる。 The computer system 1 includes a CPU 11, a memory, and a network interface card (NIC) 13 connected to a bus 10, and the NIC 13 is connected to the LAN 2 via a communication line. The bus 10 includes a system bus, a memory bus, and an input / output bus. An example of the bus 10 is a PCI (Peripheral Component Interconnect) bus.

バス１０は、入力装置や出力装置のような周辺機器（周辺デバイス）を接続することができる。入力装置は、例えば、キーボードやマウスのようなポインティングデバイスである。出力装置は、ディスプレイ装置やプリンタである。周辺デバイスは、メモリ１２に対する補助記憶装置（図示せず）を含むことができる。補助記憶装置は、例えば、ＨＤＤ（Hard Disk Drive），ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory），フラッシュメモリなどである。 The bus 10 can connect peripheral devices (peripheral devices) such as input devices and output devices. The input device is a pointing device such as a keyboard and a mouse, for example. The output device is a display device or a printer. The peripheral device can include an auxiliary storage device (not shown) for the memory 12. The auxiliary storage device is, for example, an HDD (Hard Disk Drive), an EEPROM (Electrically Erasable Programmable Read-Only Memory), a flash memory, or the like.

メモリ１２は、ＲＡＭ（Random Access Memory）及びＲＯＭ（Read Only Memory）を含む。ＲＯＭは、ＣＰＵ１１によって実行されるＯＳ１４，デバイスドライバ１５（以下、単に“ドライバ１５”と表記），アプリケーションプログラム（以下、単に“アプリケーション”と表記）のような各種のプログラムを記憶する。 The memory 12 includes a RAM (Random Access Memory) and a ROM (Read Only Memory). The ROM stores various programs such as an OS 14 executed by the CPU 11, a device driver 15 (hereinafter simply referred to as “driver 15”), and an application program (hereinafter simply referred to as “application”).

ＯＳ１４は、アプリケーションの実行によって生成されたデータをネットワーク（ＬＡＮ２，ＷＡＮ４）へ送信するためのパケットを生成する。デバイスドライバ１５は、ＮＩＣ１３のような周辺デバイスの操作や制御を司るプログラムである。 The OS 14 generates a packet for transmitting the data generated by executing the application to the network (LAN2, WAN4). The device driver 15 is a program that manages and controls peripheral devices such as the NIC 13.

また、ＲＯＭは、プログラムの実行時に使用されるデータを記憶する。なお、プログラムや、プログラムの実行時に使用されるデータは、上述した補助記憶装置にて記憶することもできる。ＲＡＭは、ＣＰＵ１１の作業領域として使用される。ＲＡＭの記憶領域の一部は、ＣＰＵ１１によって生成されたパケットデータを一時的に格納しておくバッファ領域として使用される。 The ROM stores data used when the program is executed. The program and data used when the program is executed can be stored in the auxiliary storage device described above. The RAM is used as a work area for the CPU 11. A part of the storage area of the RAM is used as a buffer area for temporarily storing packet data generated by the CPU 11.

ＣＰＵ１１は、アプリケーションの実行を通じて送信対象のデータを生成する。また、ＣＰＵ１１は、ＯＳ１４の実行を通じて、生成されたデータを含むパケット（パケットデータ）を生成する。さらに、ＣＰＵ１１は、ドライバ１５の実行を通じて、パケットデータ及びパケットデータの制御情報をＮＩＣ１３へバス１０を介して転送する。 The CPU 11 generates data to be transmitted through execution of the application. Further, the CPU 11 generates a packet (packet data) including the generated data through the execution of the OS 14. Further, the CPU 11 transfers the packet data and the control information of the packet data to the NIC 13 through the bus 10 through the execution of the driver 15.

ＮＩＣ１３は、ネットワークデバイス、或いはネットワークインタフェースアダプタと呼ばれる、ネットワークとのインタフェース機能を司る装置（デバイス）である。ＮＩＣ１３は、ドライバ１５の実行によってＣＰＵ１１からバス１０を介して受け取るパケットデータの制御情報（送信パケットの制御情報：以下、“送信パケット情報”と表記）に従ってパケットの送信処理を行う。 The NIC 13 is a device (device) that manages an interface function with a network, called a network device or a network interface adapter. The NIC 13 performs packet transmission processing in accordance with packet data control information (transmission packet control information: hereinafter referred to as “transmission packet information”) received from the CPU 11 via the bus 10 by the execution of the driver 15.

＜＜ＮＩＣの構成＞＞
図２は、ＮＩＣ１３の構成例を示す。ＮＩＣ１３は、ＰＨＹ(Physical Layer Chip)１
３１と、ＭＡＣ（Media Access Controller）１３２と、パケットシェーピング装置（シ
ェーピング回路）１３０と、コネクタ１３４と、コネクタ１３５とを備える。 << Configuration of NIC >>
FIG. 2 shows a configuration example of the NIC 13. The NIC 13 is a PHY (Physical Layer Chip) 1
31, a MAC (Media Access Controller) 132, a packet shaping device (shaping circuit) 130, a connector 134, and a connector 135.

コネクタ１３４は、ＬＡＮケーブルのような通信ケーブルとの接続のためのコネクタである。但し、計算機システム１が無線ＬＡＮと接続される場合には、ＮＩＣ１３は、無線
ＬＡＮのアクセスポイントとの無線接続のためのＲＦ（Radio Frequency）回路及びアン
テナを備えることができる。 The connector 134 is a connector for connection with a communication cable such as a LAN cable. However, when the computer system 1 is connected to a wireless LAN, the NIC 13 can include an RF (Radio Frequency) circuit and an antenna for wireless connection with an access point of the wireless LAN.

コネクタ１３５は、バス１０側のコネクタ１０Ａと接続される。コネクタ１３５とコネクタ１０Ａとの接続によって、ＮＩＣ１３は、ＣＰＵ１１及びメモリ１２とバス１０を介して電気的に接続された状態となる。 The connector 135 is connected to the connector 10A on the bus 10 side. By connecting the connector 135 and the connector 10 </ b> A, the NIC 13 is electrically connected to the CPU 11 and the memory 12 via the bus 10.

ＰＨＹチップ１３１は、パケットに対する物理層の処理（例えば、論理信号と電気信号との変換）を司る電子回路チップである。ＭＡＣ１３２は、データリンク層（レイヤ２）とドライバ１５（ＣＰＵ１１によるドライバ１５の実行による機能）との協調動作を行い、パケットの送信処理を行う。ＰＨＹ１３１，ＭＡＣ１３２は、例えば、特定用途向け集積回路（ＡＳＩＣ：Application Specific Integrated Circuit）によって実装される。
もっとも、ＰＨＹ１３１，ＭＡＣ１３２は、汎用の電気・電子回路（ＩＣ、ＬＳＩ）や、ＦＰＧＡ（Field Programmable Gate Array）の組合せによって実装することもできる。 The PHY chip 131 is an electronic circuit chip that manages physical layer processing (for example, conversion between a logic signal and an electric signal) for a packet. The MAC 132 performs a cooperative operation between the data link layer (layer 2) and the driver 15 (function by the execution of the driver 15 by the CPU 11), and performs packet transmission processing. The PHY 131 and the MAC 132 are mounted by, for example, an application specific integrated circuit (ASIC).
However, the PHY 131 and the MAC 132 can also be mounted by a combination of general-purpose electric / electronic circuits (IC, LSI) or FPGA (Field Programmable Gate Array).

パケットシェーピング装置１３０は、ドライバ１５（ＣＰＵ１１によるドライバ１５の実行による機能）と、ＭＡＣ１３２との間に介在し、本来、ドライバ１５（ＣＰＵ１１）とＭＡＣ１３２との間でやりとりされる送信パケット情報の受け渡しを制御する。すなわち、パケットシェーピング装置１３０は、ＭＡＣ１３２に対する送信パケット情報の供給間隔を制御することによって、ＮＩＣ１３からネットワーク（ＬＡＮ２）へ送出されるパケットの送出間隔を調整する。ＣＰＵ１１は、第１の回路の一例であり、ＭＡＣ１３２は、第２の回路の一例である。 The packet shaping device 130 is interposed between the driver 15 (function by the execution of the driver 15 by the CPU 11) and the MAC 132, and originally exchanges transmission packet information exchanged between the driver 15 (CPU 11) and the MAC 132. Control. That is, the packet shaping device 130 adjusts the transmission interval of packets transmitted from the NIC 13 to the network (LAN 2) by controlling the supply interval of transmission packet information to the MAC 132. The CPU 11 is an example of a first circuit, and the MAC 132 is an example of a second circuit.

ここに、ドライバ１５（ＣＰＵ１１）とＭＡＣ１３２との間の送信パケット情報の受け渡しは、“送信ディスクリプタ”と呼ばれる（単にディスクリプタとも呼ばれる）データ構造を介して行われる。図３は、送信ディスクリプタのデータ構造例を示す。ＣＰＵ１１は、メモリ１２のバッファ領域に格納されるパケットデータに対応する送信ディスクリプタ２０を生成（発行）する。 Here, transmission / reception of transmission packet information between the driver 15 (CPU 11) and the MAC 132 is performed via a data structure called “transmission descriptor” (also simply called a descriptor). FIG. 3 shows an example of the data structure of the transmission descriptor. The CPU 11 generates (issues) a transmission descriptor 20 corresponding to the packet data stored in the buffer area of the memory 12.

図３において、送信ディスクリプタ２０は、バッファ領域に格納されたパケットデータへのポインタの格納領域２１と、パケットのサイズ情報が格納される格納領域２２とを有する。また、送信ディスクリプタ２０は、パケットに対する処理内容（出力設定）が記述される格納領域２３と、送信ディスクリプタ２０に対するアクセス権を示すＯＷＮビットの格納領域２４とを有する。さらに、送信ディスクリプタ２０は、パケットの出力結果及び統計情報の格納領域２５を有する。 In FIG. 3, the transmission descriptor 20 has a storage area 21 for pointers to packet data stored in the buffer area, and a storage area 22 for storing packet size information. The transmission descriptor 20 has a storage area 23 in which processing contents (output setting) for the packet are described, and a storage area 24 with an OWN bit indicating an access right to the transmission descriptor 20. Further, the transmission descriptor 20 has a packet output result and statistical information storage area 25.

複数の格納領域のうち、格納領域２１〜２４に格納される情報（ポインタ、サイズ、出力設定など）は、ドライバ１５（ＣＰＵ１１）によって設定される。これに対し、格納領域２５に格納される情報（出力結果、統計情報）は、ＭＡＣ１３２によって設定される。 Of the plurality of storage areas, information (pointer, size, output setting, etc.) stored in the storage areas 21 to 24 is set by the driver 15 (CPU 11). On the other hand, information (output result, statistical information) stored in the storage area 25 is set by the MAC 132.

送信ディスクリプタ２０は、パケット毎に生成される。もっとも、一つのパケットデータに対して複数の送信ディスクリプタ２０が生成されることもある。 The transmission descriptor 20 is generated for each packet. However, a plurality of transmission descriptors 20 may be generated for one packet data.

ＯＷＮビットは、送信ディスクリプタ２０に対するアクセス権がドライバ１５（ＣＰＵ１１）とＭＡＣ１３２とのどちらにあるかを規定する。すなわち、ＯＷＮビットが“０”のとき、送信ディスクリプタ２０へのアクセス権をドライバ１５（ＣＰＵ１１）が有すること（ＭＡＣ１３２はアクセス不可）を意味する。これに対し、ＯＷＮビットが“１”であれば、送信ディスクリプタ２０へのアクセス権をＭＡＣ１３２が有すること（ドライバ１５（ＣＰＵ１１）はアクセス不可）を示す。ＯＷＮビットは、“パケットの送信処理の許可又は禁止を示す情報”の一例である。 The OWN bit defines whether the access right to the transmission descriptor 20 is in the driver 15 (CPU 11) or the MAC 132. That is, when the OWN bit is “0”, it means that the driver 15 (CPU 11) has the right to access the transmission descriptor 20 (the MAC 132 cannot be accessed). On the other hand, if the OWN bit is “1”, it indicates that the MAC 132 has the right to access the transmission descriptor 20 (the driver 15 (CPU 11) cannot access). The OWN bit is an example of “information indicating permission or prohibition of packet transmission processing”.

本実施形態では、送信ディスクリプタ２０の記憶領域は、パケットシェーピング装置１３０に設けられる。パケットシェーピング装置１３０は、ドライバ１５（ＣＰＵ１１）から受け取る送信ディスクリプタ２０のＯＷＮビットの値を適宜のタイミングで“１”に設定し、ＭＡＣ１３２へ供給する。 In the present embodiment, the storage area of the transmission descriptor 20 is provided in the packet shaping device 130. The packet shaping device 130 sets the value of the OWN bit of the transmission descriptor 20 received from the driver 15 (CPU 11) to “1” at an appropriate timing, and supplies it to the MAC 132.

ＭＡＣ１３２は、ＯＷＮビット“１”が設定された送信ディスクリプタ２０を受け取った場合には、送信ディスクリプタ２０に設定された情報を用いてパケットの送信処理を行う。このとき、送信ディスクリプタ２０に含まれるポインタを用いて、バッファ領域に格納されたパケットデータにアクセスする。送信処理の終了に伴い、ＭＡＣ１３２は、送信処理の結果や統計情報を送信ディスクリプタ２０の格納領域２５に格納する。その後、送信ディスクリプタ２０は、パケットシェーピング装置１３０の記憶領域に格納され、ドライバ１５（ＣＰＵ１１）によって回収される。なお、ＭＡＣ１３２での送信処理を経たパケットは、ＰＨＹ１３１による処理を経てＬＡＮ２へ送出される。 When the MAC 132 receives the transmission descriptor 20 in which the OWN bit “1” is set, the MAC 132 performs packet transmission processing using the information set in the transmission descriptor 20. At this time, the packet data stored in the buffer area is accessed using the pointer included in the transmission descriptor 20. With the end of the transmission process, the MAC 132 stores the result of the transmission process and statistical information in the storage area 25 of the transmission descriptor 20. Thereafter, the transmission descriptor 20 is stored in the storage area of the packet shaping device 130 and is collected by the driver 15 (CPU 11). A packet that has undergone transmission processing at the MAC 132 is sent to the LAN 2 through processing by the PHY 131.

ＭＡＣ１３２は、ＯＷＮビット“１”が設定された送信ディスクリプタ２０に対する送信処理を行い、ＯＷＮビット“０”が設定された送信ディスクリプタ２０に対しては送信処理を行わない。パケットシェーピング装置１３０は、ドライバ１５（ＣＰＵ１１）から受け取る送信ディスクリプタ２０のＯＷＮビットが“１”に設定されるタイミングを制御する。これによって、ＭＡＣ１３２の送信パケットの処理間隔、すなわち送信パケットの出力の間隔が制御される。送信パケットの出力の間隔制御を「パケットシェーピング」と呼ぶ。 The MAC 132 performs transmission processing for the transmission descriptor 20 in which the OWN bit “1” is set, and does not perform transmission processing for the transmission descriptor 20 in which the OWN bit “0” is set. The packet shaping device 130 controls the timing at which the OWN bit of the transmission descriptor 20 received from the driver 15 (CPU 11) is set to “1”. Thereby, the processing interval of the transmission packet of the MAC 132, that is, the transmission packet output interval is controlled. The transmission packet output interval control is called “packet shaping”.

＜＜パケットシェーピング装置の構成＞＞
前提として、送信ディスクリプタ２０を用いた一般的なドライバ１５（ＣＰＵ１１）とＭＡＣ１３２とのやりとりについて説明する。一般に、複数の送信ディスクリプタ２０を格納する記憶領域（“ディスクリプタ記憶領域”と称する）は、メモリ１２のようなメモリ上に作成され、ドライバ１５（ＣＰＵ１１）とＭＡＣ１３２との間で共用される。 << Configuration of packet shaping device >>
As a premise, the exchange between the general driver 15 (CPU 11) and the MAC 132 using the transmission descriptor 20 will be described. In general, a storage area for storing a plurality of transmission descriptors 20 (referred to as “descriptor storage area”) is created on a memory such as the memory 12 and is shared between the driver 15 (CPU 11) and the MAC 132.

すなわち、ドライバ１５（ＣＰＵ１１）によるメモリアクセス（送信ディスクリプタ２０の書き込み（Write）要求）により、送信ディスクリプタ２０がディスクリプタ記憶領
域に書き込まれる。ディスクリプタ記憶領域は、一般にＦＩＦＯ（リングバッファ）構造を有し、複数の送信ディスクリプタ２０は、書き込み順でディスクリプタ記憶領域に蓄積される。 That is, the transmission descriptor 20 is written to the descriptor storage area by a memory access (write request for writing the transmission descriptor 20) by the driver 15 (CPU 11). The descriptor storage area generally has a FIFO (ring buffer) structure, and a plurality of transmission descriptors 20 are accumulated in the descriptor storage area in the order of writing.

一方、ＭＡＣ１３２は、ディスクリプタ記憶領域に対するメモリアクセス（読み出し（Read）要求）によって、ディスクリプタ記憶領域の先頭に格納された、ＯＷＮビット“１”を有する送信ディスクリプタ２０を読み出し、送信ディスクリプタ２０の内容に従った送信処理を行う。送信処理に使用された送信ディスクリプタ２０は、ＭＡＣ１３２のメモリアクセス（書き込み（Write）要求）によってディスクリプタ記憶領域に書き込まれる
。そして、ドライバ１５（ＣＰＵ１１）からのメモリアクセス（読み出し（Read）要求）によって、ディスクリプタ記憶領域から送信ディスクリプタ２０が回収される。 On the other hand, the MAC 132 reads the transmission descriptor 20 having the OWN bit “1” stored at the head of the descriptor storage area by a memory access (read request) to the descriptor storage area, and follows the contents of the transmission descriptor 20. Perform the transmission process. The transmission descriptor 20 used for the transmission process is written into the descriptor storage area by the MAC 132 memory access (write request). Then, the transmission descriptor 20 is collected from the descriptor storage area by a memory access (read request) from the driver 15 (CPU 11).

パケットシェーピング装置１３０は、上述した送信ディスクリプタ２０のディスクリプタ記憶領域として機能する。すなわち、ドライバ１５（ＣＰＵ１１）及びＭＡＣ１３２から見て、パケットシェーピング装置１３０は、上述したディスクリプタ記憶領域のように見えるように動作する。 The packet shaping device 130 functions as a descriptor storage area of the transmission descriptor 20 described above. That is, when viewed from the driver 15 (CPU 11) and the MAC 132, the packet shaping device 130 operates to look like the descriptor storage area described above.

図４は、パケットシェーピング装置１３０の構成例を示す。パケットシェーピング装置１３０は、電気・電子回路，ＩＣ，ＬＳＩ，ＡＳＩＣの組合せで実現することができる。
もっとも、パケットシェーピング装置１３０は、ハードウェアＦＩＦＯを内蔵したＦＰＧＡで実現するのが、製造容易性、製造コストの観点から好ましい。 FIG. 4 shows a configuration example of the packet shaping device 130. The packet shaping device 130 can be realized by a combination of an electric / electronic circuit, IC, LSI, and ASIC.
However, it is preferable that the packet shaping device 130 is realized by an FPGA with a built-in hardware FIFO from the viewpoint of manufacturing ease and manufacturing cost.

図４において、パケットシェーピング装置１３０は、ドライバ側のインタフェース回路３１と、出力ＦＩＦＯ３２と、回収ＦＩＦＯ３３と、ＭＡＣ側のインタフェース回路３４と、を備えている。インタフェース回路３４は、ディスクリプタレジスタ３５と、出力帯域の記憶領域である出力帯域レジスタ３６と、次回出力時刻の記憶領域である次回出力時刻レジスタ３７と、現在時刻の記憶領域である現在時刻レジスタ３８とを有している。 4, the packet shaping device 130 includes a driver-side interface circuit 31, an output FIFO 32, a recovery FIFO 33, and a MAC-side interface circuit 34. The interface circuit 34 includes a descriptor register 35, an output band register 36 that is a storage area for the output band, a next output time register 37 that is a storage area for the next output time, and a current time register 38 that is a storage area for the current time. have.

ドライバ側のインタフェース回路３１は、ドライバ１５（ＣＰＵ１１）とバス１０を介して接続される。バス１０は、アドレスバス，データバス，制御バス（制御線）を含んでおり、インタフェース回路３１は、アドレスバスからのアドレス情報、データバスからのデータ，制御バスからの制御信号を受け取る。制御信号は、少なくとも読み出し（Read）要求及び書き込み（Write）要求を含む。 The driver side interface circuit 31 is connected to the driver 15 (CPU 11) via the bus 10. The bus 10 includes an address bus, a data bus, and a control bus (control line), and the interface circuit 31 receives address information from the address bus, data from the data bus, and control signals from the control bus. The control signal includes at least a read request and a write request.

出力ＦＩＦＯ３２及び回収ＦＩＦＯ３３は、ディスクリプタ記憶領域として機能する。出力ＦＩＦＯ３２及び回収ＦＩＦＯ３３は、データバスを介してやりとりするデータのサイズに応じたサイズでメモリマップされ、通常のメモリアクセスと同様に、ドライバ１５（ＣＰＵ１１）及びＭＡＣ１３２がアクセスすることができる。すなわち、ドライバ１５に対し、送信ディスクリプタの書き込み時には出力ＦＩＦＯ３２のアドレスを指定し、送信ディスクリプタの回収時には回収ＦＩＦＯ３３のアドレスを指定するような設定が予め施される。出力ＦＩＦＯ３２はバッファの一例である。 The output FIFO 32 and the recovery FIFO 33 function as a descriptor storage area. The output FIFO 32 and the recovery FIFO 33 are memory-mapped with a size corresponding to the size of data exchanged via the data bus, and can be accessed by the driver 15 (CPU 11) and the MAC 132 in the same way as normal memory access. That is, the driver 15 is set in advance so that the address of the output FIFO 32 is designated when the transmission descriptor is written, and the address of the recovery FIFO 33 is designated when the transmission descriptor is collected. The output FIFO 32 is an example of a buffer.

出力ＦＩＦＯ３２には、ドライバ１５（ＣＰＵ１１）側から供給される送信ディスクリプタ２０を到着順で格納する。回収ＦＩＦＯ３３は、ＭＡＣ１３２による送信処理が終了したパケットに係る送信ディスクリプタ２０（以下、送信済みの送信ディスクリプタ２０を“送信済みディスクリプタ２０Ａ”と表記する）が格納される。 In the output FIFO 32, the transmission descriptor 20 supplied from the driver 15 (CPU 11) side is stored in the order of arrival. The collection FIFO 33 stores a transmission descriptor 20 related to a packet for which transmission processing by the MAC 132 has been completed (hereinafter, the transmitted transmission descriptor 20 is referred to as “transmitted descriptor 20A”).

出力ＦＩＦＯ３２、回収ＦＩＦＯ３３の各データ幅は、送信ディスクリプタ２０のサイズと同一にするのが好ましい。また、出力ＦＩＦＯ３２及び回収ＦＩＦＯ３３の双方の深さ（ＦＩＦＯ長）は同一に設定され、ＦＩＦＯ３２及び３３の深さがドライバ１５のディスクリプタバッファ長パラメータに設定される構成を採用することができる。ドライバ１５（ＣＰＵ１１）は、ディスクリプタバッファ長パラメータに従って、ＦＩＦＯがオーバーフローしないように、ＮＩＣ１３へ送る送信ディスクリプタ２０の数を制限する。従って、出力ＦＩＦＯ３２及び回収ＦＩＦＯ３３に蓄積される送信ディスクリプタ２０及び送信済みディスクリプタ２０Ａの総数は、出力ＦＩＦＯ３２又は回収ＦＩＦＯ３３の長さ以下となる。これによって、一方のＦＩＦＯがフルになることが抑えられる。 Each data width of the output FIFO 32 and the recovery FIFO 33 is preferably the same as the size of the transmission descriptor 20. Further, the depth (FIFO length) of both the output FIFO 32 and the recovery FIFO 33 can be set to be the same, and the depth of the FIFOs 32 and 33 can be set as the descriptor buffer length parameter of the driver 15. The driver 15 (CPU 11) limits the number of transmission descriptors 20 to be sent to the NIC 13 according to the descriptor buffer length parameter so that the FIFO does not overflow. Accordingly, the total number of transmission descriptors 20 and transmitted descriptors 20A accumulated in the output FIFO 32 and the recovery FIFO 33 is equal to or less than the length of the output FIFO 32 or the recovery FIFO 33. This prevents one of the FIFOs from becoming full.

インタフェース回路３１は、ドライバ１５（ＣＰＵ１１）からの書き込み（Write）要
求に対して、ドライバ１５（ＣＰＵ１１）側から受け取る送信ディスクリプタ２０を出力ＦＩＦＯ３２に入力する。これに対し、インタフェース回路３１は、ドライバ１５（ＣＰＵ１１）からの読み出し（Read）要求に対して、回収ＦＩＦＯ３３の先頭に格納された送信済みディスクリプタ２０Ａの内容を、ＯＷＮビットを除いて出力する。このとき、インタフェース回路３１は、独自に作成したＯＷＮビットを、本来のＯＷＮビットの代わりに出力する。 In response to a write request from the driver 15 (CPU 11), the interface circuit 31 inputs the transmission descriptor 20 received from the driver 15 (CPU 11) side to the output FIFO 32. In response to this, the interface circuit 31 outputs the content of the transmitted descriptor 20A stored at the head of the recovery FIFO 33, excluding the OWN bit, in response to a read request from the driver 15 (CPU 11). At this time, the interface circuit 31 outputs the uniquely created OWN bit instead of the original OWN bit.

ＭＡＣ側のインタフェース回路３４は、ＭＡＣ１３２との間で、アドレス，データ，制御信号（Read命令、Write）命令のやりとりを行う。インタフェース回路３４に含まれる
ディスクリプタレジスタ３５は、出力ＦＩＦＯ３２の先頭に格納された送信ディスクリプタ２０を記憶する。但し、ディスクリプタレジスタ３５への送信ディスクリプタの書き込
みに際し、この時点で送信ディスクリプタ２０に設定されているＯＷＮビット２４の値は、ディスクリプタレジスタ３５に反映（コピー）されない。換言すれば、ディスクリプタレジスタ３５への書き込み時点におけるＯＷＮビット２４の値は“０”に設定される。 The interface circuit 34 on the MAC side exchanges address, data, and control signal (Read command, Write) command with the MAC 132. The descriptor register 35 included in the interface circuit 34 stores the transmission descriptor 20 stored at the head of the output FIFO 32. However, when the transmission descriptor is written into the descriptor register 35, the value of the OWN bit 24 set in the transmission descriptor 20 at this time is not reflected (copied) in the descriptor register 35. In other words, the value of the OWN bit 24 at the time of writing to the descriptor register 35 is set to “0”.

ディスクリプタレジスタ３５，出力帯域レジスタ３６，次回出力時刻レジスタ３７，現在時刻レジスタ３８は、レジスタ回路、或いは、メモリを用いて形成される。出力帯域レジスタ３６は、パケットの送信間隔を規定する情報である、出力帯域の情報を記憶する。出力帯域の情報は、外部からユーザ又はオペレータによって所望の値が書き込まれる。或いは、予め設定された出力帯域が書き込まれたメモリがセットされる。出力帯域は、ＬＡＮ２の通信速度に応じて決定される。ＬＡＮ２は、パケットが送出される通信媒体の一例である。 The descriptor register 35, the output bandwidth register 36, the next output time register 37, and the current time register 38 are formed using a register circuit or a memory. The output bandwidth register 36 stores information on the output bandwidth, which is information defining the packet transmission interval. As the output band information, a desired value is written from the outside by a user or an operator. Alternatively, a memory in which a preset output band is written is set. The output band is determined according to the communication speed of LAN2. LAN 2 is an example of a communication medium to which a packet is transmitted.

現在時刻レジスタ３８は、例えば、バス１０から計算機システム１のクロック供給を受けて、クロックを用いた現在時刻が格納される。もっとも、現在時刻レジスタ３８を構成する記憶領域の代わりに、現在時刻を計時する時計が配置されても良い。また、現在時刻レジスタ３８はカウンタ回路を用いて形成することもできる。 For example, the current time register 38 receives the clock supply of the computer system 1 from the bus 10 and stores the current time using the clock. Of course, instead of the storage area constituting the current time register 38, a clock for counting the current time may be arranged. The current time register 38 can also be formed using a counter circuit.

次回出力時刻レジスタ３７は、次回出力時刻、即ちディスクリプタレジスタ３５に格納された送信ディスクリプタ２０のアクセス権をＭＡＣ１３２に渡すことを許可する（ＭＡＣ１３２に送信処理を許可する）時刻が格納される、次回出力時刻は、出力帯域レジスタ３６に格納された出力帯域及びパケットサイズ（予め設定されている）から求められるパケットの送信間隔と、現在時刻レジスタ３８に格納された現在時刻とに基づき算出される。次回出力時刻は、所定の出力時刻の一例である。出力帯域の代わりに、パケットの送出間隔を示す情報が格納され、送出間隔に従って次回出力時刻が算出される構成を採用しても良い。 The next output time register 37 stores the next output time, that is, the time when the access right of the transmission descriptor 20 stored in the descriptor register 35 is permitted to be passed to the MAC 132 (the MAC 132 is permitted to perform transmission processing). The time is calculated based on the packet transmission interval obtained from the output bandwidth and the packet size (preset) stored in the output bandwidth register 36 and the current time stored in the current time register 38. The next output time is an example of a predetermined output time. Instead of the output bandwidth, information indicating the packet transmission interval may be stored, and the next output time may be calculated according to the transmission interval.

インタフェース回路３４は、現在時刻が次回出力時刻となった場合に、ディスクリプタレジスタ３５に格納された送信ディスクリプタ２０のＯＷＮビットを“１”に設定する。これによって、ＭＡＣ１３２は、ディスクリプタレジスタ３５に格納された送信ディスクリプタ２０に係るパケット送信処理が許可された状態となる。 The interface circuit 34 sets the OWN bit of the transmission descriptor 20 stored in the descriptor register 35 to “1” when the current time becomes the next output time. As a result, the MAC 132 is permitted to perform packet transmission processing related to the transmission descriptor 20 stored in the descriptor register 35.

インタフェース回路３４は、ＭＡＣ１３２からの読み出し（Read）要求に対して、ディスクリプタレジスタ３５に格納された送信ディスクリプタ２０の内容をＭＡＣ１３２に供給する。一方、インタフェース回路３４は、ＭＡＣ１３２からの書き込み（Write）要求
に対して、ＭＡＣ１３２から供給された送信済みディスクリプタ２０Ａの内容をディスクリプタレジスタ３５に書き込む。送信済みディスクリプタ２０Ａは、回収ＦＩＦＯ３３に書き込まれる。 In response to a read request from the MAC 132, the interface circuit 34 supplies the content of the transmission descriptor 20 stored in the descriptor register 35 to the MAC 132. On the other hand, in response to a write request from the MAC 132, the interface circuit 34 writes the contents of the transmitted descriptor 20A supplied from the MAC 132 into the descriptor register 35. The transmitted descriptor 20A is written in the recovery FIFO 33.

＜＜パケットシェーピング装置の動作例＞＞
次に、図４に示したパケットシェーピング装置の動作例について説明する。図５Ａは、ドライバ１５（ＣＰＵ１１）からのWriteアクセス時におけるインタフェース回路３１の
動作を示すフローチャートである。図５Ｂは、ドライバ１５（ＣＰＵ１１）からのReadアクセス時におけるインタフェース回路３１の動作を示すフローチャートである。 << Operation example of packet shaping device >>
Next, an operation example of the packet shaping device shown in FIG. 4 will be described. FIG. 5A is a flowchart showing the operation of the interface circuit 31 at the time of Write access from the driver 15 (CPU 11). FIG. 5B is a flowchart showing the operation of the interface circuit 31 at the time of Read access from the driver 15 (CPU 11).

図５Ａにおけるステップ（以下“Ｓ”）１では、インタフェース回路３１は、ドライバ１５（ＣＰＵ１１）から、Write要求と、送信ディスクリプタ２０と、送信ディスクリプ
タ２０の書き込み先アドレスとを、バス１０（図１）を介して受け取る。Ｓ２では、インタフェース回路３１は、アドレスに従って、送信ディスクリプタ２０を出力ＦＩＦＯ３２に入力する（書き込む）。 In step (hereinafter “S”) 1 in FIG. 5A, the interface circuit 31 sends a write request, a transmission descriptor 20 and a write destination address of the transmission descriptor 20 from the driver 15 (CPU 11) to the bus 10 (FIG. 1). Receive through. In S2, the interface circuit 31 inputs (writes) the transmission descriptor 20 to the output FIFO 32 according to the address.

図５ＢにおけるＳ０１では、インタフェース回路３１は、ドライバ１５（ＣＰＵ１１）から、Read要求と、読み出しアドレスとを、バス１０（図１）を介して受け取る。Ｓ２では、インタフェース回路３１は、回収ＦＩＦＯ３３が空（empty）か否かを判定する。回
収ＦＩＦＯ３３が空であれば（Ｓ２のＹｅｓ）、インタフェース回路３１は、ＯＷＮビットの値を“１”に設定し、残りの格納領域２１〜２３及び２５については“Don't care”で出力する（Ｓ３）。この場合、ドライバ１５（ＣＰＵ１１）は、特に処理を行わない。 In S01 in FIG. 5B, the interface circuit 31 receives a read request and a read address from the driver 15 (CPU 11) via the bus 10 (FIG. 1). In S2, the interface circuit 31 determines whether or not the recovery FIFO 33 is empty. If the recovery FIFO 33 is empty (Yes in S2), the interface circuit 31 sets the value of the OWN bit to “1”, and outputs the remaining storage areas 21 to 23 and 25 with “Don't care”. (S3). In this case, the driver 15 (CPU 11) does not perform any particular processing.

これに対し、回収ＦＩＦＯ３３が空でない場合には（Ｓ２のＮｏ）、インタフェース回路３１は、回収ＦＩＦＯ３３の先頭に格納された送信済みディスクリプタ２０Ａの内容を読み出し、ＯＷＮビットの値を“０”に設定して出力する。これによって、送信済みディスクリプタ２０Ａがドライバ１５（ＣＰＵ１１）によって回収される。 On the other hand, when the collection FIFO 33 is not empty (No in S2), the interface circuit 31 reads the contents of the transmitted descriptor 20A stored at the head of the collection FIFO 33 and sets the value of the OWN bit to “0”. And output. Thus, the transmitted descriptor 20A is collected by the driver 15 (CPU 11).

図６Ａは、インタフェース回路３４の動作を示すフローチャートである。図６Ａに示す処理は、インタフェース回路３４は、現在時刻レジスタ３８の現在時刻を監視し（Ｓ１１）、現在時刻が次回出力時刻以降となったか否かを判定する（Ｓ１２）。 FIG. 6A is a flowchart showing the operation of the interface circuit 34. In the process shown in FIG. 6A, the interface circuit 34 monitors the current time of the current time register 38 (S11), and determines whether or not the current time is after the next output time (S12).

現在時刻が次回出力時刻以降となっている場合には（Ｓ１２のＹｅｓ）、ＭＡＣ１３２に対する割り込みを入れて、ＭＡＣ１３２による送信処理（ＭＡＣ１３２のディスクリプタアクセス）を開始させる（Ｓ１３）。なお、初期状態の次回出力時刻（次回出力時刻の初期値）として、適宜の値を設定することができる。もっとも、例えば、計算機システム１の起動時の時刻を設定しておくのが好ましい。 If the current time is after the next output time (Yes in S12), an interrupt to the MAC 132 is entered and transmission processing by the MAC 132 (descriptor access of the MAC 132) is started (S13). An appropriate value can be set as the next output time in the initial state (initial value of the next output time). However, for example, it is preferable to set a time when the computer system 1 is started.

図６Ｂは、ＭＡＣ１３２からのReadアクセス時におけるインタフェース回路３４の動作を示すフローチャートである。図６Ｂの処理は、Ｓ１３の割り込み指示に応じて開始される。さらに、図６Ｂの処理は、周期的に開始される。 FIG. 6B is a flowchart showing the operation of the interface circuit 34 at the time of Read access from the MAC 132. The process in FIG. 6B is started in response to the interrupt instruction in S13. Furthermore, the process of FIG. 6B is periodically started.

図６ＢにおけるＳ２１では、インタフェース回路３４は、ＭＡＣ１３２から、Read要求と、読み出しアドレスとを受け取る。 In S <b> 21 in FIG. 6B, the interface circuit 34 receives a read request and a read address from the MAC 132.

Ｓ２２では、インタフェース回路３４は、出力ＦＩＦＯ３２が空（empty）か否かを判
定する。出力ＦＩＦＯ３２が空であれば（Ｓ２２のＹｅｓ）、インタフェース回路３４は、ＯＷＮビットが“０”であり、残りの格納領域が“Don't care”に設定された送信ディスクリプタ２０をＭＡＣ１３２に供給する。この場合、ＭＡＣ１３２は特に処理を行わない。 In S22, the interface circuit 34 determines whether or not the output FIFO 32 is empty. If the output FIFO 32 is empty (Yes in S22), the interface circuit 34 supplies the MAC 132 with the transmission descriptor 20 in which the OWN bit is “0” and the remaining storage area is set to “Don't care”. . In this case, the MAC 132 does not perform any particular processing.

これに対し、出力ＦＩＦＯ３２が空でなければ（Ｓ２２のＮｏ）、インタフェース回路３４は、現在時刻が次回出力時刻より前であるかを判定する（Ｓ２３）。このとき、現在時刻が次回出力時刻より前であれば（Ｓ２３のＹｅｓ）、インタフェース回路３４は、Ｓ２３と同様の処理を行う（Ｓ２５）。この場合にも、ＭＡＣ１３２は、特に処理を行わない。 On the other hand, if the output FIFO 32 is not empty (No in S22), the interface circuit 34 determines whether the current time is before the next output time (S23). At this time, if the current time is before the next output time (Yes in S23), the interface circuit 34 performs the same processing as S23 (S25). Also in this case, the MAC 132 does not perform any particular processing.

これに対し、現在時刻が次回出力時刻以降であれば（Ｓ２３のＮｏ）、インタフェース回路３４は、ディスクリプタレジスタ３５に格納された送信ディスクリプタ２０におけるＯＷＮビットの値を“１”に設定し、ＭＡＣ１３２に供給する（Ｓ２６）。これによって、ＯＷＮビット“１”の送信ディスクリプタ２０をＭＡＣ１３２が受け取り、ＭＡＣ１３２は、送信ディスクリプタ２０の内容に応じた送信処理を実行する。 On the other hand, if the current time is after the next output time (No in S23), the interface circuit 34 sets the value of the OWN bit in the transmission descriptor 20 stored in the descriptor register 35 to “1” and stores it in the MAC 132. Supply (S26). As a result, the MAC 132 receives the transmission descriptor 20 with the OWN bit “1”, and the MAC 132 executes transmission processing according to the content of the transmission descriptor 20.

図６Ｃは、ＭＡＣ１３２からのWriteアクセス時におけるインタフェース回路３４の動
作を示すフローチャートである。Ｓ３１にて、インタフェース回路３４は、ＭＡＣ１３２から送信済みディスクリプタ２０Ａ，書き込み先アドレス，及びWrite要求を受け取る。
送信済みディスクリプタ２０Ａは、ディスクリプタレジスタ３５に格納される。 FIG. 6C is a flowchart showing the operation of the interface circuit 34 at the time of write access from the MAC 132. In S31, the interface circuit 34 receives the transmitted descriptor 20A, the write destination address, and the write request from the MAC 132.
The transmitted descriptor 20A is stored in the descriptor register 35.

Ｓ３２では、インタフェース回路３４は、ディスクリプタレジスタ３５に格納された送信済みディスクリプタ２０ＡのＯＷＮビットが“０”に設定されているかを確認する。ここに、ＯＷＮビットの“０”の設定は、ＭＡＣ１３２とインタフェース回路３４の一方が行うことができる。 In S32, the interface circuit 34 checks whether the OWN bit of the transmitted descriptor 20A stored in the descriptor register 35 is set to “0”. Here, one of the MAC 132 and the interface circuit 34 can set the OWN bit “0”.

ＯＷＮビット“０”が設定されている場合には（Ｓ３２のＹｅｓ）、インタフェース回路３４は、ディスクリプタレジスタ３５の記憶内容を回収ＦＩＦＯ３３に入力する（Ｓ３３）。なお、この時点では、ディスクリプタレジスタ３５の記憶内容の変化はない。 If the OWN bit “0” is set (Yes in S32), the interface circuit 34 inputs the stored contents of the descriptor register 35 to the recovery FIFO 33 (S33). At this time, there is no change in the contents stored in the descriptor register 35.

Ｓ３４では、インタフェース回路３４は、次回出力時刻の算出を行う。例えば、インタフェース回路３４は、以下の式に基づき、次回出力時刻を算出することができる。 In S34, the interface circuit 34 calculates the next output time. For example, the interface circuit 34 can calculate the next output time based on the following equation.

＜式＞次回出力時刻＝（パケットサイズ／出力帯域）＋現在時刻
なお、上記式におけるパケットサイズは、ＬＡＮ２に応じた最大パケットサイズ（ＮｉＣ１３の規格に応じた最大パケットサイズ）を適用しても良く、或いは、出力ＦＩＦＯ３２の先頭に格納された送信ディスクリプタ２０におけるパケットサイズを適用しても良い。 <Expression> Next output time = (packet size / output band) + current time Note that the packet size in the above expression may be the maximum packet size according to LAN2 (maximum packet size according to the NiC13 standard). Alternatively, the packet size in the transmission descriptor 20 stored at the head of the output FIFO 32 may be applied.

Ｓ３５では、出力ＦＩＦＯ３２の先頭に格納された送信ディスクリプタ２０の内容をディスクリプタレジスタ３５に設定する（送信ディスクリプタ２０を移動）。但し、出力ＦＩＦＯ３２において設定されていたＯＷＮビットの値は、ディスクリプタレジスタ３５にて反映されない（“０”又は“１”以外の値に設定される）。 In S35, the content of the transmission descriptor 20 stored at the head of the output FIFO 32 is set in the descriptor register 35 (the transmission descriptor 20 is moved). However, the value of the OWN bit set in the output FIFO 32 is not reflected in the descriptor register 35 (set to a value other than “0” or “1”).

＜実施形態の作用効果＞
実施形態によるパケットシェーピング装置１３０によれば、現在時刻が次回出力時刻以降となるまで、ＭＡＣ１３２によるディスクリプタレジスタ３５に格納された送信ディスクリプタ２０のアクセスが許可されない。したがって、ＭＡＣ１３２によるパケットの送信処理の間隔（即ち、パケットの送出間隔）を、ＬＡＮ２の通信速度（パケットが送出される通信媒体の通信速度）に応じた所望の間隔に設定することができる。これによって、マイクロバーストの発生が抑えられ、通信装置３のバッファがオーバーフローし、パケットロストが抑えられる。 <Effects of Embodiment>
According to the packet shaping device 130 according to the embodiment, access of the transmission descriptor 20 stored in the descriptor register 35 by the MAC 132 is not permitted until the current time is after the next output time. Therefore, the interval of packet transmission processing by the MAC 132 (that is, the packet transmission interval) can be set to a desired interval according to the communication speed of the LAN 2 (communication speed of the communication medium to which the packet is transmitted). As a result, the occurrence of microburst is suppressed, the buffer of the communication device 3 overflows, and packet loss is suppressed.

また、実施形態によれば、送信ディスクリプタ２０のデータ構造には改変を加えない。このため、ＭＡＣを含むネットワークデバイスとして、送信ディスクリプタ対応の既存のネットワークデバイスＬＳＩを適用することができる。従って、新規なネットワークデバイスＬＳＩを開発する場合に比べて、開発及び製造コストを抑えることができる。 Further, according to the embodiment, the data structure of the transmission descriptor 20 is not modified. For this reason, the existing network device LSI corresponding to the transmission descriptor can be applied as the network device including the MAC. Therefore, development and manufacturing costs can be reduced compared to the case where a new network device LSI is developed.

また、パケットシェーピング装置１３０は、ＦＰＧＡを用いて実装することができる。このため、パケットシェーピング装置１３０の製造コストを抑えることができる。さらに、ソフトウェアに関しても、ドライバ１５に対する部分的な改変で、パケットシェーピング装置の実装が可能となる。ドライバ１５の改変は、送信ディスクリプタ２０の書き込み先として、計算機システム１のメモリ１２ではなく出力ＦＩＦＯ３２を指定することに限定されている。このため、オリジナルのドライバが更新されても、パケットシェーピング装置１３０対応のドライバ１５を短時間で作成することができる。従って、例えば、セキュリティ問題によりドライバが更新された場合に、更新されたオリジナルのドライバにわずかな改変を加えることで、セキュリティ問題が解決した新たなドライバを短時間で供給することが可能となる。 Further, the packet shaping device 130 can be implemented using FPGA. For this reason, the manufacturing cost of the packet shaping apparatus 130 can be held down. Further, with regard to software, a packet shaping device can be implemented by partial modification to the driver 15. The modification of the driver 15 is limited to designating the output FIFO 32 instead of the memory 12 of the computer system 1 as the write destination of the transmission descriptor 20. Therefore, even if the original driver is updated, the driver 15 corresponding to the packet shaping device 130 can be created in a short time. Therefore, for example, when a driver is updated due to a security problem, a new driver in which the security problem is solved can be supplied in a short time by making a slight modification to the updated original driver.

さらに、ソフトウェアの改変は、ＯＳのドライバ部分に限られるため、改変によってＯＳ本体のベンダによるサポートが無効にならない。このことは、顧客のＯＳサポートをＯＳのベンダに委ねることができることを意味する。これによって、ＯＳのサポートに係るコストを削減することができる。 Furthermore, since the modification of the software is limited to the driver part of the OS, the modification does not invalidate the support by the vendor of the OS body. This means that the customer's OS support can be delegated to the OS vendor. As a result, the cost associated with OS support can be reduced.

＜変形例＞
なお、本実施形態では、パケットシェーピング装置１３０がＮＩＣ１３に実装された例について示したが、計算機システム１のメイン基板（マザーボード）に実装されても良い。要は、ドライバ１５（ＣＰＵ１１）からの送信ディスクリプタ２０（ＯＷＮビット“１”）をＭＡＣに供給するタイミングを、通信媒体の通信速度（出力帯域）に応じて調整できるようになっていれば良い。 <Modification>
In the present embodiment, an example in which the packet shaping device 130 is mounted on the NIC 13 has been described. However, the packet shaping device 130 may be mounted on the main board (mother board) of the computer system 1. In short, it is only necessary to be able to adjust the timing at which the transmission descriptor 20 (OWN bit “1”) from the driver 15 (CPU 11) is supplied to the MAC according to the communication speed (output band) of the communication medium.

また、パケットシェーピング装置１３０がプロセッサ（制御装置）及びメモリを含み、上述した各フローチャートに示した処理が、プロセッサのプログラム実行によるソフトウェア処理によって実現されるようにしても良い。 Further, the packet shaping device 130 may include a processor (control device) and a memory, and the processing shown in each flowchart described above may be realized by software processing by executing a program of the processor.

＜その他＞
上述した実施形態は、以下の付記を開示する。付記は適宜組み合わせることができる。 <Others>
The embodiment described above discloses the following supplementary notes. Appendices can be combined as appropriate.

（付記１）
パケットの情報と、パケットの送信処理の許可又は禁止を示す情報とを含むディスクリプタを一時的に格納するバッファと、
パケットが送出される通信媒体の通信速度に応じて、前記バッファに格納された前記ディスクリプタに関して前記送信処理の許可を示す情報を設定するタイミングを調整する調整回路とを含み、
前記ディスクリプタを生成する第１の回路と、前記送信処理の許可を示す情報が設定されたディスクリプタに基づく送信処理を行う第２の回路との間に配置される、
パケットシェーピング装置。 (Appendix 1)
A buffer for temporarily storing a descriptor including packet information and information indicating permission or prohibition of packet transmission processing;
An adjustment circuit that adjusts a timing for setting information indicating permission of the transmission processing for the descriptor stored in the buffer according to a communication speed of a communication medium to which a packet is transmitted;
Arranged between a first circuit that generates the descriptor and a second circuit that performs transmission processing based on the descriptor in which information indicating permission of the transmission processing is set;
Packet shaping device.

（付記２）
前記調整回路は、現在時刻が所定の出力時刻以降になった場合に、前記ディスクリプタに前記送信処理の許可を示す情報を設定する
付記１に記載のパケットシェーピング装置。 (Appendix 2)
The packet shaping device according to appendix 1, wherein the adjustment circuit sets information indicating permission of the transmission processing in the descriptor when a current time is after a predetermined output time.

（付記３）
前記調整回路は、現在時刻と、パケットサイズと、出力帯域とに基づいて次回出力時刻を算出する
付記２に記載のパケットシェーピング装置。 (Appendix 3)
The packet shaping device according to appendix 2, wherein the adjustment circuit calculates a next output time based on a current time, a packet size, and an output band.

（付記４）
第１の回路で生成された、パケットの情報と、パケットの送信処理の許可又は禁止を示す情報とを含むディスクリプタを一時的に格納するバッファと、
前記バッファに格納された前記ディスクリプタに対して、前記送信処理の許可を示す情報を設定するタイミングを調整する調整回路と、
前記送信処理の許可を示す情報が設定されたディスクリプタに基づく送信処理を行う第２の回路と
を含むネットワークインタフェースカード。 (Appendix 4)
A buffer that temporarily stores a descriptor generated by the first circuit and including a packet information and information indicating permission or prohibition of packet transmission processing;
An adjustment circuit that adjusts the timing for setting information indicating permission of the transmission processing for the descriptor stored in the buffer;
A network interface card including a second circuit that performs transmission processing based on a descriptor in which information indicating permission of the transmission processing is set.

（付記５）
第１の回路で生成された、パケットの情報と、パケットの送信処理の許可又は禁止を示
す情報とを含むディスクリプタを生成する第１の回路と、
前記第１の回路で生成された、パケットの情報と、パケットの送信処理の許可又は禁止を示す情報とを含むディスクリプタを一時的に格納するバッファ，及び前記バッファに格納された前記ディスクリプタに対して、前記送信処理の許可を示す情報を設定するタイミングを調整する調整回路を含むパケットシェーピング装置と、
前記送信処理の許可を示す情報が設定されたディスクリプタに基づく送信処理を行う第２の回路と
を含む情報処理装置。 (Appendix 5)
A first circuit that generates a descriptor including packet information and information indicating permission or prohibition of packet transmission processing generated by the first circuit;
A buffer that temporarily stores a descriptor including packet information and information indicating permission or prohibition of packet transmission processing generated by the first circuit, and the descriptor stored in the buffer A packet shaping device including an adjustment circuit that adjusts timing for setting information indicating permission of the transmission processing;
And a second circuit that performs transmission processing based on a descriptor in which information indicating permission of the transmission processing is set.

（付記６）
パケットの情報と、パケットの送信処理の許可又は禁止を示す情報とを含むディスクリプタを発行する第１の回路と、前記送信処理の許可を示す情報を含むディスクリプタに基づいてパケットの送信処理を行う第２の回路との間に配置されるパケットシェーピング装置において、
前記第１の回路で生成された前記ディスクリプタをバッファに格納し、
パケットが送出される通信媒体の通信速度に応じて、前記バッファに格納された前記ディスクリプタに関して前記送信処理の許可を示す情報を設定するタイミングを調整する
ことを含むパケット送信間隔調整方法。 (Appendix 6)
A first circuit that issues a descriptor including packet information and information indicating permission or prohibition of packet transmission processing; and a first circuit that performs packet transmission processing based on the descriptor including information indicating permission of the transmission processing. In the packet shaping device arranged between the two circuits,
Storing the descriptor generated by the first circuit in a buffer;
A packet transmission interval adjustment method including adjusting a timing for setting information indicating permission of the transmission processing for the descriptor stored in the buffer according to a communication speed of a communication medium to which a packet is transmitted.

１・・・計算機システム（情報処理装置）
２・・・ＬＡＮ（通信媒体）
１０・・・バス
１１・・・ＣＰＵ（第１の回路）
１２・・・メモリ
１３・・・ネットワークインタフェースカード（ＮＩＣ）
１４・・・オペレーティングシステム
１５・・・デバイスドライバ
３１，３４・・・インタフェース回路
３２・・・出力ＦＩＦＯ
３３・・・回収ＦＩＦＯ
３５・・・ディスクリプタレジスタ
１３０・・・パケットシェーピング装置
１３２・・・メディアアクセスコントローラ（ＭＡＣ）（第２の回路） 1. Computer system (information processing device)
2 ... LAN (communication medium)
10 ... Bus 11 ... CPU (first circuit)
12 ... Memory 13 ... Network interface card (NIC)
14 ... Operating system 15 ... Device drivers 31, 34 ... Interface circuit 32 ... Output FIFO
33 ... Recovery FIFO
35 ... Descriptor register 130 ... Packet shaping device 132 ... Media access controller (MAC) (second circuit)

Claims

A buffer for temporarily storing a descriptor including packet information and a storage area for information indicating permission or prohibition of packet transmission processing;
An adjustment circuit that adjusts timing for setting information indicating permission of transmission processing in the storage area with respect to the descriptor stored in the buffer according to a communication speed of a communication medium to which a packet is transmitted;
Arranged between a first circuit that generates the descriptor and a second circuit that performs transmission processing based on the descriptor in which information indicating permission of the transmission processing is set;
Packet shaping device.

A first circuit that issues a descriptor including packet information and a storage area for information indicating permission or prohibition of packet transmission processing, and packet transmission processing based on the descriptor including information indicating permission of the transmission processing In the packet shaping device arranged between the second circuit for performing
Storing the descriptor generated by the first circuit in a buffer;
A packet transmission interval adjustment method including adjusting a timing for setting information indicating permission of transmission processing in the storage area for the descriptor stored in the buffer according to a communication speed of a communication medium to which a packet is transmitted.