JP5817279B2 - バイアス制御回路、バイアス制御方法、増幅器、および、送信装置 - Google Patents
バイアス制御回路、バイアス制御方法、増幅器、および、送信装置 Download PDFInfo
- Publication number
- JP5817279B2 JP5817279B2 JP2011156853A JP2011156853A JP5817279B2 JP 5817279 B2 JP5817279 B2 JP 5817279B2 JP 2011156853 A JP2011156853 A JP 2011156853A JP 2011156853 A JP2011156853 A JP 2011156853A JP 5817279 B2 JP5817279 B2 JP 5817279B2
- Authority
- JP
- Japan
- Prior art keywords
- bias
- signal
- control circuit
- voltage
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Amplifiers (AREA)
- Transmitters (AREA)
Description
図1は、本発明の第1の実施の形態としてのバイアス制御回路1の構成を説明するブロック図である。バイアス制御回路1は、増幅素子2に接続されることにより、増幅素子2に印加するバイアスを制御する。また、増幅素子2は、入力信号を増幅する作用を発生可能な素子である。増幅素子2は、エンハンスメント型FET、デプレッション型FET、あるいは、バイポーラ・トランジスタ等であってもよい。なお、以下に説明する本発明の各実施の形態において、バイアスとは、増幅素子2の増幅作用を制御するためにその入力端子へ印加される直流電圧をいうものとする。
次に、本発明の第2の実施の形態について図面を参照して詳細に説明する。なお、本実施の形態において、本発明の第1の実施の形態と同一の構成には同一の符号を付して本実施の形態における詳細な説明を省略する。
(付記1)
入力信号を増幅する増幅素子に増幅作用を発生させる第1のバイアスを、前記増幅素子に印加するか否かを切り替える第1のスイッチ部と、
前記第1のバイアスより低い第2のバイアスを、前記増幅素子に印加するか否かを切り替える第2のスイッチ部と、
前記入力信号の有無を表す検出信号に基づいて、入力信号が有るときには前記第1のスイッチ部をオンにするとともに前記第2のスイッチ部をオフにするよう制御し、入力信号が無いときには前記第1のスイッチ部をオフにするとともに前記第2のスイッチ部をオンにするよう制御する切替部を備えたバイアス制御回路。
(付記2)
前記第2のスイッチ部は、前記第2のバイアスとして前記増幅素子をピンチオフさせるバイアスを、前記増幅素子に印加するか否かを切り替えることを特徴とする付記1に記載のバイアス制御回路。
(付記3)
前記入力信号は、LTE(Long Term Evolution)のリソース・スケジューリングにおいてPDSCH(Physical Downlink Shared Channel)が割り当てられないサブフレームにおけるリファレンス信号であることを特徴とする付記1または付記2に記載のバイアス制御回路。
(付記4)
前記第1のスイッチ部および前記第2のスイッチ部は、これらのスイッチ部が相補的に動作するコンプリメンタリ回路によって構成され、
前記切替部は、前記検出信号の電圧を、前記コンプリメンタリ回路に含まれる前記第1のスイッチ部および前記第2のスイッチ部のいずれか一方をオンにするとともに他方をオフにする所定の電圧値にレベル変換することを特徴とする付記1から付記3のいずれかに記載のバイアス制御回路。
(付記5)
前記コンプリメンタリ回路は、NPN型トランジスタおよびPNP型トランジスタが互いのエミッタ端子で接続されたプッシュプル回路によって構成され、前記NPN型トランジスタおよび前記PNP型トランジスタの各コレクタ端子に前記第1のバイアスおよび前記第2のバイアスのいずれかがそれぞれ供給され、各ベース端子に前記検出信号が入力され、各エミッタ端子から前記増幅素子に前記第1のバイアスおよび前記第2のバイアスのいずれかが印加されることを特徴とする付記4に記載のバイアス制御回路。
(付記6)
前記第1のバイアスおよび前記第2のバイアスが負電圧の場合、前記切替部は、前記入力信号が有るときの前記検出信号の電圧を、前記第1のバイアスおよび前記第2のバイアスより小さい前記所定の電圧値に変換することを特徴とする付記5に記載のバイアス制御回路。
(付記7)
前記第1のバイアスおよび前記第2のバイアスが正電圧であるとき、前記切替部は、前記入力信号が有るときの前記検出信号の電圧を、前記第1のバイアスおよび前記第2のバイアスより大きい前記所定の電圧値に変換することを特徴とする付記5に記載のバイアス制御回路。
(付記8)
付記1から付記7のいずれかに記載のバイアス制御回路と、
前記増幅素子と、
を備えた増幅器。
(付記9)
付記8に記載の増幅器と、
送信ベースバンド信号の有無に応じて前記検出信号を出力する信号検出部と、
前記送信ベースバンド信号に対する処理を行って前記増幅素子に出力する処理部と、
を備えた送信装置。
(付記10)
入力信号が有るときは、前記入力信号を増幅するための増幅素子に増幅作用を発生させる第1のバイアスを前記増幅素子に印加し、
前記入力信号が無いときは、前記第1のバイアスより低い第2のバイアスを前記増幅素子に印加する、バイアス制御方法。
(付記11)
送信ベースバンド信号が入力される間、前記送信ベースバンド信号に対する処理を行って増幅素子に出力するとともに、
前記増幅素子に増幅作用を発生させる第1のバイアスを前記増幅素子に印加し、
前記送信ベースバンド信号の入力がない間、前記第1のバイアスより低い第2のバイアスを前記増幅素子に印加する、
送信方法。
2 増幅素子
11 第1のスイッチ部
12 第2のスイッチ部
13 切替部
20 送信装置
21 信号検出部
22 増幅器
23 処理部
31 レベル変換回路
32 プッシュプル回路
110、120、210 電源
231 D/Aコンバータ
232 周波数変換回路
Claims (11)
- 入力信号を増幅する増幅素子に増幅作用を発生させる第1のバイアスを、前記増幅素子に印加するか否かを切り替える第1のスイッチ部と、
前記第1のバイアスより低い第2のバイアスを、前記増幅素子に印加するか否かを切り替える第2のスイッチ部と、
前記入力信号の有無を表す検出信号に基づいて、入力信号が有るときには前記第1のスイッチ部をオンにするとともに前記第2のスイッチ部をオフにするよう制御し、入力信号が無いときには前記第1のスイッチ部をオフにするとともに前記第2のスイッチ部をオンにするよう制御する切替部を備え、
前記第1のバイアスおよび前記第2のバイアスは、前記増幅素子が負領域のバイアス電圧で動作する特性を有する場合に、共に負電圧である
バイアス制御回路。 - 前記第1のバイアスおよび前記第2のバイアスは、前記増幅素子が正領域のバイアス電圧で動作する特性を有する場合に、共に正電圧であることを特徴とする請求項1に記載のバイアス制御回路。
- 前記第2のスイッチ部は、前記第2のバイアスとして前記増幅素子をピンチオフさせるバイアスを、前記増幅素子に印加するか否かを切り替えることを特徴とする請求項1または請求項2に記載のバイアス制御回路。
- 前記入力信号は、LTE(Long Term Evolution)のリソース・スケジューリングにおいてPDSCH(Physical Downlink Shared Channel)が割り当てられないサブフレームにおけるリファレンス信号であることを特徴とする請求項1から請求項3のいずれかに記載のバイアス制御回路。
- 前記第1のスイッチ部および前記第2のスイッチ部は、これらのスイッチ部が相補的に動作するコンプリメンタリ回路によって構成され、
前記切替部は、前記検出信号の電圧を、前記コンプリメンタリ回路に含まれる前記第1のスイッチ部および前記第2のスイッチ部のいずれか一方をオンにするとともに他方をオフにする所定の電圧値にレベル変換することを特徴とする請求項1から請求項4のいずれかに記載のバイアス制御回路。 - 前記コンプリメンタリ回路は、NPN型トランジスタおよびPNP型トランジスタが互いのエミッタ端子で接続されたプッシュプル回路によって構成され、前記NPN型トランジスタおよび前記PNP型トランジスタの各コレクタ端子に前記第1のバイアスおよび前記第2のバイアスのいずれかがそれぞれ供給され、各ベース端子に前記検出信号が入力され、各エミッタ端子から前記増幅素子に前記第1のバイアスおよび前記第2のバイアスのいずれかが印加されることを特徴とする請求項5に記載のバイアス制御回路。
- 前記第1のバイアスおよび前記第2のバイアスが負電圧の場合、前記切替部は、前記入力信号が有るときの前記検出信号の電圧を、前記第1のバイアスおよび前記第2のバイアスより小さい前記所定の電圧値に変換することを特徴とする請求項6に記載のバイアス制御回路。
- 前記第1のバイアスおよび前記第2のバイアスが正電圧であるとき、前記切替部は、前記入力信号が有るときの前記検出信号の電圧を、前記第1のバイアスおよび前記第2のバイアスより大きい前記所定の電圧値に変換することを特徴とする請求項6に記載のバイアス制御回路。
- 請求項1から請求項8のいずれかに記載のバイアス制御回路と、
前記増幅素子と、
を備えた増幅器。 - 請求項9に記載の増幅器と、
送信ベースバンド信号の有無に応じて前記検出信号を出力する信号検出部と、
前記送信ベースバンド信号に対する処理を行って前記増幅素子に出力する処理部と、
を備えた送信装置。 - 入力信号が有るときは、前記入力信号を増幅するための増幅素子に増幅作用を発生させる第1のバイアスを前記増幅素子に印加し、
前記入力信号が無いときは、前記第1のバイアスより低い第2のバイアスを前記増幅素子に印加し、
前記第1のバイアスおよび前記第2のバイアスは、前記増幅素子が負領域のバイアス電圧で動作する特性を有する場合に、共に負電圧である
バイアス制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011156853A JP5817279B2 (ja) | 2011-07-15 | 2011-07-15 | バイアス制御回路、バイアス制御方法、増幅器、および、送信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011156853A JP5817279B2 (ja) | 2011-07-15 | 2011-07-15 | バイアス制御回路、バイアス制御方法、増幅器、および、送信装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013026677A JP2013026677A (ja) | 2013-02-04 |
JP5817279B2 true JP5817279B2 (ja) | 2015-11-18 |
Family
ID=47784595
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011156853A Expired - Fee Related JP5817279B2 (ja) | 2011-07-15 | 2011-07-15 | バイアス制御回路、バイアス制御方法、増幅器、および、送信装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5817279B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6529919B2 (ja) * | 2016-02-19 | 2019-06-12 | 富士通フロンテック株式会社 | 無線送信装置及び方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0946152A (ja) * | 1995-07-28 | 1997-02-14 | Hitachi Ltd | 無線送受信装置 |
JP2000295119A (ja) * | 1999-04-06 | 2000-10-20 | Toshiba Corp | 無線送信機 |
JP2001284974A (ja) * | 2000-03-30 | 2001-10-12 | Nec Corp | Fet増幅器 |
JP2008271172A (ja) * | 2007-04-20 | 2008-11-06 | Mitsubishi Electric Corp | 高効率増幅器 |
JPWO2011002099A1 (ja) * | 2009-07-03 | 2012-12-13 | 日本電気株式会社 | 消費電力制御回路、増幅回路及び消費電力制御方法 |
JP2012049676A (ja) * | 2010-08-25 | 2012-03-08 | Nec Corp | スイッチ制御回路、増幅器、および送信装置 |
-
2011
- 2011-07-15 JP JP2011156853A patent/JP5817279B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2013026677A (ja) | 2013-02-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102121075B1 (ko) | 바디-바이어스 스위칭 장치 | |
EP2579456B1 (en) | Control method for fast tracking power source, fast tracking power source and system | |
US9876501B2 (en) | Switching power amplifier and method for controlling the switching power amplifier | |
US8629717B2 (en) | Power consumption control circuit, amplifier circuit and power consumption control method | |
CN102577111B (zh) | 用于低失真可编程增益放大器的动态开关驱动器 | |
US10284215B2 (en) | Dynamic power switching in current-steering DACS | |
CN102545804B (zh) | D类放大器电路 | |
JP4962286B2 (ja) | 無線通信装置、電力増幅器制御方法及び電力増幅器制御装置 | |
JP5817279B2 (ja) | バイアス制御回路、バイアス制御方法、増幅器、および、送信装置 | |
US9380537B2 (en) | Method and apparatus for multiple-output partial envelope tracking in handheld wireless computing devices | |
JP5282831B2 (ja) | 無線通信装置及び電力増幅器制御方法 | |
JP6842802B2 (ja) | モード切替え型電力サプライ | |
EP3367564A1 (en) | Linear amplifier having higher efficiency for envelope tracking modulator | |
US9577583B2 (en) | Power amplifier | |
US20150270807A1 (en) | Method and apparatus for partial envelope tracking in handheld and wireless computing devices | |
CN207853868U (zh) | 一种过零驱动的光耦继电器 | |
JP2018500826A (ja) | 差動比較器 | |
JP2012049676A (ja) | スイッチ制御回路、増幅器、および送信装置 | |
Piazzon et al. | New generation of multi-step Doherty amplifier | |
KR20080087583A (ko) | 동적 스위칭을 이용한 전력 증폭 장치 | |
US20230231521A1 (en) | Current mode multi-input maximum signal detector | |
US11678115B2 (en) | Playback device and control method | |
US9197253B2 (en) | RF switch | |
US20060109054A1 (en) | Method and apparatus for limiting power amplifier voltage excursions | |
KR20120070910A (ko) | 고효율 포락선 추적 증폭장치와 그 방법 및 포락선 추적 증폭장치용 다중 레벨 dc-dc 컨버터 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140617 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150116 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150217 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150417 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150901 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150914 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5817279 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |