JP2012049676A

JP2012049676A - スイッチ制御回路、増幅器、および送信装置

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Publication number: JP2012049676A
Application number: JP2010188079A
Authority: JP
Inventors: Takeshi Sukegawa; 剛助川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2010-08-25
Filing date: 2010-08-25
Publication date: 2012-03-08

Abstract

【課題】増幅素子のバイアス入力部の近傍に大容量のコンデンサが接続された場合であっても、バイアス電圧制御の応答遅れを抑制することが可能なスイッチ制御回路、増幅器、および送信装置を提供する。
【解決手段】バイアスが印加されることによって増幅作用を発生する増幅素子の前記バイアスのオン／オフを制御するスイッチ制御回路であって、二つのスイッチ素子が相補的に動作するコンプリメンタリ回路を複数並列に接続した回路を含む。
【選択図】図１

Description

本発明は、スイッチ制御回路、増幅器、および送信装置に関する。

近年、３ＧＰＰ（３ｒｄＧｅｎｅｒａｔｉｏｎＰａｒｔｎｅｒｓｈｉｐＰｒｏｊｅｃｔ）では、次世代アクセス方式の長期的な展開として、ＬＴＥ（ＬｏｎｇＴｅｒｍＥｖｏｌｕｔｉｏｎ）が検討されている。ＬＴＥにおいて、アクセス方式として、ＯＦＤＭＡ（ＯｒｔｈｏｇｏｎａｌＦｒｅｑｕｅｎｃｙＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅＡｃｃｅｓｓ）の採用が検討されている。ＯＦＤＭＡでは、リアルタイムな無線リソース配分が可能であるという特徴を利用して、ユーザ・リソースとしての「リソース・ブロック（ＲｅｓｏｕｒｃｅＢｌｏｃｋ）」を、時間領域と周波数領域のそれぞれにおいて柔軟に割り当てるという「リソース・スケジューリング」が検討されている。

リソース・スケジューリングの例として、送信信号における下り（ダウンリンク）データチャネルで構成されるＰＤＳＣＨ（ＰｈｙｓｉｃａｌＤｏｗｎｌｉｎｋＳｈａｒｅｄＣｈａｎｎｅｌ）の割り当てを、「サブフレーム」と呼ばれる１ｍｓｅｃの単位時間毎に制御する方法がある。従って、ＬＴＥのリソース・スケジューリングにおいて、ＰＤＳＣＨが割り当てられないサブフレームが存在し、このようなサブフレームでは、パイロット用のリファレンス・シグナル（ＲｅｆｅｒｅｎｃｅＳｉｇｎａｌ）のみ送信される状態となる。リファレンス・シグナルは、サブフレームの期間中の、所定の短い時間の間のみ送信される。

図６は、ＯＦＤＭＡにおける時間領域でのリソース・スケジューリングの例を示す。前述のように、ＬＴＥにおけるリソース・スケジューリングでは、リソースとしてＰＤＳＣＨが割り当てられないサブフレームがある。そのようなサブフレームにはリファレンス・シグナルのみが送信される。このリファレンス・シグナルは、サブフレーム1ｍｓｅｃ中の短い時間（１／１４ｍｓｅｃ≒７２μｓｅｃ）で４回のみ送信され、他の１０／１４ｍｓｅｃの時間には送信信号は出力されないので、送信信号は間欠となる。

上記のような、間欠的に無線リソースが割り当てられるようなシステムの例えば送信装置において、連続的に送信電力増幅器を動作させると、無線リソースが割り当てられていない期間でも、増幅素子のアイドリング・バイアスによって無駄に電力が消費されるという問題がある。この問題は、これまで、ＣＤＭＡ（ＣｏｄｅＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅＡｃｃｅｓｓ）のような連続的な単一搬送波システムの場合には顕在化しなかった。しかし、ＯＦＤＭＡにおいてリソース・スケジューリングが適用された場合には、リソースの割り当てがない期間の、全体に対する比率（間欠率）が大きければ、全サブフレームに亘って平均化した運用電力効率は低下することになる。

上記課題に対応し、特許文献１は、リファレンス・シグナルを送信していない時間に送信電力増幅素子の直流バイアスをＯＦＦすることにより、全サブフレームに亘って平均した運用電力効率を向上させようとする技術について記載する。

また、特許文献２は、入力信号（ＲＦ信号）が増大した際のコレクタ電流の増加を抑制し、消費電流を少なくすることができる電力増幅器について記載する。

特願２００９−１５８４５０号特開２００６−４１９９６号公報

特許文献１記載の技術において、バイアス入力部（増幅素子のベース端子）の近傍に、例えば、入力信号の歪みを補償するためのコンデンサが接続される場合がある。このコンデンサの容量が小さい（例えば、０．１μＦ）場合は特に問題は無いが、容量が大きい場合（例えば、１μＦ）、遅延が大きくなり、バイアス電圧制御の応答遅れが懸念される。バイアス電圧制御の応答が遅れると、増幅器の活性化が遅れ、入力された信号の先頭部分が増幅されないという問題が発生する。また、特許文献２は、上記課題を解決する技術を提案するものではない。

本発明は、増幅素子のバイアス入力部の近傍に大容量のコンデンサが接続された場合であっても、バイアス電圧制御の応答遅れを抑制することが可能なスイッチ制御回路、増幅器、および送信装置を提供することを目的とする。

本発明のスイッチ制御回路は、バイアスが印加されることによって増幅作用を発生する増幅素子の前記バイアスのオン／オフを制御するスイッチ制御回路であって、二つのスイッチ素子が相補的に動作するコンプリメンタリ回路を複数並列に接続した回路を含む。

本発明の増幅器は、バイアスが印加されることによって増幅作用を発生する増幅素子と、前記バイアスのオン／オフを制御するスイッチ制御回路と、を備え、前記スイッチ制御回路は、二つのスイッチ素子が相補的に動作するコンプリメンタリ回路を複数並列に接続した回路を含む。

本発明の送信装置は、送信信号の電力を増幅するための増幅器を備える送信装置であって、前記増幅器は、バイアスが印加されることによって増幅作用を発生する増幅素子と、前記バイアスのオン／オフを制御するスイッチ制御回路と、を備え、前記スイッチ制御回路は、二つのスイッチ素子が相補的に動作するコンプリメンタリ回路を複数並列に接続した回路を含む。

本発明によれば、増幅素子のバイアス入力部の近傍に大容量のコンデンサが接続された場合であっても、バイアス電圧制御の応答遅れを抑制することが可能となる。

本発明の第１の実施形態に係る送信装置の構成例を説明するブロック図である。本発明の第２の実施形態に係る送信装置の構成例を説明するブロック図である。図２に示すを送信電力増幅部を構成するスイッチ制御回路の構成例を説明するブロック図である。図２に示す送信電力増幅部（主に、スイッチ制御回路）の動作について説明するための図であって、詳細には、バイアスＯＮ／ＯＦＦ信号がＯＮの場合のバイアス電流の流れ方を説明する図である。図２に示す送信電力増幅部（主に、スイッチ制御回路）の動作について説明するための図であって、詳細には、バイアスＯＮ／ＯＦＦ信号がＯＦＦの場合のバイアス電流の流れ方を説明する図である。ＯＦＤＭＡにおける、時間領域でのリソース・スケジューリングの例を示す図である。

［第１の実施形態］
図１は、本発明の第１の実施形態に係るスイッチ制御回路１の構成例を説明するブロック図である。スイッチ制御回路１は、バイアスが印加されることによって増幅作用を発生する増幅素子２の前記バイアスのオン／オフを制御する。

スイッチ制御回路１は、二つのスイッチ素子３、４が相補的に動作するコンプリメンタリ回路５を複数（図１では、例として２の場合を示す）並列に接続した回路を含む。ここで、二つのスイッチ素子が相補的に動作するとは、一方がＯＮするとき他方がＯＦＦするような動作のことを指す。

第１の実施形態の場合、コンプリメンタリ回路５が複数並列に接続されているので、コンプリメンタリ回路５が一段のみの構成に比べて電流を複数倍に増加させることができる。そのため、スイッチ制御回路１の出力端子（換言すれば、増幅素子２のバイアス入力部）の近傍に、容量性の負荷、例えば、容量が大きい（例えば、１μＦ）コンデンサが接続された場合でも、その充放電時間の影響を低減し、バイアス電圧制御遅れを抑制することが可能となる。

［第２の実施形態］
図２は、本発明の第２の実施形態に係る送信装置１０の構成例を説明するブロック図である。送信装置１０は、制御部１２と、送信電力増幅部１４（増幅器）とを備える。

制御部１２は、デジタルベースバンド信号１６を入力する。制御部１２は、入力したデジタルベースバンド信号１６に所定の遅延を付加し、該デジタルベースバンド信号１６をアナログベースバンド信号に変換する。制御部１２は、アナログベースバンド信号をＲＦ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙ）信号に周波数変換し、ＲＦ入力信号１８として出力する。一方で、制御部１２は、入力したデジタルベースバンド信号１６の有無を判定し、その判定結果に基づいたバイアスＯＮ／ＯＦＦ信号２０を出力する。

送信電力増幅部１４は、増幅素子３０（例えば、バイポーラトランジスタ）と、スイッチ制御回路３２とを備える。スイッチ制御回路３２は、制御部１２から入力したバイアスＯＮ／ＯＦＦ信号２０に基づいて増幅素子３０のバイアスＯＮ／ＯＦＦを制御する。

増幅素子３０は、制御部１２からのＲＦ入力信号１８を増幅して、ＲＦ出力端子５０からＲＦ出力信号５１を出力する。増幅素子３０のベース・バイアス電圧は、ベース・バイアス直流電源４０から供給される。増幅素子３０のコレクタ・バイアス電圧は、コレクタ・バイアス直流電源４２から供給される。

なお、制御部１２内の処理において、デジタルベースバンド信号１６に付加される遅延時間は、例えば、デジタルベースバンド信号１６の有無判定の開始からバイアスＯＮ／ＯＦＦ制御までの処理時間に相当する時間とすることができる。これによって、スイッチ制御回路３２におけるバイアスＯＮ／ＯＦＦタイミングと、増幅素子３０におけるＲＦ入力信号１８の入力タイミングとを同期させることができる。もちろん、スイッチ制御回路３２におけるバイアスＯＮ／ＯＦＦタイミングと、増幅素子３０におけるＲＦ入力信号１８の入力タイミングとは、必ずしも同期している必要はない。

図３は、スイッチ制御回路３２の構成例を説明するブロック図である。図３の詳細説明をする前に、概略的には、スイッチ制御回路３２は、二つのスイッチ素子が相補的に動作するコンプリメンタリ回路を複数並列に接続した回路を含む。ここで、二つのスイッチ素子が相補的に動作するとは、一方がＯＮするとき他方がＯＦＦするような動作のことを指す。本実施形態では、コンプリメンタリ回路として、バイアス印加用のＮＰＮ型バイポーラ・トランジスタとバイアス放電用のＰＮＰ型バイポーラ・トランジスタとが直列接続されるプッシュプル回路を一例に挙げる。また、本実施形態では、コンプリメンタリ回路の一例としての「プッシュプル回路」を「２つ」並列接続する場合を例に挙げて説明する。もちろん、コンプリメンタリ回路はプッシュプル回路に限定されず、また並列接続数は２に限定されない。

第１のプッシュプル回路は、バイアス印加用のＮＰＮ型バイポーラ・トランジスタＴｒ１（スイッチ素子）と、バイアス放電用のＰＮＰ型バイポーラ・トランジスタＴｒ２（スイッチ素子）とが直列接続されている。第２のプッシュプル回路は、バイアス印加用のＮＰＮ型バイポーラ・トランジスタＴｒ３（スイッチ素子）と、バイアス放電用のＰＮＰ型バイポーラ・トランジスタＴｒ４（スイッチ素子）とが直列接続されている。バイアス印加用のＮＰＮ型バイポーラ・トランジスタＴｒ１、Ｔｒ３のコレクタ端子は、直流バイアス側（ベース・バイアス直流電源４０側）に接続する。一方、バイアス放電用のＰＮＰ型バイポーラ・トランジスタＴｒ２、Ｔｒ４のコレクタ端子は、接地される。

ここで、出力に容量性の負荷がある場合を想定し、スイッチング速度低下を防止するために、各トランジスタ（Ｔｒ１〜Ｔｒ４）は、電流容量が大きいものを選定すると好適である。さらに、上述したように並列複数段のプッシュプル構成により、コレクタ電流を増やしている。ここで、トランジスタに必要な電流容量の計算例を示す。例えば、１Ｖのバイアス電圧で、増幅素子３０のベース近傍に接続される1μＦのコンデンサＣｂ（図２参照）を１μｓｅｃでＯＮ／ＯＦＦさせるならば、プッシュプル回路に使用するトランジスタには１Ａの電流容量が要求される。

各トランジスタ（Ｔｒ１〜Ｔｒ４）のベース端子と制御部１２との間（すなわち、バイアスＯＮ／ＯＦＦ信号２０上）には、各々に過電流防止用抵抗Ｒ１〜Ｒ４が挿入される。さらに、抵抗挿入に伴うスイッチング速度低下を補うために、過電流防止用抵抗Ｒ１〜Ｒ４と並列にスピードアップコンデンサＣ１〜Ｃ４が挿入される。なお、過電流防止用抵抗Ｒ１〜Ｒ４は、ベース電流が小さくなりすぎないようにするために、できるだけ小さい値とするのが好ましい。

以下、送信電力増幅部１４（主に、スイッチ制御回路３２）の動作について説明する。まず、前提として、各トランジスタＴｒ１〜Ｔｒ４のベース端子には、増幅素子３０の直流バイアスのＯＮ／ＯＦＦを制御するための信号（制御部１２から出力されるバイアスＯＮ／ＯＦＦ信号２０）が入力される。以下の説明では、バイアスＯＮ／ＯＦＦ信号２０は、ＬＴＥリソース・スケジューリングにおけるリファレンス・シグナル（図６参照）に同期してＯＮ／ＯＦＦを繰り返す信号である場合を例に挙げる。すなわち、以下の説明では、リファレンス・シグナルを送信していない時間は増幅素子３０のバイアスをＯＦＦにする制御を行う。このように制御することにより、信号が送信されていない待機時の消費電力を低減させることができる。

まず、バイアスＯＮ／ＯＦＦ信号（具体的には、ＬＴＥリソース・スケジューリングにおけるリファレンス・シグナル）がＯＮの場合の動作について図４を用いて説明する。リファレンス・シグナルがＯＮの場合、バイアス印加用のＮＰＮ型バイポーラ・トランジスタＴｒ１、Ｔｒ３の各ベース端子に電流が流れ（図中、破線で示す）、直流バイアス電圧が増幅素子３０へ印加される。すなわち、リファレンス・シグナルがＯＮの場合、送信電力増幅部１４において電力が消費される。

次に、バイアスＯＮ／ＯＦＦ信号（具体的には、ＬＴＥリソース・スケジューリングにおけるリファレンス・シグナル）がＯＦＦの場合の動作について図５を用いて説明する。リファレンス・シグナルがＯＦＦの場合、バイアス放電用のＰＮＰ型バイポーラ・トランジスタＴｒ２、Ｔｒ４の各ベース端子へ電流が吐き出されるため（図中、一点鎖線で示す）、直流バイアス電圧の増幅素子３０への印加は行われない。すなわち、リファレンス・シグナルがＯＦＦの場合、送信電力増幅部１４において電力は消費されない。

ここで、上述したとおり、スイッチ制御回路３２は、プッシュプル回路を複数（上記の説明では２つ）並列に接続した回路を含む。従って、本実施形態の場合、一般的な一段構成のプッシュプル回路と比べてコレクタ端子に流れる電流が２倍に増している。そのため、スイッチ制御回路３２の出力端子（換言すれば、増幅素子３０のベース端子の近傍）に、容量性の負荷、例えば、容量が大きい（例えば、１μＦ）コンデンサが接続された場合でも、その充放電時間の影響を低減し、バイアス電圧制御遅れを抑制することが可能となる。

また、バイアス放電に用いるＰＮＰ型バイポーラ・トランジスタＴｒ２、Ｔｒ４のコレクタ端子は接地されているため、スイッチ制御回路３２の出力端子にはベース−エミッタ間電圧（約０．６Ｖ）が常にかかり、完全なＯＦＦ状態（０Ｖ）とはならない。そのため、ＯＮ−ＯＦＦ間の電圧変動範囲は小さくなり、スイッチング速度を向上させることができる。例えば、バイアス電圧が１．３Ｖとした場合、一般的には、１．３Ｖ〜０Ｖの電圧変動範囲でバイアスをＯＮ／ＯＦＦするのに対して、本回路構成では、電圧変動範囲がその約半分（１．３Ｖ〜０．６Ｖ程度）になる。この場合スイッチング速度は、約２倍に向上する。

なお、増幅素子３０を、例えばベース−エミッタ間のターンオン電圧が１．２Ｖ程度のバイポーラ・トランジスタとすると好適である。このようにすることにより、バイアス印加用のＮＰＮ型トランジスタＴｒ１、Ｔｒ３のベース−エミッタ間のターンオン電圧（約０．６Ｖ）よりも高いターンオン電圧となるため、増幅素子３０およびバイアス印加用のＮＰＮ型トランジスタＴｒ１、Ｔｒ３の両方がＯＦＦの場合、増幅素子３０は確実にＯＦＦ状態とみなされるので、待機電力が消費されることはなく、より一層電力効率を向上させることができる。

なお、以上説明した実施形態において、スイッチ制御回路３２を構成する並列プッシュプル回路の段数は２段に限定されることはなく、例えば、使用するトランジスタの電流容量やコンデンサの容量に応じて、３段以上とすることが可能である。

また、以上説明した実施形態は、当然のことながら、ＬＴＥのリソース・スケジューリングにおけるパイロット用リファレンス・シグナルの増幅制御のみに限定されることはなく、その他の増幅制御（例えば、入力信号が高速にＯＮ／ＯＦＦする信号の増幅制御）にも広く適用することが可能である。

１スイッチ制御回路
２増幅素子
３、４スイッチ素子
５コンプリメンタリ回路
１０送信装置
１２制御部
１４送信電力増幅部
３０増幅素子
３２スイッチ制御回路
４０ベース・バイアス直流電源
４２コレクタ・バイアス直流電源
５０ＲＦ出力端子
Ｔｒ１ＮＰＮ型バイボーラ・トランジスタ
Ｔｒ２ＰＮＰ型バイボーラ・トランジスタ
Ｔｒ３ＮＰＮ型バイボーラ・トランジスタ
Ｔｒ４ＰＮＰ型バイボーラ・トランジスタ
Ｒ１〜Ｒ４過電流防止用抵抗
Ｃ１〜Ｃ４スピードアップコンデンサ

Claims

バイアスが印加されることによって増幅作用を発生する増幅素子の前記バイアスのオン／オフを制御するスイッチ制御回路であって、
二つのスイッチ素子が相補的に動作するコンプリメンタリ回路を複数並列に接続した回路を含むことを特徴とするスイッチ制御回路。
前記コンプリメンタリ回路は、プッシュプル回路であり、該プッシュプル回路は、バイアス印加用のＮＰＮ型トランジスタとバイアス放電用のＰＮＰ型トランジスタを直列に接続する構成であり、前記ＮＰＮ型トランジスタのコレクタ端子はバイアス入力側に接続され、前記ＰＮＰ型トランジスタのコレクタ端子は接地されることを特徴とする請求項１記載のスイッチ制御回路。
バイアスが印加されることによって増幅作用を発生する増幅素子と、
前記バイアスのオン／オフを制御するスイッチ制御回路と、
を備え、
前記スイッチ制御回路は、二つのスイッチ素子が相補的に動作するコンプリメンタリ回路を複数並列に接続した回路を含むことを特徴とする増幅器。
前記コンプリメンタリ回路は、プッシュプル回路であり、該プッシュプル回路は、バイアス印加用のＮＰＮ型トランジスタとバイアス放電用のＰＮＰ型トランジスタを直列に接続する構成であり、前記ＮＰＮ型トランジスタのコレクタ端子はバイアス入力側に接続され、前記ＰＮＰ型トランジスタのコレクタ端子は接地されることを特徴とする請求項３記載の増幅器。
前記増幅素子のベース−エミッタ間のターンオン電圧は、前記バイアス印加用のＮＰＮ型トランジスタのベース−エミッタ間のターンオン電圧よりも高いことを特徴とする請求項４記載の増幅器。
送信信号の電力を増幅するための増幅器を備える送信装置であって、
前記増幅器は、バイアスが印加されることによって増幅作用を発生する増幅素子と、
前記バイアスのオン／オフを制御するスイッチ制御回路と、
を備え、
前記スイッチ制御回路は、二つのスイッチ素子が相補的に動作するコンプリメンタリ回路を複数並列に接続した回路を含むことを特徴とする送信装置。
前記コンプリメンタリ回路は、プッシュプル回路であり、該プッシュプル回路は、バイアス印加用のＮＰＮ型トランジスタとバイアス放電用のＰＮＰ型トランジスタを直列に接続する構成であり、前記ＮＰＮ型トランジスタのコレクタ端子はバイアス入力側に接続され、前記ＰＮＰ型トランジスタのコレクタ端子は接地されることを特徴とする請求項６記載の送信装置。
前記増幅素子のベース−エミッタ間のターンオン電圧は、前記バイアス印加用のＮＰＮ型トランジスタのベース−エミッタ間のターンオン電圧よりも高いことを特徴とする請求項７記載の送信装置。
前記オン／オフ制御回路は、ＬＴＥのリソース・スケジューリングにおけるパイロット用リファレンス・シグナルに応じて前記バイアスのオン／オフを制御することを特徴とする請求項６〜８のいずれか１項に記載の送信装置。