JP5811699B2

JP5811699B2 - Ｄｃ−ｄｃコンバータ

Info

Publication number: JP5811699B2
Application number: JP2011188253A
Authority: JP
Inventors: 佐伯　充雄; 充雄佐伯
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2011-08-31
Filing date: 2011-08-31
Publication date: 2015-11-11
Anticipated expiration: 2031-08-31
Also published as: US9065333B2; JP2013051816A; US20130049716A1

Description

本発明は、ＤＣ−ＤＣコンバータにおけるスイッチング制御技術に関する。

一般に電子機器には、電池の出力電圧よりも高い電圧、あるいは低い電圧を必要とするＩＣや電子部品が搭載される。電池電圧よりも高いもしくは低い電圧を生成するために、電池電圧を昇圧もしくは降圧するＤＣ−ＤＣコンバータ（スイッチングレギュレータともいう。）が利用される。また、電池の出力電圧は、その蓄積された電力の残量に応じて変化するが、電池を用いずにＡＣアダプタ等の外部電源を用いる場合には一定電圧が入力される。ＤＣ−ＤＣコンバータは、このような入力電圧の変化が生じても一定の出力電圧を発生できるように構成されている。

ＤＣ−ＤＣコンバータのスイッチング素子のオンオフを制御する制御回路がスイッチング素子を制御する方法としては、ＤＣ−ＤＣコンバータの出力電圧と目標値となる基準電圧を比較し、その誤差電圧が最小となるように駆動信号のパルス幅を変化させるパルス幅変調（ＰＷＭ：Pulse Width Modulation）方式が広く用いられている。パルス幅変調方式では、スイッチング周波数を一定としつつ、スイッチング素子のオン時間のデューティ比を変化させることにより、入力電圧に応じて昇圧率を変化させ、出力電圧を一定に保つようにする。

一方、負荷電流が減少した低負荷状態における変換効率を良好にするため、スイッチング周波数を負荷の状態に応じて変化させるパルス周波数変調（ＰＦＭ：Pulse Frequency Modulation）方式（ＰＦＭモード）が知られている。ＰＦＭ方式では、低負荷状態において、スイッチング素子のスイッチング動作をある期間停止させることで、消費電力（消費電流）を低減するようにしている。

また、騒音防止のためにスイッチング周波数を人間の可聴周波数帯（個体差はあるが、一般的に数１０Ｈｚ〜２０ｋＨｚ）から外すようにしたものが知られている。

特開２００５−１６８１２９号公報

ところで、スイッチング周波数が人間の可聴周波数帯に入らないようにするため常に例えば２０ｋＨｚ以上で動作させようとすると、低負荷状態での効率が悪くなるという課題があった。つまり、低負荷状態では負荷電流が少なくて済み、２０ｋＨｚ以上でスイッチング動作を行う必要がないが、その状態でも常に２０ｋＨｚ以上の固定周波数で動作させることになるためスイッチング素子の消費電力が大きく、効率が悪化する。

よって、本発明の１つの側面では、低負荷状態での効率を改善したＤＣ−ＤＣコンバータを提供することを目的とする。

情報処理装置に搭載されるＤＣ−ＤＣコンバータが提供される。
このＤＣ−ＤＣコンバータは、
電力入力ノードと電力の出力ノードとの間に設けられているインダクタと、
前記インダクタへの電力の入力経路および前記インダクタからの電力の放出経路をスイッチングする複数のスイッチング素子と、
前記出力ノードにおける出力電圧あるいは出力電流に応じた帰還信号に基づいて、パルス周波数変調である第１のパルスを生成する第１のパルス生成部と、
前記帰還信号に基づいて、可聴周波数帯の上限として規定した第１周波数以上の周波数のパルス幅変調信号である第２のパルスを生成する第２のパルス生成部と、
前記第１のパルスまたは前記第２パルスのいずれかに基づいて前記スイッチング素子を駆動するドライバと、
前記情報処理装置が低負荷状態でない場合には前記第２のパルスを前記ドライバに供給し、前記情報処理装置が低負荷状態となった場合には前記第１のパルスを前記ドライバに供給するように制御する制御部と、
を備える。

開示のＤＣ−ＤＣコンバータによれば、低負荷状態での効率を改善することができる。

第１の実施形態のＤＣ−ＤＣコンバータの概略の回路図。第１の実施形態のＤＣ−ＤＣコンバータが組み込まれている情報処理装置のハードウエア構成を示すブロック図。第１の実施形態のＤＣ−ＤＣコントローラの概略の回路図。第１の実施形態のＤＣ−ＤＣコントローラ内のスイッチング制御部の概略の回路図。第１の実施形態のＤＣ−ＤＣコントローラ内の周波数カウンタの回路構成例を示す図。第１の実施形態のＤＣ−ＤＣコントローラ内の周波数カウンタの動作を示すタイミングチャート。第１の実施形態のＤＣ−ＤＣコンバータがＰＷＭ動作を行うときのスイッチング動作を示すタイミングチャート。第１の実施形態のＤＣ−ＤＣコンバータがＰＦＭ動作を行うときのスイッチング動作を示すタイミングチャート。第１の実施形態のＤＣ−ＤＣコンバータがＰＦＭ動作を行うときに負荷が変化したときのスイッチング動作の変化を示すタイミングチャート。第１の実施形態のＤＣ−ＤＣコンバータの状態遷移図。第１の実施形態のＤＣ−ＤＣコンバータの全体動作を示すタイミングチャート。第２の実施形態のＤＣ−ＤＣコンバータの概略の回路図。第２の実施形態のＤＣ−ＤＣコントローラの概略の回路図。

（１）第１の実施形態
以下、第１の実施形態のＤＣ−ＤＣコンバータについて説明する。
本実施形態のＤＣ−ＤＣコンバータ１は、例えばパーソナルコンピュータや各種サーバ装置等の情報処理装置に組み込まれて、所望の電源電圧を得るために利用される。
本実施形態のＤＣ−ＤＣコンバータ１は、スイッチング素子をそのスイッチング周波数が人間の可聴周波数帯に入らないように動作させる。以下の実施形態の説明では一例として、人間の可聴周波数帯の下限を２０Ｈｚとし、上限２０ｋＨｚとする。このとき、ＤＣ−ＤＣコンバータ１は、高負荷状態では２０ｋＨｚ以上の周波数でスイッチング素子を動作させ、低負荷状態では２０Ｈｚ以下の周波数でスイッチング素子を動作させる。例えば、本実施形態のＤＣ−ＤＣコンバータ１は、低負荷状態となり負荷電流が小さくなると２０Ｈｚ以下の周波数でスイッチング素子を動作させ、負荷が増加して２０Ｈｚ以上の周波数でスイッチング素子を動作させる状況になると、２０ｋＨｚ以上の周波数でスイッチング素子を動作させる。これにより、可聴周波数帯を避けつつ、低負荷時の効率を高め、かつ負荷が増大した場合でも適切に動作させることができる。

また、本実施形態のＤＣ−ＤＣコンバータ１は、上述したパーソナルコンピュータや各種サーバ装置等の情報処理装置におけるサスペンド状態あるいはスリープ状態といった低負荷状態に移行する制御信号を利用する。このような低負荷状態では、情報処理装置に搭載されたデバイスや電子回路のうちの一部に電力が供給されてそれらは動作し、その他については電力の供給が停止され動作停止することになる。そのため、低負荷状態時（後述の省電力モード時）には高負荷状態時（後述の通常モード時）に比べて、情報処理装置はその動作に必要とする電流量（電力量）が低下する。よって、情報処理装置は、低負荷状態時には小電流の出力を要求することになる。つまり、この制御信号は、情報処理装置が小出力電流で動作することを示しているといえる。ＤＣ−ＤＣコンバータ１はこの制御信号に基づいて低負荷状態を検出するようにしたため、後述するように、ＤＣ−ＤＣコンバータ１は、比較的簡易な回路構成によって実現できるようになっている。

図１は、本実施形態のＤＣ−ＤＣコンバータ１の概略の回路図である。
図１に示すように、ＤＣ−ＤＣコンバータ１は、ＤＣ−ＤＣコントローラ１０を備えている。ＤＣ−ＤＣコントローラ１０は、入力ノードＮ１（入力電圧ＶＩＮが印加されるノード）と負荷Ｌの間に配置されるハイサイドスイッチとしてのＰＭＯＳトランジスタＱ１と、負荷Ｌとグランドの間に配置されるローサイドスイッチとしてのＮＭＯＳトランジスタＱ２とを駆動する。入力ノードＮ１と出力ノードＮ２との間にインダクタＬ１が設けられている。ＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２は、インダクタＬ１への電力の入力経路およびインダクタＬ１からの電力の放出経路をスイッチングする素子である。出力電圧Ｖｏｕｔ（負荷Ｌに接続される出力ノードＮ２の電圧）は、各トランジスタの共通ドレインからＬＣフィルタ（インダクタＬ１，キャパシタＣ０）を介して取り出される。なお、ＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２は、複数のスイッチング素子の一例である。
出力電圧Ｖｏｕｔを抵抗Ｒ１，Ｒ２によって分圧した信号ＦＢ（以下、「帰還信号ＦＢ」という。）がＤＣ−ＤＣコントローラ１０へ帰還される。ＤＣ−ＤＣコントローラ１０は、帰還信号ＦＢと、情報処理装置から与えられる所定の制御信号とに基づいて、トランジスタＱ１，Ｑ２のＯＮ／ＯＦＦを制御する。

図２は、本実施形態のＤＣ−ＤＣコンバータ１が組み込まれている情報処理装置２のハードウエア構成を示すブロック図である。図２に示すように、情報処理装置２は、ＣＰＵ(Central Processing Unit)２３１、チップセット２３２、ＲＡＭ(Random Access Memory)２３３、ＢＩＯＳ−ＲＯＭ２３４、電源供給部２３５、ＨＤＤ(Hard Disk Drive)２３６、入出力デバイス２３７、通信インタフェース２３８、および、表示装置２３９を含む。チップセット２３２は、情報処理装置２内の各部とデータバスおよび制御バスによって接続されている。
本実施形態のＤＣ−ＤＣコンバータ１は、例えば、情報処理装置２の電源供給部２３５の一部として構成されてよく、情報処理装置２内の各部のいずれかがＤＣ−ＤＣコンバータ１の負荷となりうる。

ＣＰＵ２３１は、情報処理装置２の起動とともに不揮発性記憶装置であるＨＤＤ２３６内に格納されているオペレーティングシステム（ＯＳ）やＯＳ上で実行されるプログラムをＲＡＭ２３３内にロードして実行する。ＲＡＭ２３３は揮発性記憶装置であり、ＣＰＵ２３１のメインメモリである。ＲＡＭ２３３には、プログラムがロードされるほか、ＣＰＵ２３１が参照するデータが一時的に格納される。
チップセット２３２は、ＣＰＵ２３１と他の各部とのインタフェースのための制御回路、各部を制御するためのレジスタを含む。チップセット２３２は、例えば汎用インタフェースであるＧＰＩ(General Purpose Interface)に対応してよい。
ＢＩＯＳ−ＲＯＭ２３４は、ＢＩＯＳ（Basic Input/Output System）を記憶する。ＢＩＯＳは、ハードウエアとの基本的な入出力処理を行うための基本入出力システム（プログラム）である。
通信インタフェース２３８は、インターネットあるいはＬＡＮ(Local Area Network)を介して、図示しない他の装置と通信を行うためのインタフェース回路を含む。
表示装置２３９は、例えば、マトリクス状に画素単位で配置された薄膜トランジスタを含むＬＣＤ(Liquid Cristal Display)モニタと、その薄膜トランジスタを駆動するための駆動回路とを含み、ＣＰＵ２３１から与えられる画像データをモニタ上に表示する。

電源供給部２３５は、情報処理装置２の各部への電源を供給する。上述したように、本実施形態のＤＣ−ＤＣコンバータ１は、電源供給部２３５の一部として構成されうる。チップセット２３２は、通常モードあるいは省電力モード（例えば、サスペンドモード、スリープモード等）に応じて電源供給部２３５に対して、情報処理装置２内の各部の給電状態を制御するための制御信号を供給する。
以下では、情報処理装置２が省電力状態、すなわち、ＤＣ−ＤＣコンバータ１の出力が低負荷状態のときの制御信号がサスペンド信号である場合を一例として説明する。なお、サスペンド信号は、非サスペンドモードでＨ(High)レベル、サスペンドモードでＬ(Low)レベルとなる論理信号である。

図３は、ＤＣ−ＤＣコントローラ１０の概略の回路図である。図３に示すように、ＤＣ−ＤＣコントローラ１０は、ＰＦＭコンパレータ１１、ＰＷＭコンパレータ１２、信号発生部１５、スイッチング制御部２０およびドライバ２５を有する。なお、ＰＦＭコンパレータ１１は第１のパルス生成部の一例であり、ＰＷＭコンパレータ１２は第２のパルス生成部の一例である。
ＤＣ−ＤＣコントローラ１０において、ＰＦＭコンパレータ１１は、非反転入力端子には所定の参照電圧Ｖｒｅｆが入力され、反転入力端子には帰還信号ＦＢが入力されており、サスペンド信号の論理レベルとは無関係に常時動作している。本例では説明を簡略化するためにＰＦＭコンパレータ１１が常時動作するものとしたが、ＰＦＭコンパレータ１１はＰＷＭコンパレータ１２でのパルス生成がなされた場合に動作が止まるようにしてもよい。

一方、ＰＷＭコンパレータ１２は、第１の非反転入力端子には所定の参照電圧Ｖｒｅｆが入力され、第２の非反転入力端子には帰還信号ＦＢが入力され、反転入力端子には信号発生部１５で生成される三角波信号ＳＧｏｕｔが入力される。信号発生部１５は、スイッチング制御部２０から送られるＳＧ駆動信号（ＨレベルまたはＬレベルの論理信号）がＨレベルである限り、所定の周波数の三角波信号ＳＧｏｕｔをＰＷＭコンパレータ１２へ供給し、これによりＰＷＭコンパレータ１２は動作する。

ＰＷＭコンパレータ１２の動作は、以下のとおりである。すなわち、三角波信号ＳＧｏｕｔの電圧が最大値から最小値に向かって下降するときには、三角波信号ＳＧｏｕｔの電圧が帰還信号ＦＢの電圧よりも小さくなるタイミングでＰＷＭコンパレータ１２の出力信号ＰＷＭｏｕｔがＬレベルからＨレベルに変化する。三角波信号ＳＧｏｕｔの電圧が最小値から最大値に向かって上昇するときには、三角波信号ＳＧｏｕｔの電圧が参照電圧Ｖｒｅｆよりも大きくなるタイミングでＰＷＭコンパレータ１２の出力信号ＰＷＭｏｕｔがＨレベルからＬレベルに変化する。
ＰＷＭ動作を行う場合には、スイッチング周波数は三角波信号ＳＧｏｕｔの周波数によって定まる。本実施形態では、三角波信号ＳＧｏｕｔの周波数は、可聴周波数帯の上限として規定される２０ｋＨｚ以上に設定されているものとする。

信号発生部１５は、スイッチング制御部２０から送られるＳＧ駆動信号がＬレベルである場合には、参照電圧Ｖｒｅｆ以下の一定の電圧、例えばグランド電圧である出力信号ＳＧｏｕｔをＰＷＭコンパレータ１２へ供給し、これによりＰＷＭコンパレータ１２は停止する。

スイッチング制御部２０は、後述するように、制御信号（サスペンド信号）またはＰＦＭコンパレータ１１の出力信号ＰＦＭｏｕｔの周波数に基づいて、ＰＦＭコンパレータ１１の出力信号ＰＦＭｏｕｔあるいはＰＷＭコンパレータ１２の出力信号ＰＷＭｏｕｔをドライバ２５へ供給する。ドライバ２５は、各コンパレータの出力信号を、少なくともＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２を駆動できる程度の電圧まで増幅した信号を生成し、各トランジスタを駆動する。
なお、信号ＰＦＭｏｕｔは第１のパルスの一例であり、信号ＰＷＭｏｕｔは第２のパルスの一例である。

次に、図４を参照して、ＤＣ−ＤＣコントローラ１０内のスイッチング制御部２０についてさらに説明する。図４に示す回路例では、スイッチング制御部２０は、周波数カウンタ２１、ＯＲ回路２２およびスイッチ２３を備える。
周波数カウンタ２１は、ＰＦＭコンパレータ１１の出力信号ＰＦＭｏｕｔの周波数を計数し、その計数結果に応じた検出信号として20Hz検出信号を出力する。20Hz検出信号は、ＰＦＭコンパレータ１１の出力信号ＰＦＭｏｕｔの周波数が２０Ｈｚを超えるときにＨレベル、出力信号ＰＦＭｏｕｔの周波数が２０Ｈｚを超えないときにＬレベルとなる論理信号である。

周波数カウンタ２１の回路構成例を図５に示す。また、周波数カウンタ２１の動作を示すタイミングチャートを図６に示す。
図５において、周波数カウンタ２１は、５ビットカウンタ２１０と、インバータ２１２，２１４，２１６と、ＡＮＤ回路２２０とを備える。５ビットカウンタ２１０は、例えば汎用のバイナリカウンタで構成されてよい。図５において、５ビットカウンタ２１０は、アッパーバー付きＣＫ端子、リセット端子ＣＬＲ、出力端子Ｑ１〜Ｑ５が設けられている。５ビットカウンタ２１０では、１Ｈｚの基準パルスがＣＬＲ端子に入力され（図６（ａ）参照）、基準パルスの立ち下がりのタイミングでカウンタがリセットされ、出力端子Ｑ１〜Ｑ５がすべてＬレベルとなる。ＰＦＭコンパレータ１１の出力信号ＰＦＭｏｕｔはアッパーバー付きＣＫ端子に入力される。１２ビットカウンタ２１０は、信号ＰＦＭｏｕｔの立ち下がりのタイミングでカウントアップして、そのバイナリカウント値が出力端子Ｑ１〜Ｑ５に出力される。パルスが１０個計数されると（図６（ｂ）参照）、出力端子Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５はそれぞれ、Ｌ，Ｈ，Ｌ，Ｈ，Ｌレベルとなり、インバータ２１２，２１４，２１６を介してＡＮＤ回路２２０の入力端子（５端子入力）はすべてＨレベルとなる。その結果、ＡＮＤ回路２２０の出力信号20Hz検出信号がＨレベルとなる（図６（ｃ）参照）。なお、この周波数カウンタ２１はＰＦＭコンパレータ１１の出力信号ＰＦＭｏｕｔの周波数が２０Ｈｚ以下であることを検出するための一構成例であり、他の構成や方法によってそれを検出するようにしてもよい。

図４に戻ると、スイッチング制御部２０のＯＲ回路２２は、周波数カウンタ２１から出力される20Hz検出信号と、外部から入力される制御信号（サスペンド信号）とのＯＲをとってＳＧ駆動信号を出力する。すなわち、ＳＧ駆動信号は、ＰＦＭコンパレータ１１の出力信号ＰＦＭｏｕｔが２０Ｈｚ以上となるか、または、情報処理装置２が非サスペンドモードとなるときに、ＨレベルのＳＧ駆動信号を出力する。
スイッチ２３は、ＯＲ回路２２の出力論理レベルに応じて、ＰＦＭコンパレータ１１の出力信号ＰＦＭｏｕｔまたはＰＷＭコンパレータ１２の出力信号ＰＷＭｏｕｔをドライバ２５へ出力する。

次に、図７〜９のタイミングチャートを参照して、本実施形態のＤＣ−ＤＣコンバータ１の動作を説明する。図７は、ＤＣ−ＤＣコンバータ１がＰＷＭ動作を行うときのスイッチング動作を示すタイミングチャートである。図８は、ＤＣ−ＤＣコンバータ１がＰＦＭ動作を行うときのスイッチング動作を示すタイミングチャートである。図９は、ＤＣ−ＤＣコンバータ１がＰＦＭ動作を行うときに負荷が変化したときのスイッチング動作の変化を示すタイミングチャートである。

図７を参照すると、ＰＷＭ動作を行う場合、ＰＷＭコンパレータ１２の動作は、以下のとおりである。すなわち、図７（ａ），（ｂ）に示すように、三角波信号ＳＧｏｕｔの電圧が最大値から最小値に向かって下降するときには、三角波信号ＳＧｏｕｔの電圧が帰還信号ＦＢの電圧よりも小さくなるタイミングでＰＷＭコンパレータ１２の出力信号ＰＷＭｏｕｔがＬレベルからＨレベルに変化する。三角波信号ＳＧｏｕｔの電圧が最小値から最大値に向かって上昇するときには、三角波信号ＳＧｏｕｔの電圧が参照電圧Ｖｒｅｆよりも大きくなるタイミングでＰＷＭコンパレータ１２の出力信号ＰＷＭｏｕｔがＨレベルからＬレベルに変化する。なお、図７（ｃ）に示すＰＭＯＳトランジスタＱ１のＯＮ時間は、入出力電圧差によって固定となる。

図８を参照すると、ＰＦＭ動作を行うときには、ＰＦＭコンパレータ１１は、参照電圧Ｖｒｅｆと帰還信号ＦＢを比較し、その比較結果に基づいて信号ＰＦＭｏｕｔ（パルス信号）を出力する。ここで、図８の時刻ｔ１においてＤＣ−ＤＣコンバータ１の出力側から帰還される帰還信号ＦＢが参照電圧Ｖｒｅｆよりも少しでも低下すると、ＰＦＭコンパレータ１１の出力信号ＰＦＭｏｕｔはＬレベルからＨレベルへ変化し、それによってＰＭＯＳトランジスタＱ１がＯＦＦからＯＮへ変化する。ＰＭＯＳトランジスタＱがＯＮとなってＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔが持ち上げられると、帰還信号ＦＢの電圧レベルが増加し、その結果時刻ｔ２においてＰＦＭコンパレータ１１の出力信号ＰＦＭｏｕｔはＨレベルからＬレベルへ変化する。その後は、キャパシタＣ０に充電された電荷が負荷電流として消費されて徐々に低下し、時刻ｔ３になると、上記時刻ｔ１のときと同じ動作となる。ＰＦＭ動作を行うときには、上述した時刻ｔ１〜ｔ３の動作が順次繰り返される。

図９を参照すると、負荷電流が大きい場合と負荷電流が小さい場合とでスイッチング動作の変化が示される。負荷電流が小さい場合には、負荷電流が大きい場合よりも、キャパシタＣ０に充電された電荷が負荷電流として消費されないため、帰還信号ＦＢの低下の勾配が緩やかとなる。そのため、負荷電流が小さい場合には、負荷電流が大きい場合よりも、ＰＭＯＳトランジスタＱ１がＯＮ状態となるタイミングの間隔が長くなる。負荷電流が増加していくと、ＰＦＭコンパレータ１１の出力信号ＰＦＭｏｕｔのパルスおよびＰＭＯＳトランジスタＱ１のスイッチングの周波数が増加していく。
なお、出力側のキャパシタＣ０の容量を増加させることで、ＰＦＭ動作を行うときにスイッチング周波数を常時２０Ｈｚ以下とするようにすることも物理的には可能であるが、回路規模が増大する、あるいはコストが上昇する等の虞を招来する。そのため、本実施形態では、後述するように、ＰＦＭコンパレータ１１の出力信号ＰＦＭｏｕｔの周波数を検出し、その検出結果に応じてＰＷＭ／ＰＦＭ動作に切り替えるようにしている。
以上説明したＰＷＭ／ＰＦＭ動作はスイッチング動作の一例であり、一般的に知られている。また、駆動トランジスタについても、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２との組み合わせ構成にて説明しているが、他の構成であってもよい。

次に、図１０および図１１を参照して、本実施形態のＤＣ−ＤＣコンバータ１の全体動作を説明する。図１０は、ＤＣ−ＤＣコンバータ１の状態遷移図である。図１１は、ＤＣ−ＤＣコンバータ１の全体動作を示すタイミングチャートである。
図１０に示すように、本実施形態のＤＣ−ＤＣコンバータ１は、２０ｋＨｚ以上のスイッチング周波数のＰＷＭ／ＰＦＭ動作である状態１と、２０Ｈｚ以下のスイッチング周波数のＰＦＭ動作である状態２の２状態の間を遷移する。

図１１における期間１では、情報処理装置２が通常モードで動作しており、制御信号（サスペンド信号）はＨレベル（非サスペンドモード）である。このとき、ＯＲ回路２２の出力であるＳＧ駆動信号はＨレベルとなり、信号発生部１５は、所定の周波数の三角波信号である出力信号ＳＧｏｕｔをＰＷＭコンパレータ１２へ供給し、これによりＰＷＭコンパレータ１２は動作する。また、ＰＦＭコンパレータ１１は常に動作している。よって、期間１は、ＰＷＭ／ＰＦＭ動作期間（図１０の状態１）となる。なお、ＰＷＭ／ＰＦＭ動作期間では、ＰＷＭ動作およびＰＦＭ動作の双方が行われるが、周波数の高いＰＷＭ動作が支配的な期間である。ＰＷＭ／ＰＦＭ動作期間では、ＤＣ−ＤＣコンバータ１は２０ｋＨｚ以上の可聴周波数帯外の一定のスイッチング周波数で動作する。ここで、２０Ｈｚ検出信号は、ＰＦＭコンパレータ１１の出力信号ＰＦＭｏｕｔの周波数に応じてＨレベルまたはＬレベルのいずれかとなる。

図１１における期間２では、情報処理装置２が通常モードからサスペンドモードに変化し、その結果、制御信号（サスペンド信号）はＬレベル（サスペンドモード）となる。なお、期間２の開始当初は、出力が低負荷状態であるとする。制御信号（サスペンド信号）がＬレベルに変化したことに伴い（図１０のサスペンドトリガ）、ＯＲ回路２２の出力であるＳＧ駆動信号はＬレベルとなり、参照電圧Ｖｒｅｆ以下の一定の電圧、例えばグランド電圧である出力信号ＳＧｏｕｔをＰＷＭコンパレータ１２へ供給し、これによりＰＷＭコンパレータ１２は停止する。また、ＰＦＭコンパレータ１１は常に動作している。よって、期間２では、ＰＦＭ動作期間（図１０の状態２）となる。ＰＦＭ動作では、図９に示したように負荷電流に応じてスイッチングが行われるため、効率的なスイッチング動作となる。

ここで、期間２で動作している途中で負荷が増大した場合を想定する。例えば、情報処理装置２がサスペンドモードの状態でＵＳＢ (Universal Serial Bus)ポートに外部メモリ（例えばＵＳＢメモリ等）が挿入された場合などである。このとき、情報処理装置２がサスペンドモードであるにも関わらず、ＤＣ−ＤＣコンバータ１の負荷が増大する。図１１では、ＤＣ−ＤＣコンバータ１の負荷が増大するタイミングが期間３の始期である。負荷の増大に応じてスイッチング周波数が増加し、ＰＦＭコンパレータ１１の出力のパルス信号ＰＦＭｏｕｔの周波数が２０Ｈｚに達した場合には、周波数カウンタ２１の出力信号20Hz検出信号がＨレベルに変化し、ＯＲ回路２２の出力であるＳＧ駆動信号はＨレベルとなる。その結果、期間１と同様に、負荷が増加した後の期間３は、ＰＷＭ／ＰＦＭ動作期間（図１０の状態１）となる。

以上説明したように、本実施形態のＤＣ−ＤＣコンバータ１によれば、ＤＣ−ＤＣコンバータ１は、情報処理装置２が通常モードである場合などの高負荷状態では２０ｋＨｚ以上の周波数でスイッチング素子をＰＷＭ動作させ、情報処理装置２がサスペンドモードとなる場合などの低負荷状態では２０Ｈｚ以下の周波数でスイッチング素子をＰＦＭ動作させる。そのため、人間の可聴周波数帯を避けつつ、低負荷状態での効率を高めることができる。また、本実施形態のＤＣ−ＤＣコンバータ１によれば、情報処理装置２がサスペンドモードである場合などの低負荷状態から負荷が増大すると、その負荷の増大をＰＦＭパルスの周波数を検出し、スイッチング周波数が人間の可聴周波数帯の下限とした規定した値を超えた場合には、スイッチング素子をＰＷＭ動作させる。そのため、本実施形態のＤＣ−ＤＣコンバータ１では、可聴周波数帯を避けつつ、低負荷時の効率を高め、かつ負荷が増大した場合でも適切に動作させることができる。

（２）第２の実施形態
以下、第２の実施形態のＤＣ−ＤＣコンバータについて説明する。
第１の実施形態のＤＣ−ＤＣコンバータ１は、出力電圧をＤＣ−ＤＣコントローラ１０へ帰還してスイッチング動作を行う電圧制御型のＤＣ−ＤＣコンバータであった。これに対し、本実施形態のＤＣ−ＤＣコンバータ３は、出力電流をＤＣ−ＤＣコントローラ１０へ帰還してスイッチング動作を行う電流制御型のＤＣ−ＤＣコンバータである。第１の実施形態のＤＣ−ＤＣコンバータ１と本実施形態のＤＣ−ＤＣコンバータ３とでは、後述するように回路構成に大きな違いはなく、同一の部位について同一符号を付して重複説明を省略する。

図１２は、本実施形態のＤＣ−ＤＣコンバータ３の概略の回路図である。
図１２に示すように、ＤＣ−ＤＣコンバータ３は、負荷電流を検出するためのセンス抵抗Ｒｓが設けられ、このセンス抵抗Ｒｓの両端のノードの電圧ＣＳＰ，ＣＳＮがＤＣ−ＤＣコントローラ１０へ帰還させられる。図１３に示すように、本実施形態のＤＣ−ＤＣコントローラ１００は、電圧ＣＳＰ，ＣＳＮの差分電圧を増幅するためのオペアンプ１０１が設けられる。オペアンプ１０１は、電圧ＣＳＰ，ＣＳＮの差分電圧を増幅して帰還信号ＦＢを生成し、ＰＦＭコンパレータ１１の反転入力端子と、ＰＷＭコンパレータ１２の非反転入力端子とに帰還信号ＦＢを供給する。この帰還信号ＦＢは、第１の実施形態における帰還信号ＦＢと同一である。本実施形態のＤＣ−ＤＣコンバータ３において、上述した以外の動作は第１の実施形態のＤＣ−ＤＣコンバータ１と同じである。

以上、本発明の実施形態について詳細に説明したが、本発明のＤＣ−ＤＣコンバータは上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのは勿論である。

１，３…ＤＣ−ＤＣコンバータ
１０，１００…ＤＣ−ＤＣコントローラ
１１…ＰＦＭコンパレータ
１２…ＰＷＭコンパレータ
１５…信号発生部
２０…スイッチング制御部
２１…周波数カウンタ
２１０…１２ビットカウンタ
２１２，２１４，２１６…インバータ
２２０…ＡＮＤ回路
２２…ＯＲ回路
２３…スイッチ
２５…ドライバ
２…情報処理装置
２３１…ＣＰＵ
２３２…チップセット
２３３…ＲＡＭ
２３４…ＢＩＯＳ−ＲＯＭ
２３５…電源供給部
２３６…ＨＤＤ
２３７…入出力デバイス
２３８…通信インタフェース
２３９…表示装置

Claims

情報処理装置に搭載されるＤＣ−ＤＣコンバータであって、
電力入力ノードと電力出力ノードとの間に設けられているインダクタと、
前記インダクタへの電力の入力経路および前記インダクタからの電力の放出経路をスイッチングする複数のスイッチング素子と、
前記電力出力ノードにおける出力に応じた帰還信号に基づいて、パルス周波数変調信号を生成する第１のパルス生成部と、
前記帰還信号に基づいて、可聴周波数帯の上限として規定した第１周波数以上の周波数のパルス幅変調信号を生成する第２のパルス生成部と、
前記情報処理装置が低負荷状態でない場合には、前記パルス幅変調信号に基づいて前記複数のスイッチング素子を駆動させ、前記情報処理装置が低負荷状態であり、かつ、パルス周波数変調信号の周波数が前記可聴周波数帯の下限として規定した所定の第２周波数未満となった場合には、前記パルス周波数変調信号に基づいて前記複数のスイッチング素子を駆動させ、前記情報処理装置が低負荷状態であり、かつ、前記パルス周波数変調信号の周波数が前記第２周波数以上となった場合には、前記パルス幅変調信号に基づいて前記複数のスイッチング素子を駆動させる、制御部と、
を備えたＤＣ−ＤＣコンバータ。
請求項１に記載されたＤＣ−ＤＣコンバータを備えた、情報処理装置。
電力入力ノードと電力出力ノードとの間に設けられているインダクタと、前記インダクタへの電力の入力経路および前記インダクタからの電力の放出経路をスイッチングする複数のスイッチング素子とを備えたＤＣ−ＤＣコンバータを制御するための制御回路であって、
前記電力出力ノードにおける出力に応じた帰還信号に基づいて、パルス周波数変調信号を生成する第１のパルス生成部と、
前記帰還信号に基づいて、可聴周波数帯の上限として規定した第１周波数以上の周波数のパルス幅変調信号を生成する第２のパルス生成部と、
前記情報処理装置が低負荷状態でない場合には、前記パルス幅変調信号に基づいて前記複数のスイッチング素子を駆動させ、前記情報処理装置が低負荷状態であり、かつ、パルス周波数変調信号の周波数が前記可聴周波数帯の下限として規定した所定の第２周波数未満となった場合には、前記パルス周波数変調信号に基づいて前記複数のスイッチング素子を駆動させ、前記情報処理装置が低負荷状態であり、かつ、前記パルス周波数変調信号の周波数が前記第２周波数以上となった場合には、前記パルス幅変調信号に基づいて前記複数のスイッチング素子を駆動させる、制御部と、
を備えた制御回路。